JP4501084B2 - 液晶表示装置及び電源回路 - Google Patents

Description

本発明は、液晶表示装置に関し、特に画素トランジスタのオン・オフを制御するための電源電位を生成する電源回路を備えた液晶表示装置に関する。

従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）プロセスにより製造されるアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、液晶パネルのＴＦＴ基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成する電源回路が形成されていた。電源回路は、一般にチャージポンプ型のＤＣ−ＤＣコンバータが用いられ、その駆動信号として、液晶パネルの水平シフトレジスタ、垂直シフトレジスタにそれぞれ用いられる水平転送クロック、垂直転送クロックが用いられていた。

この種のアクティブマトリクス型液晶表示装置は、特許文献１に記載されている。
特開２００４−１４６０８２号公報

しかしながら、一般に水平転送クロック、垂直転送クロックの振幅は３Ｖ程度と小さいため、画素ＴＦＴのオン・オフさせるための十分な電源電位を得るために、＋３倍昇圧、−２倍昇圧を行う必要が出てくることから、電源回路の回路規模が大きくなるという問題があった。

また、水平転送クロック、垂直転送クロックを、電源回路を駆動するための信号として併用した場合、水平転送クロック、垂直転送クロックを出力するアンプの駆動能力は小さいため、ＴＦＴ基板上にバッファ回路を設ける必要があり、回路面積が大きくなると共に、電源回路の効率が低下するという問題があった。

また、水平転送クロックを分周して電源回路の駆動信号として利用する場合、分周クロックの反転タイミングにより表示に悪影響を及ぼすおそれもあった。

さらに、水平転送クロックや垂直転送クロックを用いる場合は、それらのクロックを電源回路まで伝達するための長い配線をガラス基板上に引き回す必要が生じる場合が多いため、液晶パネルの額縁面積が増大し、あるいはガラス基板上にＣＯＧ（チップ・オン・グラス）を搭載する場合などでは、パターンレイアウトの制約があるために、そのような配線が形成できないことがあった。また、駆動ＩＣからの専用クロックを用いる場合には、液晶パネルの端子数が増加するという問題があった。

本発明の液晶表示装置は上述の課題に鑑みてなされたものであり、第１の基板と、前記第１の基板に対向して配置される第２の基板と、前記第１の基板上に形成されるスイッチング素子と、このスイッチング素子を通して映像信号が印加される画素電極と、ハイレベルとロウレベルを繰り返す共通電極信号が印加される共通電極と、前記第１の基板と第２の基板の間に封入されて前記画素電極と前記共通電極との間の電界により配向される液晶と、前記スイッチング素子のスイッチングを制御するための電源電位を生成する電源回路とを備えた液晶表示装置において、
前記電源回路は、直列接続され前記共通電極信号に応じて相補的にスイッチングする第１及び第２の電荷転送素子と、前記第１及び第２の電荷転送素子の接続点にその一方の端子が接続され、前記共通電極信号がその他方の端子に印加されたキャパシタとを備え、前記第１の電荷転送素子のソースに前記共通電極信号のハイレベルが印加されたことを特徴とする。

また、本発明の液晶表示装置は、 第１の基板と、前記第１の基板に対向して配置された第２の基板と、前記第１の基板上に形成されたスイッチング素子と、前記スイッチング素子を通して映像信号が印加される画素電極と、ハイレベルとロウレベルを繰り返す共通電極信号が印加される共通電極と、前記第１の基板と第２の基板の間に封入されて前記画素電極と前記共通電極との間の電界により配向される液晶と、前記スイッチング素子のスイッチングを制御するための電源電位を生成する電源回路とを備えた液晶表示装置において、 前記電源回路は、前記第１の基板上に形成され直列接続された第１及び第２の電荷転送素子と、第１の端子及び第２の端子を有し、第１の端子が第１及び第２の電荷転送素子の接続点に接続されたキャパシタと、前記第１の基板上に形成され、その出力が前記キャパシタの第２の端子に印加されたバッファ回路と、前記バッファ回路の入力端子を一方の容量電極とし、前記共通電極を他方の容量電極とした入力キャパシタとを備えることを特徴とする。

本発明の液晶表示装置によれば、電源回路の駆動信号として共通電極信号を利用したので、＋２倍昇圧、−１倍昇圧をすれば十分であり、電源回路の回路規模を小さくすることができる。また、共通電極信号を出力するアンプの駆動能力は大きいので、バッファ回路を設けることが不要となり、回路面積を削減し、回路効率を向上することができる。また、共通電極信号の反転タイミング（ＨレベルからＬレベルへ遷移するタイミング、あるいはＬレベルからＨレベルへ遷移するタイミング）は水平帰線期間に行われるため、表示に悪影響を及ぼさないという利点もある。さらに、共通電極信号を供給する配線はパネルの外周全体に設けられているので、電源回路をパネル上のどこに配置しても、その配線を利用して電源回路に共通電極信号を供給することができることから、パターンレイアウト上の制約が少ないという利点もある。

また、本発明の液晶表示装置によれば、入力キャパシタによる容量カップリングを利用して、共通電極信号を駆動クロックとして電源回路に供給しているので、駆動クロック用配線のパターンレイアウトの制約を少なくすることができ、また液晶パネルの額縁面積の増大及び端子数の増加を防止することができる。

また、本発明の電源回路によれば、キャパシタによるキャパシタ・カップリングを利用して、駆動クロックの供給を受けているので、駆動クロック用配線のパターンレイアウトの制約を少なくすることができ、また回路面積の増大を防止することができる。

以下で、本発明の実施の形態について図面を参照しながら説明する。

［第１の実施の形態］
図１は液晶パネル１００を示す図である。ＴＦＴ基板上に水平駆動回路１１０、垂直駆動回路１２０が形成されており、表示領域には複数の画素（図１では４画素のみ示す）がマトリクスに配置されている。水平駆動回路１１０は水平転送クロックＣＫＨに基づき、水平スタート信号を順次転送するシフトレジスタであり、その出力に応じて各データラインＤＬにＲＧＢの映像信号を供給する。垂直駆動回路１２０は垂直転送クロックＣＫＶに基づき、垂直スタート信号を順次転送するシフトレジスタであり、その出力に応じて各ゲートラインＧＬにゲート信号を供給する。

各画素のＴＦＴからなる画素トランジスタＧＴのドレインは、対応するデータラインＤＬに接続され、画素トランジスタＧＴはゲート信号によって、そのオン・オフが制御される。画素トランジスタＧＴのソースは画素電極１２１に接続されている。また、ＴＦＴ基板に対向して対向基板が設けられ、対向基板上に画素電極１２１と対向して共通電極１２２が形成されている。ＴＦＴ基板と対向基板との間には液晶ＬＣが封入されている。共通電極１２２には、図２に示すように、ライン反転駆動のために、１水平期間毎にＨレベルとＬレベルを繰り返す共通電極信号ＶＣＯＭが液晶パネル１００の外部又は液晶パネル１００のＴＦＴ基板上に設けられた駆動ＩＣ２００から印加される。

画素トランジスタＧＴがＮチャネル型とすると、ゲート信号がＨレベルとなると、画素トランジスタＧＴがオンする。これにより、映像信号がデータラインＤＬから画素トランジスタＧＴを通して画素電極１２１に印加され、共通電極１２２と画素電極１２１との間に生じる電界により液晶ＬＣが配向されることにより、液晶表示が行われる。

ここで、共通電極信号ＶＣＯＭはＨレベルとＬレベルを繰り返すため、液晶ＬＣを介したキャパシタ・カップリングにより、画素電極１２１の電位が変動する。そこで、画素トランジスタＧＴをオンさせるためにはゲート信号のＨレベルとして、その振幅の２倍のＶＣＯＭＨ×２という正の電源電位が必要となり、画素トランジスタＧＴをオフさせるためにはゲート信号のＬレベルとしてその振幅の−１倍のＶＣＯＭＨ×−１という負の電源電位が必要となる。ここで、ＶＣＯＭＨは４．５Ｖ程度である。

そのようなゲート信号を生成するために、液晶パネル１００のＴＦＴ基板上には、システム・オン・グラス（ＳＯＧ）技術により電源回路１３０が形成され、その出力が垂直駆動回路１２０に供給されるようになっている。電源回路１３０は、正の電源電位を生成するＤＣ−ＤＣコンバータと、負の電源電位を生成するＤＣ−ＤＣコンバータとから構成される。本発明においては、それらのＤＣ−ＤＣコンバータの駆動信号として共通電極信号ＶＣＯＭを用いている。

図３に正の電源電位を生成するＤＣ−ＤＣコンバータの回路図を示す。液晶パネル１００に設けられた入力端子ＰＩＮを通して共通電極信号ＶＣＯＭが入力される。入力された共通電極信号ＶＣＯＭは、バッファ回路ＢＦを介して、第１の共通電極信号ＶＣＯＭ１として第１のフライング・キャパシタＣ１の一方の端子に入力され、第１の共通電極信号ＶＣＯＭ１が反転された第２の共通電極信号ＶＣＯＭ２として第２のフライング・キャパシタＣ２の一方の端子に入力される。また、Ｎチャネル型の電荷転送トランジスタＭ１ＮとＰチャネル型の電荷転送トランジスタＭ１Ｐが直列に接続され、それらのゲートには第２のフライング・キャパシタＣ２の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭ２ＮとＰチャネル型の電荷転送トランジスタＭ２Ｐが直列に接続され、それらのゲートには第１のフライング・キャパシタＣ１の他方の端子が接続されている。第１のフライング・キャパシタＣ１の他方の端子は、電荷転送トランジスタＭ１Ｎと電荷転送トランジスタＭ１Ｐとの接続点に接続され、第２のフライング・キャパシタＣ２の他方の端子は、電荷転送トランジスタＭ２Ｎと電荷転送トランジスタＭ２Ｐとの接続点に接続されている。

Ｎチャネル型の電荷転送トランジスタＭ１Ｎ，Ｍ２Ｎの共通ソースには、共通電極信号ＶＣＯＭのＨレベルであるＶＣＯＭＨが印加される。トランジスタによる電圧ロスを無視すれば、Ｐチャネル型の電荷転送トランジスタＭ１Ｐ，Ｍ２Ｐの共通ドレインから、ＶＣＯＭＨの２倍のＶＣＯＭＨ×２という正の電源電位、出力電流Ｉｏｕｔが出力される。なお、Ｃｏｕｔは平滑用キャパシタ、Ｒは負荷抵抗であり、垂直駆動回路１２０がこの負荷抵抗Ｒに対応している。また、電荷転送トランジスタはＴＦＴで構成されている。

このＤＣ−ＤＣコンバータの定常状態の動作を図４の波形図を参照して説明する。第１の共通電極信号ＶＣＯＭ１がＨレベルのとき、Ｍ１Ｎ、Ｍ２Ｐはオフ、Ｍ２Ｎ、Ｍ１Ｐはオンし、Ｍ１ＮとＭ１Ｐの接続ノードの電位Ｖ１はＶＣＯＭＨ×２に昇圧され、そのレベルがＭ１Ｐを通して出力される。Ｍ２ＮとＭ２Ｐの接続ノードの電位Ｖ２はＶＣＯＭＨに充電される。次に、第１の共通電極信号ＶＣＯＭ１がＬレベルになると、Ｍ１Ｎ、Ｍ２Ｐはオン、Ｍ２Ｎ、Ｍ１Ｐはオフし、電位Ｖ２はＶＣＯＭＨ×２に昇圧され、そのレベルがＭ２Ｐを通して出力される。電位Ｖ１はＶＣＯＭＨに充電される。つまり、ＤＣ−ＤＣコンバータの左右の直列トランジスタ回路からＶＣＯＭＨ×２が交互に出力される。但し、トランジスタによる電圧ロスは無視している。

このＤＣ−ＤＣコンバータによれば、画素トランジスタＧＴをオンさせるために適したＶＣＯＭＨ×２という電位が得られる。（ＶＣＯＭＨ＝４．５Ｖとし、電圧ロスを無視すると９．０Ｖ）従って、従来のように３倍昇圧の必要がなくなり、回路規模を小さくできると共に回路の効率を向上できる。また、共通電極信号ＶＣＯＭの反転タイミング（ＨレベルからＬレベルへ遷移するタイミング、あるいはＬレベルからＨレベルへ遷移するタイミング）は水平帰線期間に行われるため、表示に悪影響を及ぼさない。また、共通電極信号ＶＣＯＭを供給する配線は液晶パネル１００の外周全体に設けられているので、電源回路１３０を液晶パネル１００のＴＦＴ基板上のどこに配置しても、その配線を利用して電源回路１３０に共通電極信号ＶＣＯＭを供給することができることから、パターンレイアウト上の制約が少ないという利点もある。

なお、上記例のように対向基板上に画素電極１２１に対向して共通電極１２２を形成した液晶表示装置において、第１及び第２のフライング・キャパシタＣ１，Ｃ２を液晶パネル１００上に形成した場合、第１のフライング・キャパシタＣ１の電位の変動と対向基板上の共通電極の電位の変動が共通電極信号ＶＣＯＭと同電位になるので、第１のフライング・キャパシタＣ１による容量分割による効率低下を防止することができる。他方、ＦＦＳ（Field Fringe Switching）方式やＩＰＳ（In-Place-Switching）方式のように画素電極と共通電極が同じ基板上に形成された液晶表示装置の場合は、対向基板に電極がないので電位変動が生じることはない。従って、この発明の構成によれば、どのような方式の液晶表示装置においても、効率低下を生じることがない優れた液晶表示装置を実現することができる。

［第２の実施の形態］
図５に正の電源電位を生成するＤＣ−ＤＣコンバータの回路図を示す。このＤＣ−ＤＣコンバータにおいては、共通電極信号ＶＣＯＭを出力する駆動ＩＣ２００側のアンプの駆動能力は大きいことから、バッファ回路ＢＦを削除したものである。これにより、回路面積を削減し、回路効率を向上することができる。また、第２のフライング・キャパシタＣ２を削除し、共通電極信号ＶＣＯＭは第１のフライング・キャパシタＣ１にだけ印加するようにした。

このＤＣ−ＤＣコンバータの定常状態の動作を説明する。共通電極信号ＶＣＯＭがＨレベルのとき、Ｍ１Ｎ、Ｍ２Ｐはオフ、Ｍ２Ｎ、Ｍ１Ｐはオンし、Ｍ１ＮとＭ１Ｐの接続ノードの電位Ｖ１はＶＣＯＭＨ×２に昇圧され、そのレベルがＭ１Ｐを通して出力される。Ｍ２ＮとＭ２Ｐの接続ノードの電位Ｖ２はＶＣＯＭＨに充電される。次に、共通電極信号ＶＣＯＭがＬレベルになると、Ｍ１Ｎ、Ｍ２Ｐはオン、Ｍ２Ｎ、Ｍ１Ｐはオフする。Ｍ２Ｐがオンすることにより、電位Ｖ２は出力側からの電荷移動によりＶＣＯＭＨ×２に充電される。従って、このＤＣ−ＤＣコンバータによれば、共通電極信号ＶＣＯＭがＨレベルのときだけ昇圧動作が行われる。

このＤＣ−ＤＣコンバータによれば、さらに回路面積を削減し、回路効率を向上することができる。また、第２の実施の形態では、対向基板上に画素電極１２１に対向して共通電極１２２を形成した液晶表示装置において、第１のフライング・キャパシタＣ１のみを液晶パネル１００上に形成しているので、上記第１の実施の形態のものよりも容量分割による効率低下を防止することができる。

その他の構成については、第１の実施の形態の回路と同様であり、同様の効果を得ることができる。

［第３の実施の形態］
図６に正の電源電位を生成するＤＣ−ＤＣコンバータの回路図を示す。このＤＣ−ＤＣコンバータにおいては、第２の実施形態と同様に、バッファ回路ＢＦが削除されているが、第２のフライング・キャパシタＣ２は設けられており、さらに、共通電極信号ＶＣＯＭを反転して第２のフライング・キャパシタＣ２に印加するインバータＩＮＶが設けられている。ここで、第２のフライング・キャパシタＣ２の容量値は第１のフライング・キャパシタＣ１の容量値に比して小さいことが好ましい。その他の構成については、第２の実施の形態の回路と同様であり、同様の効果を得ることができる。

［第４の実施の形態］
第１乃至第３の実施の形態においては、正の電源電位を生成するＤＣ−ＤＣコンバータを示したが、本実施の形態においては、負の電源電位を生成するＤＣ−ＤＣコンバータについて説明する。図７に示すように、このＤＣ−ＤＣコンバータにおいては、第１のフライング・キャパシタＣ１に共通電極信号ＶＣＯＭが印加され、第２のフライング・キャパシタＣ２に共通電極信号ＶＣＯＭの反転信号が印加される。Ｍ１ＰとＭ２Ｐの共通ソースに接地電位Ｖｓｓ（０Ｖ）が印加され、Ｍ１ＮとＭ２Ｎの共通ドレインからＶＣＯＭを−１倍したＶＣＯＭ×−１という電位が得られる。これにより、画素トランジスタＧＴをオフさせるために適したゲート信号を作成することができる。従って、従来のように−２倍昇圧の必要がなくなり、回路規模を小さくできると共に回路の効率を向上できる。その他の効果については、第１乃至第３の実施の形態のものと同様である。

このＤＣ−ＤＣコンバータの動作を説明すると、共通電極信号ＶＣＯＭがＨレベルのとき、Ｍ１Ｎ、Ｍ２Ｐはオフ、Ｍ２Ｎ、Ｍ１Ｐはオン、Ｍ１ＮとＭ１Ｐの接続ノードの電位Ｖ３はＶｓｓに充電され、Ｍ２ＮとＭ２Ｐの接続ノードの電位Ｖ４はＶＣＯＭＨ×−１の電位に下がり、その電位がＭ２Ｎを通して出力される。

共通電極信号ＶＣＯＭがＬレベルになると、Ｍ１Ｎ、Ｍ２Ｐはオン、Ｍ２Ｎ、Ｍ１Ｐはオフし、電位Ｖ３はＶＣＯＭＨ×−１に下がり、そのレベルがＭ１Ｎを通して出力される。電位Ｖ４はＶｓｓに充電される。つまり、ＤＣ−ＤＣコンバータの左右の直列トランジスタ回路からＶＣＯＭＨ×−１という電位が交互に出力される。但し、トランジスタによる電圧ロスは無視している。

［第５の実施の形態］
本実施形態においても、電源回路１３０のＤＣ−ＤＣコンバータの駆動信号として共通電極信号ＶＣＯＭを用いている点は、第１乃至第４の実施形態と同じであるが、共通電極信号ＶＣＯＭを入力キャパシタを通してＤＣ−ＤＣコンバータに入力する点が異なる。

図８に正の電源電位を生成するＤＣ−ＤＣコンバータの回路図を示す。ＤＣ−ＤＣコンバータのクロック入力部には、駆動クロックの波形を整形するために、前段バッファ回路１３１、後段バッファ回路１３２が設けられており、前段バッファ回路１３１の入力端子１３３と共通電極１２２の間に入力キャパシタＣｉｎが形成されている。前段バッファ回路１３１は、複数のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，・・・を直列に接続してなる。

ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，・・・は図９に示すように、Ｐチャネル型トランジスタとＮチャネル型トランジスタからなり、Ｐチャネル型トランジスタのソースに正の電源電位ＰＶＤＤ、Ｎチャネル型トランジスタに接地電位ＰＶＳＳ（０Ｖ）が印加されている。Ｐチャネル型トランジスタ及びＮチャネル型トランジスタはＴＦＴで形成されている。

入力キャパシタＣｉｎの構造を図１０に示す。図１０は、液晶パネル１００の部分断面図であり、前段バッファ回路１３１の入力端子１３３は、ＴＦＴガラス基板１０上に形成されている。入力端子１３３はアルミニウム等の金属層で形成され、絶縁膜１１によって覆われている。ＴＦＴガラス基板１０上には液晶ＬＣを間に挟んで対向ガラス基板２０が配置されている。

すなわち、入力キャパシタＣｉｎは、入力端子１３３を一方の容量電極とし、対向ガラス基板２０上に形成された共通電極１２２を他方の容量電極とし、絶縁膜１１及び液晶ＬＣを容量絶縁膜としたキャパシタである。電源回路１３０の配置される場所によっては、入力端子１３３と共通電極１２２の間に液晶ＬＣを封止するための封止樹脂１２が介在してもよい。この場合は封止樹脂１２が容量絶縁膜の一部になる。

このように構成することで、入力端子１３３には入力キャパシタＣｉｎのカップリングにより、共通電極信号ＶＣＯＭと同期した信号が入力される。共通電極信号ＶＣＯＭを供給するための長い配線は不要であり、また、共通電極信号ＶＣＯＭは対向ガラス基板２０の略全面に形成された共通電極１２２から取り出すことができるため、パターンレイアウトの制約も少ない。また、共通電極信号ＶＣＯＭを利用しているので、液晶パネルの端子数の増加も防止することができる。

前段バッファ回路１３１の初段のＣＭＯＳインバータＩＮＶ１は、寄生入力容量Ｃｐ（主として、Ｐチャネル型トランジスタとＮチャネル型トランジスタのゲート容量）を有している。このため、入力端子１３３に入力される信号の電位は寄生入力容量Ｃｐと入力キャパシタＣｉｎの容量分割によりその分減衰してしまう。

そこで、入力キャパシタＣｉｎの容量値は寄生入力容量Ｃｐより十分大きくすることが好ましい。例えば、前記トランジスタのサイズがＷ／Ｌ＝２０μｍ／６μｍの場合、Ｃｉｎ＞０．５ｐＦと設定することが好ましい。入力キャパシタＣｉｎの容量値を大きくするためには、入力端子１３３の平面的なパターンサイズを大きく設計すればよい。

入力端子１３３に入力された共通電極信号ＶＣＯＭに同期した駆動クロックは、前段バッファ回路１３１及び後段バッファ回路１３２を通して、第１の駆動クロックＣＰＣＬＫとして、第１のフライング・キャパシタＣ１の一方の端子に入力され、第１の駆動クロックＣＰＣＬＫが反転された第２の駆動クロックＸＣＰＣＬＫとして第２のフライング・キャパシタＣ２の一方の端子に入力される。第１の駆動クロックＣＰＣＬＫ及び第２の駆動クロックＸＣＰＣＬＫは逆相のクロックであるが、それらの振幅はＰＶＤＤである。

チャージポンプ部において、Ｎチャネル型の電荷転送トランジスタＭＮ１とＰチャネル型の電荷転送トランジスタＭＰ１が直列に接続され、それらのゲートには第２のフライング・キャパシタＣ２の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭＮ２とＰチャネル型の電荷転送トランジスタＭＰ２が直列に接続され、それらのゲートには第１のフライング・キャパシタＣ１の他方の端子が接続されている。第１のフライング・キャパシタＣ１の他方の端子は、電荷転送トランジスタＭＮ１と電荷転送トランジスタＭＰ１との接続点に接続され、第２のフライング・キャパシタＣ２の他方の端子は、電荷転送トランジスタＭＮ２と電荷転送トランジスタＭＰ２との接続点に接続されている。

Ｎチャネル型の電荷転送トランジスタＭＮ１，ＭＮ２の共通ソースには、電源電位ＰＶＤＤが印加される。トランジスタによる電圧ロスを無視すれば、Ｐチャネル型の電荷転送トランジスタＭＰ１，ＭＰ２の共通ドレインから、出力電位ＶＰＰとして、ＰＶＤＤの２倍の２ＰＶＤＤという正の電源電位、並びに出力電流ＩＶＰＰが出力される。なお、Ｎチャネル型の電荷転送トランジスタＭＰ１，ＭＰ２の共通ドレインには平滑用キャパシタＣ３が接続されている。また、電荷転送トランジスタはＴＦＴで形成されている。

このＤＣ−ＤＣコンバータの定常状態の動作を図１１の波形図を参照して説明する。第１の駆動クロックＣＰＣＬＫがＨレベル（ＰＶＤＤ）のとき、ＭＮ１、ＭＰ２はオフ、ＭＮ２、ＭＰ１はオンし、ＭＮ１とＭＰ１の接続ノードの電位Ｖ１は、第１のフライング・キャパシタＣ１のキャパシタ・カップリングにより２ＰＶＤＤに昇圧され、そのレベルがＭＰ１を通して出力される。ＭＮ２とＭＰ２の接続ノードの電位Ｖ２はＰＶＤＤに充電される。

次に、第１の駆動クロックＣＰＣＬＫがＬレベル（ＰＶＳＳ）に立ち下がると、ＭＮ１、ＭＰ２はオン、ＭＮ２、ＭＰ１はオフし、電位Ｖ２は第２のフライング・キャパシタＣ２のキャパシタ・カップリングにより２ＰＶＤＤに昇圧され、そのレベルがＭＰ２を通して出力される。電位Ｖ１はＰＶＤＤに充電される。つまり、ＤＣ−ＤＣコンバータの左右の直列トランジスタ回路から２ＰＶＤＤが交互に出力される。但し、トランジスタによる電圧ロスは無視している。

［第６の実施の形態］
次に、入力キャパシタＣｉｎを用いた負の電源電位を発生するＤＣ−ＤＣコンバータについて説明する。図１２に示すように、このＤＣ−ＤＣコンバータにおいては、第５の実施形態の回路と同様に、入力端子１３３に入力された共通電極信号ＶＣＯＭに同期した駆動クロックが得られ、同様な効果を奏する。駆動クロックは、前段バッファ回路１３１及び後段バッファ回路１３２を通して、第１の駆動クロックＣＰＣＬＫとして、第１のフライング・キャパシタＣ１１の一方の端子に入力され、第２の駆動クロックＸＣＰＣＬＫが第２のフライング・キャパシタＣ１２の一方の端子に入力される。

チャージポンプ部において、Ｎチャネル型の電荷転送トランジスタＭＮ１１とＰチャネル型の電荷転送トランジスタＭＰ１１が直列に接続されているが、ＭＰ１１とＭＰ１２の共通ソースに接地電位ＰＶＳＳが印加される点が、第５の実施形態の回路と異なっており、ＭＮ１１とＭＮ１２の共通ドレインからＰＶＤＤを−１倍した−ＰＶＤＤという電位が得られる。なお、ＭＮ１１，ＭＮ１２の共通ドレインには平滑用キャパシタＣ１３が接続されている。

このＤＣ−ＤＣコンバータの動作について図１３を参照して説明すると、第１の駆動クロックＣＰＣＬＫがＨレベル（ＰＶＤＤ）のとき、ＭＮ１１、ＭＰ１２はオフ、ＭＮ１２、ＭＰ１１はオン、ＭＮ１１とＭＰ１１の接続ノードの電位Ｖ３はＰＶＳＳに充電され、ＭＮ１２とＭＰ１２の接続ノードの電位Ｖ４は−ＰＶＤＤの電位に下がり、その電位がＭＮ１２を通して出力される。

第１の駆動クロックＣＰＣＬＫがＬレベル（ＰＶＳＳ）になると、ＭＮ１１、ＭＰ１２はオン、ＭＮ１２、ＭＰ１１はオフし、電位Ｖ３は−ＰＶＤＤに下がり、そのレベルがＭＮ１１を通して出力される。電位Ｖ４はＰＶＳＳに充電される。つまり、負電源発生回路の左右の直列トランジスタ回路から−ＰＶＤＤという電位が交互に出力される。

なお、ＤＣ−ＤＣコンバータは、フライング・キャパシタ及び電荷転送素子を利用して入力電位を変換出力する回路であれば、上記実施形態の回路に限らず、これを変形し、又は他のタイプの回路を用いてもよい。また、ＤＣ−ＤＣコンバータの前段バッファ回路１３１，後段バッファ回路１３２は、実施形態のものに限らず、これを変形し、又は他のタイプのバッファ回路を用いてもよい。また、バッファ回路は正電位を発生するＤＣ−ＤＣコンバータ、負電位を発生するＤＣ−ＤＣコンバータに共用してもよい。

本発明の第１の実施の形態による液晶表示装置を示す回路図である。 本発明の第１の実施の形態による液晶表示装置の動作波形図である。 本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの回路図である。 本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの動作波形図である。 本発明の第２の実施の形態によるＤＣ−ＤＣコンバータの回路図である。 本発明の第３の実施の形態によるＤＣ−ＤＣコンバータの回路図である。 本発明の第４の実施の形態によるＤＣ−ＤＣコンバータの回路図である。 本発明の第５の実施の形態によるＤＣ−ＤＣコンバータの回路図である。 本発明の第５の実施の形態によるＤＣ−ＤＣコンバータの前段バッファ回路の回路図である。 入力キャパシタの構造を示す断面図である。 本発明の第５の実施の形態によるＤＣ−ＤＣコンバータの動作を示す波形図である。 本発明の第６の実施の形態によるＤＣ−ＤＣコンバータの回路図である。 本発明の第６の実施の形態によるＤＣ−ＤＣコンバータの動作を示す波形図である。

符号の説明

１０ ＴＦＴガラス基板 １１ 絶縁膜 １２ 封止樹脂
２０ 対向ガラス基板 １００ 液晶パネル １１０ 水平駆動回路
１２０ 垂直駆動回路 １２１ 画素電極 １２２ 共通電極
１３０ 電源回路 １３１ 前段バッファ回路 １３２ 後段バッファ回路
１３３ 入力端子 ２００ 駆動ＩＣ ＤＬ データライン
ＧＬ ゲートライン ＢＦ バッファ回路
Ｃ１，Ｃ１１ 第１のフライング・キャパシタ
Ｃ２，Ｃ１２ 第２のフライング・キャパシタ
Ｃ３，Ｃ１３ 平滑用キャパシタ Ｃｉｎ 入力キャパシタ
Ｃｏｕｔ 平滑用キャパシタ Ｒ 負荷抵抗 ＩＮＶ インバータ
ＩＮＶ１，ＩＮＶ２，・・・ ＣＭＯＳインバータ
Ｍ１Ｎ，Ｍ２Ｎ Ｎチャネル型の電荷転送トランジスタ
Ｍ１Ｐ，Ｍ２Ｐ Ｐチャネル型の電荷転送トランジスタ
ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２ Ｎチャネル型の電荷転送トランジスタ
ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ１２ Ｐチャネル型の電荷転送トランジスタ

Claims (7)

1. 第１の基板と、前記第１の基板に対向して配置される第２の基板と、前記第１の基板上に形成されるスイッチング素子と、このスイッチング素子を通して映像信号が印加される画素電極と、ハイレベルとロウレベルを繰り返す共通電極信号が印加される共通電極と、前記第１の基板と第２の基板の間に封入されて前記画素電極と前記共通電極との間の電界により配向される液晶と、前記スイッチング素子のスイッチングを制御するための電源電位を生成する電源回路とを備えた液晶表示装置において、
   前記電源回路は、直列接続され前記共通電極信号に応じて相補的にスイッチングする第１及び第２の電荷転送素子と、前記第１及び第２の電荷転送素子の接続点にその一方の端子が接続され、前記共通電極信号がその他方の端子に印加されたキャパシタとを備え、前記第１の電荷転送素子のソースに前記共通電極信号のハイレベルが印加されたことを特徴とする液晶表示装置。
2. 第１の基板と、前記第１の基板に対向して配置される第２の基板と、前記第１の基板上に形成されるスイッチング素子と、このスイッチング素子を通して映像信号が印加される画素電極と、ハイレベルとロウレベルを繰り返す共通電極信号が印加される共通電極と、前記第１の基板と第２の基板の間に封入されて前記画素電極と前記共通電極との間の電界により配向される液晶と、前記スイッチング素子のスイッチングを制御するための電源電位を生成する電源回路とを備えた液晶表示装置において、
   前記電源回路は、直列接続され前記共通電極信号に応じて相補的にスイッチングする第１及び第２の電荷転送素子と、前記第１及び第２の電荷転送素子の接続点にその一方の端子が接続され、前記共通電極信号がその他方の端子に印加されたキャパシタとを備え、前記第１の電荷転送素子のソースに前記共通電極信号のロウレベルが印加されたことを特徴とする液晶表示装置。
3. 前記共通電極信号はバッファ回路を通して前記キャパシタに印加されることを特徴とする請求項１又は２に記載の液晶表示装置。
4. 第１の基板と、前記第１の基板に対向して配置された第２の基板と、前記第１の基板上に形成されたスイッチング素子と、前記スイッチング素子を通して映像信号が印加される画素電極と、ハイレベルとロウレベルを繰り返す共通電極信号が印加される共通電極と、前記第１の基板と第２の基板の間に封入されて前記画素電極と前記共通電極との間の電界により配向される液晶と、前記スイッチング素子のスイッチングを制御するための電源電位を生成する電源回路とを備えた液晶表示装置において、
   前記電源回路は、前記第１の基板上に形成され直列接続された第１及び第２の電荷転送素子と、第１の端子及び第２の端子を有し、第１の端子が第１及び第２の電荷転送素子の接続点に接続されたキャパシタと、前記第１の基板上に形成され、その出力が前記キャパシタの第２の端子に印加されたバッファ回路と、前記バッファ回路の入力端子を一方の容量電極とし、前記共通電極を他方の容量電極とした入力キャパシタとを備えることを特徴とする液晶表示装置。
5. 前記バッファ回路は複数のインバータを直列に接続してなり、初段のインバータの入力端子と前記共通電極との間で前記入力キャパシタが形成されたことを特徴とする請求項４に記載の液晶表示装置。
6. 前記入力キャパシタの容量値は前記初段のインバータの寄生入力容量の容量値に比して大きいことを特徴とする請求項４に記載の液晶表示装置。
7. 前記電源回路は、直列接続され前記共通電極信号に応じて相補的にスイッチングする第３及び第４の電荷転送素子と、第３及び第４の電荷転送素子の接続点に結合され、前記共通電極信号の反転信号が印加された第２のキャパシタとを備えることを特徴とする請求項４に記載の液晶表示装置。

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