KR101594550B1 - 주사신호발생회로 - Google Patents

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KR101594550B1
KR101594550B1 KR1020140149509A KR20140149509A KR101594550B1 KR 101594550 B1 KR101594550 B1 KR 101594550B1 KR 1020140149509 A KR1020140149509 A KR 1020140149509A KR 20140149509 A KR20140149509 A KR 20140149509A KR 101594550 B1 KR101594550 B1 KR 101594550B1
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씽유 쪼우
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에버디스플레이 옵트로닉스 (상하이) 리미티드
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Abstract

본 발명은 주사신호발생회로에 관한 것으로, 주로 5개의 트랜지스터와 2개의 캐피시터를 조합하여 구성되었으며, 비교적 적은 수량의 트랜지스터를 사용하여 주사신호를 발생하며, 해당 주사신호발생회로의 설치공간을 줄여 모니터의 내로우 베젤 디자인 수요를 만족하는 동시에 해당 주사신호발생회로는 2개의 트랜지스터로 번갈아 주사신호를 출력함으로써 해당 주사신호발생회로의 안정성을 제고한다.

Description

주사신호발생회로{A SCAN SIGNAL GENERATING CIRCUIT}
본 발명은 주사신호발생회로에 관한 것으로, 특히 2개의 트랜지스터가 번갈아 주사신호를 출력하는 주사신호발생회로에 관한 것이다.
디스플레이기술의 발전에 따라, 현재 모니터의 디자인은 더욱 큰 사이즈, 더욱 높은 해상도, 내로우 베젤 및 3D 디스플레이 등 방향으로 발전하고 있다.
그중, 내로우 베젤 디자인 방향에 대해 말하면, 모니터의 테두리는 본래 주로 칩과 회로를 수납하는 공간이기에, 테두리 내부의 주사신호발생회로의 설계를 간소화하면 테두리의 폭을 대폭 줄일수 있으며, 어떻게 하면 해당 주사신호발생회로를 간소화함과 동시에 주사신호를 출력하는 기능을 안정하게 유지할수 있는가 하는 것이 바로 본 발명의 제일 주요한 연구개발 동기이다.
도1을 참조하면, 기존의 주사신호발생회로의 회로도를 나타내는데, 주로 트랜지스터 (M1) ~ 트랜지스터(M8) 및 캐패시터 (C1, C2)로 구성되었으며, 여기서 트랜지스터(M1)~트랜지스터(M8)은 전계효과 트랜지스터인테, 박막 트랜지스터 (Thin-Film Transistor, TFT라 약칭)를 사용하는 것이 바람직하며, 해당 주사신호발생회로는 실제 사용에서 다음과 같은 단점이 있다.
첫째, 해당 주사신호발생회로의 주사신호의 출력여부는 트랜지스터(M1)에 의해 제어되고, 하나의 해당 트랜지스터(M1)가 주사신호를 출력하며, 또한 줄곧 도통상태이기에 해당 트랜지스터(M1)의 기능이 감쇄되며, 해당 트랜지스터(M1)의 기능에 이상이 발생하면 모든 회로에 이상을 야기하며, 따라서 모니터의 표시에 이상이 발생하게 된다.
둘째, 해당 주사신호발생회로는 반드시 8개의 트랜지스터와 2개 캐피시터(C1, C2)를 조합하여 구성해야 하는데, 지나친 수량의 트랜지스터를 사용하면 해당 주사신호발생회로가 요구하는 공간이 커서 모니터의 내로우 베젤 디자인 수요를 만족할수 없으며, 또한 지나친 수량의 트랜지스터는 생산효율을 저하시킨다.
따라서, 어떻게 주사신호발생회로를 설계하면 상기의 단점을 동시에 해결할수 있는가 하는 것이 바로 본 발명의 연구개발 동기이다.
본 발명은 2개의 트랜지스터로 번갈아 주사신호를 출력하여 해당 주사신호발생회로의 안정성을 제고하는 주사신호발생회로를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 5개의 트랜지스터와 2개의 캐피시터를 조합하여 구성하므로 해당 주사신호발생회로의 설치공간을 줄여 모니터의 내로우 베젤 디자인 수요를 만족할수 있는 주사신호발생회로를 제공하는 것이다.
상술한 목적을 달성하기 위해, 본 발명의 모니터 주사신호를 제공하는 주사신호발생회로는 데이터신호를 수신하는 제1단자와 제2주파수신호를 수신하는 제1제어단자 및 제1노드와 전기적으로 연결되는 제2단자를 가진 제1트랜지스터; 제2노드와 전기적으로 연결되는 제1단자와 해당 제1노드와 전기적으로 연결되는 제2제어단자 및 전원전압을 공급받는 제2단자를 가진 제2트랜지스터; 주사신호출력단자와 전기적으로 연결되는 제1단자 및 해당 제1노드와 전기적으로 연결되는 제2단자를 가진 제1캐피시터; 제1주파수신호를 수신하는 제1단자와 해당 제1노드와 전기적으로 연결되는 제3제어단자 및 제1캐피시터의 제1단자와 전기적으로 연결되는 제2단자를 가진 제3트랜지스터; 해당 주사신호출력단자와 전기적으로 연결되는 제1단자와 해당 제2노드와 전기적으로 연결되는 제4제어단자 및 해당 제2트랜지스터의 제2단자와 전기적으로 연결되는 제2단자를 가진 제4트랜지스터; 해당 제4트랜지스터의 제1단자와 전기적으로 연결되는 제1단자와 해당 제2주파수신호를 수신하는 제5제어단자 및 해당 제4트랜지스트의 제2단자와 전기적으로 연결되는 제2단자를 가진 제5트랜지스터; 해당 제2노드와 전기적으로 연결되는 제1단자 및 해당 제1주파수신호와 전기적으로 연결되는 제2단자를 가진 제2캐피시터를 포함하여 구성된 것을 특징으로 한다.
진일보적인 개선으로서, 본 발명의 제1트랜지스터 내지 제5트랜지스터는 모두 P형 박막트랜지스터(Thin-Film Transistor, TFT라 약칭)이다.
진일보적인 개선으로서, 본 발명의 상기 제1제어단자 내지 제5제어단자는 모두 게이트단자이다.
진일보적인 개선으로서, 본 발명의 상기 제1트랜지스터 내지 제5트랜지스터의 제1단자는 모두 소스단자 또는 드레인단자이고, 해당 제1트랜지스터 내지 제5트랜지스터의 제2단자는 모두 드레인단자 또는 소스단자이며, 해당 제2단자와 제1단자는 서로 다르다.
진일보적인 개선으로서, 본 발명의 해당 제1트랜지스터 내지 제5트랜지스터의 제1단자는 모두 소스단자이고, 해당 제1트랜지스터 내지 제5트랜지스터의 제2단자는 모두 드레인단자이다.
진일보적인 개선으로서, 본 발명의 해당 제1트랜지스터 내지 제5트랜지스터의 제1단자는 모두 드레인단자이고, 해당 제1트랜지스터 내지 제5트랜지스터의 제2단자는 모두 소스단자이다.
진일보적인 개선으로서, 본 발명의 제1단계에서 낮은 레벨의 데이터신호를 해당 제1트랜지스터의 제1단자에 제공하고, 높은 레벨의 제1주파수신호는 해당 제2캐피시터와 제2노드를 통해 해당 제4트랜지스터의 제4제어단자에 제공되며, 낮은 레벨의 제2주파수신호를 해당 제1트랜지스터의 제1제어단자 및 해당 제5트랜지스터의 제5제어단자에 각각 제공하는데, 이 경우 해당 제1트랜지스터가 도통상태인데 데이터신호의 낮은 레벨을 해당 제1노드에 입력하여 해당 제3트랜지스터가 마찬가지로 도통상태가 되게 하며, 또한 해당 제1주파수신호가 높은 레벨의 신호이고 해당 제2주파수신호가 낮은 레벨의 신호이기에 해당 제4트랜지스터가 오프상태가 되게 하고 해당 제5트랜지스터는 도통상태가 되게 하며, 이로써 해당 주사신호출력단자의 전압이 해당 전원전압과 같게 되며 해당 제5트랜지스터가 주사신호를 출력하는 트랜지스터가 되게 한다.
진일보적인 개선으로서, 본 발명의 제2단계에서 제1트랜지스터의 제1단자에 높은 레벨의 데이터신호를 제공하고, 해당 제1트랜지스터의 제1제어단자와 해당 제5트랜지스터의 제5제어단자에 각각 높은 레벨의 제2주파수신호를 제공하는데, 이 경우 해당 제1트랜지스터 및 제5트랜지스터는 오프상태인데 해당 제1노드는 낮은 레벨을 유지하기에 해당 제3트랜지스터가 도통상태가 되게 하며, 이로써 해당 제1주파수신호의 낮은 레벨이 해당 주사신호출력단자로 입력되고 해당 제4트랜지스터가 오프상태가 된다.
진일보적인 개선으로서, 본 발명의 제3단계에서 높은 레벨의 제1주파수신호는 해당 제2캐피시터와 제2노드를 통해 해당 제4트랜지스터의 제4제어단자에 제공되며, 낮은 레벨의 제2주파수신호를 해당 제1트랜지스터의 제1제어단자 및 해당 제5트랜지스터의 제5제어단자에 각각 제공하는데, 이 경우 해당 제1트랜지스터 및 제5트랜지스터가 모두 도통상태이고 해당 제2트랜지스터 및 제3트랜지스터가 모두 오프상태가 되며, 제1노드 및 제2노드는 높은 레벨에 위치하여 해당 제4트랜지스터가 오프상태가 되게 한다.
진일보적인 개선으로서, 본 발명의 다음의 타이밍 동작과정에서 제2노드는 제2캐피시터때문에 제1주파수신호의 변화에 따라 변화되며, 타이밍도 제1주파수신호와 마찬가지이지만 제1주파수신호와 제2주파수신호의 타이밍은 마침 반대이기에 제4트랜지스터와 제5트랜지스터가 번갈아 오픈되게 된다.
본 발명은 2개의 트랜지스터(즉, 제4트랜지스터(M4)와 제5트랜지스터(M5))로 번갈아 주사신호를 출력함으로써 해당 주사신호발생회로의 안정성을 제고시킨다.
그리고, 본 발명은 5개의 트랜지스터와 2개의 캐피시터를 조합하여 구성하므로 해당 주사신호발생회로의 설치공간을 줄여 모니터의 내로우 베젤 디자인 수요를 만족시킨다.
도1은 기존의 주사신호발생회로의 회로도이며,
도2는 본 발명의 실시예에 따른 회로도이며,
도3은 본 발명의 실시예에 따른 타이밍 제어 개략도이며,
도4는 본 발명의 실시예에 따른 회로도로서, 본 발명의 회로도로 구성된 4개의 회로를 나타낸다.
이하 첨부한 도면 및 본 발명의 구체적인 실시예와 결부하여 본 발명에 대해 상세하게 설명한다.
도2를 참조하면, 본 발명의 실시예에 따른 주사신호발생회로는 주로 제1트랜지스터(M1), 제2트랜지스터(M2), 제1캐피시터(C1), 제3트랜지스터(M3), 제4트랜지스터(M4), 제5트랜지스터(M5) 및 제2캐피시터(C2)로 구성되고, 해당 제1트랜지스터(M1) 내지 제5트랜지스터(M5)가 모두 P형 박막트랜지스터(Thin-Film Transistor, TFT라 약칭)이며, 그중,
해당 제1트랜지스터(M1)는 데이터신호(STV)를 수신하는 제1단자(11), 제2주파수신호(CK2)를 수신하는 제1제어단자(12) 및 제1노드(NET1)와 전기적으로 연결되는 제2단자(13)를 가지며; 본 실시예에서 해당 제1트랜지스터(M1)의 제1제어단자(12)는 게이트단자이고 해당 제1단자(11)와 제2단자(13)사이의 도통여부를 제어하여 해당 제1트랜지스터(M1)가 도통상태 또는 오프상태가 되게 하며, 또한 해당 제1단자(11)는 소스단자 또는 드레인단자이고 해당 제2단자(13)는 드레인단자 또는 소스단자이고 동시에 해당 제2단자(13)는 제1단자(11)와 서로 다른데, 다시말하면 해당 제1단자(11)가 소스단자일 경우 제2단자(13)는 드레인단자이며, 해당 제1단자(11)가 드레인단자일 경우, 제2단자(13)는 소스단자이다. 마찬가지로, 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4) 및 제5트렌지스터(M5)와 대응되는 제2제어단자(22), 제3제어단자(32), 제4제어단자(42) 및 제5제어단자(52)는 모두 게이트단자이며, 각각 대응하는 제1단자(21),(31), (41), (51)와 제2단자(23),(33),(43),(53)사이의 도통여부에 대해 제어하며, 해당 제1단자(21),(31), (41), (51)가 소스단자 또는 드레인단자이고, 해당 제2단자(23),(33),(43),(53)는 드레인단자 또는 소스단자이며, 동시에 제2단자(23),(33),(43),(53)와 제1단자(21),(31), (41), (51)가 서로 다르다.
해당 제2트랜지스터(M2)는 제2노드(NET2)와 전기적으로 연결되는 제1단자(21), 제1노드(NET1)와 전기적으로 연결되는 제2제어단자(22) 및 전원전압(VDD)을 공급받는 제2단자(23)를 가진다.
해당 제1캐피시터(C1)는 주사신호출력단자(Sn)와 전기적으로 연결되는 제1양극단(61) 및 제1노드(NET1)와 전기적으로 연결되는 제2음극단(62)을 가진다. 예를 들어, 본 실시예에서, 제1단자(61)는 양극단이고, 제2단자(62)는 음극단이다.
해당 제3트랜지스터(M3)는 제1주파수신호(CK1)를 수신하는 제1단자(31), 제1노드(NET1)와 전기적으로 연결되는 제3제어단자(32) 및 제1캐피시터(C1)의 제1양극단(61)과 전기적으로 연결되는 제2단자(33)를 가진다.
해당 제4트랜지스터(M4)는 해당 주사신호출력단자(Sn)와 전기적으로 연결되는 제1단자(41), 제2노드(NET2)와 전기적으로 연결되는 제4제어단자(42) 및 해당 제2트랜지스터(M2)의 제2단자(23)와 전기적으로 연결되는 제2단자(43)를 가진다.
해당 제5트랜지스터(M5)는 해당 제4트랜지스터(M4)의 제1단자(41)와 전기적으로 연결되는 제1단자(51), 해당 제2주파수신호(CK2)를 수신하는 제5제어단자(52) 및 해당 제4트랜지스터(M4)의 제2단자(43)와 전기적으로 연결되는 제2단자(53)을 가진다.
해당 제2캐피시터(C2)는 해당 제2노드(??NET2)와 전기적으로 연결되는 제1단자(71) 및 해당 제1주파수신호(CK1)와 전기적으로 연결되는 제2단자(72)를 가진다.
상술한 내용은 본 발명의 실시예에 따른 각 구성부분에 대한 설명이다. 본 발명의 작동방법과 효과는 다음과 같다.
도2, 도3을 참조하면, 도3은 본 발명의 실시예에 따른 타이밍 제어 개략도이며, 그중 가로축은 시간을 표시하며, STV_H는 데이터신호(STV)의 높은 레벨이고, STV_L는 데이터신호(STV)의 낮은 레벨이고, CK1_H는 제1주파수신호(CK1)의 높은 레벨이고, CK1_L는 제1주파수신호(CK1)의 낮은 레벨이고, CK2_H는 제2주파수신호(CK2)의 높은 레벨이고, CK2_L는 제2주파수 신호(CK2)의 낮은 레벨이다.
제1단계(T1)에서 낮은 레벨의 데이터신호(STV)를 해당 제1트랜지스터(M1)의 제1단자(11)에 제공하고, 높은 레벨의 제1주파수신호(CK1)는 해당 제2캐피시터(C2)와 제2노드(NET2)를 통해 해당 제4트랜지스터(M4)의 제4제어단자(42)에 제공되며, 낮은 레벨의 제2주파수신호(CK2)를 해당 제1트랜지스터(M1)의 제1제어단자(12) 및 해당 제5트랜지스터(M5)의 제5제어단자(52)에 각각 제공하는데, 이 경우 해당 제1트랜지스터(M1)가 도통상태인데 데이터신호(STV)의 낮은 레벨을 해당 제1노드(NET1)에 입력하여 해당 제3트랜지스터(M3)가 마찬가지로 도통상태가 되게 하며, 또한 해당 제1주파수신호(CK1)가 높은 레벨의 신호이고 높은 레벨의 신호로 출력되며, 또한M2가 도통상태가 되고 고전위의 전원전압(VDD)을 제4트랜지스터(M4)의 제4제어단자(42)에 입력하여 해당 제4트랜지스터(M4)가 오프상태가 되게 하며, 해당 제2주파수신호(CK2)는 낮은 레벨에 위치하고, 해당 제5트랜지스터(M5)가 도통상태가 되게 하며, 이로써 해당 주사신호출력단자(Sn)의 전압이 해당 전원전압(VDD)과 같게 되며 해당 제5트랜지스터(M5)가 주사신호를 출력하는 트랜지스터가 되게 한다.
제2단계(T2)에서 제1트랜지스터(M1)의 제1단자(11)에 높은 레벨의 데이터신호(STV)를 제공하고, 해당 제1트랜지스터(M1)의 제1제어단자(12)와 해당 제5트랜지스터(M5)의 제5제어단자(52)에 각각 높은 레벨의 제2주파수신호(CK2)를 제공하는데, 이 경우 해당 제1트랜지스터(M1) 및 제5트랜지스터(M5)는 오프상태인데 해당 제1노드(NET1)는 낮은 레벨을 유지하기에 해당 제3트랜지스터(M3)가 도통상태가 되게 하며, 이로써 해당 제1주파수신호(CK1)의 낮은 레벨이 해당 주사신호출력단자(Sn)로 입력되고, 이 경우 제2트랜지스터(M2)가 도통상태가 되어, 전원전압(VDD)의 고전위가 제4트랜지스터(M4)의 제4제어단자(42)에 입력되게 하며 제4트랜지스터(M4)가 오프상태가 되게 한다.
제3단계(T3)에서 높은 레벨의 제1주파수신호(CK1)는 해당 제2캐피시터(C2)와 제2노드(NET2)를 통해 해당 제4트랜지스터(M4)의 제4제어단자(42)에 제공되며, 낮은 레벨의 제2주파수신호(CK2)를 해당 제1트랜지스터(M1)의 제1제어단자(12) 및 해당 제5트랜지스터(M5)의 제5제어단자(52)에 각각 제공하는데, 이 경우 해당 제1트랜지스터(M1) 및 제5트랜지스터(M5)가 모두 도통상태이고 해당 제2트랜지스터(M2) 및 제3트랜지스터(M3)가 모두 오프상태가 되며, 제1노드(NET1) 및 제2노드(NET2)는 높은 레벨에 위치하여 해당 제4트랜지스터(M4)가 오프상태가 되게 한다 .
다음의 타이밍 동작과정에서 제2노드(NET2)는 제2캐피시터(C2)때문에 제1주파수신호(CK1)의 변화에 따라 변화되며, 타이밍도 제1주파수신호(CK1)와 마찬가지이지만 제1주파수신호(CK1)와 제2주파수신호(CK2)의 타이밍은 마침 반대이기에 제4트랜지스터(M4)와 제5트랜지스터(M5)가 번갈아 오픈되게 하며, 이를 통해 본 발명은 2개의 트랜지스터(즉, 제4트랜지스터(M4)와 제5트랜지스터(M5))로 번갈아 주사신호를 출력함으로써 해당 주사신호발생회로의 안정성을 제고시킨다.
그리고, 본 발명은 5개의 트랜지스터와 2개의 캐피시터를 조합하여 구성하므로 해당 주사신호발생회로의 설치공간을 줄여 모니터의 내로우 베젤 디자인 수요를 만족시킨다.
도4는 본 발명에 따른 회로도로 구성된 4개의 회로이다. 도4는 상기 기본회로를 4개의 유닛으로 구성하여 STV의 입력에서부터 제4단계까지의 출력을 나타낸것으로, 이 회로를 모니터제품에 사용하여 타이밍의 제어를 완성할수 있다.
상술한 내용은 첨부한 도면과 실시예를 결부하여 본 발명에 대해 상세히 설명한 것이며 본 발명의 기술분야의 통상의 지식을 가진 자라면 상기 설명에 따라 본 발명에 대해 다양하게 변경할수 있다. 따라서 실시예중의 세부적인 내용은 본 발명을 제한하는 것이 아니며 본 발명은 첨부한 특허청구범위를 그 보호범위로 한다.
11, 21, 31, 41, 51, 61, 71 : 제1단자
12 : 제1제어단자
13, 23, 33, 43, 53, 62, 72 : 제2단자
22 : 제2제어단자
32 : 제3제어단자
42 : 제4제어단자
52 : 제5제어단자

Claims (10)

  1. 모니터 주사신호를 제공하는데 사용되며,
    데이터신호를 수신하는 제1단자와 제2주파수 클럭 신호를 수신하는 제1제어단자 및 제1노드와 전기적으로 연결되는 제2단자를 가진 제1트랜지스터;
    제2노드와 전기적으로 연결되는 제1단자와 상기 제1노드와 전기적으로 연결되는 제2제어단자 및 전원전압을 공급받는 제2단자를 가진 제2트랜지스터;
    주사신호출력단자와 전기적으로 연결되는 제1단자 및 상기 제1노드와 전기적으로 연결되는 제2단자를 가진 제1캐피시터;
    제1주파수 클럭 신호를 수신하는 제1단자와 상기 제1노드와 전기적으로 연결되는 제3제어단자 및 상기 제1캐피시터의 제1단자와 전기적으로 연결되는 제2단자를 가진 제3트랜지스터;
    상기 주사신호출력단자와 전기적으로 연결되는 제1단자와 상기 제2노드와 전기적으로 연결되는 제4제어단자 및 상기 제2트랜지스터의 제2단자와 전기적으로 연결되는 제2단자를 가진 제4트랜지스터;
    상기 제4트랜지스터의 제1단자와 전기적으로 연결되는 제1단자와 상기 제2주파수 클럭 신호를 수신하는 제5제어단자 및 상기 제4트랜지스터의 제2단자와 전기적으로 연결되는 제2단자를 가진 제5트랜지스터; 및
    상기 제2노드와 전기적으로 연결되는 제1단자 및 상기 제1주파수 클럭 신호와 전기적으로 연결되는 제2단자를 가진 제2캐피시터를 포함하는 것을 특징으로 하는 주사신호발생회로.
  2. 제1항에 있어서,
    상기 제1트랜지스터 내지 제5트랜지스터는 모두 P형 박막트랜지스터인 것을 특징으로 하는 주사신호발생회로.
  3. 제1항에 있어서,
    상기 제1제어단자 내지 제5제어단자는 모두 게이트단자인 것을 특징으로 하는 주사신호발생회로.
  4. 제1항에 있어서,
    상기 제1트랜지스터 내지 제5트랜지스터의 제1단자는 모두 소스단자 또는 드레인단자이고, 상기 제1트랜지스터 내지 제5트랜지스터의 제2단자는 모두 드레인단자 또는 소스단자이며, 상기 제2단자와 제1단자는 서로 다른 것을 특징으로 하는 주사신호발생회로.
  5. 제1항에 있어서,
    상기 제1트랜지스터 내지 제5트랜지스터의 제1단자는 모두 소스단자이고, 상기 제1트랜지스터 내지 제5트랜지스터의 제2단자는 모두 드레인단자인 것을 특징으로 하는 주사신호발생회로.
  6. 제1항에 있어서,
    상기 제1트랜지스터 내지 제5트랜지스터의 제1단자는 모두 드레인단자이고, 상기 제1트랜지스터 내지 제5트랜지스터의 제2단자는 모두 소스단자인 것을 특징으로 하는 주사신호발생회로.
  7. 제1항에 있어서,
    제1단계에서 낮은 레벨의 데이터신호를 상기 제1트랜지스터의 제1단자에 제공하고, 높은 레벨의 제1주파수 클럭 신호는 상기 제2캐피시터와 제2노드를 통해 상기 제4트랜지스터의 제4제어단자에 제공되며, 낮은 레벨의 제2주파수 클럭 신호를 상기 제1트랜지스터의 제1제어단자 및 상기 제5트랜지스터의 제5제어단자에 각각 제공하는데, 이 경우 상기 제1트랜지스터가 도통상태인데 데이터신호의 낮은 레벨을 상기 제1노드에 입력하여 상기 제3트랜지스터가 마찬가지로 도통상태가 되게 하며, 또한 상기 제1주파수 클럭 신호가 높은 레벨의 신호이고 상기 제2주파수 클럭 신호가 낮은 레벨의 신호이기에 상기 제4트랜지스터가 오프상태가 되게 하고 상기 제5트랜지스터는 도통상태가 되게 하며, 이로써 상기 주사신호출력단자의 전압이 상기 전원전압과 같게 되며 상기 제5트랜지스터가 주사신호를 출력하는 트랜지스터가 되게 하는 것을 특징으로 하는 주사신호발생회로.
  8. 제7항에 있어서,
    제2단계에서 제1트랜지스터의 제1단자에 높은 레벨의 데이터신호를 제공하고, 상기 제1트랜지스터의 제1제어단자와 상기 제5트랜지스터의 제5제어단자에 각각 높은 레벨의 제2주파수 클럭 신호를 제공하는데, 이 경우 상기 제1트랜지스터 및 제5트랜지스터는 오프상태인데 상기 제1노드는 낮은 레벨을 유지하기에 상기 제3트랜지스터가 도통상태가 되게 하며, 이로써 상기 제1주파수 클럭 신호의 낮은 레벨이 상기 주사신호출력단자로 입력되고 상기 제4트랜지스터가 오프상태가 되게 하는 것을 특징으로 하는 주사신호발생회로.
  9. 제8항에 있어서,
    제3단계에서 높은 레벨의 제1주파수 클럭 신호는 상기 제2캐피시터와 제2노드를 통해 상기 제4트랜지스터의 제4제어단자에 제공되며, 낮은 레벨의 제2주파수 클럭 신호를 상기 제1트랜지스터의 제1제어단자 및 상기 제5트랜지스터의 제5제어단자에 각각 제공하는데, 이 경우 상기 제1트랜지스터 및 제5트랜지스터가 모두 도통상태이고 상기 제2트랜지스터 및 제3트랜지스터가 모두 오프상태가 되며, 제1노드 및 제2노드는 높은 레벨에 위치하여 상기 제4트랜지스터가 오프상태가 되게 하는 것을 특징으로 하는 주사신호발생회로.
  10. 제9항에 있어서,
    다음의 타이밍 동작과정에서 제2노드는 제2캐피시터 때문에 제1주파수 클럭 신호의 변화에 따라 변화되며, 타이밍도 제1주파수 클럭 신호와 마찬가지이지만 제1주파수 클럭 신호와 제2주파수 클럭 신호의 타이밍은 반대이기에 제4트랜지스터와 제5트랜지스터가 교대로 오픈상태가 되게 하는 것을 특징으로 하는 주사신호발생회로.
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