JP2007317344A - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路において、出力信号を出力しない期間の誤動作および出力信号を出力する期間における駆動能力の低下を防止する。
【解決手段】単位シフトレジスタは、第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１を備えており、当該トランジスタＱ１は、トランジスタＱ３，Ｑ４より成る駆動回路により駆動される。トランジスタＱ５は、トランジスタＱ１のゲートと出力端子ＯＵＴとの間に接続し、第１クロック端子ＣＫ１に接続するゲートを有している。トランジスタＱ５は、トランジスタＱ１のゲートがＬ（Low）レベルのとき、クロック信号ＣＬＫに基づいてトランジスタＱ１のゲートと出力端子ＯＵＴとの間を導通させる。
【選択図】図７

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

また、ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。

特表平１０−５００２４３号公報

特許文献１には、従来のもの（例えば特許文献１のＦＩＧ．１）より回路内のトランジスタの数が少なくなるよう構成した単位シフトレジスタが開示されている。特許文献１の単位シフトレジスタ（本明細書の図３参照）は、所定の第１クロック信号が入力される第１クロック端子（ＣＫ１）と出力端子（ＯＵＴ）との間に接続する出力プルアップトランジスタとしての第１トランジスタ（Ｑ１）を備えている。第１トランジスタは、所定の入力信号（Ｇ_n-1）に応じてオンになり、また所定のリセット信号（Ｇ_n-1）に応じてオフになる。そして、単位シフトレジスタの出力信号（Ｇ_n）は、入力信号により第１トランジスタがオンになって、第１クロック信号が出力端子に伝達されることにより出力される。

一方、当該単位シフトレジスタが出力信号を出力しない期間は、第１クロック信号が出力端子に伝達されないように第１トランジスタはオフ状態に保たれる。よってその間は、上記の入力信号は入力されない。しかし実際には、第１トランジスタがオフ状態のときに第１クロック信号が入力されると、第１トランジスタのゲート・ドレイン間のオーバラップ容量を介する結合により、当該第１トランジスタのゲート電位が上昇しようとする。それによりゲート電位が第１トランジスタのしきい値電圧を超えてしまうと、オフ状態に保たれるべき第１トランジスタが不要にオンし、単位シフトレジスタの誤動作を招く。

特許文献１の単位シフトレジスタではその誤動作を防止するため、第１トランジスタのゲートに、第１容量素子（Ｃ２）を介して、第１クロック信号の相補信号である第２クロック信号（／ＣＬＫ）が印加される。即ち、第１クロック信号に起因する第１トランジスタのゲート電位の変動を、第２クロック信号で打ち消すことによって、当該ゲート電位が上昇するのを防いでいるのである。

ところで、このような単位シフトレジスタが出力信号を出力するとき、出力端子すなわち第１トランジスタのソースが上昇してＨ（High）レベルになる。従って、仮に第１トランジスタのゲート電位が一定であったとすると、出力信号が出力される間は第１トランジスタのゲート・ソース間電圧が小さくなって当該第１トランジスタの駆動能力（電流を流す能力）が低下する。そうなると出力信号の立ち上がりおよび立ち下がり速度が遅くなり、動作の高速化が困難になるという問題が生じる。特に、表示装置のゲート線駆動回路は、画素へのデータの書き込み時間を充分に確保するために、ゲート線を高速に充電して活性化させる必要があるので、第１トランジスタの駆動能力すなわち単位シフトレジスタの駆動能力の低下は大きな問題となる。

そこで特許文献１の単位シフトレジスタではさらに、出力端子と第１トランジスタのゲートとの間にも第２容量素子（Ｃ１）が設けられており、出力信号の出力時には、当該第２容量素子を介する結合によって第１トランジスタのゲートが昇圧されるようになっている。つまり、出力端子の電位が上昇した場合でも、それと伴に第１トランジスタのゲート電位も上昇するので当該第１トランジスタのゲート・ソース間電圧は大きく保たれる。従って、出力信号の出力時における第１トランジスタの駆動能力の低下が抑制できるという効果が得られる。

ところが特許文献１の単位シフトレジスタでは、上述したとおり、第１トランジスタ（Ｑ１）のゲートには第１クロック信号（ＣＬＫ）に起因するゲート電位の上昇を抑制するための第１容量素子（Ｃ２）が接続されている。当該第１容量素子は、出力信号の出力時にも第１トランジスタのゲート電位の変動を抑制するよう作用するため、第２容量素子（Ｃ１）による第１トランジスタのゲートの昇圧作用もまた抑えられてしまう。つまり、出力信号の出力時に第１トランジスタの駆動能力の低下を抑制するという、第２容量素子（Ｃ１）の奏する効果が、第１容量素子の（Ｃ２）の作用により弱められてしまう。その結果、第１トランジスタの駆動能力を充分に確保できなくなってしまうと、動作の高速化が困難になるという問題が再燃する。

以上のように、特許文献１の単位シフトレジスタにおいては、出力信号を出力しない期間の誤動作を防止する第１容量素子の作用が、出力信号を出力する期間に当該シフトレジスタの駆動能力を確保するという第２容量素子の効果を弱める結果となっており、その２つの作用は二律背反の関係にあると言える。

本発明は以上の問題を解決するためになされたものであり、出力信号を出力しない期間の誤動作を防止すると共に、出力信号を出力する期間における駆動能力の低下を防止することが可能なシフトレジスタ回路を提供することを目的とする。

本発明に係るシフトレジスタ回路は、第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、所定の入力端子に入力される信号に基づいて前記第１トランジスタの制御電極を充電し、所定のリセット端子に入力される信号に基づいて前記第１トランジスタの制御電極を放電することにより当該第１トランジスタを駆動する駆動回路と、前記第１トランジスタの制御電極が放電された状態のときに、前記第１クロック信号に基づいて前記第１トランジスタの制御電極と前記出力端子との間を導通させるスイッチング回路とを備えるものである。

本発明に係るシフトレジスタ回路によれば、出力信号（第１トランジスタを介して出力端子に伝達された第１クロック信号）の出力時には、スイッチング回路には電流が流れないため第１トランジスタの制御電極は充分に昇圧され、第１トランジスタの駆動能力を大きく保つことができる。それにより、出力信号の立ち上がりおよび立ち下がり速度を早くすることができ、動作の高速化に寄与できる。なお且つ、出力信号を出力しない期間（非選択期間）には、スイッチング回路がオンするため、第１トランジスタの制御電極は放電されてＬレベルを維持する。それにより、非選択期間に第１トランジスタがオンして、出力信号が不要にＨレベルになることを防止できる。つまり、非選択期間における誤動作を防止と、出力信号の出力時における駆動能力の低下の防止との両方の効果を得ることができる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄・・・で構成される多段のシフトレジスタから成っている。（以下、単位シフトレジスタＳＲ₁，ＳＲ₂・・・を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。

また図２に示すクロック発生器３１は、互いに位相の異なる２相のクロック信号ＣＬＫ，／ＣＬＫを、ゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。即ち、クロック信号ＣＬＫ，／ＣＬＫは互いに相補な信号である。

それぞれの単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、リセット端子ＲＳＴ、第１クロック端子ＣＫ１および第２クロック端子ＣＫ２を有している。図２のように、各単位シフトレジスタＳＲの第１および第２クロック端子ＣＫ１，ＣＫ２には、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号（出力信号）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。

第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段の出力信号が入力される。即ち、第２段以降の単位シフトレジスタＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。

この構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、前段から入力される入力信号（前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために、従来の単位シフトレジスタ（上記特許文献１の発明に係る単位シフトレジスタ）について説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。

図３の如く、従来の単位シフトレジスタＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、リセット端子ＲＳＴおよび第１および第２クロック端子ＣＫ１，ＣＫ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１を有している。以下の説明では、低電位側電源電位ＶＳＳを回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えば低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

また、クロック信号ＣＬＫ，／ＣＬＫは、共に同じタイミングでＨ（High）レベルおよびＬ（low)レベルへの遷移が行われるよう制御される。即ち、クロック信号ＣＬＫの立ち上がりのタイミングでクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫの立ち下がりのタイミングでクロック信号／ＣＬＫが立ち上がる。

図３の如く、この単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１により構成されている。即ち、トランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタとして機能している。以下、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義して説明を行う。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられ、ノードＮ１と第２クロック端子ＣＫ２との間には容量素子Ｃ２が設けられる。なお、参照符号「Ｃ３」の要素は、単位シフトレジスタＳＲの出力端子ＯＵＴ（即ちゲート線）の負荷容量を示している。

ノードＮ１と入力端子ＩＮとの間にはトランジスタＱ３が接続し、当該トランジスタＱ３はダイオード接続されている（即ち、トランジスタＱ３のゲートとドレインは共に入力端子ＩＮに接続している）。またノードＮ１と第１電源端子Ｓ１との間にはトランジスタＱ４が接続し、当該トランジスタＱ４のゲートはリセット端子ＲＳＴに接続している。トランジスタＱ３は、入力端子ＩＮに入力される信号に基づいてノードＮ１を充電してトランジスタＱ１をオンにすることができ、トランジスタＱ４はリセット端子ＲＳＴに入力される信号に基づいてノードＮ１を放電してトランジスタＱ１をオフにすることができる。つまりトランジスタＱ３，Ｑ４は、トランジスタＱ１を駆動する駆動回路を構成している。

図４は、図３に示した従来の単位シフトレジスタの動作を示すタイミング図である。以下、図４を参照し、図３の単位シフトレジスタＳＲの具体的な動作を説明する。なお、ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものとして説明を行う（例えば図２における単位シフトレジスタＳＲ₁，ＳＲ₃などがこれに該当する）。また、当該単位シフトレジスタＳＲ_nの出力信号をＧ_n、その前段（第ｎ−１段）の単位シフトレジスタＳＲの出力信号をＧ_n-1、その後段（第ｎ＋１段）の単位シフトレジスタＳＲの出力信号をＧ_n+1とそれぞれ定義する。またここでは、単位シフトレジスタＳＲ_nを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。さらに、クロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位は互いに等しく、その値をＶＤＤとする。

まず初期状態として、ノードＮ１はＬレベル（ＶＳＳ）であり（以下、この状態を「リセット状態」と称す）、出力端子ＯＵＴもＬレベルであるとする。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＨレベルであり、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。この状態では、トランジスタＱ１がオフ（遮断状態）であるので、出力端子ＯＵＴには第１クロック端子ＣＫ１（クロック信号ＣＬＫ）のＨレベルは伝達されず、出力信号Ｇ_nはＬレベルに保たれている。即ち、この単位シフトレジスタＳＲ_nが接続するゲート線ＧＬ_nは非選択状態にある。

クロック信号ＣＬＫがＬレベルに、クロック信号／ＣＬＫがＨレベルにそれぞれ遷移する時刻ｔ₁で、前段の単位シフトレジスタＳＲ_n-1の出力信号Ｇ_n-1がＨレベルになったとする。それにより当該単位シフトレジスタＳＲ_nのトランジスタＱ３がオンになるため、ノードＮ１のレベルはＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオンになるが、この時点ではクロック信号ＣＬＫはＬレベルであるので、出力端子ＯＵＴはＬレベルのままである。

続く時刻ｔ₂で、クロック信号ＣＬＫがＨレベルに、クロック信号／ＣＬＫがＬレベルにそれぞれ遷移する。このとき、前段の出力信号Ｇ_n-1はＬレベルに戻りトランジスタＱ３はオフするので、ノードＮ１はフローティング状態のＨレベルになる。よってトランジスタＱ１がオンのままであるので、クロック信号ＣＬＫのＨレベルが出力端子ＯＵＴに伝達され、出力信号Ｇ_nのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される。従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持されるので、出力信号Ｇ_nのレベルは第１クロック端子ＣＫ１（クロック信号ＣＬＫ）のレベルに追随して変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合にはトランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫと同レベルにまで上昇する。よって、出力信号Ｇ_nはＨレベル（ＶＤＤ）になり、ゲート線ＧＬ_nを活性化して選択状態にする。

そして時刻ｔ₃で、クロック信号ＣＬＫがＬレベルに、クロック信号／ＣＬＫがＨレベルにそれぞれ遷移すると、出力信号Ｇ_nのレベルはクロック信号ＣＬＫに追随してＬレベルになり、ゲート線ＧＬ_nは非選択状態に戻る。また、これとほぼ同時に次段の出力信号Ｇ_n+1がＨレベルになるためトランジスタＱ４がオンになる。そのためノードＮ１はＬレベルになり、単位シフトレジスタＳＲ_nはリセット状態に戻る。

その後の時刻ｔ₄以降では、次に前段の出力信号Ｇ_n-1が入力されるまでの間、出力端子ＯＵＴ（出力信号Ｇ_n）が不要に活性化されないように、トランジスタＱ１をオフに保つ必要がある。即ち、ノードＮ１をＬレベルの状態（即ちリセット状態）を維持する必要がある。当該ノードＮ１の電位は、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介する結合によりクロック信号ＣＬＫの立ち上がり時に上昇しようとする一方で、容量素子Ｃ２を介する結合によりクロック信号／ＣＬＫの立ち下がり時に下降しようとする。クロック信号ＣＬＫ，／ＣＬＫは同じタイミングでレベルが遷移するので、結果としてノードＮ１のＬレベルは維持されることとなる。このように図３の単位シフトレジスタＳＲ_nでは、出力信号Ｇ_nを出力しない期間（以下「非選択期間」）は、クロック信号ＣＬＫに起因するノードＮ１の上昇をクロック信号／ＣＬＫで打ち消すことによってリセット状態を保っている。それにより、非選択期間の誤動作を防止しているのである。

以上の動作をまとめると、単位シフトレジスタＳＲ_nは、非選択期間はリセット状態を維持してトランジスタＱ１をオフに保ち、出力端子ＯＵＴを高インピーダンスのＬレベル（ＶＳＳ）に維持する。そして入力端子ＩＮに信号（前段の出力信号Ｇ_n-1あるいはスタートパルスＳＰ）が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオンであるため、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）がＨレベルになる間、出力端子ＯＵＴがＨレベルになり出力信号Ｇ_nが出力される。そしてその後、リセット端子ＲＳＴに信号（次段の出力信号Ｇ_n+1）が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタＳＲ₁の入力端子ＩＮに入力された入力信号（スタートパルスＳＰ）は、図５に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで時間的にシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

なお図２では、複数の単位シフトレジスタＳＲにより構成されるゲート線駆動回路３０が２相のクロック信号に基づいて動作する例を示したが、３相のクロック信号を使用して動作させることも可能である。図６はその場合におけるゲート線駆動回路３０の構成を示す図である。

この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、各単位シフトレジスタＳＲの入力端子ＩＮには、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタＳＲ１の入力端子ＩＮには、スタートパルスＳＰが入力信号として入力される。

この場合におけるクロック発生器３１は、各々位相が異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものである（それらはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順で活性化されるものとする）。それぞれの単位シフトレジスタＳＲの第１クロック端子ＣＫ１，ＣＫ２には、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちのいずれか２つが入力される。但しその２つのクロック信号の組み合わせは、非選択期間に第１クロック端子ＣＫ１のクロック信号に起因してノードＮ１の電位が上昇しないように、第１クロック端子ＣＫ１のクロック信号の立ち上りと第２クロック端子ＣＫ２のクロック信号の立ち下がりとが同時になるような組み合わせとされる（例えば、第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力される場合、第２クロック端子ＣＫ２には、クロック信号ＣＬＫ１の直前にＨレベルになっているクロック信号ＣＬＫ３が入力される）。また図６に示すように、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その次段あるいは２段後（図６の例では２段後）の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。

なお、図２並びに図６の構成では、各単位シフトレジスタＳＲのリセット端子ＲＳＴには自己よりも後段の単位シフトレジスタＳＲの出力信号が入力されるので、各単位シフトレジスタＳＲがリセット状態になるためは、それよりも後段に単位シフトレジスタＳＲを有している必要がある。従って図２の構成では、最終段の次にダミーの単位シフトレジスタを少なくとも１段設け、最終段の単位シフトレジスタＳＲはそのダミー段の出力信号によってリセット状態にされるようにする。また図６の構成では、最終段の次にダミーの単位シフトレジスタを少なくとも２段設け、最終段の１つ前段の単位シフトレジスタＳＲは最終段の次のダミー段の出力信号によってリセット状態にされ、最終段の単位シフトレジスタＳＲは自己の２つ後のダミー段の出力信号によってリセット状態にされるようにする。また、各単位シフトレジスタＳＲは、リセット状態（すなわち上記の初期状態）になってからでなければ通常動作を行うことができないので、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最終段およびダミー段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ１と第１電源端子Ｓ１（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ１を放電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。このリセット用の信号としては第１段目の単位シフトレジスタＳＲ１に入力されるスタートパルスＳＰを用いてもよい。

ここで、図３の単位シフトレジスタＳＲにおける誤動作の問題を詳細に説明する。図３の単位シフトレジスタＳＲでは、トランジスタＱ１のゲート（ノードＮ１）に、クロック信号ＣＬＫによるノードＮ１の電位上昇を抑制するための容量素子Ｃ２が接続しており、その作用によって非選択期間にノードＮ１のレベルが上昇するのを防止することでリセット状態を保っている。しかしその容量素子Ｃ２は、出力信号Ｇ_nの出力時（図４の時刻ｔ₂〜ｔ₃）におけるノードＮ１の昇圧効果をも抑えるように働いてしまう。

例えばノードＮ１に容量素子Ｃ２が接続していなければ、ノードＮ１の電位は図４の点線で示すように、より高い電位とまで昇圧されるはずである。その場合にはトランジスタＱ１の駆動能力が大きくなるので、出力信号Ｇ_nは図４の点線のように素早く立ち上がるようになり、動作の更なる高速化を図ることができる。しかしながら図３の単位シフトレジスタＳＲから容量素子Ｃ２を省略すると、非選択期間にクロック信号ＣＬＫに起因してノードＮ１のレベルが上昇し、リセット状態を維持することができなくなり誤動作が生じてしまう。

このように、図３の単位シフトレジスタＳＲでは、出力信号Ｇ_nの出力時におけるノードＮ１の昇圧効果が小さくなるので、トランジスタＱ１の駆動能力（即ち、単位シフトレジスタの駆動能力）を大きくして出力信号Ｇ_nの立ち上り速度を早くするのにも限界があり、それが動作の高速化の妨げとなる。例えば表示装置の動作の高速化のために出力信号Ｇ_nのパルス幅を短くする場合に、ゲート線の電位を理論値（ＶＤＤ）にまで上昇させることができなくなり、表示品質が低下するという問題が生じる。

以下、出力信号を出力しない期間（即ち非選択期間）の誤動作を防止すると共に、出力信号を出力する期間における駆動能力の低下を防止することが可能である、本発明に係るシフトレジスタ回路について説明する。

図７は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１および、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２により構成されている。即ち、トランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタ（第１トランジスタ）であり、トランジスタＱ２は第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電する出力プルダウントランジスタ（第９トランジスタ）である。図７に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１と定義する。一方、トランジスタＱ２のゲートは、第２クロック端子ＣＫ２に接続している。

図３の回路と同様に、トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。参照符号「Ｃ３」の要素は、単位シフトレジスタＳＲの出力端子ＯＵＴ（ゲート線）の負荷容量を表している。但し、図７の単位シフトレジスタＳＲは、図３に示した容量素子Ｃ２を有していない。

図７の単位シフトレジスタＳＲも、ノードＮ１と入力端子ＩＮとの間に接続しダイオード接続されたトランジスタＱ３（第１１トランジスタ）および、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４（第１０トランジスタ）により構成される駆動回路を備えている。即ち、トランジスタＱ３は入力端子ＩＮに入力される信号に基づいてトランジスタＱ１のゲート（ノードＮ１）を充電するものであり、トランジスタＱ４はリセット端子ＲＳＴに入力される信号に基づいて当該ノードＮ１を放電するものである。

また本実施の形態に係る単位シフトレジスタＳＲは、ノードＮ１と出力端子ＯＵＴとの間に接続するトランジスタＱ５（第２トランジスタ）をさらに備えており、当該トランジスタＱ５のゲートは第１クロック端子ＣＫ１に接続している。つまりトランジスタＱ５は、第１クロック端子ＣＫ１に入力される信号に基づいてノードＮ１と出力端子ＯＵＴとの間を導通させるスイッチング回路として機能する。

図８は実施の形態１に係る単位シフトレジスタＳＲの動作を示すタイミング図である。以下、図８を参照して、図７に示した本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。図７の単位シフトレジスタＳＲも、先に示した図２および図６のどちらの構成のゲート線駆動回路３０にも適用可能であるが、ここでは図２のように縦続接続してゲート線駆動回路３０を構成している場合の動作を示す。

ここでも第ｎ段目の単位シフトレジスタＳＲ_nの動作を代表的に説明する。また簡単のため、当該単位シフトレジスタＳＲ_nの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものとして説明を行う。また当該単位シフトレジスタＳＲ_nの出力信号をＧ_n、その前段（第ｎ−１段目）の単位シフトレジスタＳＲ_n-1および次段（第ｎ＋１段目）の単位シフトレジスタＳＲ_n+1の出力信号をそれぞれＧ_n-1およびＧ_n+1とする。

なお、図３の従来例ではクロック信号ＣＬＫ，／ＣＬＫのレベルの遷移が同時に行われる必要があったが、図７の単位シフトレジスタＳＲではその必要はない（そのため動作制御が容易であるというのも、図７の単位シフトレジスタＳＲの利点の１つである）。そこで以下では、クロック信号ＣＬＫ，／ＣＬＫのレベル遷移のタイミングに間隔があるものとして説明する。またクロック信号ＣＬＫ，／ＣＬＫのＨレベルの電圧は互いに等しく、その値をＶＤＤとする。さらに、各トランジスタＱｍのしきい値電圧をそれぞれＶｔｈ（Ｑｍ）と表すこととする。

（Ａ）ゲート線選択時の動作
まず、図７の単位シフトレジスタＳＲの入力端子ＩＮに前段の出力信号Ｇ_n-1が入力され、当該単位シフトレジスタＳＲが出力信号Ｇ_nを出力するとき（即ちゲート線ＧＬ_nを活性化するとき）の動作を説明する。図８は当該動作を示すタイミング図である。

初期状態として、ノードＮ１はＬレベル（ＶＳＳ）であるとする（以下「リセット状態」と称す）。また第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＨレベル、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）および入力端子ＩＮ（前段の出力信号Ｇ_n-1）はＬレベルであるとする。この場合、出力端子ＯＵＴに接続するトランジスタＱ１，Ｑ２，Ｑ５は全てオフであるので、当該出力端子ＯＵＴはフローティング状態であるが、当該初期状態では出力端子ＯＵＴ（出力信号Ｇ_n）はＬレベルであるとする。

時刻ｔ₀でクロック信号ＣＬＫがＬレベルに遷移した後、クロック信号／ＣＬＫがＨレベルに遷移する時刻ｔ₁で前段の出力信号Ｇ_n-1がＨレベルになると、トランジスタＱ３がオンし、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ３））になる。それによりトランジスタＱ１はオンする。このときクロック信号ＣＬＫはＬレベル（ＶＳＳ）であり、またトランジスタＱ２もオンになっているため出力信号Ｇ_nはＬレベルを維持する。

その後、クロック信号／ＣＬＫがＬレベルになる時刻ｔ₂で、前段の出力信号Ｇ_n-1がＬレベルに戻る。するとトランジスタＱ３はオフになるので、ノードＮ１はフローティング状態のＨレベルになる。このときトランジスタＱ２もオフするが、トランジスタＱ１はオンを維持しており、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＬレベルであるので出力信号Ｇ_nはＬレベルを維持する。

次いでクロック信号ＣＬＫがＨレベルになる時刻ｔ₃では、トランジスタＱ１がオンしているため当該クロック信号ＣＬＫが出力端子ＯＵＴに供給され、出力信号Ｇ_nのレベルが上昇する。このとき昇圧容量Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する容量結合により、出力信号Ｇ_nのレベル上昇に応じてノードＮ１が昇圧される。そのため、出力信号Ｇ_nがＨレベルになってもトランジスタＱ１のゲート・ソース間電圧は大きく保たれ、当該トランジスタＱ１の駆動能力が確保される。またこのときトランジスタＱ１は非飽和動作するため出力端子ＯＵＴ（出力信号Ｇ_n）のレベルはクロック信号ＣＬＫのＨレベルと同じＶＤＤとなり、負荷容量Ｃ３が充電されてゲート線ＧＬ_nの選択状態となる。

図７の単位シフトレジスタＳＲにおいては、クロック信号ＣＬＫはトランジスタＱ５のゲートにも供給されている。ここで、時刻ｔ₃すなわち出力信号Ｇ_nの立ち上り時のトランジスタＱ５の動作を説明する。図９はその動作を示す図であり、同図の上段の図は、図８の時刻ｔ₃におけるクロック信号ＣＬＫ並びに出力信号Ｇ_nの波形を拡大した図である。図９の中段の図は、そのときのトランジスタＱ５のゲート・ソース間電圧Ｖ_GS（Ｑ５）すなわち上段のクロック信号ＣＬＫと出力信号Ｇ_nとの電圧差を示している（出力信号Ｇ_nの立ち上がり時では、電位関係からトランジスタＱ５のソースは出力端子ＯＵＴ側、ドレインはノードＮ１側である）。また図９の下段の図は、そのときのトランジスタＱ５を流れる電流Ｉ（Ｑ５）を示している。

時刻ｔ₃（図９における時刻ｔ₃₀）でクロック信号ＣＬＫが立ち上り始めると、出力信号Ｇ_nもそれに追随して立ち上がる。図９の上段に示すように、クロック信号ＣＬＫと出力信号Ｇ_nとの間には立ち上り速度に若干の差があるため、時刻ｔ₃₀から、出力信号Ｇ_nがクロック信号ＣＬＫと同レベルになる時刻ｔ₃₃までの間、両信号間に電位差が生じる。つまり時刻ｔ₃₀〜ｔ₃₃の間は、トランジスタＱ５のゲート・ソース間に図９の中段の如き電圧Ｖ_GS（Ｑ５）が加わる。ここで、トランジスタＱ５のゲート・ソース間電圧Ｖ_GS（Ｑ５）が、時刻ｔ₃₁〜ｔ₃₂の間だけ当該トランジスタＱ５のしきい値電圧Ｖｔｈ（Ｑ５）を超えた仮定する。するとトランジスタＱ５がオン（導通状態）になるため、図９の下段の如き電流Ｉ（Ｑ５）がノードＮ１から出力端子ＯＵＴへと流れる。この電流Ｉ（Ｑ５）は負荷容量Ｃ３を充電する電流の一部となる。

上記のように当該単位シフトレジスタＳＲでは、出力信号Ｇ_nの立ち上がり時にノードＮ１が昇圧されることによって、トランジスタＱ１の駆動能力が確保されるという効果を得ているが、電流Ｉ（Ｑ５）が大きくなるとノードＮ１の電位が下がるためその効果が低減し、図３の従来回路と同様の問題が生じる。しかしトランジスタＱ１はサイズが大きいため、出力信号Ｇ_nはクロック信号ＣＬＫに追随して素早く立ち上がるので、基本的に電圧Ｖ_GS（Ｑ５）はそれほど大きくなく、それがしきい値電圧Ｖｔｈ（Ｑ５）を超えるとしてもそれは短期間である。よって電流Ｉ（Ｑ５）は僅かに流れるだけであり、トランジスタＱ１の駆動能力に影響を与える程のノードＮ１のレベル低下は生じないため問題とはならない。もちろんトランジスタＱ５のゲート・ソース間電圧Ｖ_GS（Ｑ５）が、しきい値電圧Ｖｔｈ（Ｑ５）を超えなければ、トランジスタＱ５はオンしないため電流Ｉ（Ｑ５）は流れずトランジスタＱ１の駆動能力に全く影響しない。

このように図７の単位シフトレジスタＳＲによれば、出力信号Ｇ_nのレベル上昇時にノードＮ１が充分に昇圧されるため、トランジスタＱ１の駆動能力を大きく確保でき時刻ｔ₃で出力信号Ｇ_nは高速に立ち上がる。

また出力信号Ｇ_nのレベルが充分上昇すれば（図９の時刻ｔ₃₂以降）、トランジスタＱ５はオフになり電流が流れないため（即ち、Ｉ（Ｑ５）＝０）、トランジスタＱ１のゲート・ソース間電圧は保持され、トランジスタＱ１の駆動能力は確保される。従って、次にクロック信号ＣＬＫがＬレベルになる時刻ｔ₄（図８）には、出力端子ＯＵＴ（ゲート線ＧＬ_n）はトランジスタＱ１を通して素早く放電され、出力信号Ｇ_nがＬレベルに戻る。

そしてクロック信号／ＣＬＫがＨレベルになる時刻ｔ₅では、次段のシフトレジスタの出力信号Ｇ_n+1がＨレベルになるのでトランジスタＱ４がオンとなり、ノードＮ１がＬレベルのリセット状態に戻る。よってトランジスタＱ１はオフなるが、トランジスタＱ２がオンするため出力信号Ｇ_nのＬレベルは維持される。

（Ｂ）ゲート線の非選択期間の動作
次に、単位シフトレジスタＳＲ_nにおける非選択期間（即ちゲート線ＧＬ_nを非活性の状態で維持する期間）の動作を説明する。図１０は当該動作を示すタイミング図であり、単位シフトレジスタＳＲ_nが出力信号Ｇ_nを出力してから、非選択期間に移行するときの各信号波形を示している。即ち、図１０に示す時刻ｔ₆は、図８の時刻ｔ₆に対応している。また図８で説明したように、時刻ｔ₅でクロック信号／ＣＬＫおよび次段の出力信号Ｇ_n+1がＨレベルになり、ノードＮ１および出力端子ＯＵＴ（出力信号Ｇ_n）はＬレベルとなっている。

その状態から、クロック信号／ＣＬＫがＬレベルになる時刻ｔ₆で次段の出力信号Ｇ_n+1がＬレベルになると、トランジスタＱ４がオフになりノードＮ１はフローティング状態のＬレベルになる。さらにトランジスタＱ４のゲート・ドレイン間のオーバラップ容量を介する結合により、ノードＮ１のレベルは特定の電圧（ΔＶ１）だけ低下する。またこのときトランジスタＱ２もオフとなるので、出力端子ＯＵＴもフローティングのＬレベルとなっている。

そして時刻ｔ₇でクロック信号ＣＬＫがＨレベルになると、今度はトランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介する結合により、ノードＮ１のレベルが特定の電圧（ΔＶ２）だけ上昇する。このときノードＮ１の電位がトランジスタＱ１のしきい値電圧Ｖｔｈ（Ｑ１）を超えたと仮定すると、その間トランジスタＱ１がオンして第１クロック端子ＣＫ１から出力端子ＯＵＴに電流が流れる。そうなると負荷容量Ｃ３に電荷が蓄積され、出力端子ＯＵＴ（出力信号Ｇ_n）のレベルが上昇し始める。但し、このときトランジスタＱ５がオン（導通状態）になっており、ノードＮ１の電位が上昇してもその電荷はすぐに負荷容量Ｃ３へと放電される。よって、ノードＮ１のレベル上昇によりトランジスタＱ１がオンしたとしてもそれは瞬時であり、また負荷容量Ｃ３は比較的大きいため、出力端子ＯＵＴのレベル上昇は微量（ΔＶ３）である。また、トランジスタＱ５により放電された後のノードＮ１は、出力端子ＯＵＴと同じレベル（ＶＳＳからΔＶ３だけ高いレベル）になる。

そして時刻ｔ₈でクロック信号ＣＬＫがＬレベルになると、トランジスタＱ５はオフになる。ノードＮ１はフローティング状態であるので、トランジスタＱ１のゲート・ドレイン間のゲートオーバラップ容量を介した結合により、当該ノードＮ１のレベルは、クロック信号ＣＬＫの立ち下がりに応じて上記のΔＶ２とほぼ等しい電圧（ΔＶ４）だけ低下する。ノードＮ１のレベルが低下した結果、トランジスタＱ３，Ｑ４，Ｑ５のゲート・ソース間電圧がしきい値電圧を超えると（電位関係からトランジスタＱ３，Ｑ４，Ｑ５は何れもノードＮ１側がソースとなる）、それらがオンしてノードＮ１のレベルはＶＳＳに向かって上昇する。このノードＮ１のレベル上昇はトランジスタＱ３，Ｑ４，Ｑ５が全てオフになると終息するため、ノードＮ１の電位は、低電位側電源電位ＶＳＳに対して、トランジスタＱ３，Ｑ４，Ｑ５のしきい値電圧のうちの最小値（ΔＶ５）だけ低い電位になる。なお、このときのトランジスタＱ５のオンにより、出力端子ＯＵＴの電荷がノードＮ１に流れ込むため、出力端子ＯＵＴのレベルは特定量（ΔＶ６）だけ低下する。

時刻ｔ₉でクロック信号／ＣＬＫがＨレベルになると、トランジスタＱ２がオンとなり、負荷容量Ｃ３に蓄積されていた電荷が放電され、出力端子ＯＵＴ（出力信号Ｇ_n）のレベルはＶＳＳへと低下する。そして時刻ｔ₁₀でクロック信号／ＣＬＫがＬレベルになるとトランジスタＱ２がオフし、出力端子ＯＵＴはフローティング状態のＬレベルとなる。

続く時刻ｔ₁₁〜ｔ₁₂では、上記の時刻ｔ₇〜ｔ₈と同様の動作となるが、時刻ｔ₁₁直前のノードＮ１のレベル（−ΔＶ５）は時刻ｔ₇直前よりも低いため（ΔＶ５＞ΔＶ１）、その分だけノードＮ１のレベルは低くなる。応じて、時刻ｔ₁₁〜ｔ₁₂における出力端子ＯＵＴのレベル上昇量（ΔＶ７）も、時刻ｔ₇〜ｔ₈のときより低い値となる（ΔＶ７＜ΔＶ３）。

そして時刻ｔ₁₂以降は、次のゲート線の選択期間まで（即ち前段の出力信号Ｇ_n-1が入力されるまで）、上記の時刻ｔ₇〜ｔ₁₂の動作が繰り返される。

このように図７の単位シフトレジスタＳＲにおいては、出力信号Ｇ_nを出力しない非選択期間における出力信号Ｇ_nの上昇は殆どなく（最大でも図１０のΔＶ３）、誤動作が防止されている。

以上の（Ａ），（Ｂ）の説明から分かるように、本実施の形態に係る単位シフトレジスタＳＲによれば、出力信号Ｇ_nの出力時（ゲート線ＧＬ_nの選択時）には、トランジスタＱ５には電流が流れないためノードＮ１は充分に昇圧され、トランジスタＱ１の駆動能力を大きく保つことができる。それにより、出力信号Ｇ_nの立ち上がりおよび立ち下がり速度を早くすることができ、動作の高速化に寄与できる。なお且つ、出力信号Ｇ_nを出力しない非選択期間には、クロック信号ＣＬＫの立ち上がり時にノードＮ１のレベルが上昇しようとしてもトランジスタＱ５がオンするため、ノードＮ１は放電されてＬレベルを維持する。それにより、非選択期間にトランジスタＱ１がオンして、出力信号Ｇ_nが不要にＨレベルになることを防止できる。つまり、本実施の形態の単位シフトレジスタＳＲによれば、非選択期間における誤動作を防止と、ゲート線の選択時における駆動能力の低下の防止との両方の効果を得ることができる。その結果、当該単位シフトレジスタＳＲを用いて構成されたゲート線駆動回路３０を備える画像表示装置の動作信頼性が向上する。

先に述べたように、本実施の形態に係る単位シフトレジスタＳＲは、３相のクロック信号により駆動される図６の構成のゲート線駆動回路３０に対しても適用可能である。但し、図６では、図３の従来回路に適するよう各単位シフトレジスタＳＲのリセット端子ＲＳＴにはその２段後の出力端子ＯＵＴに接続する例を示していたが、１つ後段（次段）の出力端子ＯＵＴに接続させてもよい。それにより配線構造が容易になる（図１１参照）。

また、本実施の形態に係る単位シフトレジスタＳＲでは、図３に示した従来回路と異なり、第１クロック端子ＣＫ１のクロック信号の立ち上がりと第２クロック端子ＣＫ２のクロック信号の立ち下がりとが一致する必要はない。よって、各単位シフトレジスタＳＲに入力されるクロック信号は、図１１に示されるような組み合わせであってもよい（３相のクロック信号は、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順にＨレベルになる）。即ち、第２クロック端子ＣＫ２に、クロック信号ＣＬＫのクロック信号の次にＨレベルになるものを入力してもよい（例えば、第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力される場合、第２クロック端子ＣＫ２には、その次にＨレベルになるクロック信号ＣＬＫ２を入力する）。その場合、非選択期間にトランジスタＱ５を介してノードＮ１から放出された電荷により若干上昇した出力端子ＯＵＴのレベル（図１０のΔＶ３およびΔＶ７）が素早くＶＳＳに引き下げられる。それにより、本実施の形態に係る単位シフトレジスタＳＲの動作の信頼性がより高くなる。

＜実施の形態２＞
実施の形態１の単位シフトレジスタＳＲ_n（図７）では、ノードＮ１の充電は前段の出力信号Ｇ_n-1によって行われていた。言い換えれば、単位シフトレジスタＳＲ_nの出力信号Ｇ_nは、ゲート線ＧＬ_nだけでなく、次段の単位シフトレジスタＳＲ_n+1のノードＮ１を充電するのに用いられていた。

単位シフトレジスタＳＲのノードＮ１に付随する容量成分としては、容量素子Ｃ１の容量およびトランジスタＱ１のゲート容量が含まれる。実施の形態１では、その容量成分が各単位シフトレジスタＳＲの出力端子ＯＵＴの負荷容量Ｃ３の一部となり、出力信号の立ち上がり速度を遅くする要因となる。そのことは、単位シフトレジスタＳＲの動作の高速化の妨げとなり問題となる。

実施の形態２では、その問題を解決することを可能にする単位シフトレジスタＳＲを提案する。図１２は、当該単位シフトレジスタＳＲの回路図である。図１２の如く、本実施の形態に係る単位シフトレジスタＳＲでは、駆動回路を構成するトランジスタＱ３のゲートは入力端子ＩＮに接続され、ドレインは所定の高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２に接続される。即ち本実施の形態においては、ノードＮ１は、前段の出力信号Ｇ_n-1で充電されるのではなく、高電位側電源電位ＶＤＤを供給する電源によって充電される。そのことを除いては、実施の形態１の単位シフトレジスタＳＲ（図７）と同様の構成である。

各単位シフトレジスタＳＲの出力端子ＯＵＴは、ゲート線ＧＬとトランジスタＱ３のゲートに接続することとなる。トランジスタＱ３のゲート容量は、ノードＮ１に付随する容量成分（容量素子Ｃ１の容量およびトランジスタＱ１のゲート容量）に比較して１／１０以下であるので、各単位シフトレジスタＳＲの出力端子ＯＵＴに係る負荷容量は、実施の形態１の場合よりも小さくなる。従って、出力信号の立ち上がりおよび立ち下がり速度の低下を抑制でき、上記の問題を解決することができる。

なお、図１２の単位シフトレジスタＳＲは、ノードＮ１の充電が高電位側電源電位ＶＤＤを供給する電源によって行われる点で図７の回路とは異なるが、その動作は同じである。従って、本実施の形態においても実施の形態１と同様の効果が得られる。

また、図１２の単位シフトレジスタＳＲでは、非選択期間でもトランジスタＱ３のドレイン電位がＶＤＤであるため、トランジスタＱ３のリーク電流によりフローティング状態のＬレベルにあるノードＮ１に電荷が供給されることが懸念されるが、トランジスタＱ５がクロック信号ＣＬＫに同期して定期的にオンし、その電荷を放電するので問題とはならない。

なお、実施の形態１の単位シフトレジスタＳＲ（図７）は、高電位側電源電位ＶＤＤを供給するための配線が不要であるため、回路の占有面積が削減され、ゲート線駆動回路の高集積化に寄与できる点で有利である。

＜実施の形態３＞
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。

その反面ａ−Ｓｉ ＴＦＴは、ゲート電極が継続的に正バイアスされると、しきい値電圧が正方向にシフトし、その駆動能力が小さくなるという問題を有していることが分かっている。例えば実施の形態１（図７）の回路では、トランジスタＱ２のゲートに繰り返しクロック信号／ＣＬＫが入力されるため、当該トランジスタＱ２のしきい値電圧がシフトしてその駆動能力が次第に低下し、出力端子ＯＵＴを放電できなくなることが懸念される。そうなると、非選択状態においてノードＮ１からトランジスタＱ５を通して放出されるはずの電荷が出力端子ＯＵＴに蓄積されてゆき、最終的には非活性であるべきゲート線ＧＬが活性化されるという誤動作が生じる。実施の形態３では、その問題を解決することが可能な単位シフトレジスタＳＲを提案する。

図１３は、実施の形態３に係る単位シフトレジスタの構成を示す回路図である。同図の如く、トランジスタＱ２のソースは、第１クロック端子ＣＫ１に接続されている。即ち、トランジスタＱ２の一の主電極（ドレイン）は出力端子ＯＵＴに接続しており、他の主電極（ソース）には、制御電極（ゲート）に入力されるクロック信号／ＣＬＫとは位相が異なるクロック信号ＣＬＫが供給される。

この構成によれば、トランジスタＱ２のゲートに入力されるクロック信号／ＣＬＫがＬレベルになって当該トランジスタＱ２がオフになるとき、ソースに入力されるクロック信号ＣＬＫがＨレベルになるため、トランジスタＱ２のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２の駆動能力の低下が軽減され、回路の動作寿命が延びるという効果が得られる。

なお、ここでは単位シフトレジスタＳＲで構成されるゲート線駆動回路３０が２相のクロック信号で駆動されていることを前提に説明したが、本実施の形態は、３相のクロック信号で駆動されるゲート線駆動回路３０の単位シフトレジスタＳＲに対しても適用可能である。その場合、トランジスタＱ２のソースには、トランジスタＱ２のゲートに入力されるもの以外の２つのクロック信号のいずれか入力されればよい。また本実施の形態は、実施の形態２の回路（図１２）に対しても適用可能である。

＜実施の形態４＞
上記の各実施の形態単位シフトレジスタＳＲでは、セット状態に移行する際のノードＮ１の電位は、トランジスタＱ３による充電（プリチャージ）によって、理論的にはＶＤＤ−Ｖｔｈ（Ｑ３）まで上昇する。しかし、ノードＮ１が充電される速度は比較的高速ではないため、クロック信号の周波数が高くなって、入力信号（前段の出力信号）のパルス幅が狭くなると、ノードＮ１を最大のプリチャージレベル（ＶＤＤ−Ｖｔｈ（Ｑ３））にまで到達させることが困難になる。その原因としては、ノードＮ１のプリチャージ時にはトランジスタＱ３がソースフォロアモードで動作することが挙げられる。つまり、ノードＮ１のレベルが上昇するとトランジスタＱ３のゲート・ソース間電圧が小さくなるので、ノードＮ１の充電が進むに従いトランジスタＱ３の駆動能力が小さくなって、そのレベル上昇の速度が大きく低下するためである。

実施の形態４では、その問題を解決することが可能な単位シフトレジスタＳＲを提案する。図１４は、実施の形態４に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタＳＲにおいて、トランジスタＱ１を駆動する駆動回路は、トランジスタＱ３，Ｑ４に加えてトランジスタＱ６，Ｑ７および容量素子Ｃ４により構成される。

実施の形態２の回路（図１２）と同様に、トランジスタＱ３はノードＮ１と第２電源端子Ｓ２との間に接続し、トランジスタＱ４はノードＮ１と第１電源端子Ｓ１との間に接続する。トランジスタＱ４のゲートがリセット端子ＲＳＴに接続するのも図１２と同様である。しかし図１２とは異なり、トランジスタＱ３のゲートには、前段の出力信号Ｇ_n-1は直接入力されない。

本実施の形態に係る単位シフトレジスタＳＲは、第１入力端子ＩＮ１および第２入力端子ＩＮ２という、２つの入力端子を有している。トランジスタＱ３のゲートノードをノードＮ２と定義すると、ノードＮ２と第２電源端子Ｓ２との間に、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ６が接続する。またノードＮ２と第２入力端子ＩＮ２との間には容量素子Ｃ４が接続する。さらに、ノードＮ２と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ７が接続する。

なお、ノードＮ２と出力端子ＯＵＴの間に接続し、ゲートが第１クロック端子ＣＫ１に接続したトランジスタＱ８は、ノードＮ２がフローティング状態になるのを防止するためのトランジスタである。

図１４の単位シフトレジスタＳＲを用いてゲート線駆動回路３０を構成する場合、複数の単位シフトレジスタＳＲは図１５のように従属接続される。クロック発生器３１が発生する３相のクロック信号は、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順に活性化するよう制御されている。

図１５に示されるように、第１段目（第１ステージ）の単位シフトレジスタＳＲ１の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力信号として入力される。この第１および第２スタートパルスＳＰ１，ＳＰ２は共に画像信号の各フレーム期間の先頭に対応するタイミングでＨレベルになる信号であるが、両者は位相がずれている。即ち、第１スタートパルスＳＰ１は第２スタートパルスＳＰ２よりも早いタイミングでＨレベルになり、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１がＬレベルに戻った後にＨレベルに遷移するよう制御される。

第２段目の単位シフトレジスタＳＲ２においては、第１入力端子ＩＮ１に上記の第２スタートパルスＳＰ２が入力され、第２入力端子ＩＮ２は第１段目の単位シフトレジスタＳＲ１の出力端子ＯＵＴに接続する。第３段目以降の単位シフトレジスタＳＲにおいては、第１入力端子ＩＮ１はその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続し、第２入力端子ＩＮ２はその２段前（前々段）の単位シフトレジスタＳＲの出力端子ＯＵＴに接続する。また、各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の出力端子ＯＵＴに接続する。

図１６は、本実施の形態に係る単位シフトレジスタＳＲの動作を示すタイミング図である。以下、第ｎ段目の単位シフトレジスタＳＲ_nの動作を、その第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、第２クロック端子ＣＫ２にクロック信号ＣＬＫ２が入力されるものとして説明を行う（例えば図１５における単位シフトレジスタＳＲ１，ＳＲ４などがこれに該当する）。

また、当該単位シフトレジスタＳＲが出力するゲート線駆動信号をＧ_n、その前段および２段前の単位シフトレジスタＳＲの出力信号をそれぞれＧ_n-1およびＧ_n-2、次段の単位シフトレジスタＳＲが出力するゲート線駆動信号をＧ_n+1と定義する。また説明の簡単のため、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３、第１スタートパルスＳＰ１および第２スタートパルスＳＰ２のＨレベルは全て等しいものと仮定し、そのレベルは高電位側電源電位ＶＤＤと等しいものとする。

まず初期状態として、ノードＮ１およびノードＮ２がＬレベル（ＶＳＳ）であると仮定する（以下、「リセット状態」と称す）。また、第１クロック端子ＣＫ１（クロック信号ＣＬＫ１）がＨレベルであり、それ以外のクロック信号ＣＬＫ２，ＣＬＫ３、第１入力端子ＩＮ１（２段前の出力信号Ｇ_n-2）、入力端子ＩＮ２（前段の出力信号Ｇ_n-1）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）は何れもＬレベルであるとする。

時刻ｔ₀でクロック信号ＣＬＫ１がＬレベルになった後、時刻ｔ₁でクロック信号ＣＬＫ２がＨレベルになったときに、２段前の出力信号Ｇ_n-2（第１段目の単位シフトレジスタＳＲ１の場合には第１スタートパルスＳＰ１）がＨレベルになったとする。すると当該単位シフトレジスタＳＲ_nのトランジスタＱ６がオンになるのでノードＮ２が充電されＨレベルになる。また、それに応じてトランジスタＱ３がオンして、ノードＮ１のレベルが上昇する。

ここで、ノードＮ２のレベルを上昇させるには、容量素子Ｃ４およびトランジスタＱ３のゲート・チャネル間容量（ゲート容量）を充電する必要があるが、それらの容量値の和は小さいため（例えばノードＮ１に接続する容量素子Ｃ１およびトランジスタＱ１のゲート容量の和の約１／５〜１／１０程度）、ノードＮ２は高速に充電可能である。そのため、トランジスタＱ６が高速充電の不得手なソースフォロアモードで動作するにも拘わらず、ノードＮ２のレベルは高速に理論値（ＶＤＤ−Ｖｔｈ（Ｑ６））にまで上昇する。

一方、ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、それらの容量値は比較的大きいため、ノードＮ１の高速充電は困難である。さらにトランジスタＱ３はソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−Ｖｔｈ（Ｑ６）−Ｖｔｈ（Ｑ３））まで上昇させることは難しい。従って、２段前の出力信号Ｇ_n-2のパルス幅が充分広くなければ、このときのノードＮ１のレベルは、理論値よりも小さい一定のレベルまでしか上昇しない。

クロック信号ＣＬＫ２がＬレベルに戻る時刻ｔ₂で、２段前の出力信号Ｇ_n-2がＬレベルに戻るので、トランジスタＱ６はオフになりノードＮ２はフローティング状態のＨレベルとなる。

そしてクロック信号ＣＬＫ３がＨレベルになる時刻ｔ₃で、前段の出力信号Ｇ_n-1（第１段目の単位シフトレジスタＳＲ１の場合には第２スタートパルスＳＰ２）がＨレベルになるので、当該単位シフトレジスタＳＲの容量素子Ｃ４を介する結合により、プリチャージされたノードＮ２がさらに昇圧される。昇圧後のノードＮ２のレベルは、昇圧前に対して前段の出力信号Ｇ_n-1の振幅（ＶＤＤ）だけ上昇するので、２×ＶＤＤ−Ｖｔｈ（Ｑ６）となる。

この状態ではトランジスタＱ３のゲート（ノードＮ２）・ソース（ノードＮ１）間の電圧が十分高くなるので、トランジスタＱ３はソースフォロワモードではなく非飽和領域での動作（非飽和動作）をもってノードＮ１を充電する。よってノードＮ１は高速に充電されてＨレベルになり、且つ、しきい値電圧Ｖｔｈの損失もなくノードＮ１レベルはＶＤＤに到達する。このノードＮ１およびノードＮ２がＨレベルの状態（以下、「セット状態」称す）では、トランジスタＱ１はオンになる。

クロック信号ＣＬＫ３がＬレベルに戻る時刻ｔ₄で、前段の出力信号Ｇ_n-1はＬレベルに戻り、トランジスタＱ３のゲート（ノードＮ２）のレベルはそれに追随して下降し昇圧される前のＶＤＤ−Ｖｔｈ（Ｑ６）に戻る。このときトランジスタＱ３のソース（ノードＮ１）のレベルはＶＤＤであるので、当該トランジスタＱ３はオフになり、ノードＮ１はフローティングのＨレベルになる（従ってセット状態は維持される）。

上記の各実施の形態の単位シフトレジスタＳＲでは、ノードＮ１のプリチャージ時には、トランジスタＱ３のしきい値電圧の損失を伴うため、クロック信号のパルス幅が充分長かった場合であっても、ノードＮ１は最大でもＶＤＤ−Ｖｔｈ（Ｑ３）までしか上昇しない。それに対し本実施の形態では、短い時間であってもノードＮ１をそれよりもＶｔｈ（Ｑ３）以上高いレベルにまで充電することができる。

そして時刻ｔ₅で第１クロック端子ＣＫ１のクロック信号ＣＬＫ１がＨレベルになると、このときトランジスタＱ１はオン、トランジスタＱ２はオフであるので、出力端子ＯＵＴの出力信号Ｇ_nのレベルが上昇する。すると容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される。それにより、トランジスタＱ１のゲート・ソース間電圧が大きく保たれるので、出力端子ＯＵＴのレベルすなわち出力信号Ｇ_nはクロック信号ＣＬＫ１に追随して高速に立ち上る。またトランジスタＱ１は非飽和動作を行うため、出力信号Ｇ_nのＨレベルは、クロック信号ＣＬＫ１のＨレベルと同じＶＤＤとなる。

本実施の形態においても出力信号Ｇ_nの立ち上がり時には、実施の形態１と同様にクロック信号ＣＬＫ１の立ち上がり速度と出力信号Ｇ_nの立ち上がり速度の差により、トランジスタＱ５のゲート・ソース間電圧（Ｖ_GS（Ｑ５））がそのしきい値電圧（Ｖｔｈ（Ｑ５））を超え、ノードＮ１から出力端子ＯＵＴに向けて電流（Ｉ（Ｑ５））が流れる場合がある（図９参照）。しかし、基本的にその電流は僅かであり、トランジスタＱ１の駆動能力に影響を与える程のノードＮ１のレベル低下は生じないため問題とはならない。特に、本実施の形態ではノードＮ１のレベルが高く、出力信号Ｇｎの立ち上がり速度は実施の形態１よりも高速になるため、トランジスタＱ５のゲート・ソース間電圧は小さくなる。

そして、時刻ｔ₆でクロック信号ＣＬＫ１がＬレベルに戻ると、出力信号Ｇ_nもＬレベルになりゲート線の非選択状態に戻る。このときノードＮ１のレベルは昇圧前のＶＤＤに下降する。

続いて、クロック信号ＣＬＫ２がＨレベルになる時刻ｔ₇で、次段の出力信号Ｇ_n+1がＨレベルになる。応じてトランジスタＱ４，Ｑ７がオンし、ノードＮ１，Ｎ２がＬレベルのリセット状態に戻る。それによりトランジスタＱ１はオフになるが、このときトランジスタＱ２がオンするので出力信号Ｇ_nのＬレベルは維持される。そしてクロック信号ＣＬＫ２がＬレベルに戻る時刻ｔ₈で、次段の出力信号Ｇ_n+1はＬレベルに戻り、以降、当該単位シフトレジスタＳＲ_nの非選択期間になる。

なお、非選択期間の動作は基本的に実施の形態１の場合とほぼ同様であり、第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力される度に、トランジスタＱ５がオン（導通状態）になる。よって、クロック信号ＣＬＫ１の立ち上がり時にノードＮ１のレベルが上昇しようとしても、ノードＮ１はトランジスタＱ５を介して放電され、そのＬレベルは維持される。さらに、この非選択期間では、トランジスタＱ８もクロック信号ＣＬＫ１が入力される度にオンになりノードＮ２を放電する。それにより、トランジスタＱ６のリーク電流に起因する電荷がノードＮ２に蓄積されて当該ノードＮ２がＨレベルになることを防止している。これらトランジスタＱ５，Ｑ８の作用によって、非選択期間にトランジスタＱ１がオンして、出力信号Ｇ_nが不要にＨレベルになることが防止されている。

以上のように本実施の形態によれば、上記の各実施の形態に比較して、よりも高速に且つより高いレベルにノードＮ１をプリチャージすることができるので、出力信号の立ち上がりおよび立ち下がりの速度がさらに向上し、動作の高速化に寄与できる。また、トランジスタＱ５が実施の形態１と同様に作用するため、非選択期間における誤動作を防止の効果は実施の形態１と同じように得られる。また、上記の実施の形態３は、本実施の形態に対しても適用可能である。

＜実施の形態５＞
図９を用いて説明したように、実施の形態１の単位シフトレジスタＳＲにおいて、出力信号（Ｇ_n）の立ち上がり時にトランジスタＱ５のゲート・ソース間電圧Ｖ_GS（Ｑ５）が、そのしきい値電圧Ｖｔｈ（Ｑ５）を超えると、トランジスタＱ５を介してノードＮ１から出力端子ＯＵＴへと電流（Ｉ（Ｑ５））が流れる。上記のとおり、通常、その電流は僅かに流れるだけであり、トランジスタＱ１の駆動能力に影響を与える程のノードＮ１のレベル低下は生じないため問題とはならないが、出力負荷容量が大きく出力信号の立ち上がりが遅くなる場合には、トランジスタＱ５を流れる電流（Ｉ（Ｑ５））が大きくなり、トランジスタＱ１の駆動能力が低下してしまう可能性もある。実施の形態５ではその対策となる単位シフトレジスタＳＲを提案する。

図１７は実施の形態５に係る単位シフトレジスタＳＲの回路図である。図１７に示す単位シフトレジスタＳＲにおいては、トランジスタＱ５のゲートと第１クロック端子ＣＫ１とは直接接続しておらず、その間にはレベル調整回路１００が介在している。このレベル調整回路１００は、第１クロック端子ＣＫ１に入力されるクロック信号をＨレベルを所定値だけ低くして（Ｌレベルを基準にしたＨレベルの絶対値を小さくして）から、トランジスタＱ５のゲートに供給するものである。つまりレベル調整回路１００は、第１クロック端子ＣＫ１に入力されるクロック信号の振幅を、上記所定の値だけ小さくするよう機能する。

図１７の例においてレベル調整回路１００は、トランジスタＱ９，Ｑ１０により構成されている。トランジスタＱ５のゲートが接続するノードをノードＮ３と定義すると、トランジスタＱ９（第３トランジスタ）は、ノードＮ３と第１クロック端子ＣＫ１との間に接続し、そのゲートは第１クロック端子ＣＫ１に接続されている（ダイオード接続されている）。またトランジスタＱ１０（第４トランジスタ）は、ノードＮ３と第１電源端子Ｓ１との間に接続し、そのゲートは第２クロック端子ＣＫ２に接続している。

以下、実施の形態５の単位シフトレジスタＳＲの動作について説明する。ここでは、当該単位シフトレジスタＳＲが２相のクロック信号ＣＬＫ，／ＣＬＫにより駆動されており、第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、第２クロック端子ＣＫ２にクロック／ＣＬＫが入力されていると仮定する。

図１７の単位シフトレジスタＳＲの動作は、基本的に実施の形態１の回路（図７）と同様であるが、トランジスタＱ５のゲートには、レベル調整回路１００を介してクロック信号ＣＬＫが供給される。クロック信号ＣＬＫがＨレベルになるとき、トランジスタＱ５のゲートにはクロック信号ＣＬＫのＨレベルをトランジスタＱ９のしきい値電圧分だけ小さくした信号、即ちクロック信号ＣＬＫの振幅を当該しきい値電圧分だけ小さくした信号が供給される（このときクロック信号／ＣＬＫはＬレベルでありトランジスタＱ１０はオフしている）。

その結果、出力信号（Ｇ_n）の立ち上がり時におけるトランジスタＱ５のゲート・ソース間電圧（Ｖ_GS（Ｑ５））は小さくなり、そのしきい値電圧（Ｖｔｈ（Ｑ５））を超えにくくなる。よって、出力負荷容量が大きく、出力信号の立ち上がりが遅くなった場合でも、そのときトランジスタＱ５に流れる電流（Ｉ（Ｑ５））を小さく、あるいは０にすることができ、トランジスタＱ１の駆動能力の低下を抑えることができる。

なお、トランジスタＱ９は第１クロック端子ＣＫ１をアノード、ノードＮ３をカソードとする（即ち、第１クロック端子ＣＫ１からノードＮ３への方向を導通方向とする）ダイオードとして機能するので、クロック信号ＣＬＫがＬレベルに戻ったとき、トランジスタＱ９ではノードＮ３を放電できないが、このときクロック信号／ＣＬＫがＨレベルになるため、ノードＮ３はトランジスタＱ１０を介して放電されＬレベルになる。その結果、トランジスタＱ５は実施の形態１とほぼ同様に動作する。

＜実施の形態６＞
実施の形態６においては、実施の形態５で説明したレベル調整回路１００の変形例を示す。

例えば、図１７のレベル調整回路１００を用いても、単位シフトレジスタＳＲの出力信号Ｇ_nの立ち上がり時にトランジスタＱ５に流れる電流を充分に抑制できないような場合には、図１８のようにノードＮ３と第１クロック端子ＣＫ１との間に共にダイオード接続した２つのトランジスタＱ９，Ｑ１１を直列に接続させたレベル調整回路１００を用いてもよい。図１７のレベル調整回路１００と比較して、トランジスタＱ５のゲートに供給される信号のＨレベルがトランジスタＱ１１のしきい値電圧の分だけ小さくなるため、トランジスタＱ５に流れる電流を抑制する効果をさらに高くでき有効である。

また図１７においてはトランジスタＱ１０のソースは、第１電源端子Ｓ１に接続させていたが、図１９のように第１クロック端子ＣＫ１に接続さてもよい。その場合、クロック信号／ＣＬＫがＬレベルになって当該トランジスタＱ１０がオフになるとき、ソースに入力されるクロック信号ＣＬＫがＨレベルになるため、トランジスタＱ１０のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたトランジスタＱ１０のしきい値電圧が負方向へ戻って回復するため、回路の動作寿命を延ばすことができるという効果が得られる。

また図１７の単位シフトレジスタＳＲにおいて、トランジスタＱ５のゲート幅が大きくそのゲート容量がノードＮ３に付随する寄生容量（不図示）に対して相当大きい場合には、出力信号Ｇ_nの立ち上がり時にトランジスタＱ５のゲート・ドレイン間のオーバラップ容量を介する結合によってノードＮ３のレベルが上昇することが考えられる。このノードＮ３のレベル上昇が大きいと、出力信号Ｇ_nがＨレベルの間トランジスタＱ５がオンして、ノードＮ１のレベルが低下するという問題が生じる。

そこで図２０のように、レベル調整回路１００に、ノードＮ３と第１クロック端子ＣＫ１との間に、ノードＮ３から第１クロック端子ＣＫ１への方向が順方向になるようにダイオード接続したトランジスタＱ１２（一方向性のスイッチング素子）を設けてもよい。このトランジスタＱ１２は、ノードＮ３のレベルが、クロック信号ＣＬＫのＨレベル（ＶＤＤ）とトランジスタＱ１２のしきい値電圧（Ｖｔｈ（Ｑ１２））の和以上に上昇した場合に、ノードＮ３から第１クロック端子ＣＫ１へ電流を流し、ノードＮ３のレベルをＶＤＤ＋Ｖｔｈ（Ｑ１２）レベルにクランプする。従って、トランジスタＱ５のゲート・ソース間電圧の電圧は最大でもＶｔｈ（Ｑ１２）となり、出力信号Ｇ_nの出力時におけるトランジスタＱ５の導通がほぼ抑えられるので、ノードＮ１のレベル低下も抑えられる。

また図２０においては、図１７に示したレベル調整回路１００に対してトランジスタＱ１２を設けた例を示したが、例えば、図２１に示すように図１８のレベル調整回路１００にトランジスタＱ１２を設けてもよいし、図２２に示すように図１９のレベル調整回路１００にも設けてもよい。

＜実施の形態７＞
図２３は、本発明の実施の形態７に係る単位シフトレジスタＳＲの回路図である。本実施の形態は、実施の形態２（図１２）のように、トランジスタＱ３を介するノードＮ１の充電源として、高電位側電源電位ＶＤＤを供給する電源が用いられる場合に有効である。

例えば図１２の単位シフトレジスタＳＲの非選択期間において、クロック信号ＣＬＫがＬレベルのときトランジスタＱ５がオフでありノードＮ１はフローティング状態のＬレベルであるため、トランジスタＱ３のリーク電流による電荷がノードＮ１に蓄積される。よってリーク電流が大きい場合にはノードＮ１の電位が上昇してしまう。そしてクロック信号ＣＬＫがＨレベルになるときにはトランジスタＱ１のオーバラップ容量を介する結合によりノードＮ１のレベルが上昇するが、そのときにノードＮ１のレベルが高くなっていると、非選択期間にもかかわらずトランジスタＱ１がオンしやすく、誤動作が生じる原因となり問題となる。

図２３の単位シフトレジスタＳＲでは、その問題の対策がなされている。以下、当該単位シフトレジスタＳＲについて説明する。

図２３の単位シフトレジスタＳＲは、図１２の回路に、トランジスタＱ１３〜Ｑ１５から成る回路を接続した構成となっている。図２３に示すように、トランジスタＱ１３は、ノードＮ１と第１電源端子Ｓ１との間に接続する。ここで、トランジスタＱ１３のゲートが接続するノードをノードＮ４と定義すると、ノードＮ４と第１電源端子Ｓ１との間にトランジスタＱ１４，Ｑ１６が互いに並列に接続している。トランジスタＱ１４のゲートはノードＮ１に接続し、トランジスタＱ１６のゲートは第１クロック端子ＣＫ１に接続する。またトランジスタＱ１５はダイオード接続され、ノードＮ４と第２クロック端子ＣＫ２との間に接続される。即ち、トランジスタＱ１５のゲートは、そのドレインと同じく第２クロック端子ＣＫ２に接続する。

トランジスタＱ１４のオン抵抗はトランジスタＱ１５のオン抵抗よりも充分小さく設定されている。そのため、クロック信号／ＣＬＫがＨレベルであると仮定すると、ノードＮ１がＨレベルになってトランジスタＱ１４がオンすると、ノードＮ４はＬレベルになる。つまり、トランジスタＱ１４，Ｑ１５は、ノードＮ１を入力ノード、ノードＮ４を出力ノードとするレシオ型のインバータを構成しており、トランジスタＱ１４（第６トランジスタ）は当該インバータのドライバ素子、トランジスタＱ１５（第７トランジスタ）は負荷素子としてそれぞれ機能している。但し、このインバータは、トランジスタＱ１５のドレインに供給される電源としてクロック信号／ＣＬＫが用いられているため、クロック信号／ＣＬＫがＨレベルの期間に活性化される。

トランジスタＱ１６は、クロック信号ＣＬＫがＨレベルのときオンになってノードＮ４を放電する。即ち、当該トランジスタＱ１６は、クロック信号／ＣＬＫがＬレベルで当該インバータが非活性のときに、当該インバータの出力ノード（ノードＮ４）を放電するトランジスタ（第８トランジスタ）である。

またトランジスタＱ１３は、トランジスタＱ１４，Ｑ１５から成るインバータの出力に基づいてノードＮ１を放電するトランジスタ（第５トランジスタ）である。このトランジスタＱ１３は、トランジスタＱ３のリーク電流程度の電流を流すことができればよく、従ってそのオン抵抗はそれほど低くなくてもよい。そのためトランジスタＱ１３はサイズの小さいトランジスタでよい。

図２４は、図２３の単位シフトレジスタＳＲの動作を示すタイミング図である。以下、この図に基づいて、当該単位シフトレジスタＳＲの動作を説明するが、その基本的な動作は図８で説明したものと同じであるため、ここでは主にトランジスタＱ１３〜Ｑ１５から成る回路に関連する動作を説明する。

ここでも初期状態として、ノードＮ１がＬレベルのリセット状態を想定し、また第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＨレベル、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）および入力端子ＩＮ（前段の出力信号Ｇ_n-1）はＬレベルであるとする。

時刻ｔ₀でクロック信号ＣＬＫがＬレベルに遷移した後、クロック信号／ＣＬＫがＨレベルに遷移する時刻ｔ₁で前段の出力信号Ｇ_n-1がＨレベルになると、トランジスタＱ３がオンし、ノードＮ１のレベルが上昇する。またトランジスタＱ１４，Ｑ１５より成るインバータが活性化する。このときトランジスタＱ１５がオンになるためノードＮ４のレベルが上昇してトランジスタＱ１３が導通しようとするが、トランジスタＱ３のオン抵抗がトランジスタＱ１３のオン抵抗に比べ十分低く設定されており、ここではノードＮ１の電位が上昇してＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じて、トランジスタＱ１４がオンになり、ノードＮ４はトランジスタＱ１５，Ｑ１４のオン抵抗比で決まるＬレベルになる。その結果、当該単位シフトレジスタＳＲは、セット状態となりトランジスタＱ１がオンになる。

そして時刻ｔ₂で前段の出力信号Ｇ_n-1がＬレベルになると、トランジスタＱ３がオフになり、ノードＮ１はフローティング状態のＨレベルになる。同時にクロック信号／ＣＬＫもＬレベルになるのでトランジスタＱ１５はオフになりトランジスタＱ１４，Ｑ１５より成るインバータが非活性になる。よってトランジスタＱ１５からの電流供給が無くなるためノードＮ４のレベルはＶＳＳとなる。

また、時刻ｔ₃でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１がオンしているため、出力信号Ｇ_nがＨレベルになり、それと共にノードＮ１が昇圧される。このときトランジスタＱ１６がオンするが、ノードＮ４は既にＶＳＳとなっているためそのレベルの変化はない。

時刻ｔ₄でクロック信号ＣＬＫがＬになると、それに追随して出力信号Ｇ_nもＬレベルに戻る。またトランジスタＱ１６もオフになる。

そして時刻ｔ₅で、クロック信号／ＣＬＫがＨレベルになると共に次段の出力信号Ｇ_n+1がＨレベルになる。そうなるとトランジスタＱ４がオンしてノードＮ１のレベルを下降させ、応じてトランジスタＱ１４がオフになる。またトランジスタＱ１５がオンになり、トランジスタＱ１４，Ｑ１５より成るインバータが活性化するため、ノードＮ４がＨレベルになりトランジスタＱ１３がオンする。それによりノードＮ１がＬレベルのリセット状態となる。

時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、トランジスタＱ１５がオフになり、トランジスタＱ１４，Ｑ１５より成るインバータが非活性になる。しかし、ノードＮ４はフローティング状態のＨレベルになるのでトランジスタＱ１３のオンは維持され、トランジスタＱ３のリーク電流による電荷がノードＮ１に蓄積されることは防止されている。

そして時刻ｔ₇でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１６がオンするためノードＮ４は放電されてＬレベルになり、応じてトランジスタＱ１３はオフになる。しかしこのときトランジスタＱ５がオンになるので、実施の形態１と同様に、当該トランジスタＱ５を介してノードＮ１の電荷は放電される。

時刻ｔ₈でＣＬＫがＬレベルになるとトランジスタＱ５はオフするのでノードＮ１がフローティング状態となり、トランジスタＱ３のリーク電流による電荷が蓄積されはじめる。しかし本実施の形態では、その直後の時刻ｔ₉でクロック信号／ＣＬＫがＨレベルになるとトランジスタＱ１４，Ｑ１５より成るインバータが活性化され、ノードＮ４がＨレベルになる。応じてトランジスタＱ１３がオンするため、今度はトランジスタＱ１３を介してノードＮ１の電荷が放出される。

以降、次に前段の出力信号Ｇ_n-1がＨレベルに成るまでの非選択期間では、ノードＮ１は、クロック信号ＣＬＫがＨレベルになるとトランジスタＱ５を介して放電（プルダウン）され、クロック信号／ＣＬＫがＨレベルになるとトランジスタＱ１３を介して放電される。つまり非選択期間はこの動作が繰り返されるので、ノードＮ１のレベルの上昇は防止される。

以上のように本実施の形態によれば、単位シフトレジスタＳＲの非選択期間にノードＮ１はフローティング状態になること防止できるので、トランジスタＱ３のリーク電流によりノードＮ１の電位が上昇することを防止できる。即ち、非選択期間における誤動作の発生をさらに抑制でき、動作の信頼性が向上する。

また上記のとおり、ノードＮ１の放電はトランジスタＱ５，Ｑ１３という２つのトランジスタにより交互に行われる。即ち、それらのゲートは、非選択期間に継続的にバイアスされるのではなく、クロック信号ＣＬＫ，／ＣＬＫのＨレベルになるタイミングでそれぞれバイアスされるので、当該トランジスタＱ５，Ｑ１３のしきい値電圧のシフトの問題も緩和されているという利点もある。

なお図２３においてはトランジスタＱ１５をダイオード接続させ、そのゲートとドレインの両方にクロック信号／ＣＬＫが供給される例を示したが、トランジスタＱ５のゲートのみにクロック信号／ＣＬＫを供給し、ドレインには他の電圧源が供給されるよう構成してもよい。その場合、例えば図２５のように、トランジスタＱ１５のドレインを第２電源端子Ｓ２に接続させ、高電位側電源電位ＶＤＤが供給されるようにしてもよい。

また図２６に示すように、トランジスタＱ１６のソースを、第２クロック端子ＣＫ２に接続し、クロック信号／ＣＬＫが供給されるようにしてもよい。その場合、トランジスタＱ１６のゲートに入力されるクロック信号ＣＬＫがＬレベルになって当該トランジスタＱ１６がオフになるとき、ソースに入力されるクロック信号／ＣＬＫがＨレベルになるため、トランジスタＱ１６のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ１６の駆動能力の低下が軽減される。よってトランジスタＱ１６の駆動能力を大きく保つことができる分、トランジスタＱ１６のサイズを小さくすることができる。

さらに図２７に示すように、トランジスタＱ２のゲートをノードＮ４に接続させてもよい。非選択期間におけるノードＮ４のレベルは、クロック信号／ＣＬＫの立ち上がり時にＨレベルになり、クロック信号ＣＬＫの立ち上がり時にＬレベルになるため、そのように構成しても上記と同様の動作が可能である。それにより回路のレイアウトの自由度が増し、回路の占有面積を小さくすることが容易になる。

なお、図２３の単位シフトレジスタＳＲでは、トランジスタＱ５のゲートにクロック信号ＣＬＫが直接入力されているが、もちろん実施の形態５，６（図１７〜図２２）に示したレベル調整回路１００を用いてもよい。また図２３ではトランジスタＱ２のソースは第１電源端子Ｓ１に接続させたが、もちろん実施の形態３（図１３）を適用して第１クロック端子ＣＫ１に接続させてもよい。

＜実施の形態８＞
図２８は本発明の実施の形態８に係る単位シフトレジスタＳＲの回路図である。本実施の形態においては、図２３の回路に対し、トランジスタＱ１４，Ｑ１５から成るインバータが非活性のときにその出力ノード（ノードＮ４）を放電するトランジスタＱ１６（第８トランジスタ）を、第２クロック端子ＣＫ２とノードＮ４との間に接続させた構成とする。この場合、図２８のようにトランジスタＱ１６のゲートはノードＮ４に接続させる。即ち、トランジスタＱ１６はダイオード接続されており、ノードＮ４から第２クロック端子ＣＫ２への方向を順方向とする一方向性のスイッチング素子として機能している。

図２９は、図２８の単位シフトレジスタＳＲの動作を示すタイミング図である。時刻ｔ₆までの動作は、図２４を用いて説明した図２３の単位シフトレジスタＳＲの動作と同様であるためここでの説明は省略する。

時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、ノードＮ４の電荷がトランジスタＱ１６を介して放電される。トランジスタＱ１６はダイオード接続しているため、放電後のノードＮ４のレベルはトランジスタＱ１６のしきい値電圧（Ｖｔｈ（Ｑ１６））にまで下がる。そうなるとトランジスタＱ１３はオフするため、ノードＮ１はフローティング状態になり、トランジスタＱ３のリーク電流による電荷がノードＮ１に蓄積され始める。しかしその直後の時刻ｔ₇でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ５がオンになるので、実施の形態１と同様に当該トランジスタＱ５を介してノードＮ１の電荷は放電される。

時刻ｔ₈でＣＬＫがＬレベルになるとトランジスタＱ５はオフするので再びノードＮ１がフローティング状態となり、トランジスタＱ３のリーク電流による電荷が蓄積されはじめる。しかしその直後の時刻ｔ₉でクロック信号／ＣＬＫがＨとなり、ノードＮ４がＨレベルになる。応じてトランジスタＱ１３がオンするため、今度はトランジスタＱ１３を介してノードＮ１の電荷が放出される。

以降、次に前段の出力信号Ｇ_n-1がＨレベルに成るまでの非選択期間では、ノードＮ１は、クロック信号ＣＬＫがＨレベルになるとトランジスタＱ５を介して放電（プルダウン）され、クロック信号／ＣＬＫがＨレベルになるとトランジスタＱ１３を介して放電される。つまり非選択期間はこの動作が繰り返されるので、ノードＮ１のレベルの上昇は防止される。

以上のように、本実施の形態においては、ノードＮ４が放電されるタイミングがクロック信号／ＣＬＫの立ち下がり時（時刻ｔ₆）であり、また放電後のノードＮ４のレベルはトランジスタＱ１６のしきい値電圧になるという点で、実施の形態７とは異なるが、それ以外の動作はほぼ同じであり、同様の効果が得られる。

なお、図２８においても、トランジスタＱ１５をダイオード接続させ、そのゲートとドレインの両方にクロック信号／ＣＬＫが供給される例を示したが、トランジスタＱ５のゲートのみにクロック信号／ＣＬＫを供給し、ドレインには他の電圧源が供給されるよう構成してもよい。その場合、例えばトランジスタＱ１５のドレインを第２電源端子Ｓ２に接続し、高電位側電源電位ＶＤＤが供給されるようにしてもよい（図２５参照）。

また図３０に示すように、トランジスタＱ２のゲートをノードＮ４に接続させてもよい。非選択期間におけるノードＮ４のレベルは、クロック信号／ＣＬＫのレベルに追随するため、そのように構成しても上記と同様の動作が可能である。それにより回路のレイアウトの自由度が増し、回路の占有面積を小さくすることが容易になる。

なお、図２８の単位シフトレジスタＳＲでは、トランジスタＱ５のゲートにクロック信号ＣＬＫが直接入力されているが、もちろん実施の形態５，６（図１７〜図２２）に示したレベル調整回路１００を用いてもよい。また図２８ではトランジスタＱ２のソースは第１電源端子Ｓ１に接続させたが、もちろん実施の形態３（図１３）を適用して第１クロック端子ＣＫ１に接続させてもよい。

＜実施の形態９＞
図３１は本発明の実施の形態９に係る単位シフトレジスタＳＲの回路図である。当該単位シフトレジスタＳＲは、図２３におけるトランジスタＱ１５，Ｑ１６を、容量素子Ｃ４に置き換えたものである。図３１のように、当該容量素子Ｃ４は、ノードＮ４と第２クロック端子ＣＫ２との間に接続している。なお、トランジスタＱ１４は図２３と同様にノードＮ４と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。

このトランジスタＱ１４と容量素子Ｃ４とで構成される回路も、クロック信号／ＣＬＫがＨレベルになるときに活性化するインバータとして機能する。即ち、その入力ノード（ノードＮ１）がＬレベルであれば、トランジスタＱ１４がオフであるので、クロック信号／ＣＬＫがＨレベルになるときに出力ノード（ノードＮ４）は容量素子Ｃ４を介した結合により昇圧されてＨレベルになる。逆に、入力ノード（ノードＮ１）がＨレベルであれば、トランジスタＱ１４はオフであるので、クロック信号／ＣＬＫがＨレベルになっても出力ノード（ノードＮ４）は昇圧されずＬレベルになる。

図３２は、図３１の単位シフトレジスタＳＲの動作を示すタイミング図である。以下、この図に基づいて、当該単位シフトレジスタＳＲの動作を説明するが、その基本的な動作は図２９で説明したものと同じであるため、ここではノードＮ４のレベルの振る舞いを中心にして説明する。

ここでも初期状態として、ノードＮ１がＬレベルのリセット状態を想定し、また第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＨレベル、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）および入力端子ＩＮ（前段の出力信号Ｇ_n-1）はＬレベルであるとする。

時刻ｔ₀でクロック信号ＣＬＫがＬレベルに遷移した後、時刻ｔ₁にてクロック信号／ＣＬＫが立ち上がる。すると容量素子Ｃ４を介する容量結合によりノードＮ４のレベルが上昇するが、このときトランジスタＱ３がオンしてノードＮ１がＨレベルになるためトランジスタＱ１４がオンし、ノードＮ４は即座にＶＳＳのレベルまで放電される。つまり、ノードＮ４は瞬時的にＨレベルとなるが、このときノードＮ２はトランジスタＱ３により充電されるため、ノードＮ１は問題なくＨレベルになる。

時刻ｔ₂でクロック信号／ＣＬＫが立ち下がり、それによりノードＮ４のレベルは降下するが、ノードＮ１がＨレベルでありトランジスタＱ１４がオンしているため、即座にＶＳＳのレベルに戻る。

また、時刻ｔ₃でクロック信号ＣＬＫがＨレベルになると、出力信号Ｇ_nがＨレベルになり、続く時刻ｔ₄でクロック信号ＣＬＫがＬになると出力信号Ｇ_nはＬレベルに戻る。その間、ノードＮ４のレベルの変化はない。

そして時刻ｔ₅でのクロック信号／ＣＬＫの立ち上りに伴い、ノードＮ４のレベルは上昇する。このとき次段の出力信号Ｇ_n+1によりトランジスタＱ４がオンし、ノードＮ１がＬレベルになり、応じてトランジスタＱ１４がオフになるため、上昇後のノードＮ４は特定のレベルに維持される。

時刻ｔ₆でクロック信号／ＣＬＫの立ち下がりと同時にノードＮ４のレベルが降下する。このときＮ１のレベルはＶＳＳであり、トランジスタＱ１４のゲート（ノードＮ１）・ソース（ここでは電位関係からノードＮ４）間がＶｔｈ以上となると、トランジスタＱ１４はオンする。その結果、ノードＮ４のレベルは、ＶＳＳよりもトランジスタＱ１４のしきい値電圧だけ低い−Ｖｔｈ（Ｑ１４）となる。

このときトランジスタＱ１３はオフであるため、ノードＮ１はフローティング状態になり、トランジスタＱ３のリーク電流による電荷がノードＮ１に蓄積され始める。しかしその直後の時刻ｔ₇でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ５がオンになるので、実施の形態１と同様に当該トランジスタＱ５を介してノードＮ１の電荷は放電される。

そして時刻ｔ₈でＣＬＫがＬレベルになるとトランジスタＱ５はオフするので再びノードＮ１がフローティング状態となり、トランジスタＱ３のリーク電流による電荷が蓄積されはじめる。しかしその直後の時刻ｔ₉でクロック信号／ＣＬＫがＨレベルになると、容量素子Ｃ４を介する結合により、ノードＮ４が所定の電圧（図３２に示すΔＶ）だけ上昇してＨレベルになる。このときノードＮ１はＬレベルでありトランジスタＱ１３はオフしているので、クロック信号／ＣＬＫがＨレベルの間、ノードＮ４のＨレベルは維持される。上昇する電圧値（△Ｖ）は、容量素子Ｃ４とノードＮ４の寄生容量により決まる値となるので、容量素子Ｃ４はノードＮ４が充分にＨレベルになる値に前もって設定される。

以降、次に前段の出力信号Ｇ_n-1がＨレベルに成るまでの非選択期間では、クロック信号ＣＬＫがＨレベルのときのトランジスタＱ５を介したノードＮ１の放電（プルダウン）と、クロック信号／ＣＬＫがＨレベルのときのトランジスタＱ１３を介した放電とが繰り返され、実施の形態７と同様にノードＮ１のレベルの上昇が防止される。

また図３３に示すように、トランジスタＱ２のゲートをノードＮ４に接続させてもよい。非選択期間におけるノードＮ４のレベルは、クロック信号／ＣＬＫのレベルに追随するため、そのように構成しても上記と同様の動作が可能である。それにより回路のレイアウトの自由度が増し、回路の占有面積を小さくすることが容易になる。但し、ノードＮ４の寄生容量値が大きくなるため、上記の時刻ｔ₉で上昇する電圧値（△Ｖ）を充分大きく保つために、容量素子Ｃ４の容量値を相当量大きくする必要がある。

なお、図３１の単位シフトレジスタＳＲでは、トランジスタＱ５のゲートにクロック信号ＣＬＫが直接入力されているが、もちろん実施の形態５，６（図１７〜図２２）に示したレベル調整回路１００を用いてもよい。また図３１ではトランジスタＱ２のソースは第１電源端子Ｓ１に接続させたが、もちろん実施の形態３（図１３）を適用して第１クロック端子ＣＫ１に接続させてもよい。

＜実施の形態１０＞
図３４は本発明の実施の形態１０に係る単位シフトレジスタＳＲの回路図である。本実施の形態においては、実施の形態７（図２３）の単位シフトレジスタＳＲに対し、トランジスタＱ１４のゲートを入力端子ＩＮに接続させた構成とする。即ち各単位シフトレジスタＳＲのトランジスタＱ１４のゲートには、その前段の出力信号（第１段目の場合にはスタートパルスＳＰ）が入力される。

図２３の回路のトランジスタＱ１４は、ノードＮ１がＨレベルの期間（図２４の時刻ｔ₁〜ｔ₅）にオンするが、図３４の単位シフトレジスタＳＲのトランジスタＱ１４は、入力端子ＩＮ（前段の出力信号またはスタートパルスＳＰ）がＨレベルになる期間（図２４の時刻ｔ₁〜ｔ₂）オンするように動作する。そのため実施の形態１０の単位シフトレジスタＳＲの方が、トランジスタＱ１４がオフに戻るタイミングが早いことになるが、トランジスタＱ１４がオフに戻った直後にはトランジスタＱ１６がオンしてノードＮ４を放電するため、単位シフトレジスタＳＲの動作は実施の形態７の場合とほぼ同じになる。従って、本実施の形態においても実施の形態７と同様の効果が得られる。

また図２３のトランジスタＱ１４はノードＮ１が充電されはじめてからオンしていたが、図３４のトランジスタＱ１４は、前段の出力信号の立ち上がり時に速やかにオンになる。そのため本実施の形態では、ノードＮ１の充電開始時に確実にトランジスタＱ１３をオフさせることができるので、ノードＮ１を容易に充電可能であるという効果が得られる。

さらに本実施の形態では、ノードＮ１にトランジスタＱ１４のゲートが接続しない構成となるので、図２３の回路に比較すると、ノードＮ１に付随する寄生容量がトランジスタＱ１４のゲート容量分だけ小さくなる。従って、出力信号の出力時（選択期間）におけるノードＮ１の昇圧がより効率よく行われ、トランジスタＱ１の駆動能力すなわち単位シフトレジスタＳＲの駆動能力の向上にも寄与できる。

なお本実施の形態は、トランジスタＱ１４を含むインバータを備える単位シフトレジスタＳＲ（実施の形態７〜９）に対して広く適用可能である。また本実施の形態の単位シフトレジスタＳＲに対しても、実施の形態５，６（図１７〜図２２）に示したレベル調整回路１００を適用してもよい。また実施の形態３を適用して、トランジスタＱ２のソースを第１クロック端子ＣＫ１に接続させてもよい。

＜実施の形態１１＞
図３５は本発明の実施の形態１１に係る単位シフトレジスタＳＲの回路図である。本実施の形態においては、実施の形態７（図２３）の単位シフトレジスタＳＲに対し、トランジスタＱ１３のソースを、第１クロック端子ＣＫ１に接続させた構成となっている。

実施の形態７において、第ｎ段目の単位シフトレジスタＳＲ_nのノードＮ４（トランジスタＱ１３のゲート）は、非選択期間にほぼクロック信号／ＣＬＫに同期したタイミングで繰り返しＨレベルになる（正確には、クロック信号／ＣＬＫの立ち上がり時にＨレベルになり、クロック信号ＣＬＫの立ち上がり時にＬレベルになる）。図２３の回路ではトランジスタＱ１３のソースは電位ＶＳＳに固定されているので、ゲートが繰り返し正バイアスされることになり、そのしきい値電圧のシフトが生じやすい。

それに対し本実施の形態では、トランジスタＱ１３のゲートがＬレベルになったとき、そのソースに入力されるクロック信号ＣＬＫがＨレベルになるため、トランジスタＱ１３のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ１３の駆動能力の低下が軽減され、回路の動作寿命が延びるという効果が得られる。

なお本実施の形態は、トランジスタＱ１３を備える単位シフトレジスタＳＲ（実施の形態７〜１０）に対して広く適用可能である。また本実施の形態の単位シフトレジスタＳＲに対しても、実施の形態５，６（図１７〜図２２）に示したレベル調整回路１００を適用してもよい。実施の形態３を適用し、トランジスタＱ２のソースを第１クロック端子ＣＫ１に接続させてもよい。

＜実施の形態１２＞
実施の形態５（図１７）においては、それぞれの単位シフトレジスタＳＲが個々にレベル調整回路１００を有する形態を示したが、複数の単位シフトレジスタＳＲでレベル調整回路１００を共有させることもできる。

図３６は、実施の形態１２に係るシフトレジスタの構成を示す図であり、縦続接続した複数の単位シフトレジスタＳＲから成る多段（複数段）のシフトレジスタを示している。同図においては、第ｎ段目〜第ｎ＋３段目の４段の回路を示している（ｎは奇数と仮定する）。

本実施の形態に係る多段のシフトレジスタは、奇数段目の単位シフトレジスタＳＲに共有されたレベル調整回路（共通レベル調整回路）１００Ａと、偶数段目の単位シフトレジスタＳＲに共有されたレベル調整回路（共通レベル調整回路）１００Ｂとを備えている。従って、奇数段のトランジスタＱ５のゲートノード（図１７のノードＮ３）が共通になり、同様に奇数段のトランジスタＱ５のゲートノードも共通になる。以下、奇数段に共通のノードＮ３を「ノードＮ３Ａ」、偶数段に共通のノードＮ３を「ノードＮ３Ｂ」と称する。

図３６において、共通レベル調整回路１００Ａ，１００Ｂは、それぞれ図１７に示したレベル調整回路１００と同じ回路構成を有している。即ち図３６のトランジスタＱ９Ａ，Ｑ９Ｂは、図１７のトランジスタＱ９に相当し、図３６のトランジスタＱ１０Ａ，Ｑ１０Ｂは、図１７のトランジスタＱ１０に相当し、図３６のクロック端子ＣＫ１Ａ，ＣＫ１Ｂは図１７の第１クロック端子ＣＫ１に相当する。もちろんこれは一例に過ぎず、共通レベル調整回路１００Ａ，１００Ｂそれぞれの回路構成は、図１７〜図２２に示したものの何れであってもよい。

共通レベル調整回路１００Ａは、クロック信号ＣＬＫの振幅を小さくした信号を生成し、それをノードＮ３Ａに供給する（より正確には、ノードＮ３Ａは、クロック信号ＣＬＫの立ち上がり時にＨレベルに変化し、クロック信号／ＣＬＫの立ち上がり時にＬレベルに変化する）。一方、共通レベル調整回路１００Ｂは、クロック信号／ＣＬＫの振幅を小さくした信号を生成し、それをノードＮ３Ｂに供給する（より正確には、ノードＮ３Ｂは、クロック信号／ＣＬＫの立ち上がり時にＨレベルに変化しクロック信号ＣＬＫの立ち上がり時にＬレベルに変化する）。

従って、各単位シフトレジスタＳＲは、図１７の単位シフトレジスタＳＲと同様の動作を行うことが可能であり、実施の形態５と同様の効果が得られる。さらに複数の単位シフトレジスタＳＲが、共通レベル調整回路１００Ａ，１００Ｂを共有するため、回路の形成面積の縮小化に寄与できる。

また実施の形態６で説明したように、図１７の単位シフトレジスタＳＲにおいては、トランジスタＱ５のゲート容量がそのゲートノード（ノードＮ３）に付随する寄生容量に対して相当大きい場合、自身の出力信号の立ち上がり時にトランジスタＱ５のゲート・ドレイン間のオーバラップ容量を介する結合によってノードＮ３のレベルが上昇することが考えられる。このノードＮ３のレベル上昇が大きいと、出力信号がＨレベルの間にトランジスタＱ５がオンしてノードＮ１のレベルが低下するという問題が生じる（図２０のトランジスタＱ１２はその対策に設けられている）。

本実施の形態では、奇数段の単位シフトレジスタＳＲで、トランジスタＱ５のゲートノード（ノードＮ３Ａ）が共有され、同様に偶数段の単位シフトレジスタＳＲでもトランジスタＱ５のゲートノード（ノードＮ３Ｂ）が共有されている。つまりノードＮ３Ａ，Ｎ３Ｂの寄生容量には、それぞれ複数の単位シフトレジスタＳＲのトランジスタＱ５のゲート容量が寄与することになる。従って、個々の単位シフトレジスタＳＲにおけるトランジスタＱ５のゲートノードに付随する寄生容量は、図１７の回路に対して非常に大きなものとなり、上記の問題は生じない。従って、共通レベル調整回路１００Ａ，１００Ｂに対し、図２０のレベル調整回路１００ようにトランジスタＱ１２を設ける必要がないという利点が得られる。

なお図３６においては、各単位シフトレジスタＳＲの構成を図１７の回路とした例を示したが、レベル調整回路１００を備える単位シフトレジスタＳＲに対して広く適用可能である。

＜実施の形態１３＞
本実施の形態においても、複数の単位シフトレジスタＳＲでレベル調整回路１００を共有した多段のシフトレジスタの一例を示す。図３７は、実施の形態１３に係るシフトレジスタの構成を示す図であり、縦続接続した複数の単位シフトレジスタＳＲから成る多段のシフトレジスタを示している。同図においても、第ｎ段目〜第ｎ＋３段目の４段の回路構成を示している（ｎは奇数と仮定する）。

本実施の形態においては、レベル調整回路１００を構成するトランジスタＱ９，Ｑ１０のうちのトランジスタＱ１０のみが共通化され、トランジスタＱ９は単位シフトレジスタＳＲの個々に備えられた構成となっている。即ち共通レベル調整回路１００Ａ，１００Ｂは、それぞれトランジスタＱ１０Ａ，Ｑ１０Ｂのみから成っている。

本実施の形態においても、実施の形態１２とほぼ同様の効果が得られる。但しトランジスタＱ９が個々の単位シフトレジスタＳＲに設けられる分、実施の形態１２よりも回路面積の縮小効果は小さくなる。しかし、トランジスタＱ９が個々の単位シフトレジスタＳＲに設けられることによって、次のような別の効果が得られる。

即ちトランジスタＱ９が個々の単位シフトレジスタＳＲに設けられると、その各単位シフトレジスタＳＲにおいて、トランジスタＱ９のソースとトランジスタＱ５のゲートとの間の距離が各段で等しくなり、その間の寄生抵抗もほぼ等しくなる。その結果、各単位シフトレジスタＳＲ間で、トランジスタＱ５のゲートがＨレベルに立ち上がるタイミングのばらつきが抑制される。

図９を用いて説明したように、出力信号の立ち上がり時にトランジスタＱ５に流れる電流（Ｉ（Ｑ５））は、トランジスタＱ５のゲートのレベル（図９の例ではクロック信号ＣＬＫ）の立ち上がりと、出力信号の立ち上がりとのタイミングの関係が影響する。本実施の形態では、単位シフトレジスタＳＲでトランジスタＱ５のゲートがＨレベルになるタイミングがほぼ一定になるので、トランジスタＱ５の電流のばらつきが抑制される。従って、出力信号の立ち上がり時における、ノードＮ１から出力端子ＯＵＴへの電荷のリークを防止しやすくなる。

＜実施の形態１４＞
図３８は本発明の実施の形態１４に係る多段のシフトレジスタの構成を示す図である。本実施の形態のシフトレジスタは、実施の形態１２，１３のように複数の単位シフトレジスタＳＲが共通レベル調整回路１００Ａ，１００Ｂを共有するものである。図３８は、複数の単位シフトレジスタＳＲと共通レベル調整回路１００Ａ，１００Ｂの配置を示している。

実施の形態１３でも説明したように、出力信号の立ち上がり時にトランジスタＱ５に流れる電流は、トランジスタＱ５のゲートのレベルの立ち上がりと、出力信号の立ち上がりとのタイミングの関係が影響する。そのため、全ての単位シフトレジスタＳＲにおいて、そのタイミングの関係が一定であることが好ましい。

例えば表示装置のゲート線駆動回路３０を成す多段のシフトレジスタは、数百個もの単位シフトレジスタＳＲが縦続接続して構成される（例えばＶＧＡサイズの表示装置では６４０段）。その場合、クロック信号ＣＬＫ，／ＣＬＫを各単位シフトレジスタＳＲに共有するための配線（クロック配線）の長さは数ｃｍになり、当該クロック配線の寄生インピーダンスの影響を無視できなくなる。つまり、外部回路としてのクロック発生器３１で生成されたクロック信号ＣＬＫ，／ＣＬＫをクロック配線に入力するための外部接続端子に最も近い単位シフトレジスタＳＲと最も遠い単位シフトレジスタＳＲとの間で、クロック信号ＣＬＫ，／ＣＬＫが入力されるタイミングに無視できない時間差が生じてる。

即ち図３８のように、クロック配線１０１Ａ，１０１Ｂに対して、クロック発生器３１（不図示）に接続するための外部接続端子１０２Ａ，１０２Ｂから近い方から、単位シフトレジスタＳＲ₁，ＳＲ₂，・・・，ＳＲ_nの順に接続されている場合、外部接続端子１０２Ａ，１０２Ｂから最も近くに接続した単位シフトレジスタＳＲ１に対して、最も遠くに接続した単位シフトレジスタＳＲ_nには遅れてクロック信号ＣＬＫ，／ＣＬＫが入力されることとなる。

そこで本実施の形態においては、外部接続端子１０２Ａ，１０２Ｂに最も近い単位シフトレジスタＳＲ１に近接させて共通レベル調整回路１００Ａ，１００Ｂを配設させる。つまりノードＮ３Ａ，Ｎ３Ｂとしての配線には、共通レベル調整回路１００Ａ，１００Ｂから近い方から、単位シフトレジスタＳＲ₁，ＳＲ₂，・・・，ＳＲ_nの順に接続されていることとなる。つまり、単位シフトレジスタＳＲの各々から見ると、外部接続端子１０２Ａ，１０２Ｂまでの距離と、共通レベル調整回路１００Ａ，１００Ｂまでの距離は、互いにほぼ等しくなる。

共通レベル調整回路１００Ａ，１００Ｂが出力する信号（クロック信号ＣＬＫ，／ＣＬＫの振幅を小さくした信号）は、ノードＮ３Ａ，Ｎ３Ｂとしての配線を介して各単位シフトレジスタＳＲに伝達され、この配線にも理論上、クロック配線１０１Ａ，１０１Ｂと同様の遅延が生じる。従って本実施の形態によれば、全ての単位シフトレジスタＳＲに渡って、外部接続端子１０２Ａ，１０２Ｂからのクロック信号ＣＬＫ，／ＣＬＫ信号と、共通レベル調整回路１００Ａ，１００Ｂのからの信号との間の位相関係をほぼ一定にすることができる。

なお図３８は、外部接続端子１０２Ａ，１０２Ｂから近い方から、単位シフトレジスタＳＲ₁，ＳＲ₂，・・・，ＳＲ_nの順に配置された例であったため、共通レベル調整回路１００Ａ，１００Ｂを単位シフトレジスタＳＲ１に近接させて配置したが、必ずしもそれが第１段目である必要はなく、何段目のものであってもよい。外部接続端子１０２Ａ，１０２Ｂのレイアウトによっては、第１段目の単位シフトレジスタＳＲ₁以外のものがそれに最も近くになることもある。共通レベル調整回路１００Ａ，１００Ｂは、外部接続端子１０２Ａ，１０２Ｂの近く、あるいは外部接続端子１０２Ａ，１０２Ｂに最も近い単位シフトレジスタＳＲの近くに配置されていさえすればよい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 従来の単位シフトレジスタの構成を示す回路図である。 従来の単位シフトレジスタの動作を示すタイミング図である。 ゲート線駆動回路の動作を示すタイミング図である。 単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 実施の形態１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態１に係る単位シフトレジスタの動作を説明するための図である。 実施の形態１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態２に係る単位シフトレジスタの構成を示す回路図である。 実施の形態３に係る単位シフトレジスタの構成を示す回路図である。 実施の形態４係る単位シフトレジスタの構成を示す回路図である。 実施の形態４に係るゲート線駆動回路の構成例を示すブロック図である。 実施の形態４に係る単位シフトレジスタの動作を説明するための図である。 実施の形態５に係る単位シフトレジスタの構成を示す回路図である。 実施の形態６におけるレベル調整回路の変形例を示す回路図である。 実施の形態６におけるレベル調整回路の変形例を示す回路図である。 実施の形態６におけるレベル調整回路の変形例を示す回路図である。 実施の形態６におけるレベル調整回路の変形例を示す回路図である。 実施の形態６におけるレベル調整回路の変形例を示す回路図である。 実施の形態７に係る単位シフトレジスタの構成を示す回路図である。 実施の形態７に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態７に係る単位シフトレジスタの構成を示す回路図である。 実施の形態７に係る単位シフトレジスタの構成を示す回路図である。 実施の形態７に係る単位シフトレジスタの構成を示す回路図である。 実施の形態８に係る単位シフトレジスタの構成を示す回路図である。 実施の形態８に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態８に係る単位シフトレジスタの構成を示す回路図である。 実施の形態９に係る単位シフトレジスタの構成を示す回路図である。 実施の形態９に係る単位シフトレジスタの動作を示すタイミング図である。 実施の形態９に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１１に係る単位シフトレジスタの構成を示す回路図である。 実施の形態１２に係る多段のシフトレジスタの構成を示す回路図である。 実施の形態１３に係る多段のシフトレジスタの構成を示す回路図である。 実施の形態１４に係る多段のシフトレジスタの構成を示す回路図である。

符号の説明

３０ ゲート線駆動回路、ＳＲ 単位シフトレジスタ、Ｑ１〜Ｑ１６ トランジスタ、Ｃ１〜Ｃ４ 容量素子、ＣＫ１ 第１クロック端子、ＣＫ２ 第２クロック端子、ＲＳＴ リセット端子、ＩＮ，ＩＮ１，ＩＮ２ 入力端子、ＯＵＴ 出力端子、Ｓ１，Ｓ２ 電源端子、１００，１００Ａ，１００Ｂ レベル調整回路、１０１Ａ，１０１Ｂ クロック配線、１０２Ａ，１０２Ｂ 外部接続端子。

Claims (29)

1. 入力端子、出力端子、第１クロック端子およびリセット端子と、
   前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
   前記入力端子に入力される信号に基づいて前記第１トランジスタの制御電極を充電し、前記リセット端子に入力される信号に基づいて前記第１トランジスタの制御電極を放電することにより当該第１トランジスタを駆動する駆動回路と、
   前記第１トランジスタの制御電極が放電された状態のときに、前記第１クロック信号に基づいて前記第１トランジスタの制御電極と前記出力端子との間を導通させるスイッチング回路とを備える
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記スイッチング回路は、
   前記出力端子と前記第１トランジスタの制御電極との間に接続した第２トランジスタである
   ことを特徴とするシフトレジスタ回路。
3. 請求項２記載のシフトレジスタ回路であって、
   前記第２トランジスタの制御電極は、前記第１クロック端子に接続している
   ことを特徴とするシフトレジスタ回路。
4. 請求項２記載のシフトレジスタ回路であって、
   前記第１クロック信号の振幅を所定値だけ小さくしてから前記第２トランジスタの制御電極に供給するレベル調整回路をさらに備える
   ことを特徴とするシフトレジスタ回路。
5. 請求項４記載のシフトレジスタ回路であって、
   前記レベル調整回路は、
   前記第２トランジスタの制御電極と前記第１クロック端子との間に接続し、前記第２トランジスタの制御電極から前記第１クロック端子への方向を導通方向とする一方向性のスイッチング素子を備える
   ことを特徴とするシフトレジスタ回路。
6. 請求項４または請求項５記載のシフトレジスタ回路であって、
   前記レベル調整回路は、
   前記第２トランジスタの制御電極と前記第１クロック端子との間に接続し、前記第１クロック端子から前記第２トランジスタの制御電極への方向を導通方向とするようにダイオード接続された第３トランジスタと、
   前記第１クロック信号とは位相が異なる第２クロック信号が入力される制御電極を有し、前記第２トランジスタの制御電極を放電する第４トランジスタとを備える
   ことを特徴とするシフトレジスタ回路。
7. 請求項６記載のシフトレジスタ回路であって、
   前記レベル調整回路は、前記第３トランジスタを複数個備え、
   前記複数の第３トランジスタは、前記第２トランジスタの制御電極と前記第１クロック端子との間に互いに直列に接続している
   ことを特徴とするシフトレジスタ回路。
8. 請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
   前記第１トランジスタの制御電極が接続するノードを入力ノードとし、前記第１クロック信号とは位相が異なる第３クロック信号により活性化されるインバータと、
   前記インバータの出力に基づいて前記第１トランジスタの制御電極を放電する第５トランジスタとをさらに備える
   ことを特徴とするシフトレジスタ回路。
9. 請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
   前記入力端子を入力ノードとし、前記第１クロック信号とは位相が異なる第３クロック信号により活性化されるインバータと、
   前記インバータの出力に基づいて前記第１トランジスタの制御電極を放電する第５トランジスタとをさらに備える
   ことを特徴とするシフトレジスタ回路。
10. 請求項８または請求項９記載のシフトレジスタ回路であって、
    前記第５トランジスタは、前記第１トランジスタの制御電極と前記第１クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
11. 請求項８から請求項１０のいずれか記載のシフトレジスタ回路であって、
    前記インバータは、
    当該インバータの前記出力ノードと所定の第１電源端子との間に接続し、その制御電極が当該インバータの前記入力ノードとなる第６トランジスタと、
    前記出力ノードと前記第３クロック信号が供給される第２クロック端子との間に接続し、当該第２クロック端子に接続した制御電極を有する第７トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
12. 請求項８から請求項１０のいずれか記載のシフトレジスタ回路であって、
    前記インバータは、
    当該インバータの前記出力ノードと所定の第１電源端子との間に接続し、その制御電極が当該インバータの前記入力ノードとなる第６トランジスタと、
    前記出力ノードと所定の第２電源端子との間に接続し、前記第３クロック信号が供給される第２クロック端子に接続した制御電極を有する第７トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
13. 請求項１１または請求項１２記載のシフトレジスタ回路であって、
    前記インバータが非活性になるときに、当該インバータの前記出力ノードを放電する第８トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
14. 請求項１３記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    前記インバータの前記出力ノードと前記第１電源端子との間に接続し、前記第１クロック端子に接続した制御電極を有するものである
    ことを特徴とするシフトレジスタ回路。
15. 請求項１３記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    前記インバータの前記出力ノードと前記第２クロック端子との間に接続し、前記第１クロック端子に接続した制御電極を有するものである
    ことを特徴とするシフトレジスタ回路。
16. 請求項１３記載のシフトレジスタ回路であって、
    前記第８トランジスタは、
    前記インバータの前記出力ノードと前記第２クロック端子との間に接続し、前記出力ノードに接続した制御電極を有するものである
    ことを特徴とするシフトレジスタ回路。
17. 請求項８から請求項１０のいずれか記載のシフトレジスタ回路であって、
    前記インバータは、
    当該インバータの前記出力ノードと所定の第１電源端子との間に接続し、その制御電極が当該インバータの前記入力ノードとなる第６トランジスタと、
    前記出力ノードと前記第３クロック信号が供給される第２クロック端子との間に接続した第１容量素子とを備える
    ことを特徴とするシフトレジスタ回路。
18. 請求項１から請求項１７のいずれか記載のシフトレジスタ回路であって、
    前記第１クロック信号とは位相の異なる第４クロック信号に基づいて前記出力端子を放電する第９トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
19. 請求項１８記載のシフトレジスタ回路であって、
    前記第９トランジスタは、
    前記出力端子に接続した一の主電極、前記第４クロック信号が入力される制御電極および、前記第４クロック信号とは位相が異なる第５クロック信号が供給される他の主電極を有するものである
    ことを特徴とするシフトレジスタ回路。
20. 請求項８から請求項１７のいずれか記載のシフトレジスタ回路であって、
    前記インバータの出力に基づいて前記出力端子を放電する第９トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
21. 請求項２０記載のシフトレジスタ回路であって、
    前記第９トランジスタは、
    前記出力端子に接続した一の主電極、前記インバータの前記出力ノードに接続した制御電極および、前記第３クロック信号とは位相が異なる第４クロック信号が供給される他の主電極を有するものである
    ことを特徴とするシフトレジスタ回路。
22. 請求項１から請求項２１のいずれか記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記第１トランジスタの制御電極と所定の第１電源端子との間に接続し、前記リセット端子に接続した制御電極を有する第１０トランジスタとを含む
    前記第１トランジスタの制御電極と前記入力端子との間に接続し、当該入力端子に接続した制御電極を有する第１１トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
23. 請求項１から請求項２１のいずれか記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記第１トランジスタの制御電極と所定の第１電源端子との間に接続し、前記リセット端子に接続した制御電極を有する第１０トランジスタとを含む
    前記第１トランジスタの制御電極と所定の第２電源端子との間に接続し、前記入力端子に接続した制御電極を有する第１１トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
24. 請求項１から請求項２３のいずれか記載のシフトレジスタ回路であって、
    前記出力端子と前記第１トランジスタの制御電極との間に接続する第２容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
25. 請求項１から請求項２４のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
26. 複数のシフトレジスタ回路が縦続接続して成る複数段のシフトレジスタ回路であって、
    前記複数段の各段は、請求項４から請求項７のいずれか記載のシフトレジスタ回路であり、
    前記レベル調整回路は、
    ２以上の段のシフトレジスタ回路により共有されている
    ことを特徴とするシフトレジスタ回路。
27. 複数段から成るシフトレジスタ回路であって、
    前記複数段の各段は、請求項６または請求項７記載のシフトレジスタ回路であり、
    前記レベル調整回路の前記第４トランジスタは、
    ２以上の段のシフトレジスタ回路により共有されている
    ことを特徴とするシフトレジスタ回路。
28. 請求項２６記載のシフトレジスタ回路であって、
    前記各段のシフトレジスタ回路および前記レベル調整回路の前記第１クロック端子に所定のクロック信号を供給するためのクロック配線と、
    前記クロック配線に前記所定のクロック信号を入力するための接続端子とをさらに備え、
    前記レベル調整回路は、
    前記複数段のうち最も前記接続端子の近くで前記クロック配線に接続したものの近くに配設されている
    ことを特徴とするシフトレジスタ回路。
29. 請求項２５から請求項２８のいずれか記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。

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