JP2017174492A - 半導体装置 - Google Patents

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敦司 梅崎
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Abstract

【課題】シフトレジスタなどに用いられる新規な回路を提供する。
【解決手段】基本構成は、第１のトランジスタ〜第４のトランジスタと、第１の配線〜第
４の配線を有する。第１の配線には電源電位ＶＤＤが供給され、第２の配線には電源電位
ＶＳＳが供給されている。第３の配線、第４の配線には２値の値を持つデジタル信号が供
給される。このデジタル信号は、高レベルのときには電源電位ＶＤＤと同電位となり、低
レベルのときには電源電位ＶＳＳと同電位である。第３の配線と第４の配線の電位の組み
合わせは４とおりあるが、第１のトランジスタ〜第４トランジスタは、いずれかの電位の
組み合わせによりオフさせることができる。つまり、定常的にオン状態となるトランジス
タがないため、トランジスタの特性劣化が抑制することができる。
【選択図】図１

Description

本発明は、半導体装置に関する。また、半導体装置を具備する表示装置、特に半導体装置
を具備する液晶表示装置、及び当該液晶表示装置を具備する電子機器に関する。
近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加
から、活発に開発が進められている。特に絶縁体上に非結晶半導体により形成されたトラ
ンジスタを用いて、画素回路、及びシフトレジスタ回路等を含む駆動回路（以下、内部回
路という）を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活
発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介して絶縁体
の外に配置されたコントローラＩＣ等（以下、外部回路という）と接続され、その動作が
制御されている。
また、絶縁体上に一体形成された内部回路として、非結晶半導体のトランジスタを用いて
構成されるシフトレジスタが考案されている（特許文献１参照）。
しかしながら、非結晶半導体のトランジスタの特性は、オンする時間、又は印加電圧に応
じて、劣化してしまう問題があった。これを解決するために、２つのトランジスタを並列
に接続して、トランジスタを順にオンすることで、トランジスタの特性劣化を抑制するこ
とが考案されている（非特許文献１参照）。
特開２００４−７８１７２号公報
ＳＩＤ ’０５ ＤＩＧＥＳＴ Ｐ３４８〜Ｐ３５１
上記、非特許文献１では、詳しい駆動方法が開示されていない。また、並列に接続された
２つのトランジスタを１つずつ制御するためには、回路規模が大きい制御回路が必要にな
る。
このような問題点に鑑み、本発明では、比較的回路規模が小さい制御回路を用いたフリッ
プフロップ回路、シフトレジスタ、及びこのようなシフトレジスタを具備する半導体装置
、並びに表示装置、及び当該表示装置を具備する電子機器を提供することを目的とする。
また、本発明では、従来技術とは別のトランジスタの特性劣化を抑制する駆動方法を用い
たフリップフロップ回路、シフトレジスタ、及びこのようなシフトレジスタを具備する半
導体装置、並びに表示装置、及び当該表示装置を具備する電子機器を提供することを目的
とする。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、第４のトランジスタとを有し、第１のトランジスタのゲート及び第１端子が
第１の配線に電気的に接続され、第１のトランジスタの第２端子が第４のトランジスタの
ゲートに電気的に接続され、第２のトランジスタのゲートが第２の配線に電気的に接続さ
れ、第２のトランジスタの第１端子が第４の配線に電気的に接続され、第２のトランジス
タの第２端子が第４のトランジスタのゲートに電気的に接続され、第３のトランジスタの
ゲートが第３の配線に電気的に接続され、第３のトランジスタの第１端子が第４の配線に
電気的に接続され、第３のトランジスタの第２端子が第４のトランジスタのゲートに電気
的に接続され、第４のトランジスタの第１端子が第４の配線に電気的に接続され、第４の
トランジスタの第２端子が第５の配線に電気的に接続されていることを特徴とする構成で
ある。
第１のトランジスタ乃至第４のトランジスタは同じ導電型のトランジスタであっても良い
。また、第１のトランジスタ乃至第４のトランジスタの半導体層に非結晶半導体が用いら
れていても良い。
なお、第１のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第２のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしても良い。
また、第１のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第３のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしても良い。
本発明の半導体装置の一は、第１のトランジスタと、第２のトランジスタと、第３のトラ
ンジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第
７のトランジスタと、第８のトランジスタとを有し、第１のトランジスタのゲートが第１
の配線に電気的に接続され、第１のトランジスタの第１端子が第２の配線に電気的に接続
され、第１のトランジスタの第２端子が第２のトランジスタのゲートに電気的に接続され
、第８のトランジスタのゲートが第４の配線に電気的に接続され、第８のトランジスタの
第１端子が第５の配線に電気的に接続され、第８のトランジスタの第２端子が第２のトラ
ンジスタのゲートに電気的に接続され、第６のトランジスタのゲートが第２のトランジス
タのゲートに電気的に接続され、第６のトランジスタの第１端子が第５の配線に電気的に
接続され、第６のトランジスタの第２端子が第３のトランジスタのゲートおよび第４のト
ランジスタのゲートに電気的に接続され、第５のトランジスタのゲート及び第１端子が第
２の配線に電気的に接続され、第５のトランジスタの第２端子が第３のトランジスタのゲ
ートおよび第４のトランジスタのゲートに電気的に接続され、第７のトランジスタのゲー
トが第３の配線に電気的に接続され、第７のトランジスタの第１端子が第５の配線に電気
的に接続され、第７のトランジスタの第２端子が第３のトランジスタのゲートおよび第４
のトランジスタのゲートに電気的に接続され、第４のトランジスタの第１端子が第５の配
線に電気的に接続され、第４のトランジスタの第２端子が第２のトランジスタのゲートに
電気的に接続され、第３のトランジスタの第１端子が第５の配線に電気的に接続され、第
３のトランジスタの第２端子が第６の配線に電気的に接続され、第２のトランジスタの第
１端子が第３の配線に電気的に接続され、第２のトランジスタの第２端子が第６の配線に
電気的に接続されていることを特徴とする構成である。
なお、第１のトランジスタ乃至第８のトランジスタは同じ導電型のトランジスタとしても
よい。また、第１のトランジスタ乃至第８のトランジスタの半導体層に非結晶半導体が用
いられていても良い。
なお、第５のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第６のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしてもよい。
なお、第５のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第７のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしてもよい。
また、本発明の半導体装置は、液晶表示装置に用いてもよい。
本発明の液晶表示装置の一は、液晶素子を有する画素と、駆動回路とを有し、駆動回路は
、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトラン
ジスタとを有し、第１のトランジスタのゲート及び第１端子が第１の配線に電気的に接続
され、第１のトランジスタの第２端子が第４のトランジスタのゲートに電気的に接続され
、第２のトランジスタのゲートが第２の配線に電気的に接続され、第２のトランジスタの
第１端子が第４の配線に電気的に接続され、第２のトランジスタの第２端子が第４のトラ
ンジスタのゲートに電気的に接続され、第３のトランジスタのゲートが第３の配線に電気
的に接続され、第３のトランジスタの第１端子が第４の配線に電気的に接続され、第３の
トランジスタの第２端子が第４のトランジスタのゲートに電気的に接続され、第４のトラ
ンジスタの第１端子が第４の配線に電気的に接続され、第４のトランジスタの第２端子が
第５の配線に電気的に接続されていることを特徴とする構成である。
第１のトランジスタ乃至第４のトランジスタは同じ導電型のトランジスタであっても良い
。また、第１のトランジスタ乃至第４のトランジスタの半導体層に非結晶半導体が用いら
れていても良い。
なお、第１のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第２のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしても良い。
また、第１のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第３のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしても良い。
本発明の液晶表示装置の一は、液晶素子を有する画素と、駆動回路とを有し、駆動回路は
、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトラン
ジスタと、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、第８
のトランジスタとを有し、第１のトランジスタのゲートが第１の配線に電気的に接続され
、第１のトランジスタの第１端子が第２の配線に電気的に接続され、第１のトランジスタ
の第２端子が第２のトランジスタのゲートに電気的に接続され、第８のトランジスタのゲ
ートが第４の配線に電気的に接続され、第８のトランジスタの第１端子が第５の配線に電
気的に接続され、第８のトランジスタの第２端子が第２のトランジスタのゲートに電気的
に接続され、第６のトランジスタのゲートが第２のトランジスタのゲートに電気的に接続
され、第６のトランジスタの第１端子が第５の配線に電気的に接続され、第６のトランジ
スタの第２端子が第３のトランジスタのゲートおよび第４のトランジスタのゲートに電気
的に接続され、第５のトランジスタのゲート及び第１端子が第２の配線に電気的に接続さ
れ、第５のトランジスタの第２端子が第３のトランジスタのゲートおよび第４のトランジ
スタのゲートに電気的に接続され、第７のトランジスタのゲートが第３の配線に電気的に
接続され、第７のトランジスタの第１端子が第５の配線に電気的に接続され、第７のトラ
ンジスタの第２端子が第３のトランジスタのゲートおよび第４のトランジスタのゲートに
電気的に接続され、第４のトランジスタの第１端子が第５の配線に電気的に接続され、第
４のトランジスタの第２端子が第２のトランジスタのゲートに電気的に接続され、第３の
トランジスタの第１端子が第５の配線に電気的に接続され、第３のトランジスタの第２端
子が第６の配線に電気的に接続され、第２のトランジスタの第１端子が第３の配線に電気
的に接続され、第２のトランジスタの第２端子が第６の配線に電気的に接続されているこ
とを特徴とする構成である。
なお、第１のトランジスタ乃至第８のトランジスタは同じ導電型のトランジスタとしても
よい。また、第１のトランジスタ乃至第４のトランジスタの半導体層に非結晶半導体が用
いられていても良い。
なお、第５のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第６のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしてもよい。
なお、第５のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、第７のトラン
ジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも大きくしてもよい。
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電
気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであ
ればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トラン
ジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショット
キーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよい
し、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用
いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極
性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電
流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジ
スタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある
。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（
Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソー
ス端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型
を用いることが望ましい。これは、ゲートソース間電圧の絶対値を大きくすることで、ス
イッチとして、動作しやすくなるからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよ
い。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型或いはＮチャネル型のいずれかのスイ
ッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例え
ば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させ
ることが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくす
ることが出来るので、消費電力を小さくすることも出来る。
なお、スイッチとしてトランジスタを用いる場合は、入力端子（ソース端子またはドレ
イン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御
する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合
は、導通を制御する端子を有していない場合がある。そのため、端子を制御するための配
線を少なくすることが出来る。
なお、本発明において、接続されているとは、電気的に接続されている場合と機能的に接
続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が
開示する構成において、所定の接続関係以外のものも含むものとする。例えば、ある部分
とある部分との間に、電気的な接続を可能とする素子（例えば、スイッチやトランジスタ
や容量素子やインダクタや抵抗素子やダイオードなど）が１個以上配置されていてもよい
。また、機能的な接続を可能とする回路（例えば、論理回路（インバータやＮＡＮＤ回路
やＮＯＲ回路など）や信号変換回路（ＤＡ変換回路やＡＤ変換回路やガンマ補正回路など
）や電位レベル変換回路（昇圧回路や降圧回路などの電源回路やＨ信号やＬ信号の電位レ
ベルを変えるレベルシフタ回路など）や電圧源や電流源や切り替え回路や増幅回路（オペ
アンプや差動増幅回路やソースフォロワ回路やバッファ回路など、信号振幅や電流量など
を大きく出来る回路など）や信号生成回路や記憶回路や制御回路など）が間に１個以上配
置されていてもよい。あるいは、間に他の素子や他の回路を挟まずに、直接接続されて、
配置されていてもよい。
なお、素子や回路を間に介さずに接続されている場合のみを含む場合は、直接接続され
ている、と記載するものとする。また、電気的に接続されている、と記載する場合は、電
気的に接続されている場合（つまり、間に別の素子を挟んで接続されている場合）と機能
的に接続されている場合（つまり、間に別の回路を挟んで接続されている場合）と直接接
続されている場合（つまり、間に別の素子や別の回路を挟まずに接続されている場合）と
を含むものとする。
なお、表示素子や表示装置や発光素子や発光装置は、様々な形態を用いる、或いは様々な
素子を有することが出来る。例えば、表示素子や表示装置や発光素子や発光装置としては
、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子
放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマデ
ィスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックデ
ィスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化す
る表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディ
スプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ
（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔ
ｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）など、液晶素子を用いた
表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレ
イ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある
。
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが
出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、例えば、非
晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ
（ＴＦＴ）などを適用することが出来る。これらにより、製造温度が高くなくても製造で
きたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できた
り、トランジスタで光を透過させたりすることが出来る。また、半導体基板やＳＯＩ基板
を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポ
ーラトランジスタなどを適用することが出来る。これらにより、バラツキの少ないトラン
ジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さ
いトランジスタを製造できたり、消費電力の少ない回路を構成することが出来る。また、
ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジ
スタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することが出来る。こ
れらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い
基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成することが出来
る。また、インクジェットや印刷法を用いて作製したトランジスタなどを適用することが
出来る。これらにより、室温で製造する、真空度の低い状態で製造する、或いは大型基板
で製造することなどができる。また、マスク（レチクル）を用いなくても製造することが
可能となるため、トランジスタのレイアウトを容易に変更することが出来る。また、有機
半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用する
ことができる。これらにより、曲げることが可能な基板にトランジスタを形成することが
出来る。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、
トランジスタは様々な基板を用いて形成することができ、基板の種類は特定のものに限定
されることはない。従って例えば、基板として、単結晶基板、ＳＯＩ基板、ガラス基板、
石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル
基板、ステンレス・スチル・ホイルを有する基板などを用いることが出来る。また、ある
基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別
の基板に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトラ
ンジスタを形成する、消費電力の小さいトランジスタを形成する、壊れにくい装置にする
、或いは耐熱性を持たせたりすることが出来る。
なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されな
い。例えば、ゲート電極が２つ以上になっているマルチゲート構造を用いてもよい。マル
チゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数の
トランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより
、オフ電流を低減する、トランジスタの耐圧を向上させて信頼性を良くする、或いは飽和
領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流が
あまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲー
ト電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構
造にすることにより、チャネル領域が増えるため、電流値を大きくする、或いは空乏層が
できやすくなってＳ値を小さくすることができる。チャネルの上下にゲート電極が配置さ
れると、複数のトランジスタが並列に接続されたような構成となる。また、チャネルの上
にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されて
いる構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネ
ル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接
続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極
が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重
なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定にな
ることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けること
により、オフ電流を低減する、トランジスタの耐圧を向上させて信頼性を良くする、或い
は飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間
電流があまり変化せず、フラットな特性にすることができる。
なお、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板を
用いて形成させることができる。したがって、回路の全てが、ガラス基板に形成されてい
てもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていて
もよいし、ＳＯＩ基板に形成されていてもよいし、どのような基板に形成されていてもよ
い。回路の全てが同じ基板に形成されていることにより、部品点数を減らしてコストを低
減する、回路部品との接続点数を減らして信頼性を向上させたりすることができる。ある
いは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成さ
れていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば
、回路の一部は、ガラス基板にトランジスタを用いて形成し、回路の別の一部は、単結晶
基板に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラ
ス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。この
ように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコスト
を低減する、回路部品との接続点数を減らして信頼性を向上させたりすることができる。
また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうの
で、そのような部分は同じ基板に形成しないようにすれば、消費電力が高くなるのを防ぐ
ことができる。
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする
。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで
明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカ
ラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素
から構成されるものとする。なお、色要素は、三色に限定されず、それ以上の数を用いて
も良いし、ＲＧＢ以外の色を追加しても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白
）としてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグ
リーン、朱色などを一色以上追加したものでもよい。また、例えばＲＧＢの中の少なくと
も一色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよ
い。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。このような色
要素を用いることにより、より実物に近い表示を行うことができる、或いは消費電力を低
減することが出来る。また、別の例としては、１つの色要素について、複数の領域を用い
て明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面
積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で
階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、
その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画
素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要
素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複
数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げる
ようにしてもよい。なお、一画素（三色分）と記載する場合は、ＲとＧとＢの三画素分を
一画素と考える場合であるとする。一画素（一色分）と記載する場合は、一つの色要素に
つき、複数の画素がある場合、それらをまとめて一画素と考える場合であるとする。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでい
る。ここで、画素がマトリクス状に配置（配列）されているとは、縦方向もしくは横方向
において、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含
んでいる。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に
、ストライプ配置されている場合や、三つの色要素のドットがいわゆるデルタ配置されて
いる場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。なお、
色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧ
Ｂに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。また、色要
素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、消費電力を低
下させる、或いは表示素子の寿命を延ばすことが出来る。
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも
三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有して
おり、ドレイン領域とチャネル領域とソース領域とを介して電流が流れることが出来る。
ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、
いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明に
おいては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばな
い場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合
がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を
有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第
２端子と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）
とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域
やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域などを形成する半導体と、ゲ
ート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは
、各画素のゲート電極の間を接続する、或いはゲート電極と別の配線とを接続するための
配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する
。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり
、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延
伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領
域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よ
って、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電
極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながって
いる領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル
領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなか
ったりする場合がある。しかし、製造条件などの関係で、ゲート電極やゲート配線と同じ
材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのよ
うな領域もゲート電極やゲート配線と呼んでも良い。
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極
と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接
続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための
領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのト
ランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲー
ト電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、
ゲート電極やゲート配線と呼んでも良い。また、例えば、ゲート電極とゲート配線とを接
続させている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い
。
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域
について、その一部分のことを言う。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線
等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、
Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半
導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわ
ゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含ま
れない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接
続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域
も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続
する、或いはソース電極と別の配線とを接続するための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存
在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例え
ば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、そ
の領域はソース配線として機能しているが、ソース電極としても機能していることになる
。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い
。
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電
極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオ
ーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材
料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このよ
うな領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすること
がない場合がある。しかし、製造条件などの関係で、ソース電極やソース配線と同じ材料
で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような
領域もソース電極やソース配線と呼んでも良い。
また、例えば、ソース電極とソース配線とを接続させている部分の導電膜も、ソース電極
と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されて
いる領域について、その一部分のことを言う。
なお、ドレインについては、ソースと同様である。
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を
含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般で
もよい。
また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う
。なお、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させ
る周辺駆動回路が同一基板上に形成された表示パネル本体のことでもよい。また、ワイヤ
ボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆるチップオ
ングラス（ＣＯＧ）を含んでいても良い。さらに、フレキシブルプリントサーキット（Ｆ
ＰＣ）やプリント配線基板（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子
やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光
学シートを含んでいても良い。さらに、バックライトユニット（導光板やプリズムシート
や拡散シートや反射シートや光源（ＬＥＤや冷陰極管など））を含んでいても良い。
また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を
有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている
、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直
接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟
まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層
Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と
、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直
接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載
についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが
挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されてい
る、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接
接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形
成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合
についても、同様であり、直接接している場合と、接していない場合とを含むこととする
。
本発明を用いることで、トランジスタの特性劣化を抑制する駆動方法を用いたフリップ
フロップ回路、シフトレジスタ、及びこのようなシフトレジスタを具備する半導体装置、
並びに表示装置、及び当該表示装置を具備する電子機器を提供することができる。
例えば、本発明をシフトレジスタに適用した場合、非選択期間において、出力端子に電源
電位を供給するトランジスタが常時オン状態であることがないので、当該トランジスタの
特性劣化（例えば、しきい値電位のシフト）を抑制することができる。よって、トランジ
スタの特性劣化によるシフトレジスタの誤動作を抑制できる。
また、本発明を用いることで、比較的回路規模が小さい制御回路を有するフリップフロッ
プ回路、シフトレジスタ、及びこのようなシフトレジスタを具備する半導体装置、並びに
表示装置、及び当該表示装置を具備する電子機器を提供することができる。
第１の実施形態を説明する図 第１の実施形態を説明する図 第１の実施形態を説明する図 第１の実施形態を説明する図 第２の実施形態を説明する図 第２の実施形態を説明する図 第２の実施形態を説明する図 第２の実施形態を説明する図 第３の実施形態を説明する図 第３の実施形態を説明する図 第３の実施形態を説明する図 第３の実施形態を説明する図 第１の実施形態を説明する図 第１の実施形態を説明する図 第１の実施形態を説明する図 第１の実施形態を説明する図 第２の実施形態を説明する図 第２の実施形態を説明する図 第２の実施形態を説明する図 第２の実施形態を説明する図 第３の実施形態を説明する図 第３の実施形態を説明する図 第３の実施形態を説明する図 第３の実施形態を説明する図 第４の実施形態を説明する図 第４の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第２３の実施形態を説明する図 第２３の実施形態を説明する図 第２３の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第５の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第６の実施形態を説明する図 第２３の実施形態を説明する図 第２３の実施形態を説明する図 第２３の実施形態を説明する図 第７の実施形態を説明する図 第７の実施形態を説明する図 第７の実施形態を説明する図 第７の実施形態を説明する図 第８の実施形態を説明する図 第８の実施形態を説明する図 第９の実施形態を説明する図 第９の実施形態を説明する図 第９の実施形態を説明する図 第１０の実施形態を説明する図 第１０の実施形態を説明する図 第１５の実施形態を説明する図 第１６の実施形態を説明する図 第１７の実施形態を説明する図 第１８の実施形態を説明する図 第１９の実施形態を説明する図 第２０の実施形態を説明する図 第２１の実施形態を説明する図 第２２の実施形態を説明する図 第１１の実施形態を説明する図 第１２の実施形態を説明する図 第１３の実施形態を説明する図 第１４の実施形態を説明する図
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。
（第１の実施形態）
本実施形態では、本発明の基本原理について、図１（ａ）を参照して説明する。
図１（ａ）は、本発明の基本原理に基づく基本回路である。図１（ａ）の基本回路は、ト
ランジスタ１０１、トランジスタ１０２、トランジスタ１０３、及びトランジスタ１０４
を有している。
図１（ａ）の基本回路の接続関係について説明する。トランジスタ１０１のゲートが配線
１０５に接続され、第１端子が配線１０５に接続され、第２端子がトランジスタ１０４の
ゲートに接続されている。トランジスタ１０２のゲートが配線１０７に接続され、第１端
子が配線１０６に接続され、第２端子がトランジスタ１０４のゲートに接続されている。
トランジスタ１０３のゲートが配線１０８に接続され、第１端子が配線１０６に接続され
、第２端子がトランジスタ１０４のゲートに接続されている。トランジスタ１０４の第１
端子が配線１０６に接続され、第２端子が配線１０９に接続されている。なお、トランジ
スタ１０１の第２端子とトランジスタ１０２の第２端子とトランジスタ１０３の第２端子
とトランジスタ１０４のゲートとの節点を節点Ｎ１１とする。
また、トランジスタ１０１〜トランジスタ１０４は、それぞれＮチャネル型である。
したがって、図１（ａ）の基本回路はすべてＮチャネル型のトランジスタで構成すること
ができるため、図１（ａ）の基本回路は、半導体層にアモルファスシリコンを用いること
ができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩留ま
りの向上を図ることができる。さらに、大型の表示パネルなどの半導体装置を作製するこ
とも可能となる。また、図１（ａ）の基本回路は、半導体層にポリシリコンや単結晶シリ
コンを用いても製造工程の簡略化を図ることができる。
また、配線１０５には電源電位ＶＤＤが供給され、配線１０６には電源電位ＶＳＳが供給
されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただし、
配線１０５、及び配線１０６には、デジタル信号、アナログ信号などが供給されていても
よいし、他の電源電位が供給されていてもよい。
また、配線１０７、及び配線１０８には、それぞれ信号が供給されている。なお、配線１
０７、及び配線１０８に供給されている信号は、それぞれ２値の値を持つデジタル信号で
ある。このデジタル信号は、Ｈ信号のときには電源電位ＶＤＤと同電位（以下、電位ＶＤ
Ｄ、又はＨレベルともいう）となり、Ｌ信号のときには電源電位ＶＳＳと同電位（以下、
電位ＶＳＳ、又はＬレベルともいう）となる。ただし、配線１０７、及び配線１０８には
、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい
。また、配線１０７、及び配線１０８には、それぞれアナログ信号が供給されていてもよ
い。
次に、図１（ａ）に示した基本回路の動作について、図１（ｂ）を参照して説明する。
図１（ｂ）は、図１（ａ）に示した基本回路のタイミングチャートの一例である。図１（
ｂ）のタイミングチャートは、配線１０７の電位、配線１０８の電位、節点Ｎ１１の電位
、配線１０９の電位、及びトランジスタ１０４のオン・オフを示している。
図１（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、図２
（ａ）、図２（ｂ）、図３（ａ）、及び図３（ｂ）は、期間Ｔ１、期間Ｔ２、期間Ｔ３、
及び期間Ｔ４における図１（ａ）の基本回路の動作を示している。
まず、期間Ｔ１の動作について、図２（ａ）を参照して説明する。期間Ｔ１は、配線１０
７にＬ信号が供給され、配線１０８にＬ信号が供給されている。したがって、トランジス
タ１０２がオフし、トランジスタ１０３がオフしている。
また、トランジスタ１０１は、ダイオード接続されているので、節点Ｎ１１の電位が上昇
し始める。この節点Ｎ１１の電位の上昇は、トランジスタ１０１がオフするまで続く。ト
ランジスタ１０１は、節点Ｎ１１の電位が電源電位ＶＤＤからトランジスタ１０１のしき
い値電圧Ｖｔｈ１０１を引いた値（ＶＤＤ−Ｖｔｈ１０１）になるとオフする。よって、
節点Ｎ１１の電位はＶＤＤ−Ｖｔｈ１０１となる。
したがって、トランジスタ１０４がオンして、配線１０９の電位が電源電位ＶＳＳと等し
い値になる。
続いて、期間Ｔ２の動作について、図２（ｂ）を参照して説明する。期間Ｔ２は、配線１
０７にＨ信号が供給され、配線１０８にＬ信号が供給されている。したがって、トランジ
スタ１０２がオンし、トランジスタ１０３がオフしている。
また、節点Ｎ１１の電位は、トランジスタ１０１とトランジスタ１０２との動作点によっ
て決定される。なお、トランジスタ１０２のＷ／Ｌ比（Ｗはチャネル領域のチャネル幅、
Ｌはチャネル領域のチャネル長）を、トランジスタ１０１のＷ／Ｌ比よりも十分大きくし
ておけば、節点Ｎ１１の電位は電源電位ＶＳＳよりも少しだけ高い値になる。
したがって、トランジスタ１０４がオフして、配線１０９はフローティング（浮遊）状態
となる。配線１０９の電位は、期間Ｔ１のときの電位を維持するため、電源電位ＶＳＳと
等しい値のままである。
続いて、期間Ｔ３の動作について、図３（ａ）を参照して説明する。期間Ｔ３は、配線１
０７にＬ信号が供給され、配線１０８にＨ信号が供給されている。したがって、トランジ
スタ１０２がオフし、トランジスタ１０３がオンしている。
また、節点Ｎ１１の電位は、トランジスタ１０１とトランジスタ１０３との動作点によっ
て決定される。なお、トランジスタ１０３のＷ／Ｌ比を、トランジスタ１０１のＷ／Ｌ比
よりも十分大きくしておけば、節点Ｎ１１の電位は電源電位ＶＳＳよりも少しだけ高い値
になる。
したがって、トランジスタ１０４がオフして、配線１０９はフローティング（浮遊）状態
となる。配線１０９の電位は、期間Ｔ１、期間Ｔ２のときの電位を維持するため、電源電
位ＶＳＳと等しい値のままである。
続いて、期間Ｔ４の動作について、図３（ｂ）を参照して説明する。期間Ｔ４は、配線１
０７にＨ信号が供給され、配線１０８にはＨ信号が供給されている。したがって、トラン
ジスタ１０２がオンし、トランジスタ１０４がオンしている。
また、節点Ｎ１１の電位は、トランジスタ１０１とトランジスタ１０２とトランジスタ１
０３との動作点によって決定されるため、節点Ｎ１１の電位は電源電位ＶＳＳよりも少し
だけ高い値になる。
したがって、トランジスタ１０４がオフして、配線１０９はフローティング（浮遊）状態
となる。配線１０９の電位は、期間Ｔ１、期間Ｔ２、期間Ｔ３のときの電位を維持するた
め、電源電位ＶＳＳと等しい値のままである。
以上の動作によって、期間Ｔ１では、図１（ａ）の基本回路は配線１０９に電源電位ＶＳ
Ｓを供給し、配線１０９の電位を電源電位ＶＳＳと等しい値にする。期間Ｔ２〜期間４で
は、図１（ａ）の基本回路は、配線１０９をフローティング状態にし、配線１０９の電位
を電源電位ＶＳＳと等しい値に維持する。
また、図１（ａ）の基本回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態であるトラ
ンジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジス
タは有していない。したがって、図１（ａ）の基本回路は、トランジスタの特性劣化、及
び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図１（ａ）の基本回路は、トランジスタをアモルファス
シリコンで形成することによって、製造コストの削減や歩留まりの向上などのメリットが
得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
ここで、トランジスタ１０１〜トランジスタ１０４の機能を説明する。トランジスタ１０
１は、入力端子を第１端子、及びゲートとし、出力端子を第２端子としているダイオード
としての機能を有する。トランジスタ１０２は、配線１０７の電位に応じて、配線１０６
と節点Ｎ１１とを接続するかしないかを選択するスイッチとしての機能を有する。トラン
ジスタ１０３は、配線１０８の電位に応じて、配線１０６と節点Ｎ１１とを接続するかし
ないかを選択するスイッチとしての機能を有する。トランジスタ１０４は、節点Ｎ１１の
電位に応じて、配線１０６と配線１０９とを接続するかしないかを選択するスイッチとし
ての機能を有する。
なお、トランジスタ１０１は、抵抗成分を持つ素子であればよい。例えば、図４（ａ）に
示すように、抵抗素子４０１をトランジスタ１０１の代わりに用いることができる。抵抗
素子４０１を用いることによって、節点Ｎ１１の電位を期間Ｔ１において電源電位ＶＤＤ
と等しい値とすることができる。また、図４（ａ）のタイミングチャートを図４（ｂ）に
示す。
次に、図１（ａ）に示した基本回路をＰチャネル型トランジスタで構成した場合について
、図１３（ａ）を参照して説明する。
図１３（ａ）は、本発明の基本原理に基づく基本回路である。図１３（ａ）の基本回路は
、トランジスタ１３０１、トランジスタ１３０２、トランジスタ１３０３、及びトランジ
スタ１３０４を有している。
図１３（ａ）の基本回路の接続関係について説明する。トランジスタ１３０１のゲートが
配線１３０６に接続され、第１端子が配線１３０６に接続され、第２端子がトランジスタ
１３０４のゲートに接続されている。トランジスタ１３０２のゲートが配線１３０７に接
続され、第１端子が配線１３０５に接続され、第２端子がトランジスタ１３０４のゲート
に接続されている。トランジスタ１３０３のゲートが配線１３０８に接続され、第１端子
が配線１３０５に接続され、第２端子がトランジスタ１３０４のゲートに接続されている
。トランジスタ１３０４の第１端子が配線１３０５に接続され、第２端子が配線１３０９
に接続されている。なお、トランジスタ１３０１の第２端子とトランジスタ１３０２の第
２端子とトランジスタ１３０３の第２端子とトランジスタ１３０４のゲートとの節点を節
点Ｎ１３１とする。
また、トランジスタ１３０１〜トランジスタ１３０４は、それぞれＰチャネル型である。
したがって、図１３（ａ）の基本回路はすべてＰチャネル型のトランジスタで構成するこ
とができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。したが
って、図１３（ａ）の基本回路は、製造工程の簡略化を図ることができ、製造コストの削
減や歩留まりの向上を図ることができる。
また、配線１３０５には電源電位ＶＤＤが供給され、配線１３０６には電源電位ＶＳＳが
供給されている。
また、配線１３０７、及び配線１３０８には、それぞれ信号が供給されている。なお、配
線１３０７、及び配線１３０８に供給されている信号は、それぞれ２値の値を持つデジタ
ル信号である。
次に、図１３（ａ）に示した基本回路の動作について、図１３（ｂ）を参照して説明する
。
図１３（ｂ）は、図１３（ａ）に示した基本回路のタイミングチャートの一例である。図
１３（ｂ）のタイミングチャートは、配線１３０７の電位、配線１３０８の電位、節点Ｎ
１３１の電位、配線１３０９の電位、及びトランジスタ１３０４のオン・オフを示してい
る。
図１３（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、図
１４（ａ）、図１４（ｂ）、図１５（ａ）、及び図１５（ｂ）は、期間Ｔ１、期間Ｔ２、
期間Ｔ３、及び期間Ｔ４における図１３（ａ）の基本回路の動作を示している。
まず、期間Ｔ１の動作について、図１４（ａ）を参照して説明する。期間Ｔ１は、配線１
３０７にＨ信号が供給され、配線１３０８にＨ信号が供給されている。したがって、トラ
ンジスタ１３０２がオフし、トランジスタ１３０３がオフしている。
また、トランジスタ１３０１は、ダイオード接続されているので、節点Ｎ１３１の電位が
減少し始める。この節点Ｎ１３１の電位の減少は、トランジスタ１３０１がオフするまで
続く。トランジスタ１３０１は、節点Ｎ１３１の電位が電源電位ＶＳＳとトランジスタ１
３０１のしきい値電圧Ｖｔｈ１３０１の絶対値との和（ＶＳＳ＋｜Ｖｔｈ１３０１｜）に
なるとオフする。よって、節点Ｎ１３１の電位はＶＳＳ＋｜Ｖｔｈ１３０１｜となる。
したがって、トランジスタ１３０４がオンして、配線１３０９の電位が電源電位ＶＤＤと
等しい値になる。
続いて、期間Ｔ２の動作について、図１４（ｂ）を参照して説明する。期間Ｔ２は、配線
１３０７にＬ信号が供給され、配線１３０８にＨ信号が供給されている。したがって、ト
ランジスタ１３０２がオンし、トランジスタ１３０３がオフしている。
また、節点Ｎ１３１の電位は、トランジスタ１３０１とトランジスタ１３０２との動作点
によって決定される。なお、トランジスタ１３０２のＷ／Ｌ比（Ｗはチャネル領域のチャ
ネル幅、Ｌはチャネル領域のチャネル長）を、トランジスタ１３０１のＷ／Ｌ比よりも十
分大きくしておけば、節点Ｎ１３１の電位は電源電位ＶＤＤよりも少しだけ低い値になる
。
したがって、トランジスタ１３０４がオフして、配線１３０９はフローティング（浮遊）
状態となる。配線１３０９の電位は、期間Ｔ１のときの電位を維持するため、電源電位Ｖ
ＤＤと等しい値のままである。
続いて、期間Ｔ３の動作について、図１５（ａ）を参照して説明する。期間Ｔ３は、配線
１３０７にＨ信号が供給され、配線１３０８にＬ信号が供給されている。したがって、ト
ランジスタ１３０２がオフし、トランジスタ１３０３がオンしている。
また、節点Ｎ１３１の電位は、トランジスタ１３０１とトランジスタ１３０３との動作点
によって決定される。なお、トランジスタ１３０３のＷ／Ｌ比を、トランジスタ１３０１
のＷ／Ｌ比よりも十分大きくしておけば、節点Ｎ１３１の電位は電源電位ＶＤＤよりも少
しだけ低い値になる。
したがって、トランジスタ１３０４がオフして、配線１３０９はフローティング（浮遊）
状態となる。配線１３０９の電位は、期間Ｔ１、期間Ｔ２のときの電位を維持するため、
電源電位ＶＤＤと等しい値のままである。
続いて、期間Ｔ４の動作について、図１５（ｂ）を参照して説明する。期間Ｔ４は、配線
１３０７にＬ信号が供給され、配線１３０８にはＬ信号が供給されている。したがって、
トランジスタ１３０２がオンし、トランジスタ１３０４がオンしている。
また、節点Ｎ１３１の電位は、トランジスタ１３０１とトランジスタ１３０２とトランジ
スタ１３０３との動作点によって決定されるため、節点Ｎ１３１の電位は電源電位ＶＤＤ
よりも少しだけ低い値になる。
したがって、トランジスタ１３０４がオフして、配線１３０９はフローティング（浮遊）
状態となる。配線１３０９の電位は、期間Ｔ１、期間Ｔ２、期間Ｔ３のときの電位を維持
するため、電源電位ＶＤＤと等しい値のままである。
以上の動作によって、期間Ｔ１では、図１３（ａ）の基本回路は配線１３０９に電源電位
ＶＤＤを供給し、配線１３０９の電位を電源電位ＶＤＤと等しい値にする。期間Ｔ２〜期
間４では、図１３（ａ）の基本回路は、配線１３０９をフローティング状態にし、配線１
３０９の電位を電源電位ＶＤＤと等しい値に維持する。
また、図１３（ａ）の基本回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態であるト
ランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジ
スタは有していない。したがって、図１３（ａ）の基本回路は、トランジスタの特性劣化
、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、トランジスタ１３０１〜トランジスタ１３０４は、トランジスタ１０１〜トランジ
スタ１０４と同様な機能を有する。
なお、トランジスタ１３０１は、抵抗成分を持つ素子であればよい。例えば、図１６（ａ
）に示すように、抵抗素子１６０１をトランジスタ１３０１の代わりに用いることができ
る。抵抗素子１６０１を用いることによって、節点Ｎ１３１の電位を期間Ｔ１において電
源電位ＶＳＳと等しい値とすることができる。また、図１６（ａ）のタイミングチャート
を図１６（ｂ）に示す。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２の実施形態）
本実施形態では、第１の実施形態とは別の本発明の基本原理について、図５（ａ）を参照
して説明する。
図５（ａ）は、本発明の基本原理に基づく基本回路である。図５（ａ）の基本回路は、ト
ランジスタ５０１、トランジスタ５０２、トランジスタ５０３、トランジスタ５０４、ト
ランジスタ５０５、トランジスタ５０６、及びトランジスタ５０７を有している。
図５（ａ）の基本回路の接続関係について説明する。トランジスタ５０１のゲートが配線
５０８に接続され、第１端子が配線５０８に接続され、第２端子がトランジスタ５０４の
ゲートに接続されている。トランジスタ５０２のゲートが配線５１０に接続され、第１端
子が配線５０９に接続され、第２端子がトランジスタ５０４のゲートに接続されている。
トランジスタ５０３のゲートが配線５１１に接続され、第１端子が配線５０９に接続され
、第２端子がトランジスタ５０４のゲートに接続されている。なお、トランジスタ５０１
の第２端子とトランジスタ５０２の第２端子とトランジスタ５０３の第２端子とトランジ
スタ５０４のゲートとの節点を節点Ｎ５１とする。トランジスタ５０４の第１端子が配線
５０８に接続され、第２端子がトランジスタ５０７のゲートに接続されている。トランジ
スタ５０５のゲートが配線５１０に接続され、第１端子が配線５０９に接続され、第２端
子がトランジスタ５０７のゲートに接続されている。トランジスタ５０６のゲートが配線
５１１に接続され、第１端子が配線５０９に接続され、第２端子がトランジスタ５０７の
ゲートに接続されている。トランジスタ５０７の第１端子が配線５０９に接続され、第２
端子が配線５１２に接続されている。なお、トランジスタ５０４の第２端子とトランジス
タ５０５の第２端子とトランジスタ５０６の第２端子とトランジスタ５０７のゲートとの
節点を節点Ｎ５２とする。
また、トランジスタ５０１〜トランジスタ５０７は、それぞれＮチャネル型である。
したがって、図５（ａ）の基本回路はすべてＮチャネル型のトランジスタで構成すること
ができるため、図５（ａ）の基本回路は、半導体層にアモルファスシリコンを用いること
ができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩留ま
りの向上を図ることができる。さらに、大型の表示パネルなどの半導体装置を作製するこ
とも可能となる。また、図５（ａ）の基本回路は、半導体層にポリシリコンや単結晶シリ
コンを用いても製造工程の簡略化を図ることができる。
また、配線５０８には電源電位ＶＤＤが供給され、配線５０９には電源電位ＶＳＳが供給
されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただし、
配線５０８、及び配線５０９には、デジタル信号、アナログ信号などが供給されていても
よいし、他の電源電位が供給されていてもよい。
また、配線５１０、及び配線５１１には、それぞれ信号が供給されている。なお、配線５
１０、及び配線５１１に供給されている信号は、それぞれ２値の値を持つデジタル信号で
ある。このデジタル信号は、Ｈ信号のときには電源電位ＶＤＤと同電位（以下、電位ＶＤ
Ｄ、又はＨレベルともいう）となり、Ｌ信号のときには電源電位ＶＳＳと同電位（以下、
電位ＶＳＳ、又はＬレベルともいう）となる。ただし、配線５１０、及び配線５１１には
、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい
。また、配線５１０、及び配線５１１には、それぞれアナログ信号が供給されていてもよ
い。
次に、図５（ａ）に示した基本回路の動作について、図５（ｂ）を参照して説明する。
図５（ｂ）は、図５（ａ）に示した基本回路のタイミングチャートの一例である。図５（
ｂ）のタイミングチャートは、配線５１０の電位、配線５１１の電位、節点Ｎ５１の電位
、節点Ｎ５２の電位、配線５１２の電位、及びトランジスタ５０７のオン・オフを示して
いる。
図５（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、図６
（ａ）、図６（ｂ）、図７（ａ）、及び図７（ｂ）は、期間Ｔ１、期間Ｔ２、期間Ｔ３、
及び期間Ｔ４における図５（ａ）の基本回路の動作を示している。
まず、期間Ｔ１の動作について、図６（ａ）を参照して説明する。期間Ｔ１は、配線５１
０にＬ信号が供給され、トランジスタ５０２、及びトランジスタ５０５がオフしている。
また、配線５１１にＬ信号が供給され、トランジスタ５０３、及びトランジスタ５０６が
オフしている。
また、トランジスタ５０１は、ダイオード接続されているので、節点Ｎ５１の電位が上昇
し始める。節点Ｎ５１の電位が電源電位ＶＤＤからトランジスタ５０１のしきい値電圧Ｖ
ｔｈ５０１を引いた値（ＶＤＤ−Ｖｔｈ５０１）になると、トランジスタ５０１がオフす
る。したがって、節点Ｎ５１がフローティング状態になる。
このとき、トランジスタ５０４はオンしており、節点Ｎ５２の電位も上昇している。した
がって、フローティング状態になっている節点Ｎ５１の電位は、トランジスタ５０４のゲ
ート（節点Ｎ５１）と第２端子（節点Ｎ５２）との間の寄生容量によって、節点Ｎ５２の
電位と一緒に上昇する。この節点Ｎ５１の電位の上昇は節点Ｎ５２の電位の上昇が止まる
まで続き、節点Ｎ５１の電位が電源電位ＶＤＤとトランジスタ５０４のしきい値電圧Ｖｔ
ｈ５０４との和（ＶＤＤ＋Ｖｔｈ５０４）以上になる。つまり、節点Ｎ５１の電位の上昇
は、節点Ｎ５２の電位が電源電位ＶＤＤと等しくなるまで続く。いわゆるブートストラッ
プ動作によって、節点Ｎ５２の電位を電源電位ＶＤＤと等しくできる。
したがって、トランジスタ５０７がオンして、配線５０９の電位が電源電位ＶＳＳと等
しい値になる。ここで、節点Ｎ５２の電位を電源電位ＶＤＤと等しくすることによって、
トランジスタ５０７のゲートとソースとの間の電位差を大きくすることができる。よって
、トランジスタ５０７をオンしやすくすることができ、広い動作条件で基本回路を動作さ
せることができる。
続いて、期間Ｔ２の動作について、図６（ｂ）を参照して説明する。期間Ｔ２は、配線５
１０にＨ信号が供給され、トランジスタ５０２、及びトランジスタ５０５がオンしている
。また、配線５１１にＬ信号が供給され、トランジスタ５０３、及びトランジスタ５０６
がオフしている。
また、節点Ｎ５１の電位は、トランジスタ５０１とトランジスタ５０２との動作点によっ
て決定される。なお、トランジスタ５０２のＷ／Ｌ比を、トランジスタ５０１のＷ／Ｌ比
よりも十分大きくしておけば、節点Ｎ５１の電位は電源電位ＶＳＳよりも少しだけ高い電
位になる。
したがって、トランジスタ５０４はオフして、トランジスタ５０５がオンしているため、
節点Ｎ５２の電位が電源電位ＶＳＳと等しい値になる。よって、トランジスタ５０７がオ
フして、配線５１２はフローティング（浮遊）状態となる。配線５１２の電位は、期間Ｔ
１のときの電位を維持するため、電源電位ＶＳＳと等しい値のままである。
続いて、期間Ｔ３の動作について、図７（ａ）を参照して説明する。期間Ｔ３は、配線５
１０にＬ信号が供給され、トランジスタ５０２、及びトランジスタ５０５がオフしている
。また、配線５１１にＨ信号が供給され、トランジスタ５０３、及びトランジスタ５０６
がオンしている。
また、節点Ｎ５１の電位は、トランジスタ５０１とトランジスタ５０３との動作点によっ
て決定される。なお、トランジスタ５０３のＷ／Ｌ比を、トランジスタ５０１のＷ／Ｌ比
よりも十分大きくしておけば、節点Ｎ５１の電位は電源電位ＶＳＳよりも少しだけ高い電
位になる。
したがって、トランジスタ５０４はオフして、トランジスタ５０６がオンしているため、
節点Ｎ５２の電位が電源電位ＶＳＳと等しい値になる。よって、トランジスタ５０７がオ
フして、配線５１２はフローティング（浮遊）状態となる。配線５１２の電位は、期間Ｔ
１、期間Ｔ２のときの電位を維持するため、電源電位ＶＳＳと等しい値のままである。
続いて、期間Ｔ４の動作について、図７（ｂ）を参照して説明する。期間Ｔ４は、配線５
１０にＨ信号が供給され、トランジスタ５０２、及びトランジスタ５０５がオンしている
。また、配線５１１にＨ信号が供給され、トランジスタ５０３、及びトランジスタ５０６
がオンしている。
また、節点Ｎ５１の電位は、トランジスタ５０１とトランジスタ５０２とトランジスタ５
０３との動作点によって決定されるため、節点Ｎ５１の電位は電源電位ＶＳＳよりも少し
だけ高い電位になる。
したがって、トランジスタ５０４はオフして、トランジスタ５０５、及びトランジスタ５
０６がオンしているため、節点Ｎ５２の電位が電源電位ＶＳＳと等しい値になる。よって
、トランジスタ５０７がオフして、配線５１２はフローティング（浮遊）状態となる。配
線５１２の電位は、期間Ｔ１、期間Ｔ２、期間Ｔ３のときの電位を維持するため、電源電
位ＶＳＳと等しい値のままである。
以上の動作によって、期間Ｔ１では、図５（ａ）の基本回路は配線５１２に電源電位ＶＳ
Ｓを供給し、配線５１２の電位を電源電位ＶＳＳと等しい値にする。期間Ｔ２〜期間Ｔ４
では、図５（ａ）の基本回路は、配線５１２をフローティング状態にし、配線５１２の電
位を電源電位ＶＳＳと等しい値に維持する。
なお、期間Ｔ１では、図５（ａ）の基本回路の節点Ｎ５２の電位を電源電位ＶＤＤと等し
い値にすることができる。したがって、広い動作条件で、図５（ａ）の基本回路を動作さ
せることができる。
また、図５（ａ）の基本回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態であるトラ
ンジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジス
タは有していない。したがって、図５（ａ）の基本回路は、トランジスタの特性劣化、及
び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図５（ａ）の基本回路は、トランジスタをアモルファス
シリコンで形成することによって、製造コストの削減や歩留まりの向上などのメリットが
得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
ここで、トランジスタ５０１〜トランジスタ５０７の機能を説明する。トランジスタ５０
１は、入力端子を第１端子、及びゲートとし、出力端子を第２端子としているダイオード
としての機能を有する。トランジスタ５０２は、配線５１０の電位に応じて、配線５０９
と節点Ｎ５１とを接続するかしないかを選択するスイッチとしての機能を有する。トラン
ジスタ５０３は、配線５１１の電位に応じて、配線５０９と節点Ｎ５１とを接続するかし
ないかを選択するスイッチとしての機能を有する。トランジスタ５０４は、節点Ｎ５１の
電位に応じて、配線５０８と節点Ｎ５２とを接続するかしないかを選択するスイッチとし
ての機能を有する。トランジスタ５０５は、配線５１０の電位に応じて、配線５０９と節
点Ｎ５２とを接続するかしないかを選択するスイッチとしての機能を有する。トランジス
タ５０６は、配線５１１の電位に応じて、配線５０９と節点Ｎ５２とを接続するかしない
かを選択するスイッチとしての機能を有する。トランジスタ５０７は、節点Ｎ５２の電位
に応じて、配線５０９と配線５１２とを接続するかしないかを選択するスイッチとしての
機能を有する。
なお、トランジスタ５０１〜トランジスタ５０６によって、配線５１０、及び配線５１１
を入力端子とし、出力端子を節点Ｎ５２とする、２入力ＮＯＲ回路を構成している。
なお、図８（ａ）に示すように、トランジスタ５０４のゲート（節点Ｎ５１）と、第２端
子（節点Ｎ５２）との間に、容量素子８０１を配置してもよい。なぜなら、節点Ｎ５１の
電位、及び節点Ｎ５２の電位はブートストラップ動作によって上昇するため、容量素子８
０１を配置することで、基本回路がブートストラップ動作しやすくなるからである。
なお、図８（ｂ）に示すように、トランジスタ５０３は、必ずしも必要ではない。なぜな
ら、配線５１０にＨ信号が供給されるときは、節点Ｎ５２の電位が減少し、トランジスタ
５０７がオフすればよいからである。
次に、図５（ａ）に示した基本回路をＰチャネル型トランジスタで構成した場合について
、図１７（ａ）を参照して説明する。
図１７（ａ）は、本発明の基本原理に基づく基本回路である。図１７（ａ）の基本回路は
、トランジスタ１７０１、トランジスタ１７０２、トランジスタ１７０３、トランジスタ
１７０４、トランジスタ１７０５、トランジスタ１７０６、及びトランジスタ１７０７を
有している。
図１７（ａ）の基本回路の接続関係について説明する。トランジスタ１７０１のゲートが
配線１７０９に接続され、第１端子が配線１７０９に接続され、第２端子がトランジスタ
１７０４のゲートに接続されている。トランジスタ１７０２のゲートが配線１７１０に接
続され、第１端子が配線１７０８に接続され、第２端子がトランジスタ１７０４のゲート
に接続されている。トランジスタ１７０３のゲートが配線１７１１に接続され、第１端子
が配線１７０８に接続され、第２端子がトランジスタ１７０４のゲートに接続されている
。なお、トランジスタ１７０１の第２端子とトランジスタ１７０２の第２端子とトランジ
スタ１７０３の第２端子とトランジスタ１７０４のゲートとの節点を節点Ｎ１７１とする
。トランジスタ１７０４の第１端子が配線１７０９に接続され、第２端子がトランジスタ
１７０７のゲートに接続されている。トランジスタ１７０５のゲートが配線１７１０に接
続され、第１端子が配線１７０８に接続され、第２端子がトランジスタ１７０７のゲート
に接続されている。トランジスタ１７０６のゲートが配線１７１１に接続され、第１端子
が配線１７０８に接続され、第２端子がトランジスタ１７０７のゲートに接続されている
。トランジスタ１７０７の第１端子が配線１７０８に接続され、第２端子が配線１７１２
に接続されている。なお、トランジスタ１７０４の第２端子とトランジスタ１７０５の第
２端子とトランジスタ１７０６の第２端子とトランジスタ１７０７のゲートとの節点を節
点Ｎ１７２とする。
また、トランジスタ１７０１〜トランジスタ１７０７は、それぞれＰチャネル型である。
したがって、図１７（ａ）の基本回路はすべてＰチャネル型のトランジスタで構成するこ
とができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。したが
って、図１７（ａ）の基本回路は、製造工程の簡略化を図ることができ、製造コストの削
減や歩留まりの向上を図ることができる。
また、配線１７０８には電源電位ＶＤＤが供給され、配線１７０９には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線１７０８、及び配線１７０９には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線１７１０、及び配線１７１１には、それぞれ信号が供給されている。なお、配
線１７１０、及び配線１７１１に供給されている信号は、それぞれ２値の値を持つデジタ
ル信号である。ただし、配線１７１０、及び配線１７１１には、それぞれ電源電位ＶＤＤ
、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい。また、配線１７１０、及
び配線１７１１には、それぞれアナログ信号が供給されていてもよい。
次に、図１７（ａ）に示した基本回路の動作について、図１７（ｂ）を参照して説明する
。
図１７（ｂ）は、図１７（ａ）に示した基本回路のタイミングチャートの一例である。図
１７（ｂ）のタイミングチャートは、配線１７１０の電位、配線１７１１の電位、節点Ｎ
１７１の電位、節点Ｎ１７２の電位、配線１７１２の電位、及びトランジスタ１７０７の
オン・オフを示している。
図１７（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、図
１８（ａ）、図１８（ｂ）、図１９（ａ）、及び図１９（ｂ）は、期間Ｔ１、期間Ｔ２、
期間Ｔ３、及び期間Ｔ４における図１７（ａ）の基本回路の動作を示している。
まず、期間Ｔ１の動作について、図１８（ａ）を参照して説明する。期間Ｔ１は、配線１
７１０にＨ信号が供給され、トランジスタ１７０２、及びトランジスタ１７０５がオフし
ている。また、配線１７１１にＨ信号が供給され、トランジスタ１７０３、及びトランジ
スタ１７０６がオフしている。
また、トランジスタ１７０１は、ダイオード接続されているので、節点Ｎ１７１の電位が
減少し始める。節点Ｎ１７１の電位が電源電位ＶＳＳとトランジスタ１７０１のしきい値
電圧Ｖｔｈ１７０１の絶対値との和（ＶＳＳ＋｜Ｖｔｈ１７０１｜）になると、トランジ
スタ１７０１がオフする。したがって、節点Ｎ１７１がフローティング状態になる。
このとき、トランジスタ１７０４はオンしており、節点Ｎ１７２の電位も減少している。
したがって、フローティング状態になっている節点Ｎ１７１の電位は、トランジスタ１７
０４のゲート（節点Ｎ１７１）と第２端子（節点Ｎ１７２）との間の寄生容量によって、
節点Ｎ１７２の電位と一緒に減少する。この節点Ｎ１７１の電位の減少は節点Ｎ１７２の
電位の減少が止まるまで続き、節点Ｎ１７１の電位が電源電位ＶＳＳからトランジスタ１
７０４のしきい値電圧Ｖｔｈ１７０４の絶対値を引いた値（ＶＳＳ−｜Ｖｔｈ１７０４｜
）以下になる。つまり、節点Ｎ１７１の電位の減少は、節点Ｎ１７２の電位が電源電位Ｖ
ＳＳと等しくなるまで続く。いわゆるブートストラップ動作によって、節点Ｎ１７２の電
位を電源電位ＶＳＳと等しくできる。
したがって、トランジスタ１７０７がオンして、配線１７１２の電位が電源電位ＶＤＤと
等しい値になる。ここで、節点Ｎ１７２の電位を電源電位ＶＳＳと等しくすることによっ
て、トランジスタ１７０７のゲートとソースとの間の電位差を大きくすることができる。
よって、トランジスタ１７０７をオンしやすくすることができ、広い動作条件で基本回路
を動作させることが可能になる。
続いて、期間Ｔ２の動作について、図１８（ｂ）を参照して説明する。期間Ｔ２は、配線
１７１０にＬ信号が供給され、トランジスタ１７０２、及びトランジスタ１７０５がオン
している。また、配線１７１１にＨ信号が供給され、トランジスタ１７０３、及びトラン
ジスタ１７０６がオフしている。
また、節点Ｎ１７１の電位は、トランジスタ１７０１とトランジスタ１７０２との動作点
によって決定される。なお、トランジスタ１７０２のＷ／Ｌ比を、トランジスタ１７０１
のＷ／Ｌ比よりも十分大きくしておけば、節点Ｎ１７１の電位は電源電位ＶＤＤよりも少
しだけ低い電位になる。
したがって、トランジスタ１７０４はオフして、トランジスタ１７０５がオンしているた
め、節点Ｎ１７２の電位が電源電位ＶＤＤと等しい値になる。よって、トランジスタ１７
０７がオフして、配線１７１２はフローティング（浮遊）状態となる。配線１７１２の電
位は、期間Ｔ１のときの電位を維持するため、電源電位ＶＤＤと等しい値のままである。
続いて、期間Ｔ３の動作について、図１９（ａ）を参照して説明する。期間Ｔ３は、配線
１７１０にＨ信号が供給され、トランジスタ１７０２、及びトランジスタ１７０５がオフ
している。また、配線１７１１にＬ信号が供給され、トランジスタ１７０３、及びトラン
ジスタ１７０６がオンしている。
また、節点Ｎ１７１の電位は、トランジスタ１７０１とトランジスタ１７０３との動作点
によって決定される。なお、トランジスタ１７０３のＷ／Ｌ比を、トランジスタ１７０１
のＷ／Ｌ比よりも十分大きくしておけば、節点Ｎ１７１の電位は電源電位ＶＤＤよりも少
しだけ低い電位になる。
したがって、トランジスタ１７０４はオフして、トランジスタ１７０６がオンしているた
め、節点Ｎ１７２の電位が電源電位ＶＤＤと等しい値になる。よって、トランジスタ１７
０７がオフして、配線１７１２はフローティング（浮遊）状態となる。配線１７１２の電
位は、期間Ｔ１、期間Ｔ２のときの電位を維持するため、電源電位ＶＤＤと等しい値のま
まである。
続いて、期間Ｔ４の動作について、図１９（ｂ）を参照して説明する。期間Ｔ４は、配線
１７１０にＬ信号が供給され、トランジスタ１７０２、及びトランジスタ１７０５がオン
している。また、配線１７１１にＬ信号が供給され、トランジスタ１７０３、及びトラン
ジスタ１７０６がオンしている。
また、節点Ｎ１７１の電位は、トランジスタ１７０１とトランジスタ１７０２とトランジ
スタ１７０３との動作点によって決定されるため、節点Ｎ１７１の電位は電源電位ＶＤＤ
よりも少しだけ低い電位になる。
したがって、トランジスタ１７０４はオフして、トランジスタ１７０５、及びトランジス
タ１７０６がオンしているため、節点Ｎ１７２の電位が電源電位ＶＤＤと等しい値になる
。よって、トランジスタ１７０７がオフして、配線１７１２はフローティング（浮遊）状
態となる。配線１７１２の電位は、期間Ｔ１、期間Ｔ２、期間Ｔ３のときの電位を維持す
るため、電源電位ＶＤＤのままである。
以上の動作によって、期間Ｔ１では、図１７（ａ）の基本回路は配線１７１２に電源電位
ＶＤＤを供給し、配線１７１２の電位を電源電位ＶＤＤと等しい値にする。期間Ｔ２〜期
間４では、図１７（ａ）の基本回路は、配線１７１２をフローティング状態にし、配線１
７１２の電位を電源電位ＶＤＤと等しい値に維持する。
なお、期間Ｔ１では、図１７（ａ）の基本回路の節点Ｎ１７２の電位を電源電位ＶＳＳと
等しい値にすることができる。したがって、広い動作条件で、図１７（ａ）の基本回路を
動作させることができる。
また、図１７（ａ）の基本回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態であるト
ランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジ
スタは有していない。したがって、図１７（ａ）の基本回路は、トランジスタの特性劣化
、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、トランジスタ１７０１〜トランジスタ１７０７は、トランジスタ５０１〜トランジ
スタ５０７と同様な機能を有する。
なお、トランジスタ１７０１〜トランジスタ１７０６によって、配線１７１０、及び配線
１７１１を入力端子とし、出力端子を節点Ｎ１７２とする、２入力ＮＡＮＤ回路を構成し
ている。
なお、図２０（ａ）に示すように、トランジスタ１７０４のゲート（節点Ｎ１７１）と、
第２端子（節点Ｎ１７２）との間に、容量素子２００１を配置してもよい。なぜなら、節
点Ｎ１７１の電位、及び節点Ｎ１７２の電位はブートストラップ動作によって減少するた
め、容量素子２００１を配置することで、基本回路がブートストラップ動作しやすくなる
からである。
なお、図２０（ｂ）に示すように、トランジスタ１７０３は、必ずしも必要ではない。な
ぜなら、配線１７１０にＬ信号が供給されるときは、節点Ｎ１７２の電位が上昇し、トラ
ンジスタ１７０７がオフすればよいからである。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第３の実施形態）
本実施形態では、第１の実施形態、及び第２の実施形態とは別の本発明の基本原理につい
て、図９（ａ）を参照して説明する。
図９（ａ）は、本発明の基本原理に基づく基本回路である。図９（ａ）の基本回路は、ト
ランジスタ９０１、トランジスタ９０２、トランジスタ９０３、及びトランジスタ９０４
を有している。
図９（ａ）の基本回路の接続関係について説明する。トランジスタ９０１のゲートがトラ
ンジスタ９０４のゲートに接続され、第１端子が配線９０６に接続され、第２端子がトラ
ンジスタ９０４のゲートに接続されている。トランジスタ９０２のゲートが配線９０７に
接続され、第１端子が配線９０５に接続され、第２端子がトランジスタ９０４のゲートに
接続されている。トランジスタ９０３のゲートが配線９０８に接続され、第１端子が配線
９０６に接続され、第２端子がトランジスタ９０４のゲートに接続されている。トランジ
スタ９０４の第１端子が配線９０６に接続され、第２端子が配線９０９に接続されている
。なお、トランジスタ９０１の第２端子とトランジスタ９０１のゲートとトランジスタ９
０２の第２端子とトランジスタ９０３の第２端子とトランジスタ９０４のゲートとの節点
を節点Ｎ９１とする。
また、トランジスタ９０１〜トランジスタ９０４は、それぞれＮチャネル型である。
したがって、図９（ａ）の基本回路はすべてＮチャネル型のトランジスタで構成すること
ができるため、図９（ａ）の基本回路は、半導体層にアモルファスシリコンを用いること
ができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩留ま
りの向上を図ることができる。さらに、大型の表示パネルなどの半導体装置を作製するこ
とも可能となる。また、図９（ａ）の基本回路は、半導体層にポリシリコンや単結晶シリ
コンを用いても製造工程の簡略化を図ることができる。
また、配線９０５には電源電位ＶＤＤが供給され、配線９０６には電源電位ＶＳＳが供給
されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただし、
配線９０５、及び配線９０６には、デジタル信号、アナログ信号などが供給されていても
よいし、他の電源電位が供給されていてもよい。
また、配線９０７、及び配線９０８には、それぞれ信号が供給されている。なお、配線９
０７、及び配線９０８に供給されている信号は、それぞれ２値の値を持つデジタル信号で
ある。ただし、配線９０７、及び配線９０８には、それぞれ電源電位ＶＤＤ、電源電位Ｖ
ＶＳＳ、及び他の電源電位が供給されていてもよい。また、配線９０７、及び配線９０８
には、それぞれアナログ信号が供給されていてもよい。
次に、図９（ａ）に示した基本回路の動作について、図９（ｂ）を参照して説明する。
図９（ｂ）は、図９（ａ）に示した基本回路のタイミングチャートの一例である。図９（
ｂ）のタイミングチャートは、配線９０７の電位、配線９０８の電位、節点Ｎ９１の電位
、配線９０９の電位、及びトランジスタ９０４のオン・オフを示している。
図９（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、図１
０（ａ）、図１０（ｂ）、図１１（ａ）、及び図１１（ｂ）は、期間Ｔ１、期間Ｔ２、期
間Ｔ３、及び期間Ｔ４における図９（ａ）の基本回路の動作を示している。
まず、期間Ｔ１の動作について、図１０（ａ）を参照して説明する。期間Ｔ１は、配線９
０７にＬ信号が供給され、配線９０８にＬ信号が供給されている。したがって、トランジ
スタ９０２がオフし、トランジスタ９０３がオフしている。
また、トランジスタ９０１は、ダイオード接続されているので、節点Ｎ９１の電位が減少
し始める。この節点Ｎ９１の電位の減少は、トランジスタ９０１がオフするまで続く。ト
ランジスタ９０１は、節点Ｎ９１の電位が電源電位ＶＳＳとトランジスタ９０１のしきい
値電圧Ｖｔｈ９０１の絶対値との和（ＶＳＳ＋｜Ｖｔｈ９０１｜）になるとオフする。し
たがって、節点Ｎ９１の電位はＶＳＳ＋｜Ｖｔｈ９０１｜となる。
したがって、トランジスタ９０４がオフして、配線９０９の電位は、期間Ｔ２の電位を維
持するため、電源電位ＶＳＳと等しい値のままである。なお、期間Ｔ２の動作は次に説明
する。
続いて、期間Ｔ２の動作について、図１０（ｂ）を参照して説明する。期間Ｔ２は、配線
９０７にＨ信号が供給され、配線９０８にＬ信号が供給されている。したがって、トラン
ジスタ９０２がオンし、トランジスタ９０３がオフしている。
また、節点Ｎ９１の電位は、トランジスタ９０１とトランジスタ９０２との動作点によっ
て決定される。なお、トランジスタ９０２のＷ／Ｌ比をトランジスタ９０１のＷ／Ｌ比よ
りも十分大きくしておけば、節点Ｎ９１の電位は電源電位ＶＤＤよりも少しだけ低い値に
なる。
したがって、トランジスタ９０４がオンして、配線９０９の電位が電源電位ＶＳＳと等し
い値になる。
続いて、期間Ｔ３の動作について、図１１（ａ）を参照して説明する。期間Ｔ３は、配線
９０７にＬ信号が供給され、配線９０８にＨ信号が供給されている。したがって、トラン
ジスタ９０２がオフし、トランジスタ９０３がオンしている。
また、節点Ｎ９１の電位は、トランジスタ９０２がオフしているため、電源電位ＶＳＳと
等しい値になる。
したがって、トランジスタ９０４がオフして、配線９０９はフローティング（浮遊）状態
となる。配線９０９の電位は、期間Ｔ１、期間Ｔ２のときの電位を維持するため、電源電
位ＶＳＳと等しい値のままである。
続いて、期間Ｔ４の動作について、図１１（ｂ）を参照して説明する。期間Ｔ４は、配線
９０７にＨ信号が供給され、配線９０８にはＨ信号が供給されている。したがって、トラ
ンジスタ９０２がオンし、トランジスタ９０４がオンしている。
また、節点Ｎ９１の電位は、トランジスタ９０１とトランジスタ９０２とトランジスタ９
０３との動作点によって決定されるため、節点Ｎ９１の電位は電源電位ＶＳＳよりも少し
だけ高い値になる。
したがって、トランジスタ９０４がオフして、配線９０９はフローティング（浮遊）状態
となる。配線９０９の電位は、期間Ｔ１、期間Ｔ２、期間Ｔ３のときの電位を維持するた
め、電源電位ＶＳＳと等しい値のままである。
以上の動作によって、期間Ｔ２では、図９（ａ）の基本回路は配線９０９に電源電位ＶＳ
Ｓを供給し、配線９０９の電位を電源電位ＶＳＳと等しい値にする。期間Ｔ１、期間Ｔ３
、及び期間４では、図９（ａ）の基本回路は、配線９０９をフローティング状態にし、配
線９０９の電位を電源電位ＶＳＳと等しい値に維持する。
また、図９（ａ）の基本回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態であるトラ
ンジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジス
タは有していない。したがって、図９（ａ）の基本回路は、トランジスタの特性劣化、及
び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図９（ａ）の基本回路は、トランジスタをアモルファス
シリコンで形成することによって、製造コストの削減や歩留まりの向上などのメリットが
得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
ここで、トランジスタ９０１〜トランジスタ９０４の機能を説明する。トランジスタ９０
１は、入力端子を第２端子、及びゲートとし、出力端子を第１端子としているダイオード
としての機能を有する。トランジスタ９０２は、配線９０７の電位に応じて、配線９０５
と節点Ｎ９１とを接続するかしないかを選択するスイッチとしての機能を有する。トラン
ジスタ９０３は、配線９０８の電位に応じて、配線９０６と節点Ｎ９１とを接続するかし
ないかを選択するスイッチとしての機能を有する。トランジスタ９０４は、節点Ｎ９１の
電位に応じて、配線９０６と配線９０９とを接続するかしないかを選択するスイッチとし
ての機能を有する。
なお、トランジスタ９０１〜トランジスタ９０４によって、配線９０７、及び配線９０８
を入力端子とし、出力端子を節点Ｎ９１とする、２入力の論理回路を構成している。
なお、トランジスタ９０１は、抵抗成分を持つ素子であればよい。例えば、図１２（ａ）
に示すように、抵抗素子１２０１をトランジスタ９０１の代わりに用いることができる。
また、図１２（ａ）のタイミングチャートを図１２（ｂ）に示す。
次に、図９（ａ）に示した基本回路をＰチャネル型トランジスタで構成した場合について
、図２１（ａ）を参照して説明する。
図２１（ａ）は、本発明の基本原理に基づく基本回路である。図２１（ａ）の基本回路は
、トランジスタ２１０１、トランジスタ２１０２、トランジスタ２１０３、及びトランジ
スタ２１０４を有している。
図２１（ａ）の基本回路の接続関係について説明する。トランジスタ２１０１のゲートが
トランジスタ２１０４のゲートに接続され、第１端子が配線２１０５に接続され、第２端
子がトランジスタ２１０４のゲートに接続されている。トランジスタ２１０２のゲートが
配線２１０７に接続され、第１端子が配線２１０６に接続され、第２端子がトランジスタ
２１０４のゲートに接続されている。トランジスタ２１０３のゲートが配線２１０８に接
続され、第１端子が配線２１０５に接続され、第２端子がトランジスタ２１０４のゲート
に接続されている。トランジスタ２１０４の第１端子が配線２１０５に接続され、第２端
子が配線２１０９に接続されている。なお、トランジスタ２１０１のゲートとトランジス
タ２１０１の第２端子とトランジスタ２１０２の第２端子とトランジスタ２１０３の第２
端子とトランジスタ２１０４のゲートとの節点を節点Ｎ２１１とする。
また、トランジスタ２１０１〜トランジスタ２１０４は、それぞれＰチャネル型である。
したがって、図２１（ａ）の基本回路はすべてＰチャネル型のトランジスタで構成するこ
とができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。したが
って、図２１（ａ）の基本回路は、製造工程の簡略化を図ることができ、製造コストの削
減や歩留まりの向上を図ることができる。
また、配線２１０５には電源電位ＶＤＤが供給され、配線２１０６には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線２１０５、及び配線２１０６には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線２１０７、及び配線２１０８には、それぞれ信号が供給されている。なお、配
線２１０７、及び配線２１０８に供給されている信号は、それぞれ２値の値を持つデジタ
ル信号である。ただし、配線２１０７、及び配線２１０８には、それぞれ電源電位ＶＤＤ
、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい。また、配線２１０７、及
び配線２１０８には、それぞれアナログ信号が供給されていてもよい。
次に、図２１（ａ）に示した基本回路の動作について、図２１（ｂ）を参照して説明する
。
図２１（ｂ）は、図２１（ａ）に示し基本回路のタイミングチャートの一例である。図２
１（ｂ）のタイミングチャートは、配線２１０７の電位、配線２１０８の電位、節点Ｎ２
１１の電位、配線２１０９の電位、及びトランジスタ２１０４のオン・オフを示している
。
図２１（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、図
２２（ａ）、図２２（ｂ）、図２３（ａ）、及び図２３（ｂ）は、期間Ｔ１、期間Ｔ２、
期間Ｔ３、及び期間Ｔ４における図２１（ａ）の基本回路の動作を示している。
まず、期間Ｔ１の動作について、図２２（ａ）を参照して説明する。期間Ｔ１は、配線２
１０７にＨ信号が供給され、配線２１０８にＨ信号が供給されている。したがって、トラ
ンジスタ２１０２がオフし、トランジスタ２１０３がオフしている。
また、トランジスタ２１０１は、ダイオード接続されているので、節点Ｎ２１１の電位が
上昇し始める。この節点Ｎ２１１の電位の上昇は、トランジスタ２１０１がオフするまで
続く。トランジスタ２１０１は、節点Ｎ２１１の電位が電源電位ＶＤＤからトランジスタ
２１０１のしきい値電位Ｖｔｈ２１０１の絶対値を引いた値（ＶＤＤ−｜Ｖｔｈ２１０１
｜）となるとオフする。よって、節点Ｎ２１１の電位はＶＤＤ−｜Ｖｔｈ２１０１｜とな
る。
したがって、トランジスタ２１０４がオフして、配線２１０９の電位は、期間Ｔ２の電位
を維持するため、電源電位ＶＤＤよりも少しだけ低い値のままである。また、期間Ｔ２の
動作は次に説明する。
続いて、期間Ｔ２の動作について、図２２（ｂ）を参照して説明する。期間Ｔ２は、配線
２１０７にＬ信号が供給され、配線２１０８にＨ信号が供給されている。したがって、ト
ランジスタ２１０２がオンし、トランジスタ２１０３がオフしている。
また、節点Ｎ２１１の電位は、トランジスタ２１０１とトランジスタ２１０２との動作点
によって決定される。なお、トランジスタ２１０２のＷ／Ｌ比をトランジスタ２１０１の
Ｗ／Ｌ比よりも十分大きくしておけば、節点Ｎ２１１の電位は電源電位ＶＳＳよりも少し
だけ高い値になる。
したがって、トランジスタ２１０４がオンして、配線２１０９の電位が電源電位ＶＤＤと
等しい値になる。
続いて、期間Ｔ３の動作について、図２３（ａ）を参照して説明する。期間Ｔ３は、配線
２１０７にＨ信号が供給され、配線２１０８にＬ信号が供給されている。したがって、ト
ランジスタ２１０２がオフし、トランジスタ２１０３がオンしている。
また、節点Ｎ２１１の電位は、トランジスタ２１０２がオフしているため、電源電位ＶＤ
Ｄと等しい値になる。
したがって、トランジスタ２１０４がオフして、配線２１０９はフローティング（浮遊）
状態となる。配線２１０９の電位は、期間Ｔ１、期間Ｔ２のときの電位を維持するため、
電源電位ＶＳＳと等しい値のままである。
続いて、期間Ｔ４の動作について、図２３（ｂ）を参照して説明する。期間Ｔ４は、配線
２１０７にＬ信号が供給され、配線２１０８にはＬ信号が供給されている。したがって、
トランジスタ２１０２がオンし、トランジスタ２１０４がオンしている。
また、節点Ｎ２１１の電位は、トランジスタ２１０１とトランジスタ２１０２とトランジ
スタ２１０３との動作点によって決定されるため、節点Ｎ２１１の電位は電源電位ＶＤＤ
よりも少しだけ低い値になる。
したがって、トランジスタ２１０４がオフして、配線２１０９はフローティング（浮遊）
状態となる。配線２１０９の電位は、期間Ｔ１、期間Ｔ２、期間Ｔ３のときの電位を維持
するため、電源電位ＶＳＳと等しい値のままである。
以上の動作によって、期間Ｔ２では、図２１（ａ）の基本回路は配線２１０９に電源電位
ＶＤＤを供給し、配線２１０９の電位を電源電位ＶＤＤと等しい値にする。期間Ｔ１、期
間Ｔ３、及び期間４では、図２１（ａ）の基本回路は、配線２１０９をフローティング状
態にし、配線２１０９の電位を電源電位ＶＤＤと等しい値に維持する。
また、図２１（ａ）の基本回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態であるト
ランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジ
スタは有していない。したがって、図２１（ａ）の基本回路は、トランジスタの特性劣化
、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、トランジスタ２１０１〜トランジスタ２１０４は、トランジスタ９０１〜トランジ
スタ９０４と同様な機能を有する。
なお、トランジスタ２１０１〜トランジスタ２１０４によって、配線２１０７、及び配線
２１０８を入力端子とし、出力端子を節点Ｎ２１１とする、２入力の論理回路を構成して
いる。
なお、トランジスタ２１０１は、抵抗成分を持つ素子であればよい。例えば、図２４（ａ
）に示すように、抵抗素子２４０１をトランジスタ２１０１の代わりに用いることができ
る。また、図２４（ａ）のタイミングチャートを図２４（ｂ）に示す。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第４の実施形態）
本実施形態では、第１の実施形態乃至第３の実施形態とは別の本発明の基本原理について
、図２５（ａ）を参照して説明する。
図２５（ａ）は、本発明の基本原理に基づく基本回路である。図２５（ａ）の基本回路は
、回路２５０１、及び回路２５０２を有している。
なお、回路２５０１、及び回路２５０２として、図１（ａ）、図４（ａ）、図５（ａ）、
図８（ａ）、図８（ｂ）、図９（ａ）、図１２（ａ）に示した基本回路を用いることがで
きる。
したがって、配線２５０３、及び配線２５０４は、図１（ａ）の配線１０７、図４（ａ）
の配線１０７、図５（ａ）の配線５１０、図８（ａ）の配線５１０、図８（ｂ）の配線５
１０、図９（ａ）の配線９０７、図１２（ａ）の配線９０７に相当する。
また、配線２５０５は、図１（ａ）の配線１０８、図４（ａ）の配線１０８、図５（ａ）
の配線５１１、図８（ａ）の配線５１１、図８（ｂ）の配線５１１、図９（ａ）の配線９
０８、図１２（ａ）の配線９０８に相当する。
また、配線２５０６は、図１（ａ）の配線１０９、図４（ａ）の配線１０９、図５（ａ）
の配線５１２、図８（ａ）の配線５１２、図８（ｂ）の配線５１２、図９（ａ）の配線９
０９、図１２（ａ）の配線９０９に相当する。
また、図２５（ａ）の基本回路は、すべてＮチャネル型のトランジスタで構成することが
できるため、図９（ａ）の基本回路は、半導体層にアモルファスシリコンを用いることが
でき、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩留まり
の向上を図ることができる。さらに、大型の表示パネルなどの半導体装置を作製すること
も可能となる。また、図２５（ａ）の基本回路は、半導体層にポリシリコンや単結晶シリ
コンを用いても製造工程の簡略化を図ることができる。
また、電源電位が供給されている配線は、省略する。
また、配線２５０３、配線２５０４、及び配線２５０５には、それぞれ信号が供給されて
いる。なお、配線２５０３、配線２５０４、及び配線２５０５に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。
ただし、配線２５０３、配線２５０４、及び配線２５０５には、それぞれ電源電位ＶＤＤ
、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい。また、配線２５０３、配
線２５０４、及び配線２５０５には、それぞれアナログ信号が供給されていてもよい。
次に、図２５（ａ）に示した基本回路の動作について、図２５（ｂ）を参照して説明する
。なお、図２５（ｂ）は、回路２５０１、回路２５０２として、図１（ａ）、図４（ａ）
、図５（ａ）、図８（ａ）、図８（ｂ）に示した基本回路を用いた場合について示す。
図２５（ｂ）は、図２５（ａ）に示した基本回路のタイミングチャートの一例である。図
２５（ｂ）のタイミングチャートは、配線２５０３の電位、配線２５０４の電位、配線２
５０５の電位、回路２５０１の出力が浮遊（ＯＦＦで表記）か電源電位ＶＳＳ（ＯＮで表
記）か、回路２５０２の出力が浮遊（ＯＦＦで表記）か電源電位ＶＳＳ（ＯＮで表記）か
、配線２５０６の電位を示している。
図２５（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ８に分割して説明する。
まず、期間Ｔ１の動作について説明する。期間Ｔ１は、配線２５０５にＬ信号が供給され
、配線２５０３にＬ信号が供給され、配線２５０４にＬ信号が供給されている。回路２５
０１は配線２５０６に電源電位ＶＳＳを供給し、回路２５０２は配線２５０６に電源電位
ＶＳＳを供給する。したがって、配線２５０６の電位は電源電位ＶＳＳと等しい値となる
。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２は、配線２５０５にＬ信号が供給さ
れ、配線２５０３にＨ信号が供給され、配線２５０４にＬ信号が供給されている。回路２
５０１は配線２５０６になにも供給せず、回路２５０２は配線２５０６に電源電位ＶＳＳ
を供給する。したがって、配線２５０６の電位は電源電位ＶＳＳと等しい値となる。
続いて、期間Ｔ３の動作について説明する。期間Ｔ３では、配線２５０５にＬ信号が供給
され、配線２５０３にＬ信号が供給され、配線２５０４にＨ信号が供給されている。回路
２５０１は配線２５０６に電源電位ＶＳＳを供給し、回路２５０２は配線２５０６になに
も供給しない。したがって、配線２５０６の電位は電源電位ＶＳＳと等しい値となる。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線２５０５にＬ信号が供給
され、配線２５０３にＨ信号が供給され、配線２５０４にＨ信号が供給されている。回路
２５０１は配線２５０６になにも供給せず、回路２５０２は配線２５０６になにも供給し
ない。したがって、配線２５０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＳＳと等しい値のままである。
続いて、期間Ｔ５の動作について説明する。期間Ｔ５では、配線２５０５にＨ信号が供給
され、配線２５０３にＬ信号が供給され、配線２５０４にＬ信号が供給されている。回路
２５０１は配線２５０６になにも供給せず、回路２５０２は配線２５０６になにも供給し
ない。したがって、配線２５０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＳＳと等しい値のままである。
続いて、期間Ｔ６の動作について説明する。期間Ｔ６では、配線２５０５にＨ信号が供給
され、配線２５０３にＨ信号が供給され、配線２５０４にＬ信号が供給されている。回路
２５０１は配線２５０６になにも供給せず、回路２５０２は配線２５０６になにも供給し
ない。したがって、配線２５０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＳＳと等しい値のままである。
続いて、期間Ｔ７の動作について説明する。期間Ｔ７では、配線２５０５にＨ信号が供給
され、配線２５０３にＬ信号が供給され、配線２５０４にＨ信号が供給されている。回路
２５０１は配線２５０６になにも供給せず、回路２５０２は配線２５０６になにも供給し
ない。したがって、配線２５０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＳＳと等しい値のままである。
続いて、期間Ｔ８の動作について説明する。期間Ｔ８では、配線２５０５にＨ信号が供給
され、配線２５０３にＨ信号が供給され、配線２５０４にＨ信号が供給されている。回路
２５０１は配線２５０６になにも供給せず、回路２５０２は配線２５０６になにも供給し
ない。したがって、配線２５０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＳＳと等しい値のままである。
以上の動作によって、期間Ｔ１では、回路２５０１が電源電位ＶＳＳを配線２５０６に供
給し、回路２５０２が電源電位ＶＳＳを配線２５０６に供給し、配線２５０６の電位を電
源電位ＶＳＳと等しい値にする。期間Ｔ２では、回路２５０２が電源電位ＶＳＳを配線２
５０６に供給し、配線２５０６の電位を電源電位ＶＳＳと等しい値にする。期間Ｔ３では
、回路２５０１が電源電位ＶＳＳを配線２５０６に供給し、配線２５０６の電位を電源電
位ＶＳＳと等しい値にする。期間Ｔ４〜期間Ｔ８では、配線２５０６をフローティング状
態にし、配線２５０６の電位を電源電位ＶＳＳと等しい値に維持する。
また、図２５（ａ）の基本回路は、期間Ｔ１〜期間Ｔ８にすべての期間でオン状態である
トランジスタは有していない。つまり、定常的、又は定常的にオン状態であるトランジス
タは有していない。したがって、図２５（ａ）の基本回路は、トランジスタの特性劣化、
及び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図２５（ａ）の基本回路は、トランジスタをアモルファ
スシリコンで形成することによって、製造コストの削減や歩留まりの向上などのメリット
が得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
次に、図２５（ａ）に示した基本回路をＰチャネル型トランジスタで構成した場合につい
て、図２６（ａ）を参照して説明する。
図２６（ａ）は、本発明の基本原理に基づく基本回路である。図２６（ａ）の基本回路は
、回路２６０１、及び回路２６０２を有している。
なお、回路２６０１、及び回路２６０２として、図１３（ａ）、図１６（ａ）、図１７（
ａ）、図２０（ａ）、図２０（ｂ）、図２１（ａ）、図２４（ａ）に示した基本回路を用
いることができる。
したがって、配線２６０３、および配線２６０４は、図１３（ａ）の配線１３０７、図１
６（ａ）の配線１３０７、図１７（ａ）の配線１７１０、図２０（ａ）の配線１７１０、
図２０（ｂ）の配線１７１０、図２１（ａ）の配線２１０８、図２４（ａ）の配線２１０
８に相当する。
また、配線２６０５は、図１３（ａ）の配線１３０８、図１６（ａ）の配線１３０８、図
１７（ａ）の配線１７１１、図２０（ａ）の配線１７１１、図２０（ｂ）の配線１７１１
、図２１（ａ）の配線２１０７、図２４（ａ）の配線２１０７に相当する。
また、配線２６０６は、図１３（ａ）の配線１３０９、図１６（ａ）の配線１３０９、図
１７（ａ）の配線１７１２、図２０（ａ）の配線１７１２、図２０（ｂ）の配線１７１２
、図２１（ａ）の配線２１０９、図２４（ａ）の配線２１０９に相当する。
したがって、図２６（ａ）の基本回路はすべてＰチャネル型のトランジスタで構成するこ
とができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。したが
って、図２６（ａ）の基本回路は、製造工程の簡略化を図ることができ、製造コストの削
減や歩留まりの向上を図ることができる。
また、電源電位が供給されている配線は、省略する。
また、配線２６０３、配線２６０４、及び配線２６０５には、それぞれ信号が供給されて
いる。なお、配線２６０３、配線２６０４、及び配線２６０５に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。
ただし、配線２６０３、配線２６０４、及び配線２６０５には、それぞれ電源電位ＶＤＤ
、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい。また、配線２６０３、配
線２６０４、及び配線２６０５には、それぞれアナログ信号が供給されていてもよい。
次に、図２６（ａ）に示した基本回路の動作について、図２６（ｂ）を参照して説明する
。なお、図２６（ｂ）は、回路２６０１、回路２６０２として、図１３（ａ）、図１６（
ａ）、図１７（ａ）、図２０（ａ）、図２０（ｂ）に示した基本回路を用いた場合につい
て示す。
図２６（ｂ）は、図２６（ａ）に示した基本回路のタイミングチャートの一例である。図
２６（ｂ）のタイミングチャートは、配線２６０３の電位、配線２６０４の電位、配線２
６０５の電位、回路２６０１の出力が浮遊（ＯＦＦで表記）か電源電位ＶＳＳ（ＯＮで表
記）か、回路２６０２の出力が浮遊（ＯＦＦで表記）か電源電位ＶＳＳ（ＯＮで表記）か
、配線２６０６の電位を示している。
図２６（ｂ）のタイミングチャートを期間Ｔ１〜期間Ｔ８に分割して説明する。
まず、期間Ｔ１の動作について説明する。期間Ｔ１では、配線２６０５にＨ信号が供給さ
れ、配線２６０３にＨ信号が供給され、配線２６０４にＨ信号が供給されている。回路２
６０１は配線２６０６に電源電位ＶＤＤを供給し、回路２６０２は配線２６０６に電源電
位ＶＤＤを供給する。したがって、配線２６０６の電位は電源電位ＶＤＤと等しい値とな
る。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２では、配線２６０５にＨ信号が供給
され、配線２６０３にＬ信号が供給され、配線２６０４にＨ信号が供給されている。回路
２６０１は配線２６０６になにも供給せず、回路２６０２は配線２６０６に電源電位ＶＤ
Ｄを供給する。したがって、配線２６０６の電位は電源電位ＶＤＤと等しい値となる。
続いて、期間Ｔ３の動作について説明する。期間Ｔ３では、配線２６０５にＨ信号が供給
され、配線２６０３にＨ信号が供給され、配線２６０４にＬ信号が供給されている。回路
２６０１は配線２６０６に電源電位ＶＤＤを供給し、回路２６０２は配線２６０６になに
も供給しない。したがって、配線２６０６の電位は電源電位ＶＤＤと等しい値となる。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線２６０５にＨ信号が供給
され、配線２６０３にＬ信号が供給され、配線２６０４にＬ信号が供給されている。回路
２６０１は配線２６０６になにも供給せず、回路２６０２は配線２６０６になにも供給し
ない。したがって、配線２６０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＤＤと等しい値のままである。
続いて、期間Ｔ５の動作について説明する。期間Ｔ５では、配線２６０５にＬ信号が供給
され、配線２６０３にＨ信号が供給され、配線２６０４にＨ信号が供給されている。回路
２６０１は配線２６０６になにも供給せず、回路２６０２は配線２６０６になにも供給し
ない。したがって、配線２６０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＤＤと等しい値のままである。
続いて、期間Ｔ６の動作について説明する。期間Ｔ６では、配線２６０５にＬ信号が供給
され、配線２６０３にＬ信号が供給され、配線２６０４にＨ信号が供給されている。回路
２６０１は配線２６０６になにも供給せず、回路２６０２は配線２６０６になにも供給し
ない。したがって、配線２６０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＤＤと等しい値のままである。
続いて、期間Ｔ７の動作について説明する。期間７では、配線２６０５にＬ信号が供給さ
れ、配線２６０３にＨ信号が供給され、配線２６０４にＬ信号が供給されている。回路２
６０１は配線２６０６になにも供給せず、回路２６０２は配線２６０６になにも供給しな
い。したがって、配線２６０６の電位は、期間Ｔ３の電位を維持するため、電源電位ＶＤ
Ｄと等しい値のままである。
続いて、期間Ｔ８の動作について説明する。期間Ｔ８では、配線２６０５にＬ信号が供給
され、配線２６０３にＬ信号が供給され、配線２６０４にＬ信号が供給されている。回路
２６０１は配線２６０６になにも供給せず、回路２６０２は配線２６０６になにも供給し
ない。したがって、配線２６０６の電位は、期間Ｔ３の電位を維持するため、電源電位Ｖ
ＤＤと等しい値のままである。
以上の動作によって、期間Ｔ１では、回路２６０１が電源電位ＶＤＤを配線２６０６に供
給し、回路２６０２が電源電位ＶＤＤを配線２６０６に供給し、配線２６０６の電位を電
源電位ＶＤＤと等しい値にする。期間Ｔ２では、回路２６０２が電源電位ＶＤＤを配線２
６０６に供給し、配線２６０６の電位を電源電位ＶＤＤと等しい値にする。期間Ｔ３では
、回路２６０１が電源電位ＶＤＤを配線２６０６に供給し、配線２６０６の電位を電源電
位ＶＤＤと等しい値にする。期間Ｔ４〜期間Ｔ８では、配線２６０６をフローティング状
態にし、配線２６０６の電位を電源電位ＶＤＤと等しい値に維持する。
また、図２６（ａ）の基本回路は、期間Ｔ１〜期間Ｔ８すべての期間でオン状態であるト
ランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるトランジ
スタは有していない。したがって、図２６（ａ）の基本回路は、トランジスタの特性劣化
、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第５の実施形態）
本実施形態では、第１の実施形態で説明した基本回路をフリップフロップ回路に適用した
場合について、図２７を参照して説明する。
図２７は、第１の実施の形態で説明した図１（ａ）の基本回路を適用したフリップフロッ
プ回路の一例である。図２７のフリップフロップ回路は、トランジスタ２７０１、トラン
ジスタ２７０２、トランジスタ２７０３、トランジスタ２７０４、トランジスタ２７０５
、トランジスタ２７０６、トランジスタ２７０７、及びトランジスタ２７０８を有してい
る。
なお、トランジスタ２７０５が図１（ａ）のトランジスタ１０１、トランジスタ２７０７
が図１（ａ）のトランジスタ１０３、トランジスタ２７０６が図１（ａ）のトランジスタ
１０２に、それぞれ相当する。また、トランジスタ２７０３、及びトランジスタ２７０４
が図１（ａ）のトランジスタ１０４に相当する。
図２７のフリップフロップ回路の接続関係について説明する。なお、トランジスタ２７０
１の第２端子とトランジスタ２７０８の第２端子とトランジスタ２７０６のゲートとトラ
ンジスタ２７０４の第２端子とトランジスタ２７０２のゲートとの節点を節点Ｎ２７１と
する。また、トランジスタ２７０５の第２端子とトランジスタ２７０６の第２端子とトラ
ンジスタ２７０７の第２端子とトランジスタ２７０３のゲートとトランジスタ２７０４の
ゲートとの節点を節点Ｎ２７２とする。
トランジスタ２７０１のゲートが配線２７１２に接続され、第１端子が配線２７０９に接
続され、第２端子が節点Ｎ２７１に接続されている。トランジスタ２７０８のゲートが配
線２７１３に接続され、第１端子が配線２７１０に接続され、第２端子が節点Ｎ２７１に
接続されている。トランジスタ２７０５のゲートが配線２７０９に接続され、第１端子が
配線２７０９に接続され、第２端子が節点Ｎ２７２に接続されている。トランジスタ２７
０６のゲートが節点Ｎ２７１に接続され、第１端子が配線２７１０に接続され、第２端子
が節点Ｎ２７２に接続されている。トランジスタ２７０７のゲートが配線２７１１に接続
され、第１端子が配線２７１０に接続され、第２端子が節点Ｎ２７２に接続されている。
トランジスタ２７０４のゲートが節点Ｎ２７２に接続され、第１端子が配線２７１０に接
続され、第２端子が節点Ｎ２７１に接続されている。トランジスタ２７０３のゲートが節
点Ｎ２７２に接続され、第１端子が配線２７１０に接続され、第２端子が配線２７１４に
接続されている。トランジスタ２７０２のゲートが節点Ｎ２７１に接続され、第１端子が
配線２７１１に接続され、第２端子が配線２７１４に接続されている。
また、トランジスタ２７０１〜トランジスタ２７０８は、それぞれＮチャネル型である。
したがって、図２７のフリップフロップ回路はすべてＮチャネル型のトランジスタで構成
することができため、図２７のフリップフロップ回路は、半導体層にアモルファスシリコ
ンを用いることができ、製造工程の簡略化を図ることができる。したがって、製造コスト
の削減や歩留まりの向上を図ることができる。さらに、大型の表示パネルなどの半導体装
置を作製することも可能となる。また、図２７のフリップフロップ回路は、半導体層にポ
リシリコンや単結晶シリコンを用いても製造工程の簡略化を図ることができる。
また、配線２７０９には電源電位ＶＤＤが供給され、配線２７１０には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線２７０９、及び配線２７１０には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線２７１１、配線２７１２、及び配線２７１３には、それぞれ信号が供給されて
いる。なお、配線２７１１、配線２７１２、及び配線２７１３に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。ただし、配線２７１１、配線２７１２、及
び配線２７１３には、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供
給されていてもよい。また、配線２７１１、配線２７１２、及び配線２７１３には、それ
ぞれアナログ信号が供給されていてもよい。
次に、図２７に示したフリップフロップ回路の動作について、図２８を参照して説明する
。
図２８は、図２７に示したフリップフロップ回路のタイミングチャートの一例である。図
２８のタイミングチャートは、配線２７１１の電位、配線２７１２の電位、節点Ｎ２７１
の電位、節点Ｎ２７２の電位、配線２７１４の電位、トランジスタ２７０３、及びトラン
ジスタ２７０４のオン、オフの関係、配線２７１３の電位を示している。
図２８のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、期間Ｔ３
は、期間Ｔ３ａと期間Ｔ３ｂとに分割して説明する。また、図２９、図３０、図３１、図
３２、図３３は、それぞれ、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ、期間Ｔ４、期間Ｔ３ａに
おける図２７のフリップフロップ回路の動作を示している。
なお、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ以外の期間は、期間Ｔ３ａと期間Ｔ４とを順に繰
り返している。
まず、期間Ｔ１の動作について、図２９を参照して説明する。期間Ｔ１では、配線２７１
１にＬ信号が供給され、配線２７１２にＨ信号が供給され、配線２７１３にＬ信号が供給
されている。
したがって、トランジスタ２７０１がオンになり、トランジスタ２７０８がオフになり、
トランジスタ２７０７がオフになる。このとき、節点Ｎ２７１にトランジスタ２７０１を
介して電源電位ＶＤＤが供給され、節点Ｎ２７１の電位が上昇する。また、トランジスタ
２７０６が節点Ｎ２７１の電位の上昇によってオンして、節点Ｎ２７２の電位が減少する
。また、トランジスタ２７０３、及びトランジスタ２７０４が節点Ｎ２７２の電位の減少
によってオフする。
ここで、節点Ｎ２７１の電位の上昇は、トランジスタ２７０１がオフするまで続く。トラ
ンジスタ２７０１は、節点Ｎ２７１の電位が電源電位ＶＤＤからトランジスタ２７０１の
しきい値電圧Ｖｔｈ２７０１を引いた値（ＶＤＤ−Ｖｔｈ２７０１）になるとオフする。
したがって、節点Ｎ２７１の電位は、ＶＤＤ−Ｖｔｈ２７０１となる。また、節点Ｎ２７
１は、フローティング状態となる。
したがって、トランジスタ２７０２がオンする。また、配線２７１４には、配線２７１１
のＬ信号が供給されるため、配線２７１４の電位は電源電位ＶＳＳと等しい値となる。
続いて、期間Ｔ２の動作について、図３０を参照して説明する。期間Ｔ２では、配線２７
１１にＨ信号が供給され、配線２７１２にＬ信号が供給され、配線２７１３にＬ信号が供
給されている。
したがって、トランジスタ２７０１がオフになり、トランジスタ２７０８がオフのままで
あり、トランジスタ２７０７がオンになる。このとき、節点Ｎ２７１はフローティング状
態であり、節点Ｎ２７１の電位はＶＤＤ−Ｖｔｈ２７０１を維持している。また、節点Ｎ
２７２の電位は、トランジスタ２７０６、及びトランジスタ２７０７がオンしているため
、Ｌレベルのままである。よって、節点Ｎ２７２がＬレベルであるため、トランジスタ２
７０３、及びトランジスタ２７０４がオフのままである。
ここで、節点Ｎ２７１はフローティング状態であり、Ｈレベルを維持している。また、ト
ランジスタ２７０２は節点Ｎ２７１がＨレベルを維持しているため、オンのままである。
また、配線２７１４には配線２７１１のＨ信号が供給されるため、配線２７１４の電位が
上昇している。したがって、ブートストラップ動作によって、節点Ｎ２７１の電位は電源
電位ＶＤＤとトランジスタ２７０２のしきい値電圧Ｖｔｈ２７０２との和（ＶＤＤ＋Ｖｔ
ｈ２７０２）以上になり、配線２７１４の電位は電源電位ＶＤＤと等しい値になる。
続いて、期間Ｔ３ｂの動作について、図３１を参照して説明する。期間Ｔ３ｂでは、配線
２７１１にＬ信号供給され、配線２７１２にＬ信号が供給され、配線２７１３にＨ信号が
供給されている。
したがって、トランジスタ２７０１がオフのままであり、トランジスタ２７０８がオンに
なり、トランジスタ２７０７がオフになる。このとき、節点Ｎ２７１にトランジスタ２７
０８を介して電源電位ＶＳＳが供給され、節点Ｎ２７１の電位が減少する。また、トラン
ジスタ２７０６が節点Ｎ２７１の電位の減少によってオフして、節点Ｎ２７２の電位が上
昇する。また、トランジスタ２７０３、及びトランジスタ２７０４が節点Ｎ２７２の電位
の上昇によってオンする。
また、トランジスタ２７０２は節点Ｎ２７１の電位の減少によってオフする。したがって
、配線２７１４には、トランジスタ２７０３を介して電源電位ＶＳＳが供給されるため、
配線２７１４の電位は電源電位ＶＳＳと等しい値になる。
続いて、期間Ｔ４の動作について、図３２を参照して説明する。期間Ｔ４では、配線２７
１１にＨ信号が供給され、配線２７１２にＬ信号が供給され、配線２７１３にＬ信号が供
給されている。
したがって、トランジスタ２７０１がオフのままであり、トランジスタ２７０８がオフに
なり、トランジスタ２７０７がオンになる。このとき、節点Ｎ２７１はフローティング状
態になり、節点Ｎ２７１の電位は電源電位ＶＳＳを維持する。したがって、トランジスタ
２７０６、及びトランジスタ２７０２がオフする。また、節点Ｎ２７２の電位はトランジ
スタ２７０７を介して電源電位ＶＳＳが供給されるため、Ｌレベルになる。したがって、
トランジスタ２７０３、及びトランジスタ２７０４がオフする。
したがって、配線２７１４はフローティング状態になり、配線２７１４の電位は電源電位
ＶＳＳと等しい値を維持する。
続いて、期間Ｔ３ａの動作について、図３３を参照して説明する。期間Ｔ３ａでは、配線
２７１１にＬ信号が供給され、配線２７１２にＬ信号が供給され、配線２７１３にＬ信号
が供給されている。
したがって、トランジスタ２７０１がオフのままであり、トランジスタ２７０８がオフの
ままであり、トランジスタ２７０７がオフになる。このとき、節点Ｎ２７２の電位はトラ
ンジスタ２７０７がオフするため上昇する。したがって、トランジスタ２７０３、及びト
ランジスタ２７０４がオンする。また、節点Ｎ２７１にトランジスタ２７０４を介して電
源電位ＶＳＳが供給され、節点Ｎ２７１の電位は電源電位ＶＳＳと等しい値になる。した
がって、トランジスタ２７０２、及びトランジスタ２７０６はオフのままである。
また、配線２７１４にはトランジスタ２７０３を介して電源電位ＶＳＳが供給され、配線
２７１４の電位は電源電位ＶＳＳと等しい値を維持する。
以上の動作によって、期間Ｔ１では、図２７のフリップフロップ回路は、節点Ｎ２７１を
Ｈレベルのまま、フローティング状態にする。期間Ｔ２では、図２７のフリップフロップ
回路は、ブートストラップ動作によって、節点Ｎ２７１の電位をＶＤＤ＋Ｖｔｈ２７０２
以上にし、配線２７１４の電位を電源電位ＶＤＤと等しい値にできる。
また、期間Ｔ３ａにおいて、図２７のフリップフロップ回路は、トランジスタ２７０３、
及びトランジスタ２７０４がオンして、電源電位ＶＳＳを配線２７１４、及び節点Ｎ２７
１に供給する。また、期間Ｔ４において、図２７のフリップフロップ回路は、トランジス
タ２７０３、及びトランジスタ２７０４をオフする。したがって、図２７のフリップフロ
ップ回路は、トランジスタ２７０３、及びトランジスタ２７０４が順にオンするため、ト
ランジスタ２７０３、及びトランジスタ２７０４の特性劣化を抑制でき、節点Ｎ２７１、
及び配線２７１４の電位を安定して電源電位ＶＳＳと等しい値に維持することができる。
また、図２７のフリップフロップ回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態で
あるトランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるト
ランジスタは有していない。したがって、図２７のフリップ回路は、トランジスタの特性
劣化、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図２７のフリップフロップ回路は、トランジスタをアモ
ルファスシリコンで形成することによって、製造コストの削減や歩留まりの向上などのメ
リットが得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
ここで、トランジスタ２７０１〜トランジスタ２７０８の機能を説明する。トランジスタ
２７０１は、配線２７１２の電位に応じて、配線２７０９と節点Ｎ２７１とを接続するか
しないかを選択するスイッチとしての機能を有する。トランジスタ２７０２は、節点Ｎ２
７１の電位に応じて、配線２７１１と配線２７１４とを接続するかしないかを選択するス
イッチとしての機能を有する。トランジスタ２７０３は、節点Ｎ２７２の電位に応じて、
配線２７１０と配線２７１４とを接続するかしないかを選択するスイッチとしての機能を
有する。トランジスタ２７０４は、節点Ｎ２７２の電位に応じて、配線２７１０と節点Ｎ
２７１とを接続するかしないかを選択するスイッチとしての機能を有する。トランジスタ
２７０５は、入力端子を第１端子、及びゲートとし、出力端子を第２端子としているダイ
オードとしての機能を有する。トランジスタ２７０６は、節点Ｎ２７１の電位に応じて、
配線２７１０と節点Ｎ２７２とを接続するかしないかを選択するスイッチとしての機能を
有する。トランジスタ２７０７は、配線２７１１の電位に応じて、配線２７１０と節点Ｎ
２７２とを接続するかしないかを選択するスイッチとしての機能を有する。トランジスタ
２７０８は、配線２７１３の電位に応じて、配線２７１０と節点Ｎ２７１とを接続するか
しないかを選択するスイッチとしての機能を有する。
なお、トランジスタ２７０５、トランジスタ２７０６、及びトランジスタ２７０７によっ
て、節点Ｎ２７１、及び配線２７１１を入力端子とし、出力端子を節点Ｎ２７２とする２
入力ＮＯＲ回路２７１５を構成している。
なお、トランジスタ２７０５は、抵抗成分を持つ素子であればよい。例えば、図３４に示
すように、抵抗素子３４０１をトランジスタ２７０５の代わりに用いることができる。抵
抗素子３４０１を用いることによって、節点Ｎ２７２の電位において電源電位ＶＤＤと等
しい値とすることができる。
なお、図３５に示すように、トランジスタ２７０２のゲート（節点Ｎ２７１）と、第２端
子（配線２７１４）との間に、容量素子３５０１を配置していてもよい。なぜなら、期間
Ｔ２において、節点Ｎ２７１の電位、及び配線２７１４の電位はブートストラップ動作に
よって、上昇させるため、容量素子３５０１を配置することで、フリップフロップ回路が
ブートストラップ動作しやすくなるからである。
なお、トランジスタ２７０１は、期間Ｔ１において、節点Ｎ２７１をフローティング状態
にして、節点Ｎ２７１の電位をＨレベルにできればよい。したがって、トランジスタ２７
０１の第１端子を配線２７１２に接続しても、節点Ｎ２７１をフローティング状態にして
、節点Ｎ２７１の電位をＨレベルにできる。
次に、図２７に示したフリップフロップ回路をＰチャネル型トランジスタで構成した場合
について、図４４を参照して説明する。
図４４は、第１の実施の形態で説明した図１３（ａ）の基本回路を適用したフリップフロ
ップ回路の一例である。図４４のフリップフロップ回路は、トランジスタ４４０１、トラ
ンジスタ４４０２、トランジスタ４４０３、トランジスタ４４０４、トランジスタ４４０
５、トランジスタ４４０６、トランジスタ４４０７、及びトランジスタ４４０８を有して
いる。
なお、トランジスタ４４０５が図１３（ａ）のトランジスタ１３０１、トランジスタ４４
０７が図１３（ａ）のトランジスタ１３０２、トランジスタ４４０６が図１３（ａ）のト
ランジスタ１３０３に、それぞれ相当する。また、トランジスタ４４０３、及びトランジ
スタ４４０４が図１３（ａ）のトランジスタ１３０４に相当する。
図４４のフリップフロップ回路の接続関係について説明する。なお、トランジスタ４４０
１の第２端子とトランジスタ４４０８の第２端子とトランジスタ４４０６のゲートとトラ
ンジスタ４４０４の第２端子とトランジスタ４４０２のゲートとの節点を節点Ｎ４４１と
する。また、トランジスタ４４０５の第２端子とトランジスタ４４０６の第２端子とトラ
ンジスタ４４０７の第２端子とトランジスタ４４０３のゲートとトランジスタ４４０４の
ゲートとの節点を節点Ｎ４４２とする。
トランジスタ４４０１のゲートが配線４４１２に接続され、第１端子が配線４４０９に接
続され、第２端子が節点Ｎ４４１に接続されている。トランジスタ４４０８のゲートが配
線４４１３に接続され、第１端子が配線４４１０に接続され、第２端子が節点Ｎ４４１に
接続されている。トランジスタ４４０５のゲートが配線４４０９に接続され、第１端子が
配線４４０９に接続され、第２端子が節点Ｎ４４２に接続されている。トランジスタ４４
０６のゲートが節点Ｎ４４１に接続され、第１端子が配線４４１０に接続され、第２端子
が節点Ｎ４４２に接続されている。トランジスタ４４０７のゲートが配線４４１１に接続
され、第１端子が配線４４１０に接続され、第２端子が節点Ｎ４４２に接続されている。
トランジスタ４４０４のゲートが節点Ｎ４４２に接続され、第１端子が配線４４１０に接
続され、第２端子が節点Ｎ４４１に接続されている。トランジスタ４４０３のゲートが節
点Ｎ４４２に接続され、第１端子が配線４４１０に接続され、第２端子が配線４４１４に
接続されている。トランジスタ４４０２のゲートが節点Ｎ４４１に接続され、第１端子が
配線４４１１に接続され、第２端子が配線４４１４に接続されている。
また、トランジスタ４４０１〜トランジスタ４４０８は、それぞれＰチャネル型である。
したがって、図４４のフリップフロップ回路はすべてＰチャネル型のトランジスタで構成
することができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。
したがって、図４４のフリップフロップ回路は、製造工程の簡略化を図ることができ、製
造コストの削減や歩留まりの向上を図ることができる。
また、配線４４１０には電源電位ＶＤＤが供給され、配線４４０９には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線４４０９、及び配線４４１０には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線４４１１、配線４４１２、及び配線４４１３には、それぞれ信号が供給されて
いる。なお、配線４４１１、配線４４１２、及び配線４４１３に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。ただし、配線４４１１、配線４４１２、及
び配線４４１３には、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供
給されていてもよい。また、配線４４１１、配線４４１２、及び配線４４１３には、それ
ぞれアナログ信号が供給されていてもよい。
次に、図４４に示したフリップフロップ回路の動作について、図４５を参照して説明する
。
図４５は、図４４に示したフリップフロップ回路のタイミングチャートの一例である。図
４５のタイミングチャートは、配線４４１１の電位、配線４４１２の電位、節点Ｎ４４１
の電位、節点Ｎ４４２の電位、配線４４１４の電位、トランジスタ４４０３、及びトラン
ジスタ４４０４のオン、オフの関係、配線４４１３の電位を示している。
図４４のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、期間Ｔ３
は、期間Ｔ３ａと期間Ｔ３ｂとに分割して説明する。
なお、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ以外の期間は、期間Ｔ３ａと期間Ｔ４とを順に繰
り返している。
まず、期間Ｔ１の動作について説明する。期間Ｔ１では、配線４４１１にＨ信号が供給さ
れ、配線４４１２にＬ信号が供給され、配線４４１３にＨ信号が供給されている。
したがって、トランジスタ４４０１がオンになり、トランジスタ４４０８がオフになり、
トランジスタ４４０７がオフになる。このとき、節点Ｎ４４１にトランジスタ４４０１を
介して電源電位ＶＳＳが供給され、節点Ｎ４４１の電位が減少する。また、トランジスタ
４４０６が節点Ｎ４４１の電位の減少によってオンして、節点Ｎ４４２の電位が上昇する
。また、トランジスタ４４０３、及びトランジスタ４４０４が節点Ｎ４４２の電位の上昇
によってオフする。
ここで、節点Ｎ４４１の電位の減少は、トランジスタ４４０１がオフするまで続く。トラ
ンジスタ４４０１は、節点Ｎ４４１の電位が電源電位ＶＳＳとトランジスタ４４０１のし
きい値電圧Ｖｔｈ４４０１の絶対値との和（ＶＳＳ＋｜Ｖｔｈ４４０１｜）になるとオフ
する。したがって、節点Ｎ４４１の電位は、ＶＳＳ＋｜Ｖｔｈ４４０１｜となる。また、
節点Ｎ４４１は、フローティング状態となる。
したがって、トランジスタ４４０２がオンする。また、配線４４１４には、配線４４１１
のＨ信号が供給されるため、配線４４１４の電位は電源電位ＶＤＤと等しい値となる。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２では、配線４４１１にＬ信号が供給
され、配線４４１２にＨ信号が供給され、配線４４１３にＨ信号が供給されている。
したがって、トランジスタ４４０１がオフになり、トランジスタ４４０８がオフのままで
あり、トランジスタ４４０７がオンになる。このとき、節点Ｎ４４１はフローティング状
態であり、節点Ｎ４４１の電位はＶＳＳ＋｜Ｖｔｈ４４０１｜を維持している。また、節
点Ｎ４４２の電位は、トランジスタ４４０６、及びトランジスタ４４０７がオンしている
ため、Ｈレベルのままである。よって、節点Ｎ４４２がＨレベルであるため、トランジス
タ４４０３、及びトランジスタ４４０４がオフのままである。
ここで、節点Ｎ４４１はフローティング状態であり、Ｌレベルを維持している。また、ト
ランジスタ４４０２は節点Ｎ４４１がＬレベルを維持しているため、オンのままである。
また、配線４４１４には配線４４１１のＬ信号が供給されるため、配線４４１４の電位が
減少している。したがって、ブートストラップ動作によって、節点Ｎ４４１の電位は電源
電位ＶＳＳからトランジスタ４４０２のしきい値電圧Ｖｔｈ４４０２の絶対値を引いた値
（ＶＳＳ−｜Ｖｔｈ４４０２｜）以下になり、配線４４１４の電位は電源電位ＶＳＳと等
しい値になる。
続いて、期間Ｔ３ｂの動作について説明する。期間Ｔ３ｂでは、配線４４１１にＨ信号が
供給され、配線４４１２にＨ信号が供給され、配線４４１３にＬ信号が供給されている。
したがって、トランジスタ４４０１がオフのままであり、トランジスタ４４０８がオンに
なり、トランジスタ４４０７がオフになる。このとき、節点Ｎ４４１にトランジスタ４４
０８を介して電源電位ＶＤＤが供給され、節点Ｎ４４１の電位が上昇する。また、トラン
ジスタ４４０６が節点Ｎ４４１の電位の上昇によってオフして、節点Ｎ４４２の電位が減
少する。また、トランジスタ４４０３、及びトランジスタ４４０４が節点Ｎ４４２の電位
の減少によってオンする。
また、トランジスタ４４０２は節点Ｎ４４１の電位の上昇によってオフする。したがって
、配線４４１４には、トランジスタ４４０３を介して電源電位ＶＤＤが供給されるため、
配線４４１４の電位は電源電位ＶＤＤと等しい値になる。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線４４１１にＬ信号が供給
され、配線４４１２にＨ信号が供給され、配線４４１３にＨ信号が供給されている。
したがって、トランジスタ４４０１がオフのままであり、トランジスタ４４０８がオフに
なり、トランジスタ４４０７がオンになる。このとき、節点Ｎ４４１はフローティング状
態になり、節点Ｎ４４１の電位は電源電位ＶＤＤを維持する。したがって、トランジスタ
４４０６、及びトランジスタ４４０２がオフする。また、節点Ｎ４４２の電位はトランジ
スタ４４０７を介して電源電位ＶＤＤが供給されるため、Ｈレベルになる。したがって、
トランジスタ４４０３、及びトランジスタ４４０４がオフする。
したがって、配線４４１４はフローティング状態になり、配線４４１４の電位は電源電位
ＶＤＤと等しい値を維持する。
続いて、期間Ｔ３ａの動作について説明する。期間Ｔ３ａでは、配線４４１１にＨ信号供
給され、配線４４１２にＨ信号が供給され、配線４４１３にＨ信号が供給されている。
したがって、トランジスタ４４０１がオフのままであり、トランジスタ４４０８がオフの
ままであり、トランジスタ４４０７がオフになる。このとき、節点Ｎ４４２の電位はトラ
ンジスタ４４０７がオフするため減少する。したがって、トランジスタ４４０３、及びト
ランジスタ４４０４がオンする。また、節点Ｎ４４１にトランジスタ４４０４を介して電
源電位ＶＤＤが供給され、節点Ｎ４４１の電位は電源電位ＶＤＤと等しい値になる。した
がって、トランジスタ４４０２、及びトランジスタ４４０６はオフのままである。
また、配線４４１４にはトランジスタ４４０３を介して電源電位ＶＤＤが供給され、配線
４４１４の電位は電源電位ＶＤＤと等しい値を維持する。
以上の動作によって、期間Ｔ１では、図４４のフリップフロップ回路は、節点Ｎ４４１を
Ｌレベルのまま、フローティング状態にする。期間Ｔ２では、図４４のフリップフロップ
回路は、ブートストラップ動作によって、節点Ｎ４４１の電位をＶＳＳ−｜Ｖｔｈ４４０
２｜以下にし、配線４４１４の電位を電源電位ＶＳＳと等しい値にできる。
また、期間Ｔ３ａにおいて、図４４のフリップフロップ回路は、トランジスタ４４０３、
及びトランジスタ４４０４がオンして、電源電位ＶＤＤを配線４４１４、及び節点Ｎ４４
１に供給する。また、期間Ｔ４において、図４４のフリップフロップ回路は、トランジス
タ４４０３、及びトランジスタ４４０４をオフする。したがって、図４４のフリップフロ
ップ回路は、トランジスタ４４０３、及びトランジスタ４４０４が順にオンするため、ト
ランジスタ４４０３、及びトランジスタ４４０４の特性劣化を抑制でき、節点Ｎ４４１、
及び配線４４１４の電位を安定して電源電位ＶＤＤと等しい値に維持することができる。
また、図４４のフリップフロップ回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態で
あるトランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるト
ランジスタは有していない。したがって、図４４のフリップ回路は、トランジスタの特性
劣化、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、トランジスタ４４０１〜トランジスタ４４０８は、トランジスタ２７０１〜トラン
ジスタ２７０８と同様な機能を有する。
なお、トランジスタ４４０５、トランジスタ４４０６、及びトランジスタ４４０７によっ
て、節点Ｎ４４１、及び配線４４１１を入力端子とし、出力端子を節点Ｎ４４２とする２
入力ＮＡＮＤ回路４４１５を構成している。
なお、トランジスタ４４０５は、抵抗成分を持つ素子であればよい。例えば、図４６に示
すように、抵抗素子４６０１をトランジスタ４４０５の代わりに用いることができる。抵
抗素子４６０１を用いることによって、節点Ｎ４４２の電位において電源電位ＶＳＳと等
しい値とすることができる。
なお、図４７に示すように、トランジスタ４４０２のゲート（節点Ｎ４４１）と、第２端
子（配線４４１４）との間に、容量素子４７０１を配置していてもよい。なぜなら、期間
Ｔ２において、節点Ｎ４４１の電位、及び配線４４１４の電位はブートストラップ動作に
よって、上昇させるため、容量素子４７０１を配置することで、フリップフロップ回路が
ブートストラップ動作しやすくなるからである。
なお、トランジスタ４４０１は、期間Ｔ１において、節点Ｎ４４１をフローティング状態
にして、節点Ｎ４４１の電位をＬレベルにできればよい。したがって、トランジスタ４４
０１の第１端子を配線４４１２に接続しても、節点Ｎ４４１をフローティング状態にして
、節点Ｎ４４１の電位をＬレベルにできる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第６の実施形態）
本実施形態では、第２の実施形態で説明した基本回路をフリップフロップ回路に適用した
場合について、図３６を参照して説明する。
図３６は、第２の実施の形態で説明した図５（ａ）の基本回路を適用したフリップフロッ
プ回路の一例である。図３６のフリップフロップ回路は、トランジスタ３６００、トラン
ジスタ３６０１、トランジスタ３６０２、トランジスタ３６０３、トランジスタ３６０４
、トランジスタ３６０５、トランジスタ３６０６、トランジスタ３６０７、トランジスタ
３６０８、トランジスタ３６０９、およびトランジスタ３６１０を有している。
なお、トランジスタ３６０５が図５（ａ）のトランジスタ５０１、トランジスタ３６０７
が図５（ａ）のトランジスタ５０２、トランジスタ３６０６が図５（ａ）のトランジスタ
５０３、トランジスタ３６０８が図５（ａ）のトランジスタ５０４、トランジスタ３６１
０が図５（ａ）のトランジスタ５０５、トランジスタ３６０９が図５（ａ）のトランジス
タ５０６に、それぞれ相当する。また、トランジスタ３６０３、及びトランジスタ３６０
４が図５（ａ）のトランジスタ５０７に相当する。
図３６のフリップフロップ回路の接続関係について説明する。なお、トランジスタ３６０
１の第２端子とトランジスタ３６００の第２端子とトランジスタ３６０６のゲートとトラ
ンジスタ３６０４の第２端子とトランジスタ３６０２のゲートとの節点を節点Ｎ３６１と
する。また、トランジスタ３６０５の第２端子とトランジスタ３６０６の第２端子とトラ
ンジスタ３６０７の第２端子とトランジスタ３６０８のゲートとの節点を節点Ｎ３６２と
する。また、トランジスタ３６０９の第２端子とトランジスタ３６０８の第２端子とトラ
ンジスタ３６１０の第２端子とトランジスタ３６０３のゲートとトランジスタ３６０４の
ゲートとの節点を節点Ｎ３６３とする。
トランジスタ３６０１のゲートが配線３６１４に接続され、第１端子が配線３６１１に接
続され、第２端子が節点Ｎ３６１に接続されている。トランジスタ３６００のゲートは配
線３６１５に接続され、第１端子が配線３６１２に接続され、第２端子が節点Ｎ３６１と
接続されている。トランジスタ３６０６のゲートが節点Ｎ３６１に接続され、第１端子が
配線３６１２に接続され、第２端子が節点Ｎ３６２に接続されている。トランジスタ３６
０５のゲートが配線３６１１に接続され、第１端子が配線３６１１に接続され、第２端子
が節点Ｎ３６２に接続されている。トランジスタ３６０７のゲートが配線３６１３に接続
され、第１端子が配線３６１２に接続され、第２端子が節点Ｎ３６２に接続されている。
トランジスタ３６０８のゲートが節点Ｎ３６２に接続され、第１端子が配線３６１１に接
続され、第２端子が節点Ｎ３６３に接続されている。トランジスタ３６０９のゲートが節
点Ｎ３６１に接続され、第１端子が配線３６１２に接続され、第２端子が節点Ｎ３６３に
接続されている。トランジスタ３６１０のゲートが配線３６１３に接続され、第１端子が
配線３６１２に接続され、第２端子が節点Ｎ３６３に接続されている。トランジスタ３６
０４のゲートが節点Ｎ３６３に接続され、第１端子が配線３６１２に接続され、第２端子
が節点Ｎ３６１に接続されている。トランジスタ３６０３のゲートが節点Ｎ３６３に接続
され、第１端子が配線３６１２に接続され、第２端子が配線３６１６に接続されている。
トランジスタ３６０２のゲートが節点Ｎ３６１に接続され、第１端子が配線３６１３に接
続され、第２端子が配線３６１６に接続されている。
また、トランジスタ３６００〜トランジスタ３６１０は、それぞれＮチャネル型である。
したがって、図３６のフリップフロップ回路はすべてＮチャネル型のトランジスタで構成
することができるため、図３６のフリップフロップ回路は、半導体層にアモルファスシリ
コンを用いることができ、製造工程の簡略化を図ることができる。したがって、製造コス
トの削減や歩留まりの向上を図ることができる。さらに、大型の表示パネルなどの半導体
装置を作製することも可能となる。また、図３６のフリップフロップ回路は、半導体層に
ポリシリコンや単結晶シリコンを用いても製造工程の簡略化を図ることができる。
また、配線３６１１には電源電位ＶＤＤが供給され、配線３６１２には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線３６１１、及び配線３６１２には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線３６１３、配線３６１４、及び配線３６１５には、それぞれ信号が供給されて
いる。なお、配線３６１３、配線３６１４、及び配線３６１５に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。ただし、配線３６１３、配線３６１４、及
び配線３６１５には、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供
給されていてもよい。また、配線３６１３、配線３６１４、及び配線３６１５には、それ
ぞれアナログ信号が供給されていてもよい。
次に、図３６に示したフリップフロップ回路の動作について、図３７を参照して説明する
。
図３７は、図３６に示したフリップフロップ回路のタイミングチャートの一例である。図
３７のタイミングチャートは、配線３６１３の電位、配線３６１４の電位、節点Ｎ３６１
の電位、節点Ｎ３６２の電位、節点Ｎ３６３、配線３６１６の電位、トランジスタ３６０
３、及びトランジスタ３６０４のオン、オフの関係、配線３６１５の電位を示している。
図３７のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、期間Ｔ３
は、期間Ｔ３ａと期間Ｔ３ｂとに分割して説明する。
なお、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ以外の期間は、期間Ｔ３ａと期間Ｔ４とを順に繰
り返している。
まず、期間Ｔ１の動作について説明する。期間Ｔ１では、配線３６１３にＬ信号が供給さ
れ、配線３６１４にＨ信号が供給され、配線３６１５にＬ信号が供給されている。
したがって、トランジスタ３６０１がオンになり、トランジスタ３６００がオフになり、
トランジスタ３６０７、及びトランジスタ３６１０がオフになる。このとき、節点Ｎ３６
１にトランジスタ３６０１を介して電源電位ＶＤＤが供給され、節点Ｎ３６１の電位が上
昇する。また、トランジスタ３６０６、及びトランジスタ３６０９が節点Ｎ３６１の電位
の上昇によってオンして、節点Ｎ３６２、及び節点Ｎ３６３の電位が減少する。また、ト
ランジスタ３６０８が節点Ｎ３６２の電位の減少によってオフする。また、トランジスタ
３６０３、及びトランジスタ３６０４が節点Ｎ３６３の電位の減少によってオフする。
ここで、節点Ｎ３６１の電位の上昇は、トランジスタ３６０１がオフするまで続く。トラ
ンジスタ３６０１は、節点Ｎ３６１の電位が電源電位ＶＤＤからトランジスタ３６０１の
しきい値電圧Ｖｔｈ３６０１を引いた値（ＶＤＤ−Ｖｔｈ３６０１）になるとオフする。
したがって、節点Ｎ３６１の電位は、ＶＤＤ−Ｖｔｈ３６０１となる。また、節点Ｎ３６
１はフローティング状態となる。
したがって、トランジスタ３６０２がオンする。また、配線３６１６には、配線３６１３
のＬ信号が供給されているため、配線３６１６の電位は電源電位ＶＳＳと等しい値となる
。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２では、配線３６１３にＨ信号が供給
され、配線３６１４にＬ信号が供給され、配線３６１５にＬ信号が供給されている。
したがって、トランジスタ３６０１がオフになり、トランジスタ３６００がオフのままで
あり、トランジスタ３６０７、及びトランジスタ３６１０がオンになる。このとき、節点
Ｎ３６１はフローティング状態であり、節点Ｎ３６１の電位はＶＤＤ−Ｖｔｈ３６０１を
維持している。また、節点Ｎ３６２の電位は、トランジスタ３６０６、及びトランジスタ
３６０７がオンしているため、Ｌレベルのままである。また、節点Ｎ３６３の電位は、ト
ランジスタ３６０９、及びトランジスタ３６１０がオンしているため、Ｌレベルのままで
ある。よって、節点Ｎ３６３がＬレベルであるため、トランジスタ３６０３、及びトラン
ジスタ３６０４がオフのままである。
ここで、節点Ｎ３６１はフローティング状態であり、Ｈレベルを維持している。また、ト
ランジスタ３６０２は、節点Ｎ３６１がＨレベルを維持しているため、オンのままである
。また、配線３６１６には、配線３６１３のＨ信号が供給されているため、配線３６１６
の電位が上昇している。したがって、ブートストラップ動作によって、節点Ｎ３６１の電
位は電源電位ＶＤＤとトランジスタ３６０２のしきい値電圧Ｖｔｈ３６０２との和（ＶＤ
Ｄ＋Ｖｔｈ３６０２）以上になり、配線３６１６の電位は電源電位ＶＤＤと等しい値にな
る。
続いて、期間Ｔ３ｂの動作について説明する。期間Ｔ３ｂでは、配線３６１３にＬ信号が
供給され、配線３６１４にＬ信号が供給され、配線３６１５にＨ信号が供給されている。
したがって、トランジスタ３６０１がオフのままであり、トランジスタ３６００がオンに
なり、トランジスタ３６０７、及びトランジスタ３６１０がオフになる。このとき、節点
Ｎ３６１にトランジスタ３６００を介して電源電位ＶＳＳが供給され、節点Ｎ３６１の電
位が減少する。また、トランジスタ３６０６、及びトランジスタ３６０７が、節点Ｎ３６
１の電位の減少によって、オフする。したがって、節点Ｎ３６２、及び節点Ｎ３６３の電
位は、ブートストラップ動作によって、上昇する。節点Ｎ３６２の電位は、電源電位ＶＤ
Ｄとトランジスタ３６０８のしきい値電圧Ｖｔｈ３６０８との和（ＶＤＤ＋Ｖｔｈ３６０
８）以上まで上昇する。節点Ｎ３６３の電位は、電源電位ＶＤＤまで上昇する。したがっ
て、トランジスタ３６０３、及びトランジスタ３６０４は、節点Ｎ３６３の電位の上昇に
よって、オンする。
また、トランジスタ３６０２は、節点Ｎ３６１の電位の減少によってオフする。したがっ
て、配線３６１６には、トランジスタ３６０３を介して電源電位ＶＳＳが供給されるため
、配線３６１６の電位は電源電位ＶＳＳと等しい値となる。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線３６１３にＨ号が供給さ
れ、配線３６１４にＬ信号が供給され、配線３６１５にＬ信号が供給されている。
したがって、トランジスタ３６０１がオフのままであり、トランジスタ３６００がオフに
なり、トランジスタ３６０７、及びトランジスタ３６１０がオンになる。このとき、節点
Ｎ３６１はフローティング状態であり、節点Ｎ３６１の電位は電源電位ＶＳＳを維持する
。したがって、トランジスタ３６０２、トランジスタ３６０６、及びトランジスタ３６０
９はオフのままである。また、節点Ｎ３６２の電位はトランジスタ３６０７を介して電源
電位ＶＳＳが供給されるため、Ｌレベルになる。よって、トランジスタ３６０８がオフす
る。また、節点Ｎ３６３の電位はトランジスタ３６１０を介して電源電位ＶＳＳが供給さ
れるため、Ｌレベルになる。よって、トランジスタ３６０３、及びトランジスタ３６０４
がオフする。
したがって、配線３６１６はフローティング状態になり、配線３６１６の電位は電源電位
ＶＳＳと等しい値を維持する。
続いて、期間Ｔ３ａの動作について説明する。期間Ｔ３ａでは、配線３６１３にＬ信号が
供給され、配線３６１４にＬ信号が供給され、配線３６１５にＬ信号が供給されている。
したがって、トランジスタ３６０１がオフのままであり、トランジスタ３６００がオフの
ままであり、トランジスタ３６０７、及びトランジスタ３６１０がオフになる。このとき
、節点Ｎ３６１はフローティング状態であり、節点Ｎ３６１の電位はＬレベルのままであ
る。したがって、トランジスタ３６０２、トランジスタ３６０６、及びトランジスタ３６
０９がオフのままである。また、節点Ｎ３６２の電位、及び節点Ｎ３６３の電位は、ブー
トストラップ動作によって、上昇する。節点Ｎ３６２の電位は、電源電位ＶＤＤとトラン
ジスタ３６０８のしきい値電圧Ｖｔｈ３６０８との和（ＶＤＤ＋Ｖｔｈ３６０８）以上ま
で上昇する。節点Ｎ３６３の電位は、電源電位ＶＤＤまで上昇する。したがって、トラン
ジスタ３６０３、及びトランジスタ３６０４は、節点Ｎ３６３の電位の上昇によって、オ
ンする。
したがって、配線３６１６には、トランジスタ３６０３を介して電源電位ＶＳＳが供給さ
れるため、配線３６１６の電位は電源電位ＶＳＳと等しい値を維持する。
以上の動作によって、期間Ｔ１では、図３６のフリップフロップ回路は、節点Ｎ３６１を
Ｈレベルのまま、フローティング状態にする。期間Ｔ２では、図３６のフリップフロップ
回路は、ブートストラップ動作によって、節点Ｎ３６１の電位をＶＤＤ＋Ｖｔｈ３６０２
以上にし、配線３６１６の電位を電源電位ＶＤＤと等しい値にできる。
また、期間Ｔ３ａにおいて、図３６のフリップフロップ回路は、トランジスタ３６０３、
及びトランジスタ３６０４がオンして、電源電位ＶＳＳを配線３６１６、及び節点Ｎ３６
１に供給する。また、期間Ｔ４において、図３６のフリップフロップ回路は、トランジス
タ３６０３、及びトランジスタ３６０４をオフする。したがって、図３６のフリップフロ
ップ回路は、トランジスタ３６０３、及びトランジスタ３６０４が順にオンするため、ト
ランジスタ３６０３、及びトランジスタ３６０４の特性劣化を抑制でき、節点Ｎ３６１、
及び配線３６１６の電位を安定して電源電位ＶＳＳと等しい値に維持することができる。
また、図３６のフリップフロップ回路は、期間Ｔ３ａ、及び期間Ｔ３ｂにおいて、節点Ｎ
３６３の電位を電源電位ＶＤＤと等しい値にすることができる。したがって、トランジス
タ３６０３、及びトランジスタ３６０４の特性が劣化しても、広い動作条件で、図３６の
フリップフロップ回路を動作させることができる。
また、図３６のフリップフロップ回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態で
あるトランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるト
ランジスタは有していない。したがって、図３６のフリップ回路は、トランジスタの特性
劣化、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図３６のフリップフロップ回路は、トランジスタをアモ
ルファスシリコンで形成することによって、製造コストの削減や歩留まりの向上などのメ
リットが得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
ここで、トランジスタ３６００〜トランジスタ３６１０の機能を説明する。トランジスタ
３６００は、配線３６１５の電位に応じて、配線３６１２と節点Ｎ３６１とを接続するか
しないかを選択するスイッチとしての機能を有する。トランジスタ３６０１は、配線３６
１４の電位に応じて、配線３６１１と節点Ｎ３６１とを接続するかしないかを選択するス
イッチとしての機能を有する。トランジスタ３６０２は、節点Ｎ３６１の電位に応じて、
配線３６１３と配線３６１６とを接続するかしないかを選択するスイッチとしての機能を
有する。トランジスタ３６０３は、節点Ｎ３６３の電位に応じて、配線３６１２と配線３
６１６とを接続するかしないかを選択するスイッチとしての機能を有する。トランジスタ
３６０４は、節点Ｎ３６３の電位に応じて、配線３６１２と節点Ｎ３６１とを接続するか
しないかを選択するスイッチとしての機能を有する。トランジスタ３６０５は、入力端子
を第１端子、及びゲートとし、出力端子を第２端子としているダイオードとしての機能を
有する。トランジスタ３６０６は、節点Ｎ３６１の電位に応じて、配線３６１２と節点Ｎ
３６２とを接続するかしないかを選択するスイッチとしての機能を有する。トランジスタ
３６０７は、配線３６１３の電位に応じて、配線３６１２と節点Ｎ３６２とを接続するか
しないかを選択するスイッチとしての機能を有する。トランジスタ３６０８は、節点Ｎ３
６２の電位に応じて、配線３６１１と節点Ｎ３６３とを接続するかしないかを選択するス
イッチとしての機能を有する。トランジスタ３６０９は、節点Ｎ３６１の電位に応じて、
配線３６１２と節点Ｎ３６３とを接続するかしないかを選択するスイッチとしての機能を
有する。トランジスタ３６１０は、配線３６１３の電位に応じて、配線３６１２と節点Ｎ
３６３とを接続するかしないかを選択するスイッチとしての機能を有する。
なお、トランジスタ３６０５、トランジスタ３６０６、トランジスタ３６０７、トランジ
スタ３６０８、トランジスタ３６０９、及びトランジスタ３６１０によって、節点Ｎ３６
１、及び配線３６１３を入力端子とし、出力端子を節点Ｎ３６３とする２入力ＮＯＲ回路
３６１７を構成している。
なお、図３８に示すように、トランジスタ３６０８のゲート（節点Ｎ３６２）と、第２端
子（節点Ｎ３６３）との間に、容量素子３８０１を配置していてもよい。なぜなら、期間
Ｔ３ａ、及び期間Ｔ３ｂにおいて、節点Ｎ３６２の電位、及び節点Ｎ３６３の電位はブー
トストラップ動作によって、上昇させるため、容量素子３８０１を配置することで、フリ
ップフロップ回路がブートストラップ動作しやすくなるからである。
なお、図３９に示すように、トランジスタ３６０７は必ずしも必要ではない。
なお、図４０に示すように、トランジスタ３６０２のゲート（節点Ｎ３６１）と、第２端
子（配線３６１６）との間に、容量素子４１１１を配置していてもよい。なぜなら、期間
Ｔ２において、節点Ｎ３６１の電位、及び配線３６１６の電位はブートストラップ動作に
よって、上昇させるため、容量素子４１１１を配置することで、フリップフロップ回路が
ブートストラップ動作しやすくなるからである。
なお、トランジスタ３６０１は、期間Ｔ１において、節点Ｎ３６１をフローティング状態
にして、節点Ｎ３６１の電位をＨレベルにできればよい。したがって、トランジスタ３６
０１の第１端子を配線３６１４に接続しても、節点Ｎ３６１をフローティング状態にして
、節点Ｎ３６１の電位をＨレベルにできる。
次に、図３６に示したフリップフロップ回路をＰチャネル型トランジスタで構成した場合
について、図４８を参照して説明する。
図４８は、第２の実施の形態で説明した図１７（ａ）の基本回路を適用したフリップフロ
ップ回路の一例である。図４８のフリップフロップ回路は、トランジスタ４８００、トラ
ンジスタ４８０１、トランジスタ４８０２、トランジスタ４８０３、トランジスタ４８０
４、トランジスタ４８０５、トランジスタ４８０６、トランジスタ４８０７、トランジス
タ４８０８、トランジスタ４８０９、およびトランジスタ４８１０を有している。
なお、トランジスタ４８０５が図１７（ａ）のトランジスタ１７０１、トランジスタ４８
０７が図１７（ａ）のトランジスタ１７０２、トランジスタ４８０６が図１７（ａ）のト
ランジスタ１７０３、トランジスタ４８０８が図１７（ａ）のトランジスタ１７０４、ト
ランジスタ４８１０が図１７（ａ）のトランジスタ１７０５、トランジスタ４８０９が図
１７（ａ）のトランジスタ１７０６に、それぞれ相当する。また、トランジスタ４８０３
、及びトランジスタ４８０４が図１７（ａ）のトランジスタ１７０７に相当する。
図４８のフリップフロップ回路の接続関係について説明する。なお、トランジスタ４８０
１の第２端子とトランジスタ４８００の第２端子とトランジスタ４８０６のゲートとトラ
ンジスタ４８０４の第２端子とトランジスタ４８０２のゲートとの節点を節点Ｎ４８１と
する。また、トランジスタ４８０５の第２端子とトランジスタ４８０６の第２端子とトラ
ンジスタ４８０７の第２端子とトランジスタ４８０８のゲートとの節点を節点Ｎ４８２と
する。また、トランジスタ４８０９の第２端子とトランジスタ４８０８の第２端子とトラ
ンジスタ４８１０の第２端子とトランジスタ４８０３のゲートとトランジスタ４８０４の
ゲートとの節点を節点Ｎ４８３とする。
トランジスタ４８０１のゲートが配線４８１４に接続され、第１端子が配線４８１１に接
続され、第２端子が節点Ｎ４８１に接続されている。トランジスタ４８００のゲートは配
線４８１５に接続され、第１端子が配線４８１２に接続され、第２端子が節点Ｎ４８１と
接続されている。トランジスタ４８０６のゲートが節点Ｎ４８１に接続され、第１端子が
配線４８１２に接続され、第２端子が節点Ｎ４８２に接続されている。トランジスタ４８
０５のゲートが配線４８１１に接続され、第１端子が配線４８１１に接続され、第２端子
が節点Ｎ４８２に接続されている。トランジスタ４８０７のゲートが配線４８１３に接続
され、第１端子が配線４８１２に接続され、第２端子が節点Ｎ４８２に接続されている。
トランジスタ４８０８のゲートが節点Ｎ４８２に接続され、第１端子が配線４８１１に接
続され、第２端子が節点４８３に接続されている。トランジスタ４８０９のゲートが節点
Ｎ４８１に接続され、第１端子が配線４８１２に接続され、第２端子が節点Ｎ４８３に接
続されている。トランジスタ４８１０のゲートが配線４８１３に接続され、第１端子が配
線４８１２に接続され、第２端子が節点Ｎ４８３に接続されている。トランジスタ４８０
４のゲートが節点Ｎ４８３に接続され、第１端子が配線４８１２に接続され、第２端子が
節点Ｎ４８１に接続されている。トランジスタ４８０３のゲートが節点Ｎ４８３に接続さ
れ、第１端子が配線４８１２に接続され、第２端子が配線４８１６に接続されている。ト
ランジスタ４８０２のゲートが節点Ｎ４８１に接続され、第１端子が配線４８１３に接続
され、第２端子が配線４８１６に接続されている。
また、トランジスタ４８００〜トランジスタ４８１０は、それぞれＰチャネル型である。
したがって、図４８のフリップフロップ回路はすべてＰチャネル型のトランジスタで構成
することができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。
したがって、図４８のフリップフロップ回路は、製造工程の簡略化を図ることができ、製
造コストの削減や歩留まりの向上を図ることができる。
また、配線４８１２には電源電位ＶＤＤが供給され、配線４８１１には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線４８１１、及び配線４８１２には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線４８１３、配線４８１４、及び配線４８１５には、それぞれ信号が供給されて
いる。なお、配線４８１３、配線４８１４、及び配線４８１５に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。ただし、配線４８１３、配線４８１４、及
び配線４８１５には、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供
給されていてもよい。また、配線４８１３、配線４８１４、及び配線４８１５には、それ
ぞれアナログ信号が供給されていてもよい。
次に、図４８に示したフリップフロップ回路の動作について、図４９を参照して説明する
。
図４９は、図４８に示したフリップフロップ回路のタイミングチャートの一例である。図
４９のタイミングチャートは、配線４８１３の電位、配線４８１４の電位、節点Ｎ４８１
の電位、節点Ｎ４８２の電位、節点Ｎ４８３、配線４８１６の電位、トランジスタ４８０
３、及びトランジスタ４８０４のオン、オフの関係、配線４８１５の電位を示している。
図４８のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、期間Ｔ３
は、期間Ｔ３ａと期間Ｔ３ｂとに分割して説明する。
なお、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ以外の期間は、期間Ｔ３ａと期間Ｔ４とを順に繰
り返している。
まず、期間Ｔ１の動作について説明する。期間Ｔ１では、配線４８１３にＨ信号が供給さ
れ、配線４８１４にＬ信号が供給され、配線４８１５にＨ信号が供給されている。
したがって、トランジスタ４８０１がオンになり、トランジスタ４８００がオフになり、
トランジスタ４８０７、及びトランジスタ４８１０がオフになる。このとき、節点Ｎ４８
１にトランジスタ４８０１を介して電源電位ＶＳＳが供給され、節点Ｎ４８１の電位が減
少する。また、トランジスタ４８０６、及びトランジスタ４８０９が節点Ｎ４８１の電位
の減少によってオンして、節点Ｎ４８２、及び節点Ｎ４８３の電位が上昇する。また、ト
ランジスタ４８０８が節点Ｎ４８２の電位の上昇によってオフする。また、トランジスタ
４８０３、及びトランジスタ４８０４が節点Ｎ４８３の電位の上昇によってオフする。
ここで、節点Ｎ４８１の電位の減少は、トランジスタ４８０１がオフするまで続く。トラ
ンジスタ４８０１は、節点Ｎ４８１の電位が電源電位ＶＳＳとトランジスタ４８０１のし
きい値電圧Ｖｔｈ４８０１の絶対値との和（ＶＳＳ＋｜Ｖｔｈ４８０１｜）になるとオフ
する。したがって、節点Ｎ４８１の電位は、ＶＳＳ＋｜Ｖｔｈ４８０１｜となる。また、
節点Ｎ４８１はフローティング状態となる。
したがって、トランジスタ４８０２がオンする。また、配線４８１６には、配線４８１３
のＨ信号が供給されているため、配線４８１６の電位は電源電位ＶＤＤと等しい値となる
。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２では、配線４８１３にＬ信号が供給
され、配線４８１４にＨ信号が供給され、配線４８１５にＨ信号が供給されている。
したがって、トランジスタ４８０１がオフになり、トランジスタ４８００がオフのままで
あり、トランジスタ４８０７、及びトランジスタ４８１０がオンになる。このとき、節点
Ｎ４８１はフローティング状態であり、節点Ｎ４８１の電位はＶＳＳ＋｜Ｖｔｈ４８０１
｜を維持している。また、節点Ｎ４８２の電位は、トランジスタ４８０６、及びトランジ
スタ４８０７がオンしているため、Ｈレベルのままである。また、節点Ｎ４８３の電位は
、トランジスタ４８０９、及びトランジスタ４８１０がオンしているため、Ｈレベルのま
まである。よって、節点Ｎ４８３がＨレベルであるため、トランジスタ４８０３、及びト
ランジスタ４８０４がオフのままである。
ここで、節点Ｎ４８１はフローティング状態であり、Ｌレベルを維持している。また、ト
ランジスタ４８０２は、節点Ｎ４８１がＬレベルを維持しているため、オンのままである
。また、配線４８１６には、配線４８１３のＬ信号が供給されているため、配線４８１６
の電位が減少している。したがって、ブートストラップ動作によって、節点Ｎ４８１の電
位は電源電位ＶＳＳからトランジスタ４８０２のしきい値電圧Ｖｔｈ４８０２の絶対値を
引いた値（ＶＳＳ−｜Ｖｔｈ４８０２｜）以下になり、配線４８１６の電位は電源電位Ｖ
ＳＳと等しい値になる。
続いて、期間Ｔ３ｂの動作について説明する。期間Ｔ３ｂでは、配線４８１３にＨ信号が
供給され、配線４８１４にＨ信号が供給され、配線４８１５にＬ信号が供給されている。
したがって、トランジスタ４８０１がオフのままであり、トランジスタ４８００がオンに
なり、トランジスタ４８０７、及びトランジスタ４８１０がオフなる。このとき、節点Ｎ
４８１にトランジスタ４８００を介して電源電位ＶＤＤが供給され、節点Ｎ４８１の電位
が上昇する。また、トランジスタ４８０６、及びトランジスタ４８０９が、節点Ｎ４８１
の電位の上昇によって、オフする。したがって、節点Ｎ４８２、及び節点Ｎ４８３の電位
は、ブートストラップ動作によって、減少する。節点Ｎ４８２の電位は、電源電位ＶＳＳ
からトランジスタ４８０８のしきい値電圧Ｖｔｈ４８０８の絶対値を引いた値（ＶＳＳ−
｜Ｖｔｈ４８０８｜）以下まで減少する。節点Ｎ４８３の電位は、電源電位ＶＳＳまで減
少する。したがって、トランジスタ４８０３、及びトランジスタ４８０４は、節点Ｎ４８
３の電位の減少によって、オンする。
また、トランジスタ４８０２は、節点Ｎ４８１の電位の上昇によってオフする。したがっ
て、配線４８１６には、トランジスタ４８０３を介して電源電位ＶＤＤが供給されるため
、配線４８１６の電位は電源電位ＶＤＤと等しい値となる。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線４８１３にＬ信号が供給
され、配線４８１４にＨ信号が供給され、配線４８１５にＨ信号が供給されている。
したがって、トランジスタ４８０１がオフのままであり、トランジスタ４８００がオフに
なり、トランジスタ４８０７、及びトランジスタ４８１０がオンになる。このとき、節点
Ｎ４８１はフローティング状態であり、節点Ｎ４８１の電位は電源電位ＶＤＤを維持する
。したがって、トランジスタ４８０２、トランジスタ４８０６、及びトランジスタ４８０
９はオフのままである。また、節点Ｎ４８２の電位はトランジスタ４８０７を介して電源
電位ＶＤＤが供給されるため、Ｈレベルになる。よって、トランジスタ４８０８がオフす
る。また、節点Ｎ４８３の電位はトランジスタ４８１０を介して電源電位ＶＤＤが供給さ
れるため、Ｈレベルになる。よって、トランジスタ４８０３、及びトランジスタ４８０４
がオフする。
したがって、配線４８１６はフローティング状態になり、配線４８１６の電位は電源電位
ＶＤＤと等しい値を維持する。
続いて、期間Ｔ３ａの動作について説明する。期間Ｔ３ａでは、配線４８１３にＨ号が供
給され、配線４８１４にＨ信号が供給され、配線４８１５にＨ信号が供給されている。
したがって、トランジスタ４８０１がオフのままであり、トランジスタ４８００がオフの
ままであり、トランジスタ４８０７、及びトランジスタ４８１０がオフになる。このとき
、節点Ｎ４８１はフローティング状態であり、節点Ｎ４８１の電位はＨレベルのままであ
る。したがって、トランジスタ４８０２、トランジスタ４８０６、及びトランジスタ４８
０９がオフのままである。また、節点Ｎ４８２の電位、及び節点Ｎ４８３の電位は、ブー
トストラップ動作によって、減少する。節点Ｎ４８２の電位は、電源電位ＶＳＳからトラ
ンジスタ４８０８のしきい値電圧Ｖｔｈ４８０８の絶対値を引いた値（ＶＳＳ−｜Ｖｔｈ
４８０８｜）以下まで減少する。節点Ｎ４８３の電位は、電源電位ＶＳＳまで減少する。
したがって、トランジスタ４８０３、及びトランジスタ４８０４は、節点Ｎ４８３の電位
の減少によって、オンする。
したがって、配線４８１６には、トランジスタ４８０３を介して電源電位ＶＤＤが供給さ
れるため、配線４８１６の電位は電源電位ＶＤＤと等しい値を維持する。
以上の動作によって、期間Ｔ１では、図４８のフリップフロップ回路は、節点Ｎ４８１を
Ｌレベルのまま、フローティング状態にする。期間Ｔ２では、図４８のフリップフロップ
回路は、ブートストラップ動作によって、節点Ｎ４８１の電位をＶＳＳ−｜Ｖｔｈ４８０
２｜以下にし、配線４８１６の電位を電源電位ＶＳＳと等しい値にできる。
また、期間Ｔ３ａにおいて、図４８のフリップフロップ回路は、トランジスタ４８０３、
及びトランジスタ４８０４がオンして、電源電位ＶＤＤを配線４８１６、及び節点Ｎ４８
１に供給する。また、期間Ｔ４において、図４８のフリップフロップ回路は、トランジス
タ４８０３、及びトランジスタ４８０４をオフする。したがって、図４８のフリップフロ
ップ回路は、トランジスタ４８０３、及びトランジスタ４８０４が順にオンするため、ト
ランジスタ４８０３、及びトランジスタ４８０４の特性劣化を抑制でき、節点Ｎ４８１、
及び配線４８１６の電位を安定して電源電位ＶＤＤと等しい値に維持することができる。
また、図４８のフリップフロップ回路は、期間Ｔ３ａ、及び期間Ｔ３ｂにおいて、節点Ｎ
４８３の電位を電源電位ＶＳＳと等しい値にすることができる。したがって、トランジス
タ４８０３、及びトランジスタ４８０４の特性が劣化しても、広い動作条件で、図４８の
フリップフロップ回路を動作させることができる。
また、図４８のフリップフロップ回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態で
あるトランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるト
ランジスタは有していない。したがって、図４８のフリップ回路は、トランジスタの特性
劣化、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、トランジスタ４８００〜トランジスタ４８１０は、トランジスタ３６００〜トラン
ジスタ３６１０と同様な機能を有する。
なお、トランジスタ４８０５、トランジスタ４８０６、トランジスタ４８０７、トランジ
スタ４８０８、トランジスタ４８０９、及びトランジスタ４８１０によって、節点Ｎ４８
１、及び配線４８１３を入力端子とし、出力端子を節点Ｎ４８３とする２入力ＮＡＮＤ回
路４８１７を構成している。
なお、図５０に示すように、トランジスタ４８０８のゲート（節点Ｎ４８２）と、第２端
子（節点Ｎ４８３）との間に、容量素子５００１を配置していてもよい。なぜなら、期間
Ｔ３ａ、及び期間Ｔ３ｂにおいて、節点Ｎ４８２の電位、及び節点Ｎ４８３の電位はブー
トストラップ動作によって、減少させるため、容量素子５００１を配置することで、フリ
ップフロップ回路がブートストラップ動作しやすくなるからである。
なお、図５１に示すように、トランジスタ４８０７は必ずしも必要ではない。
なお、図５２に示すように、トランジスタ４８０２のゲート（節点Ｎ４８１）と、第２端
子（配線４８１６）との間に、容量素子５２０１を配置していてもよい。なぜなら、期間
Ｔ２において、節点Ｎ４８１の電位、及び配線４８１６の電位はブートストラップ動作に
よって、上昇させるため、容量素子５２０１を配置することで、フリップフロップ回路が
ブートストラップ動作しやすくなるからである。
なお、トランジスタ４８０１は、期間Ｔ１において、節点Ｎ４８１をフローティング状態
にして、節点Ｎ４８１の電位をＬレベルにできればよい。したがって、トランジスタ４８
０１の第１端子を配線４８１４に接続しても、節点Ｎ４８１をフローティング状態にして
、節点Ｎ４８１の電位をＬレベルにできる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第７の実施形態）
本実施形態では、第４の実施形態で説明した基本回路をフリップフロップ回路に適用した
場合について、図５６を参照して説明する。
図５６は、第４の実施形態で説明した図２５（ａ）の基本回路を適用したフリップフロッ
プ回路の一例である。図５６のフリップフロップ回路は、トランジスタ５６０１、トラン
ジスタ５６０２、トランジスタ５６０３、トランジスタ５６０４、トランジスタ５６０５
、トランジスタ５６０６、トランジスタ５６０７、回路５６０８、及び回路５６０９を有
している。
なお、回路５６０８、及び回路５６０９として、図２７のＮＯＲ回路２７１５、図３６の
ＮＯＲ回路３６１７を用いることができる。
図５６のフリップフロップ回路の接続関係について説明する。なお、トランジスタ５６０
１の第２端子とトランジスタ５６０７の第２端子とトランジスタ５６０５の第２端子とト
ランジスタ５６０６の第２端子とトランジスタ５６０２のゲートとの節点Ｎ５６１とする
。また、トランジスタ５６０４のゲートとトランジスタ５６０６のゲートとの節点を節点
Ｎ５６２とする。また、トランジスタ５６０３のゲートとトランジスタ５６０５のゲート
との節点を節点Ｎ５６３とする。
トランジスタ５６０１のゲートが配線５６１４に接続され、第１端子が配線５６１０に接
続され、第２端子が節点Ｎ５６１に接続されている。トランジスタ５６０７のゲートが配
線５６１５に接続され、第１端子が配線５６１１に接続され、第２端子が節点Ｎ５６１に
接続されている。回路５６０８の２つの入力端子は節点Ｎ５６１と配線５６１２とにそれ
ぞれ接続され、出力端子は節点Ｎ５６２に接続されている。回路５６０９の２つの入力端
子は節点Ｎ５６１と配線５６１３とにそれぞれ接続され、出力端子は節点Ｎ５６３に接続
されている。トランジスタ５６０６のゲートが節点Ｎ５６２に接続され、第１端子が配線
５６１１に接続され、第２端子が節点Ｎ５６１に接続されている。トランジスタ５６０５
のゲートが節点Ｎ５６３に接続され、第１端子が配線５６１１に接続され、第２端子が節
点Ｎ５６１に接続されている。トランジスタ５６０４のゲートが節点Ｎ５６２に接続され
、第１端子が配線５６１１に接続され、第２端子が配線５６１６に接続されている。トラ
ンジスタ５６０３のゲートが節点Ｎ５６３に接続され、第１端子が配線５６１１に接続さ
れ、第２端子が配線５６１６に接続されている。トランジスタ５６０２のゲートが節点Ｎ
５６１に接続され、第１端子が配線５６１３に接続され、第２端子が配線５６１６に接続
されている。
また、トランジスタ５６０１〜トランジスタ５６０７は、それぞれＮチャネル型である。
また、回路５６０８、及び回路５６０９が有するトランジスタも、それぞれＮチャネル型
である。
したがって、図５６のフリップフロップ回路はすべてＮチャネル型のトランジスタで構成
することができるため、図５６のフリップフロップ回路は、半導体層にアモルファスシリ
コンを用いることができ、製造工程の簡略化を図ることができる。したがって、製造コス
トの削減や歩留まりの向上を図ることができる。さらに、大型の表示パネルなどの半導体
装置を作製することも可能となる。また、図５６のフリップフロップ回路は、半導体層に
ポリシリコンや単結晶シリコンを用いても製造工程の簡略化を図ることができる。
また、配線５６１０には電源電位ＶＤＤが供給され、配線５６１１には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線５６１０、及び配線５６１１には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線５６１２、配線５６１３、配線５６１４、及び配線５６１５には、それぞれ信
号が供給されている。なお、配線５６１２、配線５６１３、配線５６１４、及び配線５６
１５に供給されている信号は、それぞれ２値の値を持つデジタル信号である。ただし、配
線５６１２、配線５６１３、配線５６１４、及び配線５６１５には、それぞれ電源電位Ｖ
ＤＤ、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい。また、配線５６１２
、配線５６１３、配線５６１４、及び配線５６１５には、それぞれアナログ信号が供給さ
れていてもよい。
次に、図５６に示したフリップフロップ回路の動作について、図５７を参照して説明する
。
図５７は、図５６に示したフリップフロップ回路のタイミングチャートの一例である。図
５７のタイミングチャートは、配線５６１２の電位、配線５６１３の電位、配線５６１４
の電位、節点Ｎ５６１の電位、節点Ｎ５６２の電位、節点Ｎ５６３の電位、配線５６１６
の電位、トランジスタ５６０４、及びトランジスタ５６０６のオン、オフの関係、トラン
ジスタ５６０３、及びトランジスタ５６０５のオン、オフの関係、配線５６１５の電位を
示している。
図５７のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、期間Ｔ３
は、期間Ｔ３ａと期間Ｔ３ｂとに分割して説明する。
なお、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ以外の期間は、期間Ｔ３ａと期間Ｔ４とを順に繰
り返している。
まず、期間Ｔ１の動作について説明する。期間Ｔ１では、配線５６１２にＨ信号が供給さ
れ、配線５６１３にＬ信号が供給され、配線５６１４にＨ信号が供給され、配線５６１５
にＬ信号が供給されている。
したがって、トランジスタ５６０１がオンになり、トランジスタ５６０７がオフになる。
このとき、節点Ｎ５６１の電位は、トランジスタ５６０１を介して電源電位ＶＤＤが供給
されるため、上昇する。よって、回路５６０８はＬ信号を節点Ｎ５６２に出力し、トラン
ジスタ５６０４、及びトランジスタ５６０６がオフする。また、回路５６０９はＬ信号を
節点Ｎ５６３に出力し、トランジスタ５６０３、及びトランジスタ５６０５がオフする。
なお、節点Ｎ５６１の電位の上昇は、トランジスタ５６０１がオフするまで続く。トラン
ジスタ５６０１は、節点Ｎ５６１の電位が電源電位ＶＤＤからトランジスタ５６０１のし
きい値電圧Ｖｔｈ５６０１を引いた値（ＶＤＤ−Ｖｔｈ５６０１）になると、オフする。
したがって、節点Ｎ５６１の電位はＶＤＤ−Ｖｔｈ５６０１となり、節点Ｎ５６１はフロ
ーティング状態になる。
したがって、トランジスタ５６０２がオンする。配線５６１６にはトランジスタ５６０２
を介して配線５６１３のＬ信号が供給されるため、配線５６１６の電位は電源電位ＶＳＳ
と等しい値になる。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２では、配線５６１２にＬ信号が供給
され、配線５６１３にＨ信号が供給され、配線５６１４にＬ信号が供給され、配線５６１
５にＬ信号が供給されている。
したがって、トランジスタ５６０１がオフになり、トランジスタ５６０７がオフのままで
ある。このとき、節点Ｎ５６１の電位は、ＶＤＤ−Ｖｔｈ５６０１を維持している。よっ
て、回路５６０８はＬ信号を節点Ｎ５６２に出力し、トランジスタ５６０４、及びトラン
ジスタ５６０６がオフのままである。また、回路５６０９はＬ信号を節点Ｎ５６３に出力
し、トランジスタ５６０３、及びトランジスタ５６０５がオフのままである。
なお、配線５６１３にはＨ信号が供給されるため、配線５６１６の電位が上昇し始める。
したがって、節点Ｎ５６１の電位は、ブートストラップ動作によって、電源電位ＶＤＤと
トランジスタ５６０２のしきい値電圧Ｖｔｈ５６０２との和（ＶＤＤ＋Ｖｔｈ５６０２）
以上になる。よって、配線５６１６の電位は、電源電位ＶＤＤと等しい値まで上昇する。
続いて、期間Ｔ３ｂの動作について説明する。期間Ｔ３ｂでは、配線５６１２にＨ信号が
供給され、配線５６１３にＬ信号が供給され、配線５６１４にＬ信号が供給され、配線５
６１５にＨ信号が供給されている。
したがって、トランジスタ５６０１がオフになり、トランジスタ５６０７がオンになる。
節点Ｎ５６１にはトランジスタ５６０７を介して電源電位ＶＳＳが供給されるため、節点
Ｎ５６１の電位が減少する。よって、回路５６０８はＬ信号を節点Ｎ５６２に出力し、ト
ランジスタ５６０４、及びトランジスタ５６０６がオフのままである。また、回路５６０
９はＨ信号を節点Ｎ５６３に出力し、トランジスタ５６０３、及びトランジスタ５６０５
がオンになる。
なお、節点Ｎ５６１がＬレベルになるため、トランジスタ５６０２がオフする。配線５６
１６にはトランジスタ５６０３を介して電源電位ＶＳＳが供給されるため、配線５６１６
の電位は電源電位ＶＳＳと等しい値のままである。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線５６１２にＬ信号が供給
され、配線５６１３にＨ信号が供給され、配線５６１４にＬ信号が供給され、配線５６１
５にＬ信号が供給されている。
したがって、トランジスタ５６０１がオフのままであり、トランジスタ５６０７がオフに
なる。節点Ｎ５６１の電位は、Ｌレベルを維持する。よって、回路５６０８はＨ信号を節
点Ｎ５６２に出力し、トランジスタ５６０４、及びトランジスタ５６０６がオンになる。
また、回路５６０９はＬ信号を節点Ｎ５６３に出力し、トランジスタ５６０３、及びトラ
ンジスタ５６０５がオフになる。
なお、節点Ｎ５６１がＬレベルを維持するため、トランジスタ５６０２がオフする。配線
５６１６にはトランジスタ５６０４を介して電源電位ＶＳＳが供給されるため、配線５６
１６の電位は電源電位ＶＳＳと等しい値のままである。
続いて、期間Ｔ３ａの動作について説明する。期間Ｔ３ａでは、配線５６１２にＨ信号が
供給され、配線５６１３にＬ信号が供給され、配線５６１４にＬ信号が供給され、配線５
６１５にＨ信号が供給されている。
したがって、トランジスタ５６０１がオフになり、トランジスタ５６０７がオンになる。
節点Ｎ５６１の電位は、Ｌレベルを維持する。よって、回路５６０８はＬ信号を節点Ｎ５
６２に出力し、トランジスタ５６０４、及びトランジスタ５６０６がオフになる。また、
回路５６０９はＨ信号を節点Ｎ５６３に出力し、トランジスタ５６０３、及びトランジス
タ５６０５がオンになる。
なお、節点Ｎ５６１がＬレベルを維持するため、トランジスタ５６０２がオフする。配線
５６１６にはトランジスタ５６０３を介して電源電位ＶＳＳが供給されるため、配線５６
１６の電位は電源電位ＶＳＳと等しい値のままである。
以上の動作によって、期間Ｔ１では、図５６のフリップフロップ回路は、節点Ｎ５６１を
Ｈレベルのまま、フローティング状態にする。期間Ｔ２では、図５６のフリップフロップ
回路は、ブートストラップ動作によって、節点Ｎ５６１の電位をＶＤＤ＋Ｖｔｈ５６０２
以上にし、配線５６１６の電位を電源電位ＶＤＤと等しい値にできる。
また、期間Ｔ３ａにおいて、トランジスタ５６０３がオンして、配線５６１６に電源電位
ＶＳＳを供給する。また、期間Ｔ４において、トランジスタ５６０４がオンして配線５６
１６に電源電位ＶＳＳを供給する。したがって、図５６のフリップフロップ回路は、期間
Ｔ３ａ、及び期間Ｔ４において、配線５６１６に常に電源電位ＶＳＳを供給することがで
きる。
また、期間Ｔ３ｂにおいて、トランジスタ５６０５がオンして、節点Ｎ５６１に電源電位
ＶＳＳを供給する。また、期間Ｔ４において、トランジスタ５６０６がオンして節点Ｎ５
６１に電源電位ＶＳＳを供給する。したがって、図５６のフリップフロップ回路は、期間
Ｔ３ｂ、及び期間Ｔ４において、節点Ｎ５６１に常に電源電位ＶＳＳを供給することがで
きる。
また、図５６のフリップフロップ回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態で
あるトランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるト
ランジスタは有していない。したがって、図５６のフリップ回路は、トランジスタの特性
劣化、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
また、トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場
合に劣化しやすい。したがって、図５６のフリップフロップ回路は、トランジスタをアモ
ルファスシリコンで形成することによって、製造コストの削減や歩留まりの向上などのメ
リットが得られるだけでなく、トランジスタの特性劣化の問題も解決できる。
ここで、トランジスタ５６０１〜トランジスタ５６０７の機能を説明する。トランジスタ
５６０１は、配線５６１４の電位に応じて、配線５６１０と節点Ｎ５６１とを接続するか
しないかを選択するスイッチとしての機能を有する。トランジスタ５６０２は、節点Ｎ５
６１の電位に応じて、配線５６１３と配線５６１６とを接続するかしないかを選択するス
イッチとしての機能を有する。トランジスタ５６０３は、節点Ｎ５６３の電位に応じて、
配線５６１１と配線５６１６とを接続するかしないかを選択するスイッチとしての機能を
有する。トランジスタ５６０４は、節点Ｎ５６２の電位に応じて、配線５６１１と配線５
６１６とを接続するかしないかを選択するスイッチとしての機能を有する。トランジスタ
５６０５は、節点Ｎ５６３の電位に応じて、配線５６１１と節点Ｎ５６１とを接続するか
しないかを選択するスイッチとしての機能を有する。トランジスタ５６０６は、節点Ｎ５
６２の電位に応じて、配線５６１１と節点Ｎ５６１とを接続するかしないかを選択するス
イッチとしての機能を有する。トランジスタ５６０７は、配線５６１５の電位に応じて、
配線５６１１と節点Ｎ５６１とを接続するかしないかを選択するスイッチとしての機能を
有する。
次に、図５６に示した基本回路をＰチャネル型トランジスタで構成した場合について、図
５８を参照して説明する。
図５８は、第４の実施形態で説明した図２６（ａ）の基本回路を適用したフリップフロッ
プ回路の一例である。図５８のフリップフロップ回路は、トランジスタ５８０１、トラン
ジスタ５８０２、トランジスタ５８０３、トランジスタ５８０４、トランジスタ５８０５
、トランジスタ５８０６、トランジスタ５８０７、回路５８０８、及び回路５８０９を有
している。
なお、回路５８０８、及び回路５８０９として、図４４のＮＡＮＤ回路４４１５、図４８
のＮＡＮＤ回路４８１７を用いることができる。
図５８のフリップフロップ回路の接続関係について説明する。なお、トランジスタ５８０
１の第２端子とトランジスタ５８０７の第２端子とトランジスタ５８０５の第２端子とト
ランジスタ５８０６の第２端子とトランジスタ５８０２のゲートとの節点Ｎ５８１とする
。また、トランジスタ５８０４のゲートとトランジスタ５８０６のゲートとの節点を節点
Ｎ５８２とする。また、トランジスタ５８０３のゲートとトランジスタ５８０５のゲート
との節点を節点Ｎ５８３とする。
トランジスタ５８０１のゲートが配線５８１４に接続され、第１端子が配線５８１０に接
続され、第２端子が節点Ｎ５８１に接続されている。トランジスタ５８０７のゲートが配
線５８１５に接続され、第１端子が配線５８１１に接続され、第２端子が節点Ｎ５８１に
接続されている。回路５８０８の２つの入力端子は節点Ｎ５８１と配線５８１２とにそれ
ぞれ接続され、出力端子は節点Ｎ５８２に接続されている。回路５８０９の２つの入力端
子は節点Ｎ５８１と配線５８１３とにそれぞれ接続され、出力端子は節点Ｎ５８３に接続
されている。トランジスタ５８０６のゲートが節点Ｎ５８２に接続され、第１端子が配線
５８１１に接続され、第２端子が節点Ｎ５８１に接続されている。トランジスタ５８０５
のゲートが節点Ｎ５８３に接続され、第１端子が配線５８１１に接続され、第２端子が節
点Ｎ５８１に接続されている。トランジスタ５８０４のゲートが節点Ｎ５８２に接続され
、第１端子が配線５８１１に接続され、第２端子が配線５８１６に接続されている。トラ
ンジスタ５８０３のゲートが節点Ｎ５８３に接続され、第１端子が配線５８１１に接続さ
れ、第２端子が配線５８１６に接続されている。トランジスタ５８０２のゲートが節点Ｎ
５８１に接続され、第１端子が配線５８１３に接続され、第２端子が配線５８１６に接続
されている。
また、トランジスタ５８０１〜トランジスタ５８０７は、それぞれＰチャネル型である。
また、回路５８０８、及び回路５８０９が有するトランジスタも、それぞれＰチャネル型
である。
したがって、図５８のフリップフロップ回路はすべてＰチャネル型のトランジスタで構成
することができるため、Ｎチャネル型のトランジスタを形成するための工程が必要ない。
したがって、図５８のフリップフロップ回路は、製造工程の簡略化を図ることができ、製
造コストの削減や歩留まりの向上を図ることができる。
また、配線５８１１には電源電位ＶＤＤが供給され、配線５８１０には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線５８１０、及び配線５８１１には、デジタル信号、アナログ信号などが供給され
ていてもよいし、他の電源電位が供給されていてもよい。
また、配線５８１２、配線５８１３、配線５８１４、及び配線５８１５には、それぞれ信
号が供給されている。なお、配線５８１２、配線５８１３、配線５８１４、及び配線５８
１５に供給されている信号は、それぞれ２値の値を持つデジタル信号である。ただし、配
線５８１２、配線５８１３、配線５８１４、及び配線５８１５には、それぞれ電源電位Ｖ
ＤＤ、電源電位ＶＳＳ、又は他の電源電位が供給されていてもよい。また、配線５８１２
、配線５８１３、配線５８１４、及び配線５８１５には、それぞれアナログ信号が供給さ
れていてもよい。
次に、図５８に示したフリップフロップ回路の動作について、図５９を参照して説明する
。
図５９は、図５８に示したフリップフロップ回路のタイミングチャートの一例である。図
５９のタイミングチャートは、配線５８１２の電位、配線５８１３の電位、配線５８１４
の電位、節点Ｎ５８１の電位、節点Ｎ５８２の電位、節点Ｎ５８３の電位、配線５８１６
の電位、トランジスタ５８０４、及びトランジスタ５８０６のオン、オフの関係、トラン
ジスタ５８０３、及びトランジスタ５８０５のオン、オフの関係、配線５８１５の電位を
示している。
図５９のタイミングチャートを期間Ｔ１〜期間Ｔ４に分割して説明する。また、期間Ｔ３
は、期間Ｔ３ａと期間Ｔ３ｂとに分割して説明する。
なお、期間Ｔ１、期間Ｔ２、期間Ｔ３ｂ以外の期間は、期間Ｔ３ａと期間Ｔ４とを順に繰
り返している。
まず、期間Ｔ１の動作について説明する。期間Ｔ１では、配線５８１２にＬ信号が供給さ
れ、配線５８１３にＨ信号が供給され、配線５８１４にＬ信号が供給され、配線５８１５
にＨ信号が供給されている。
したがって、トランジスタ５８０１がオンになり、トランジスタ５８０７がオフになる。
このとき、節点Ｎ５８１の電位は、トランジスタ５８０１を介して電源電位ＶＳＳが供給
されるため、減少する。よって、回路５８０８はＨ信号を節点Ｎ５８２に出力し、トラン
ジスタ５８０４、及びトランジスタ５８０６がオフする。また、回路５８０９はＨ信号を
節点Ｎ５８３に出力し、トランジスタ５８０３、及びトランジスタ５８０５がオフする。
なお、節点Ｎ５８１の電位の減少は、トランジスタ５８０１がオフするまで続く。トラン
ジスタ５８０１は、節点Ｎ５８１の電位が電源電位ＶＳＳとトランジスタ５８０１のしき
い値電圧Ｖｔｈ５８０１の絶対値との和（ＶＳＳ＋｜Ｖｔｈ５８０１｜）になると、オフ
する。したがって、節点Ｎ５８１の電位はＶＳＳ＋｜Ｖｔｈ５８０１｜となり、節点Ｎ５
８１はフローティング状態になる。
したがって、トランジスタ５８０２がオンする。配線５８１６にはトランジスタ５８０２
を介して配線５８１３のＨ信号が供給されるため、配線５８１６の電位は電源電位ＶＤＤ
と等しい値になる。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２では、配線５８１２にＨ信号が供給
され、配線５８１３にＬ信号が供給され、配線５８１４にＨ信号が供給され、配線５８１
５にＨ信号が供給されている。
したがって、トランジスタ５８０１がオフになり、トランジスタ５８０７がオフのままで
ある。このとき、節点Ｎ５８１の電位は、ＶＳＳ＋｜Ｖｔｈ５８０１｜を維持している。
よって、回路５８０８はＨ信号を節点Ｎ５８２に出力し、トランジスタ５８０４、及びト
ランジスタ５８０６がオフのままである。また、回路５８０９はＨ信号を節点Ｎ５８３に
出力し、トランジスタ５８０３、及びトランジスタ５８０５がオフのままである。
なお、配線５８１３にはＬ信号が供給されるため、配線５８１６の電位が減少し始める。
したがって、節点Ｎ５８１の電位は、ブートストラップ動作によって、電源電位ＶＳＳか
らトランジスタ５８０２のしきい値電圧Ｖｔｈ５８０２の絶対値を引いた値（ＶＳＳ−｜
Ｖｔｈ５８０２｜）以下になる。よって、配線５８１６の電位は、電源電位ＶＳＳと等し
い値まで減少する。
続いて、期間Ｔ３ｂの動作について説明する。期間Ｔ３ｂでは、配線５８１２にＬ信号が
供給され、配線５８１３にＨ信号が供給され、配線５８１４にＨ信号が供給され、配線５
８１５にＬ信号が供給されている。
したがって、トランジスタ５８０１がオフになり、トランジスタ５８０７がオンになる。
節点Ｎ５８１にはトランジスタ５８０７を介して電源電位ＶＤＤが供給されるため、節点
Ｎ５８１の電位が上昇する。よって、回路５８０８はＨ信号を節点Ｎ５８２に出力し、ト
ランジスタ５８０４、及びトランジスタ５８０６がオフのままである。また、回路５８０
９はＬ信号を節点Ｎ５８３に出力し、トランジスタ５８０３、及びトランジスタ５８０５
がオンになる。
なお、節点Ｎ５８１がＨレベルになるため、トランジスタ５８０２がオフする。配線５８
１６にはトランジスタ５８０３を介して電源電位ＶＤＤが供給されるため、配線５８１６
の電位は電源電位ＶＤＤと等しい値になる。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４では、配線５８１２にＨ信号が供給
され、配線５８１３にＬ信号が供給され、配線５８１４にＨ信号が供給され、配線５８１
５にＨ信号が供給されている。
したがって、トランジスタ５８０１がオフのままであり、トランジスタ５８０７がオフに
なる。節点Ｎ５８１の電位は、Ｈレベルを維持する。よって、回路５８０８はＬ信号を節
点Ｎ５８２に出力し、トランジスタ５８０４、及びトランジスタ５８０６がオンになる。
また、回路５８０９はＨ信号を節点Ｎ５８３に出力し、トランジスタ５８０３、及びトラ
ンジスタ５８０５がオフになる。
なお、節点Ｎ５８１がＨレベルを維持するため、トランジスタ５８０２がオフする。配線
５８１６にはトランジスタ５８０４を介して電源電位ＶＤＤが供給されるため、配線５８
１６の電位は電源電位ＶＤＤと等しい値のままである。
続いて、期間Ｔ３ａの動作について説明する。期間Ｔ３ａでは、配線５８１２にＬ信号が
供給され、配線５８１３にＨ信号が供給され、配線５８１４にＨ信号が供給され、配線５
８１５にＨ信号が供給されている。
したがって、トランジスタ５８０１がオフになり、トランジスタ５８０７がオフになる。
節点Ｎ５８１の電位は、Ｈレベルを維持する。よって、回路５８０８はＨ信号を節点Ｎ５
８２に出力し、トランジスタ５８０４、及びトランジスタ５８０６がオフになる。また、
回路５８０９はＬ信号を節点Ｎ５８３に出力し、トランジスタ５８０３、及びトランジス
タ５８０５がオンになる。
なお、節点Ｎ５８１がＨレベルを維持するため、トランジスタ５８０２がオフする。配線
５８１６にはトランジスタ５８０３を介して電源電位ＶＤＤが供給されるため、配線５８
１６の電位は電源電位ＶＤＤと等しい値のままである。
以上の動作によって、期間Ｔ１では、図５８のフリップフロップ回路は、節点Ｎ５８１を
Ｌレベルのまま、フローティング状態にする。期間Ｔ２では、図５８のフリップフロップ
回路は、ブートストラップ動作によって、節点Ｎ５８１の電位をＶＳＳ−｜Ｖｔｈ５８０
２｜以下にし、配線５８１６の電位を電源電位ＶＳＳと等しい値にできる。
また、期間Ｔ３ａにおいて、トランジスタ５８０３がオンして、配線５８１６に電源電位
ＶＤＤを供給する。また、期間Ｔ４において、トランジスタ５８０４がオンして配線５８
１６に電源電位ＶＤＤを供給する。したがって、図５８のフリップフロップ回路は、期間
Ｔ３ａ、及び期間Ｔ４において、配線５８１６に常に電源電位ＶＤＤを供給することがで
きる。
また、期間Ｔ３ｂにおいて、トランジスタ５８０５がオンして、節点Ｎ５８１に電源電位
ＶＤＤを供給する。また、期間Ｔ４において、トランジスタ５８０６がオンして節点Ｎ５
８１に電源電位ＶＤＤを供給する。したがって、図５８のフリップフロップ回路は、期間
Ｔ３ｂ、及び期間Ｔ４において、節点Ｎ５８１に常に電源電位ＶＤＤを供給することがで
きる。
また、図５８のフリップフロップ回路は、期間Ｔ１〜期間Ｔ４すべての期間でオン状態で
あるトランジスタは有していない。つまり、定常的、又はほぼ定常的にオン状態であるト
ランジスタは有していない。したがって、図５８のフリップ回路は、トランジスタの特性
劣化、及び特性劣化によるしきい値電圧のシフトを抑制することができる。
なお、トランジスタ５８０１〜トランジスタ５８０７は、トランジスタ５６０１〜トラン
ジスタ５６０７と同様な機能を有する。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第８の実施形態）
本実施形態では、第５の実施形態、及び第６の実施形態で説明したフリップフロップ回路
を適用したシフトレジスタについて、図６０を参照して説明する。
図６０は、第５の実施形態、及び第６の実施形態で説明したフリップフロップ回路を適用
したシフトレジスタの一例である。図６０のシフトレジスタには、複数のフリップフロッ
プ回路６００１が配置されている。
なお、フリップフロップ回路６００１は、第５の実施形態、及び第６の実施形態に示した
ものと同様である。
なお、図６０では、ｎ−１段目のフリップフロップ回路６００１（ｎ−１）、ｎ段目のフ
リップフロップ回路６００１（ｎ）、及びｎ＋１段目のフリップフロップ回路６００１（
ｎ＋１）を示している。なお、ｎは偶数である。なお、偶数段目のフリップフロップ回路
６００１の入力端子ＩＮ６０１は配線６００５に接続され、奇数段目の入力端子ＩＮ６０
１は配線６００４に接続されている。
なお、入力端子ＩＮ６０１は、図２７の配線２７１１、図３６の配線３６１３、図４４の
配線４４１１、図４８の配線４８１３に、それぞれ接続されている。入力端子ＩＮ６０２
は、図２７の配線２７１２、図３６の配線３６１４、図４４の配線４４１２、図４８の配
線４８１４に、それぞれ接続されている。入力端子ＩＮ６０３は、図２７の配線２７１３
、図３６の配線３６１５、図４４の配線４４１３、図４８の配線４８１５に、それぞれ接
続されている。入力端子ＩＮ６０４は、図２７の配線２７０９、図３６の配線３６１１、
図４４の配線４４１０、図４８の配線４８１２に、それぞれ接続されている。入力端子Ｉ
Ｎ６０５は、図２７の配線２７１０、図３６の配線３６１２、図４４の配線４４０９、図
４８の配線４８１１に、それぞれ接続されている。出力端子ＯＵＴ６０６は、図２７の配
線２７１４、図３６の配線３６１６、図４４の配線４４１４、図４８の配線４８１６に、
それぞれ接続されている。
また、配線６００２には電源電位ＶＤＤが供給され、配線６００３には電源電位ＶＳＳが
供給されている。なお、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電位である。ただ
し、配線６００２、及び配線６００３は、デジタル信号、アナログ信号などが供給されて
いてもよいし、他の電源電位が供給されていてもよい。
また、配線６００４、配線６００５、及び配線６００６には、それぞれ信号が供給されて
いる。なお、配線６００４、配線６００５、及び配線６００６に供給されている信号は、
それぞれ２値の値を持つデジタル信号である。ただし、配線６００４、配線６００５、及
び配線６００６には、それぞれ電源電位ＶＤＤ、電源電位ＶＳＳ、又は他の電源電位が供
給されていてもよい。また、配線６００４、配線６００５、及び配線６００６には、それ
ぞれアナログ信号が供給されていてもよい。
なお、配線６００６には、ｎ−２段目のフリップフロップ回路６００１の出力信号が供給
されている。
次に、図６０に示したシフトレジスタの動作について、図６１のタイミングチャートを参
照して説明する。
図６１は、図６０に示したシフトレジスタのタイミングチャートの一例である。図６１の
タイミングチャートは、配線６００４の電位、配線６００５の電位、出力端子ＯＵＴ６０
６（ｎ−２）の電位、出力端子ＯＵＴ６０６（ｎ−１）の電位、出力端子ＯＵＴ６０６（
ｎ）の電位、出力端子ＯＵＴ６０６（ｎ＋１）の電位を示している。
なお、図６１のタイミングチャートは、フリップフロップ回路６００１をＮチャネル型ト
ランジスタで構成した場合について示している。フリップフロップ回路６００１をＰチャ
ネル型トランジスタで構成した場合は、それぞれＨレベルとＬレベルとを反転すればよい
。
なお、図６１のタイミングチャートを期間Ｔ１〜期間Ｔ８に分割して説明する。
まず、期間Ｔ１の動作について説明する。期間Ｔ１において、フリップフロップ回路６０
０１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ１の動作をする
。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態におけ
る期間Ｔ４の動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施形態
、及び第６の実施形態における期間Ｔ３ａの動作をする。
続いて、期間Ｔ２の動作について説明する。期間Ｔ２において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ２の動作をす
る。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態にお
ける期間Ｔ１の動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施形
態、及び第６の実施形態における期間Ｔ４の動作をする。
したがって、フリップフロップ回路６００１（ｎ−１）の出力端子ＯＵＴ６０６から、Ｈ
信号が出力される。
続いて、期間Ｔ３の動作について説明する。期間Ｔ３において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ３ｂの動作を
する。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態に
おける期間Ｔ２の動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施
形態、及び第６の実施形態における期間Ｔ１の動作をする。
したがって、フリップフロップ回路６００１（ｎ）の出力端子ＯＵＴ６０６から、Ｈ信号
が出力される。
続いて、期間Ｔ４の動作について説明する。期間Ｔ４において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ４の動作をす
る。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態にお
ける期間Ｔ３ｂの動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施
形態、及び第６の実施形態における期間Ｔ２の動作をする。
したがって、フリップフロップ回路６００１（ｎ＋１）の出力端子ＯＵＴ６０６から、Ｈ
信号が出力される。
続いて、期間Ｔ５の動作について説明する。期間Ｔ５において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ３ａの動作を
する。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態に
おける期間Ｔ４の動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施
形態、及び第６の実施形態における期間Ｔ３ｂの動作をする。
続いて、期間Ｔ６の動作について説明する。期間Ｔ６において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ４の動作をす
る。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態にお
ける期間Ｔ３ａの動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施
形態、及び第６の実施形態における期間Ｔ４の動作をする。
続いて、期間Ｔ７の動作について説明する。期間Ｔ７において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ３ａの動作を
する。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態に
おける期間Ｔ４の動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施
形態、及び第６の実施形態における期間Ｔ３ａの動作をする。
続いて、期間Ｔ８の動作について説明する。期間Ｔ８において、フリップフロップ回路６
００１（ｎ−１）は、第５の実施形態、及び第６の実施形態における期間Ｔ４の動作をす
る。フリップフロップ回路６００１（ｎ）は、第５の実施形態、及び第６の実施形態にお
ける期間Ｔ３ａの動作をする。フリップフロップ回路６００１（ｎ＋１）は、第５の実施
形態、及び第６の実施形態における期間Ｔ４の動作をする。
このように、図６０に示すシフトレジスタは、第５の実施形態、及び第６の実施形態に示
したフリップフロップ回路を用いることによって、全てのトランジスタをＮチャネル型、
若しくはＰチャネル型にすることができる。
また、すべてＮチャネル型のトランジスタで構成することができるため、図６０に示すシ
フトレジスタは、半導体層にアモルファスシリコンを用いることができ、製造工程の簡略
化を図ることができる。したがって、製造コストの削減や歩留まりの向上を図ることがで
きる。さらに、大型の表示パネルを作製することも可能となる。また、図６０に示すシフ
トレジスタを用いることによって、特性が劣化しやすいアモルファスシリコンのトランジ
スタを用いても、半導体装置の寿命を長くすることができる。
トランジスタの特性は、トランジスタがアモルファスシリコンで形成されている場合に劣
化しやすい。したがって、図６０のシフトレジスタは、トランジスタをアモルファスシリ
コンで形成することによって、製造コストの削減や歩留まりの向上などのメリットが得ら
れるだけでなく、トランジスタの特性劣化の問題も解決できる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第９の実施形態）
本実施形態では、第８の実施形態で説明したシフトレジスタを適用したソースドライバに
ついて、図６２を参照して説明する。
図６２に示す回路は、第８の実施形態に示したシフトレジスタを適用した回路構成の一例
である。
図６２に示す回路は、シフトレジスタ６５０１、及び複数のスイッチ６５０３を有してい
る。また、シフトレジスタ６５０１は、複数の出力端子ＯＵＴを有している。
また、図６２には、１段目、２段目、３段目、そしてｎ段目の、スイッチ６５０３、負荷
６５０４、及び出力端子ＯＵＴを、それぞれ示す。また、ｎは２以上の自然数である。
また、シフトレジスタ６５０１は、第８の実施の形態で説明したものと同様である。
図６２の回路に示すように、配線６５０２がスイッチ６５０３を介して負荷６５０４と接
続されている。また、スイッチ６５０３がシフトレジスタ６５０１によって制御されてい
る。
また、配線６５０２には、伝達信号が供給されている。また、伝達信号は、電流でもよい
し、電圧でもよい。
なお、図示しないが、シフトレジスタ６５０１には複数の制御信号、及び各種電源電位が
供給されている。
次に、図６２に示す回路の動作について説明する。
シフトレジスタ６５０１は、１段目の出力端子ＯＵＴ（１）からＨ信号、若しくはＬ信号
を順に出力する。同時に、スイッチ６５０３が１段目から順にオンする。そして、伝達信
号が１段目から順にスイッチ６５０３を介して負荷６５０４に供給される。
なお、１段目の出力端子ＯＵＴ（１）からＨ信号が順に出力するときは、スイッチ６５０
３としてＮチャネル型のトランジスタを用いる。また、１段目の出力端子ＯＵＴ（１）か
らＬ信号が順に出力するときは、スイッチ６５０３としてＰチャネル型のトランジスタを
用いる。
また、図６２の回路は、スイッチ６５０３のオン・オフの切り替わりのタイミングごとに
、伝達信号を変化させることで、複数の負荷６５０４には、それぞれ異なる電圧、若しく
は電流を供給できる。
ここで、シフトレジスタ６５０１、スイッチ６５０３が有する機能について説明する。
まず、シフトレジスタ６５０１は、スイッチ６５０３をオンするかオフするかを選択する
ための信号を出力する機能を有する。また、シフトレジスタ６５０１は、第８の実施形態
で示したものと同様である。
また、スイッチ６５０３は、配線６５０２と負荷６５０４とを接続するかしないかを選択
する機能を有する。
このように、図６２に示す回路は、すでに述べたように、第８の実施形態のシフトレジス
タを用いることによって、全てのトランジスタをＮチャネル型のみ、若しくはＰチャネル
型のみで構成することができる。
なお、図６２の回路は、シフトレジスタの１つの出力信号によって、１つのスイッチのオ
ン・オフを制御していた。しかし、シフトレジスタの１つの出力信号によって、複数のス
イッチのオン・オフを制御してもよい。したがって、シフトレジスタの１つの出力信号に
よって、３つのスイッチのオン・オフを制御する場合の構成について、図６３を参照して
説明する。
図６３に示す回路は、シフトレジスタ６６０１、及び複数のスイッチ群６６０５を有して
いる。また、シフトレジスタ６６０１は、複数の出力端子ＯＵＴを有している。また、ス
イッチ群６６０５は、３つのスイッチを有する。また、負荷群６６０６は、３つの負荷を
有する。
また、図６３には、１段目、２段目、３段目、そしてｎ段目の、スイッチ群６６０５、負
荷群６６０６、及び出力端子ＯＵＴを、それぞれ示す。また、ｎは２以上の自然数である
。
また、シフトレジスタ６６０１は、第８の実施形態で説明したものと同様である。
図６３の回路に示すように、配線６６０２、配線６６０３、及び配線６６０４が、スイッ
チ群６６０５が有する３つのスイッチを介して、負荷群６６０６が有する３つの負荷に、
それぞれ接続されている。また、スイッチ群６６０５が有する３つのスイッチは、シフト
レジスタ６６０１によって制御されている。
また、配線６６０２には伝達信号１が供給され、配線６６０３には伝達信号２が供給され
、配線６６０４には伝達信号３が供給されている。また、伝達信号１、伝達信号２、及び
伝達信号３は、電流でもよいし、電圧でもよい。
なお、図示はしないが、シフトレジスタ６６０１には複数の制御信号、及び各種電源電位
が供給されている。
次に、図６３に示す回路の動作について説明する。
シフトレジスタ６６０１は、１段目の出力端子ＯＵＴ（１）からＨ信号、若しくはＬ信号
を順に出力する。同時に、スイッチ群６６０５が有する３つのスイッチが１段目から順に
同じタイミングでオンする。そして、伝達信号１、伝達信号２、及び伝達信号３が１段目
から順にスイッチ群６６０５を介して負荷群６６０６が有する負荷に、それぞれ供給され
る。
なお、シフトレジスタ６６０１の１段目の出力端子ＯＵＴ（１）からＨ信号が順に出力す
るときは、スイッチ群６６０５が有するスイッチとしてＮチャネル型のトランジスタを用
いる。また、シフトレジスタ６６０１の１段目の出力端子ＯＵＴ（１）からＬ信号が順に
出力するときは、スイッチ群６６０５が有するスイッチとしてＰチャネル型のトランジス
タを用いる。
また、図６３の回路は、スイッチ群６６０５が有するスイッチのオン・オフの切り替わり
のタイミングごとに、伝達信号１、伝達信号２、及び伝達信号３を、それぞれ変化させる
ことで、負荷群６６０６が有する負荷には、それぞれ異なる電圧、若しくは電流を供給で
きる。
ここで、シフトレジスタ６６０１、スイッチ群６６０５が有する機能について説明する。
まず、シフトレジスタ６６０１は、スイッチ群６６０５が有するスイッチを同時にオンす
るかオフするかを選択するための信号を出力する機能を有する。また、シフトレジスタ６
６０１は、第８の実施形態で示したものと同様である。
また、スイッチ群６６０５は、配線６６０２、配線６６０３、及び配線６６０４と負荷群
６６０６とを、それぞれ接続するかしないかを選択する機能を有する。
このように、図６３に示す回路は、シフトレジスタ６６０１の１つの出力信号によって、
複数のスイッチのオン・オフを制御できる。また、すでに述べたように、第８の実施形態
のシフトレジスタを用いることによって、全てのトランジスタをＮチャネル型のみ、若し
くはＰチャネル型のみで構成することができる。
ここで、図６２、及び図６３とは別の、第８の実施形態に示したシフトレジスタを適用で
きる構成について、図６４を参照して説明する。
図６４に示す回路は、シフトレジスタ６７０１、及び複数のスイッチ群６７０５を有して
いる。また、シフトレジスタ６７０１は、３つの出力端子ＯＵＴを有している。また、ス
イッチ群６７０５は、３つのスイッチを有している。また、負荷群６７０６は３つの負荷
を有する。
また、図６４には、１段目、２段目、３段目の、スイッチ群６７０５、負荷群６７０６を
示す。
また、シフトレジスタ６７０１は、第８の実施形態で説明したものと同様である。
図６４の回路に示すように、複数の配線６７０７が、スイッチ群６７０５が有する３つの
スイッチを介して、負荷群６７０６が有する３つの負荷に、接続されている。また、スイ
ッチ群６７０５が有する３つのスイッチは、シフトレジスタ６７０１によって、それぞれ
制御されている。
また、配線６７０２には、シフトレジスタ６７０１の１段目の出力端子ＯＵＴ（１）から
の出力信号が供給されている。配線６７０３には、シフトレジスタ６７０１の２段目の出
力端子ＯＵＴ（２）からの出力信号が供給されている。配線６７０４には、シフトレジス
タ６７０１の３段目の出力端子ＯＵＴ（３）からの出力信号が供給されている。
また、１段目の配線６７０７（１）には伝達信号１が供給され、２段目の配線６７０７（
２）には伝達信号２が供給され、３段目の配線６７０７（３）には伝達信号３が供給され
ている。また、伝達信号１、伝達信号２、及び伝達信号３は、電流でもよいし、電圧でも
よい。
なお、図示はしないが、シフトレジスタ６７０１には複数の制御信号、及び各種電源電位
が供給されている。
次に、図６４に示す回路の動作について説明する。
シフトレジスタ６７０１は、１段目の出力端子ＯＵＴ（１）からＨ信号、若しくはＬ信号
を順に出力する。同時に、スイッチ群６７０５が有するスイッチが１つずつ順にオンする
。したがって、１つの伝達信号は、順に負荷群６７０６が有する負荷に供給される。
なお、シフトレジスタ６７０１の１段目の出力端子ＯＵＴ（１）からＨ信号が順に出力す
るときは、スイッチ群６７０５が有するスイッチとしてＮチャネル型のトランジスタを用
いる。また、シフトレジスタ６７０１の１段目の出力端子ＯＵＴ（１）からＬ信号が順に
出力するときは、スイッチ群６７０５が有するスイッチとしてＰチャネル型のトランジス
タを用いる。
また、図６４の回路は、スイッチ群６７０５が有するスイッチのオン・オフの切り替わり
のタイミングごとに、各伝達信号を、それぞれ変化させることで、負荷群６７０６が有す
る負荷に、それぞれ異なる電圧、若しくは電流を供給できる。
このように、図６４に示す回路は、１つの伝達信号をそれぞれ複数の負荷に供給すること
によって、伝達信号を減らすことができる。図６４では、各スイッチ群において３つのス
イッチを用いているため、伝達信号の数を１／３にすることができる。
また、すでに述べたように、第８の実施形態のシフトレジスタを用いることによって、全
てのトランジスタをＮチャネル型のみ、若しくはＰチャネル型のみで構成することができ
る。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１０の実施形態）
本実施形態では、第３の実施形態で説明したフリップフロップ回路のレイアウト図につい
て、図６５を参照して説明する。
図６５は、図２７に示したフリップフロップ回路のレイアウト図である。なお、図６５の
フリップフロップ回路のレイアウト図は、トランジスタの半導体層として、多結晶半導体
（ポリシリコン）を用いた場合について示している。また、図６５において、半導体層６
８０１、ゲート電極層６８０２、及び配線層６８０３が形成されている場合について説明
する。
図６５のフリップフロップ回路のレイアウト図には、トランジスタ２７０１〜トランジス
タ２７０８が配置されている。
なお、図６５のフリップフロップ回路のレイアウト図において、トランジスタ２７０５が
デュアルゲート構造になっていることを特徴とする。
また、各トランジスタと、配線２７１１ａ、配線２７１１ｂとの間に、配線２７０９が配
置されていることを特徴とする。なぜなら、配線２７１１ａ、及び配線２７１１ｂに供給
されている信号がノイズとなって、各トランジスタの動作に影響してしまう。したがって
、各トランジスタと、配線２７１１ａ、配線２７１１ｂとの間に、配線２７０９が配置さ
れていることによって、配線２７０９がこのノイズを抑制することができるからである。
次に、図６６に示すフリップフロップ回路のレイアウト図は、非結晶半導体（アモルファ
スシリコン）を用いた場合について示している。
なお、各トランジスタと、配線２７１１ａ、配線２７１１ｂとの間に、配線２７０９が配
置されていることを特徴とする。なぜなら、配線２７１１ａ、及び配線２７１１ｂに供給
されている信号がノイズとなって、各トランジスタの動作に影響してしまう。したがって
、各トランジスタと、配線２７１１ａ、配線２７１１ｂとの間に、配線２７０９が配置さ
れていることによって、配線２７０９がこのノイズを抑制することができるからである。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１１の実施形態）
第１１の実施形態では、複数の画素が形成されたパネルの例について図７５を用いて説明
する。図７５（Ａ）において、パネル１９１は、マトリクス状に配置された複数の画素５
９０よりなる画素部５９１を有する。画素部５９１は、画素５９０毎に薄膜トランジスタ
等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。
画素５９０の表示媒体として、エレクトロルミネッセンス素子等の発光素子を設けても良
いし、液晶素子を設けても良い。
なお、図７５（Ｂ）に示すように、画素部５９１が形成された基板と同じ基板上に画素部
５９１を駆動する駆動回路を設けても良い。図７５（Ｂ）において図７５（Ａ）と同じ部
分は同じ符号を用いて示し説明は省略する。図７５（Ｂ）では、駆動回路としてソースド
ライバ５９３及びゲートドライバ５９４を示した。なおこれに限定されず、ソースドライ
バ５９３、ゲートドライバ５９４の他に更に駆動回路を設けても良い。駆動回路は、別基
板上に形成され画素部５９１が形成された基板上に実装されていても良い。例えば、画素
部５９１はガラス基板上に薄膜トランジスタを用いて形成し、駆動回路は単結晶基板を用
いてそのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって当該ガラス基板上
に接続してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）によって当該ガラス基板上に接続してもよいし、プリント基板を用い
て当該ガラス基板と接続してもよい。
また、駆動回路は、画素部５９１が形成された基板と同一基板上に画素５９０の有する薄
膜トランジスタと同じ工程で形成された薄膜トランジスタを用いて形成されていても良い
。薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていてもよいし非晶
質半導体で形成されていても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１２の実施形態）
図７６（Ａ）に、図７５（Ａ）や図７５（Ｂ）で示した画素部５９１の構成例（以下、第
１の画素構成という）を示す。画素部５９１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは
自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線
Ｇ１乃至Ｇｑ（ｑは自然数）と、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差
部毎に設けられた画素６９０とを有する。
図７６（Ａ）の画素６９０の構成を図７６（Ｂ）に示す。図７６（Ｂ）では、複数のソー
ス信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃
至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６９０を示
す。画素６９０は、第１のトランジスタ６９１と、第２のトランジスタ６９２と、容量素
子６９３と、発光素子６９４とを有する。なお、本実施形態では、発光素子６９４として
一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた
例を示す。また、容量素子６９３として、第２のトランジスタ６９２の寄生容量等を積極
的に利用してもよい。第１のトランジスタ６９１及び第２のトランジスタ６９２は、ｎチ
ャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素６
９０を構成するトランジスタとして、薄膜トランジスタを用いることができる。
第１のトランジスタ６９１のゲートは走査線Ｇｙに接続され、第１のトランジスタ６９１
のソース及びドレインの一方はソース信号線Ｓｘに接続され、他方は第２のトランジスタ
６９２のゲート及び容量素子６９３の一方の電極に接続される。容量素子６９３の他方の
電極は、電位Ｖ３が与えられる端子６９５に接続される。第２のトランジスタ６９２のソ
ース及びドレインの一方は発光素子６９４の一方の電極に接続され、他方は電位Ｖ２が与
えられる端子６９６に接続される。発光素子６９４の他方の電極は、電位Ｖ１が与えられ
る端子６９７に接続される。
図７６（Ａ）及び図７６（Ｂ）に示した画素部５９１の表示方法について説明する。
複数の走査線Ｇ１乃至Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数の
ソース信号線Ｓ１乃至Ｓｐ全てに画像信号を入力する。こうして、画素部５９１の１行の
画素に画像信号を入力する。複数の走査線Ｇ１乃至Ｇｑを順に選択し同様の動作を行って
、画素部５９１の全ての画素６９０に画像信号を入力する。
複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙが選択され、複数のソース信号線Ｓ１乃至Ｓ
ｐのうちの１本Ｓｘから画像信号が入力された画素６９０の動作について説明する。走査
線Ｇｙが選択されると、第１のトランジスタ６９１がオン状態となる。トランジスタのオ
ン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とは
ソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ６９１
がオン状態となると、ソース信号線Ｓｘに入力された画像信号は、第１のトランジスタ６
９１を介して第２のトランジスタ６９２のゲートに入力される。第２のトランジスタ６９
２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジ
スタ６９２のオン状態が選択されると、第２のトランジスタ６９２のドレイン電流が発光
素子６９４に流れ、発光素子６９４は発光する。
電位Ｖ２と電位Ｖ３とは、第２のトランジスタ６９２がオン状態となった際に電位差が常
に一定となるように保たれる。電位Ｖ２と電位Ｖ３とを同じ電位としてもよい。電位Ｖ２
と電位Ｖ３とを同じ電位とする場合は、端子６９５と端子６９６とを同じ配線に接続して
も良い。電位Ｖ１と電位Ｖ２とは、発光素子６９４の発光を選択された際に所定の電位差
を有するように設定される。こうして、発光素子６９４に電流を流し、発光素子６９４を
発光させる。
なお、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケ
ル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ
）、スカンジウム （Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリ
コン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウ
ム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つ又は複数の元素、
もしくは、群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例えば、
インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加した
インジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎｄ
）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物
質などを有して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例え
ば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒素
の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成される
。なお、シリコン（Ｓｉ）には、ｎ型不純物（リンなど）やｐ型不純物（ボロンなど）を
多く含んでいてもよい。これらの不純物を含むことにより、導電率が向上する、又は通常
の導体と同様な振る舞いをするので、配線や電極として利用しやすくなったりする。なお
、シリコンは、単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモル
ファスシリコン）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗
を小さくすることが出来る。非晶質シリコンを用いることにより、簡単な製造工程で作る
ことが出来る。なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減すること
ができ、エッチングしやすいので、パターニングしやすく、微細加工を行うことが出来る
。なお、銅は、導電率が高いため、信号遅延を低減することが出来る。なお、モリブデン
は、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こす
などの問題が生じることなく製造できたり、パターニングやエッチングがしやすかったり
、耐熱性が高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や
、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造でき、ま
た、耐熱性が高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい
。なお、ネオジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウム
との合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、
望ましい。なお、シリコンは、トランジスタが有する半導体層と同時に形成でき、また、
耐熱性が高いため、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸
化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（Ｚｎ
Ｏ）、シリコン（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用い
ることができるため、望ましい。たとえば、画素電極や共通電極として用いることができ
る。
なお、配線や電極は単層で形成していてもよいし、多層構造になっていてもよい。単層構
造で形成することにより、製造工程を簡略化することができ、工程日数を少なくでき、コ
ストを低減することが出来る。また、多層構造にすることにより、それぞれの材料のメリ
ットを生かし、デメリットを低減させ、性能の良い配線や電極を形成することが出来る。
たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むようにすることに
より、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むようにすれば
、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料で挟むよう
な積層構造にすることにより、配線や電極全体として、耐熱性を高くすることが出来る。
例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような形にした
積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するような部分が
ある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料の中に
入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造するときに
、問題が生じて、正常に製造できなくなったりすることがある。そのような場合、ある層
を別の層で挟んだり、覆ったりすることにより、問題を解決することが出来る。例えば、
インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、チタンや
モリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させたい場合は
、間に、チタンやモリブデンを挟むことが望ましい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１３の実施形態）
図７７（Ａ）に、図７５（Ａ）や図７５（Ｂ）で示した画素部５９１の構成例を示す。図
７７（Ａ）では、第１２の実施形態で示した第１の画素構成とは異なる例（以下、第２の
画素構成という）を示す。画素部５９１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは自然
数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線Ｇ１
乃至Ｇｑ（ｑは自然数）及び複数の走査線Ｒ１乃至Ｒｑと、ソース信号線Ｓ１乃至Ｓｐと
走査線Ｇ１乃至Ｇｑ及び走査線Ｒ１乃至Ｒｑの交差部毎に設けられた画素７９０とを有す
る。
図７７（Ａ）の画素７９０の構成を図７７（Ｂ）に示す。図７７（Ｂ）では、複数のソー
ス信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃
至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ１乃至Ｒｑのうちの
１本Ｒｙとの交差部に形成された画素７９０を示す。なお、図７７（Ｂ）に示す構成の画
素において、図７６（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図７７
（Ｂ）では、図７６（Ｂ）で示した画素６９０において、第３のトランジスタ７９１とを
有する点で異なる。第３のトランジスタ７９１は、ｎチャネル型のトランジスタであって
もｐチャネル型のトランジスタであっても良い。画素７９０を構成するトランジスタとし
て、薄膜トランジスタを用いることができる。
第３のトランジスタ７９１のゲートは走査線Ｒｙに接続され、第３のトランジスタ７９１
のソース及びドレインの一方は第２のトランジスタ６９２のゲート及び容量素子６９３の
一方の電極に接続され、他方は電位Ｖ４が与えられる端子７９２に接続される。
図７７（Ａ）及び図７７（Ｂ）に示した画素部５９１の表示方法について説明する。
発光素子６９４を発光させる方法は、第１２の実施形態で説明した方法と同じである。図
７７（Ａ）及び図７７（Ｂ）で示す構成の画素では、走査線Ｒｙ及び第３のトランジスタ
７９１を有することによって、ソース信号線Ｓｘから入力される画像信号に関わらず、画
素７９０の発光素子６９４を非発光とすることができる点に特徴がある。走査線Ｒｙに入
力される信号によって、画素７９０の発光素子６９４が発光する時間を設定することがで
きる。こうして、全ての走査線Ｇ１乃至Ｇｑが順に選択される期間よりも短い発光期間を
設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレー
ム期間を設定することができるので、高階調を表現することができる。
電位Ｖ４は、第３のトランジスタ７９１がオン状態となった際に第２のトランジスタ６９
２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７９１がオン状
態となった際に、電位Ｖ３と同じ電位になるように電位Ｖ４を設定することができる。電
位Ｖ３と電位Ｖ４とを同じ電位とすることによって、容量素子６９３に保持された電荷を
放電し、第２のトランジスタ６９２のソースとゲート間の電圧をゼロとして第２のトラン
ジスタ６９２をオフ状態とすることができる。なお、電位Ｖ３と電位Ｖ４とを同じ電位と
する場合は、端子６９５と端子７９２とを同じ配線に接続しても良い。
なお、第３のトランジスタ７９１は、図７７（Ｂ）に示した配置に限定されない。例えば
、第２のトランジスタ６９２と直列に第３のトランジスタ７９１を配置してもよい。この
構成では、走査線Ｒｙに入力される信号により、第３のトランジスタ７９１をオフ状態に
することによって、発光素子６９４に流れる電流を遮断し、発光素子６９４を非発光とす
ることができる。
図７７（Ｂ）で示した第３のトランジスタ７９１の代わりにダイオードを用いることもで
きる。第３のトランジスタ７９１の代わりにダイオードを用いた画素の構成を図７７（Ｃ
）に示す。なお、図７７（Ｃ）において図７７（Ｂ）と同じ部分は同じ符号を用いて示し
説明は省略する。ダイオード７８１の一方の電極は走査線Ｒｙに接続され、他方の電極は
第２のトランジスタ６９２のゲート及び容量素子６９３の一方の電極に接続されている。
ダイオード７８１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６９２
をｐチャネル型のトランジスタとする。ダイオード７８１の一方の電極の電位を上昇させ
ることによって、第２のトランジスタ６９２のゲートの電位を上昇させ、第２のトランジ
スタ６９２をオフ状態とすることができる。
図７７（Ｃ）では、ダイオード７８１は、走査線Ｒｙに接続された一方の電極から第２の
トランジスタ６９２のゲートに接続された他方の電極に電流を流すとし、第２のトランジ
スタ６９２をｐチャネル型のトランジスタとした構成を示したがこれに限定されない。ダ
イオード７８１は、第２のトランジスタ６９２のゲートに接続された他方の電極から走査
線Ｒｙに接続された一方の電極に電流を流すとし、第２のトランジスタ６９２をｎチャネ
ル型のトランジスタとした構成としてもよい。第２のトランジスタ６９２がｎチャネル型
のトランジスタのときは、ダイオード７８１の一方の電極の電位を下降させることによっ
て、第２のトランジスタ６９２のゲートの電位を下降させ、第２のトランジスタ６９２を
オフ状態とすることができる。
ダイオード７８１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオ
ード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すも
のとする。ダイオード接続されたトランジスタとしては、ｐチャネル型のトランジスタを
用いても良いしｎチャネル型のトランジスタを用いても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１４の実施形態）
図７８（Ａ）に、図７５（Ａ）や図７５（Ｂ）で示した画素部５９１の構成例（以下、第
３の画素構成という）を示す。画素部５９１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは
自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線
Ｇ１乃至Ｇｑ（ｑは自然数）と、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差
部毎に設けられた画素６９０とを有する。
図７８（Ａ）の画素６９０の構成を図７８（Ｂ）に示す。図７８（Ｂ）では、複数のソー
ス信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃
至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６９０を示
す。また、各行に対応して容量線Ｃ０が設けられている。画素６９０は、トランジスタ４
６９１と、液晶素子４６９２と、容量素子４６９３とを有する。トランジスタ４６９１は
、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。
画素６９０を構成するトランジスタとして、薄膜トランジスタを用いることができる。
トランジスタ４６９１のゲートは走査線Ｇｙに接続され、トランジスタ４６９１のソース
及びドレインの一方はソース信号線Ｓｘに接続され、他方は液晶素子４６９２の一方の電
極及び容量素子４６９３の一方の電極に接続される。液晶素子４６９２の他方の電極は、
電位Ｖ０が与えられる端子４６９４に接続される。容量素子４６９３の他方の電極は、容
量線Ｃ０に接続される。容量線Ｃ０には、端子４６９４に与えられる電位Ｖ０と同じ電位
が与えられる。
図７８（Ａ）及び図７８（Ｂ）に示した画素部５９１の表示方法について説明する。
複数の走査線Ｇ１乃至Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数の
ソース信号線Ｓ１乃至Ｓｐ全てに画像信号を入力する。こうして、画素部５９１の１行の
画素に画像信号を入力する。複数の走査線Ｇ１乃至Ｇｑを順に選択し同様の動作を行って
、画素部５９１の全ての画素６９０に画像信号を入力する。
複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙが選択され、複数のソース信号線Ｓ１乃至Ｓ
ｐのうちの１本Ｓｘから画像信号が入力された画素６９０の動作について説明する。走査
線Ｇｙが選択されると、トランジスタ４６９１がオン状態となる。トランジスタのオン状
態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソー
スとドレインが非導通状態であることを言うものとする。トランジスタ４６９１がオン状
態となると、ソース信号線Ｓｘに入力された画像信号は、トランジスタ４６９１を介して
液晶素子４６９２の一方の電極及び容量素子４６９３の一方の電極に入力される。こうし
て、液晶素子４６９２の一対の電極間に電圧（入力された画像信号の電位と端子４６９４
の電位Ｖ０の電位差に相当）が印加され、液晶素子４６９２の透過率が変化する。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１５の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図６７（Ａ）及び図６７（
Ｂ）は、第１２の実施形態乃至第１３の実施形態で説明したパネルの画素の断面図である
。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体と
して発光素子を用いた例を示す。
図６７（Ａ）及び図６７（Ｂ）において、１０００は基板、１００１は下地膜、１００２
は半導体層、１１０２は半導体層、１００３は第１の絶縁膜、１００４はゲート電極、１
１０４は電極、１００５は第２の絶縁膜、１００６は電極、１００７は第１の電極、１０
０８は第３の絶縁膜、１００９は発光層、１０１０は第２の電極である。１１００はＴＦ
Ｔ、１０１１は発光素子、１１０１は容量素子である。図６７では、画素を構成する素子
として、ＴＦＴ１１００と、容量素子１１０１とを代表で示した。図６７（Ａ）の構成に
ついて説明する。
基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラス
などのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレ
スを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラ
スチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面
を、ＣＭＰ法などの研磨により平坦化しておいても良い。
下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用い
ることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ
金属やアルカリ土類金属が半導体層１００２に拡散しＴＦＴ１１００の特性に悪影響をお
よぼすのを防ぐことができる。図６７では、下地膜１００１を単層の構造としているが、
２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさ
して問題とならない場合は、下地膜１００１を必ずしも設ける必要はない。
半導体層１００２及び半導体層１１０２としては、所定の形状に加工された結晶性半導体
膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化し
て得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニ
ール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いるこ
とができる。半導体層１００２は、チャネル形成領域と、導電型を付与する不純物元素が
添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域と
の間に、不純物元素が低濃度で添加された不純物領域（ＬＤＤ領域）を有していてもよい
。半導体層１１０２には、全体に導電型を付与する不純物元素が添加された構成とするこ
とができる。
第１の絶縁膜１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層
または複数の膜を積層させて形成することができる。
なお、第１の絶縁膜１００３として水素を含む膜を用い、半導体層１００２を水素化して
もよい。
ゲート電極１００４及び電極１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃ
ｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物を用いるこ
とができる。更に、これらの単層または積層構造を用いることができる。
ＴＦＴ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲ
ート電極１００４との間の第１の絶縁膜１００３とによって構成される。図６７では、画
素を構成するＴＦＴとして、発光素子１０１１の第１の電極１００７に接続されたＴＦＴ
１１００のみを示したが、複数のＴＦＴを有する構成としてもよい。また、本実施形態で
は、ＴＦＴ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方に
ゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下に
ゲート電極を有するデュアルゲート型のトランジスタであっても良い。
容量素子１１０１は、第１の絶縁膜１００３を誘電体とし、第１の絶縁膜１００３を挟ん
で対向する半導体層１１０２と電極１１０４とを一対の電極として構成される。なお、図
６７では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の半導体層
１００２と同時に形成される半導体層１１０２とし、他方の電極をＴＦＴ１１００のゲー
ト電極１００４と同時に形成される電極１１０４とした例を示したが、この構成に限定さ
れない。
第２の絶縁膜１００５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いること
ができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（
Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された酸化シリコン膜などを用いることがで
き、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アク
リルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
また、第２の絶縁膜１００５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造
が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含
む有機基（例えばアルキル基、アリール基）が用いられる。置換基としてフルオロ基を用
いてもよい。または置換基として少なくとも水素を含む有機基とフルオロ基とを用いても
よい。
なお、第２の絶縁膜１００５の表面を高密度プラズマによって処理し、窒化させてもよい
。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによっ
て生成される。なお、高密度プラズマとしては電子密度が１０１１ｃｍ−３以上かつ電子
温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）
であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運
動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少
ない膜を形成することができる。高密度プラズマ処理の際、基板１０００は３５０℃から
４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を
発生するアンテナから基板１０００までの距離を２０ｍｍ以上８０ｍｍ以下（好ましくは
２０ｍｍ以上６０ｍｍ以下）とする。
窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気
下、または窒素と水素（Ｈ２）と希ガス雰囲気下、またはＮＨ３と希ガス雰囲気下におい
て、上記高密度プラズマ処理を行い第２の絶縁膜１００５表面を窒化する。高密度プラズ
マによる窒化処理により形成された第２の絶縁膜１００５表面にはＨや、Ｈｅ、Ｎｅ、Ａ
ｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜１００５として酸化シリコ
ン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによっ
て窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて
、ＴＦＴ１１００の半導体層１００２の水素化を行ってもよい。なお当該水素化処理は、
前述した第１の絶縁膜１００３中の水素を用いた水素化処理と組み合わせてもよい。
なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、
第２の絶縁膜１００５としてもよい。
電極１００６としては、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ば
れた一種の元素、またはＡｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍ
ｎから選ばれた一種の元素を複数含む合金を用いることができる。更に、これらの単層ま
たは積層構造を用いることができる。
第１の電極１００７及び第２の電極１０１０の一方もしくは両方を透明電極とすることが
できる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化
タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウ
ム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用い
ることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ
）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
また、発光素子は、直流電圧を印加することによって発光する発光素子（以下、直流駆動
発光素子という）と、交流電圧を印加することによって発光する発光素子（以下、交流駆
動発光素子という）に分けられる。
直流駆動発光素子では、発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能
の異なる複数の層を用いて構成することが好ましい。
正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子
受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構
成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキ
ャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来
よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入
輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することが
できる。
ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチル
フェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３
，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、
Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル
−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−
フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定される
ことはない。
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジ
ウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛な
どが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウ
ムは真空蒸着が可能で扱いやすいため、好適である。
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス
（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノ
リノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定される
ことはない。
直流駆動発光素子では、発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：
ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：
ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：Ｄ
ＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン
、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン
（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジ
フェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ
）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチ
ル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２
）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４
Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジ
フルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩ
ｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナ
ト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ
））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ
）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナー
ト）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナ
ト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃ
ａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナ
ート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピ
リジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２
（ａｃａｃ））などの燐光を放出できる化合物を用いることもできる。
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェ
ニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げ
られる。
第１の電極１００７及び第２の電極１０１０の他方は、透光性を有さない材料で形成され
ていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、および
これらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いる
ことができる。
第３の絶縁膜１００８としては、第２の絶縁膜１００５と同様の材料を用いて形成するこ
とができる。第３の絶縁膜１００８は、第１の電極１００７の端部を覆うように第１の電
極１００７の周辺に形成され、隣り合う画素において発光層１００９を分離する機能を有
する。
発光層１００９は、単数または複数の層で構成されている。複数の層で構成されている場
合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子
輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である
必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合
もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材
料として、高分子系、低分子系のいずれの材料も用いることが可能である。
発光素子１０１１は、発光層１００９と、発光層１００９を介して重なる第１の電極１０
０７及び第２の電極１０１０とによって構成される。第１の電極１００７及び第２の電極
１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１１は、陽極と陰
極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流
が流れて発光する。
一方、交流駆動発光素子は、一対の電極間に２つの絶縁膜で挟まれた発光層を有する絶縁
二重構造を有しており、一対の電極の間に交流電圧を印加することにより発光が得られる
。交流駆動発光素子において、発光層は、ＺｎＳ、ＳｒＳ、ＢａＡｌ２Ｓ４などを用いる
ことができる。発光層を挟む絶縁膜は、Ｔａ２Ｏ５、ＳｉＯ２、Ｙ２Ｏ３、ＢａＴｉＯ３
、ＳｒＴｉＯ３、窒化珪素などを用いることができる。
図６７（Ｂ）の構成について説明する。なお、図６７（Ａ）と同じ部分は同じ符号を用い
て示し、説明は省略する。
図６７（Ｂ）は、図６７（Ａ）において、第２の絶縁膜１００５と第３の絶縁膜１００８
の間に絶縁膜１１０８を有する構成である。電極１００６と第１の電極１００７とは、絶
縁膜１１０８に設けられたコンタクトホールにおいて、電極１１０６によって接続されて
いる。
なお、電極１１０６は、必ずしも必要ではない。つまり、第１の電極１００７は、電極１
１０６を介さずに電極１００６に直接接続されていてもよい。こうして、電極１１０６を
形成するための工程を省くことができ、コストを低減することができる。
また、電極１１０６を介さず第１の電極１００７を電極１００６に直接接続する場合、第
１の電極１００７の材料や作製方法によっては、第１の電極１００７の被覆性が悪化し断
線することがある。このような場合は、図６７（Ｂ）のように、絶縁膜１１０８に設けら
れたコンタクトホールにおいて、電極１１０６によって電極１００６と第１の電極１００
７とを接続したほうが有利である。
絶縁膜１１０８は、第２の絶縁膜１００５と同様の構成とすることができる。電極１１０
６は、電極１００６と同様の構成とすることができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１６の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図６８は、第１１の実施形
態乃至第１４の実施形態で説明したパネルの画素の断面図である。画素に配置されるスイ
ッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例
を示す。なお、第１５の実施形態に示した図６７と同じ部分は同じ符号を用いて示し、説
明は省略する。
図６８で示した画素は、第１５の実施形態において図６７（Ａ）で示した構成において、
ＴＦＴ１１００と容量素子１１０１の構成が異なる。ＴＦＴ１１００としてボトムゲート
型のＴＦＴを用いた例である。ＴＦＴ１１００は、ゲート電極２８０３と、チャネル形成
領域２８０６、ＬＤＤ領域２８０７及び不純物領域２８０８を有する半導体層と、ゲート
電極２８０３と、当該半導体層との間の第１の絶縁膜２８０５とによって構成される。第
１の絶縁膜２８０５はＴＦＴ１１００のゲート絶縁膜として機能する。不純物領域２８０
８はＴＦＴ１１００のソース領域及びドレイン領域となる。
容量素子１１０１は、第１の絶縁膜２８０５を誘電体とし、第１の絶縁膜２８０５を挟ん
で対向する半導体層と電極２８０４とを一対の電極として構成される。当該半導体層は、
チャネル形成領域２８０９、ＬＤＤ領域２８１０及び不純物領域２８１１を有する。なお
、図６８では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の活性
層となる半導体層と同時に形成される半導体層とし、他方の電極をＴＦＴ１１００のゲー
ト電極２８０３と同時に形成される電極２８０４とした例を示したが、この構成に限定さ
れない。
チャネル形成領域２８０６、ＬＤＤ領域２８０７及び不純物領域２８０８を有する半導体
層や、チャネル形成領域２８０９、ＬＤＤ領域２８１０及び不純物領域２８１１を有する
半導体層としては、図６７における半導体層１００２や半導体層１１０２と同様の材料を
用いることができる。第１の絶縁膜２８０５としては、図６７における第１の絶縁膜１０
０３と同様の材料を用いることができる。ゲート電極２８０３や電極２８０４としては、
図６７におけるゲート電極１００４と同様の材料を用いることができる。
チャネル形成領域２８０６及びチャネル形成領域２８０９は導電型を付与する不純物元素
が添加されていてもよい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１７の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図６９は、第１３の実施形
態及び第１４の実施形態で説明したパネルの画素の断面図である。画素に配置されるスイ
ッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例
を示す。なお、第１５の実施形態に示した図６７と同じ部分は同じ符号を用いて示し、説
明は省略する。
図６９（Ａ）及び図６９（Ｂ）で示した画素は、第１５の実施形態において図６７（Ａ）
で示した構成において、ＴＦＴ１１００と容量素子１１０１の構成が異なる。図６９（Ａ
）は、ＴＦＴ１１００としてボトムゲート型でチャネルエッチ構造のＴＦＴを用いた例で
ある。図６９（Ｂ）は、ＴＦＴ１１００としてボトムゲート型でチャネル保護構造のＴＦ
Ｔを用いた例である。図６９（Ｂ）に示したチャネル保護構造のＴＦＴ１１００は、図６
９（Ａ）に示したチャネルエッチ構造のＴＦＴ１１００において半導体層２９０６のチャ
ネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点
が異なる。
図６９（Ａ）及び図６９（Ｂ）において、ＴＦＴ１１００は、ゲート電極２９９３と、ゲ
ート電極２９９３上の第１の絶縁膜２９０５と、第１の絶縁膜２９０５上の半導体層２９
０６と、半導体層２９０６上のＮ型半導体層２９０８及びＮ型半導体層２９０９とによっ
て構成される。第１の絶縁膜２９０５はＴＦＴ１１００のゲート絶縁膜として機能する。
Ｎ型半導体層２９０８及びＮ型半導体層２９０９がＴＦＴ１１００のソース及びドレイン
となる。Ｎ型半導体層２９０８及びＮ型半導体層２９０９の上にはそれぞれ電極２９１１
、電極２９１２が形成される。電極２９１１の一方の端部は半導体層２９０６が無い領域
まで延びて存在し、半導体層２９０６が無い領域において電極２９１１の上部に接して電
極１００６が形成されている。
容量素子１１０１は、第１の絶縁膜２９０５を誘電体とし、電極２９０４を一方の電極と
し、第１の絶縁膜２９０５を挟んで電極２９０４と対向する半導体層２９０７、半導体層
２９０７上のＮ型半導体層２９１０、及びＮ型半導体層２９１０上の電極２９１３とを他
方の電極として構成される。電極２９０４はゲート電極２９９３と同時に形成することが
できる。半導体層２９０７は半導体層２９０６と同時に形成することができる。Ｎ型半導
体層２９１０はＮ型半導体層２９０８及びＮ型半導体層２９０９と同時に形成することが
できる。電極２９１３は電極２９１１及び電極２９１２と同時に形成することができる。
ゲート電極２９９３や電極２９０４としては、図６７におけるゲート電極１００４と同様
の材料を用いることができる。半導体層２９０６や半導体層２９０７としては、非晶質半
導体膜を用いることができる。第１の絶縁膜２９０５としては、図６７における第１の絶
縁膜１００３と同様の材料を用いることができる。電極２９１１、電極２９１２及び電極
２９１３としては、電極１００６と同様の材料を用いることができる。Ｎ型半導体層２９
１０、Ｎ型半導体層２９０８及びＮ型半導体層２９０９としては、Ｎ型の不純物元素を含
む半導体膜を用いることができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１８の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図７０は、第１４の実施形
態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴ
ＦＴを用い、画素に配置される表示媒体として液晶素子を用いた例を示す。
図７０（Ａ）、図７０（Ｂ）及び図７０（Ｃ）で示した画素は、第１５の実施形態におい
て図６７（Ａ）及び図６７（Ｂ）で示した構成、第１６の実施形態において図６８で示し
た構成において、発光素子１０１１の代わりに液晶素子を設けた例である。図６７、図６
８と同じ部分は同じ符号を用いて示し、説明は省略する。
液晶素子は、第１の電極４０００と、第１の電極４０００上に形成された配向膜４００１
と、液晶層４００２と、配向膜４００３と、第２の電極４００４とによって構成される。
第１の電極４０００と第２の電極４００４の間に電圧が印加されることによって、液晶の
配向状態が変化し、液晶素子の透過率が変化する。第２の電極４００４及び配向膜４００
３は、対向基板４００５に形成されている。
第１の電極４０００及び第２の電極４００４の一方もしくは両方を透明電極とすることが
できる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化
タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウ
ム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用い
ることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ
）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
第１の電極４０００及び第２の電極４００４の他方は、透光性を有さない材料で形成され
ていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、および
これらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いる
ことができる。
液晶層４００２としては公知の液晶を自由に用いることができる。例えば、液晶層４００
２として強誘電性の液晶を用いてもよいし反強誘電性の液晶を用いてもよい。また、液晶
の駆動方式は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ−
ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌ
ｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏ
ｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード等を自由に用いることができ
る。
本実施形態では、液晶層４００２に電圧を印加する一対の電極（第１の電極４０００及び
第２の電極４００４）を異なる基板上に形成した例を示したがこれに限定されない。第２
の電極４００４を基板１０００上に設けてもよい。こうして、液晶の駆動方式として、Ｉ
ＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードを用いてもよい。また、液晶層４
００２の材料によっては、配向膜４００１及び配向膜４００３の一方または両方が無くと
もよい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１９の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図７１は、第１４の実施形
態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴ
ＦＴを用い、画素に配置される表示媒体として液晶素子を用いた例を示す。
図７１（Ａ）及び図７１（Ｂ）で示した画素は、第１７の実施形態において図６９（Ａ）
及び図６９（Ｂ）で示した構成において、発光素子１０１１の代わりに液晶素子を設けた
例である。図６９と同じ部分は同じ符号を用いて示し、説明は省略する。また、液晶素子
の構成等については、第１８の実施形態において図７０で示した構成と同様であるので説
明は省略する。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２０の実施形態）
本実施形態では、画素の形成された基板の封止を行った構成について、図７２を用いて説
明する。図７２（Ａ）は、画素の形成された基板を封止することによって形成されたパネ
ルの上面図であり、図７２（Ｂ）、図７２（Ｃ）はそれぞれ図７２（Ａ）のＡ−Ａ’にお
ける断面図である。図７２（Ｂ）と図７２（Ｃ）とは、異なる方法で封止を行った例であ
る。
図７２（Ａ）乃至図７２（Ｃ）において、基板１４０１上には、複数の画素を有する画素
部１４０２が配置され、画素部１４０２を囲むようにしてシール材１４０６が設けられシ
ーリング材１４０７が基板１４０１に貼り付けられている。画素の構造については、上述
の第１６の実施形態、第１７の実施形態、第１８の実施形態で示した構成を用いることが
できる。
図７２（Ｂ）の表示パネルでは、図７２（Ａ）のシーリング材１４０７は、対向基板１４
２１に相当する。シール材１４０６を接着層として用いて透明な対向基板１４２１が基板
１４０１に貼り付けられ、基板１４０１、対向基板１４２１及びシール材１４０６によっ
て密閉空間１４２２が形成される。対向基板１４２１には、カラーフィルタ１４２０と該
カラーフィルタを保護する保護膜１４２３が設けられる。画素部１４０２に配置された発
光素子から発せられる光は、該カラーフィルタ１４２０を介して外部に放出される。密閉
空間１４２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１４２２
に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、
シール材１４０６と密閉空間１４２２に充填される材料とを同一の材料として、対向基板
１４２１の接着と画素部１４０２の封止とを同時に行っても良い。
図７２（Ｃ）に示した表示パネルでは、図７２（Ａ）のシーリング材１４０７は、シーリ
ング材１４２４に相当する。シール材１４０６を接着層として用いてシーリング材１４２
４が基板１４０１に貼り付けられ、基板１４０１、シール材１４０６及びシーリング材１
４２４によって密閉空間１４０８が形成される。シーリング材１４２４には予め凹部の中
に吸湿剤１４０９が設けられ、上記密閉空間１４０８の内部において、水分や酸素等を吸
着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細
かいメッシュ状のカバー材１４１０で覆われている。カバー材１４１０は空気や水分は通
すが、吸湿剤１４０９は通さない。なお、密閉空間１４０８は、窒素もしくはアルゴン等
の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能
である。
基板１４０１上には、画素部１４０２等に信号を伝達するための入力端子部１４１１が設
けられ、該入力端子部１４１１へはＦＰＣ（フレキシブルプリントサーキット）１４１２
を介して映像信号等の信号が伝達される。入力端子部１４１１では、基板１４０１上に形
成された配線とＦＰＣ（フレキシブルプリントサーキット）１４１２に設けられた配線と
を、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある
。
画素部１４０２が形成された基板１４０１上に、画素部１４０２に信号を入力する駆動回
路が一体形成されていても良い。画素部１４０２に信号を入力する駆動回路をＩＣチップ
で形成し、基板１４０１上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続しても良いし
、ＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基
板を用いて基板１４０１上に配置しても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２１の実施形態）
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用する
ことができる。
図７３はパネル９８０と回路基板９８４を組み合わせた表示モジュールを示している。図
７３では、回路基板９８４上にコントローラ９８５や信号分割回路９８６などが形成され
ている例を示した。回路基板９８４上に形成される回路はこれに限定されない。パネルを
制御する信号を生成する回路であればどのような回路が形成されていてもよい。
回路基板９８４上に形成されたこれらの回路から出力された信号は、接続配線９８７によ
ってパネル９８０に入力される。
パネル９８０は、画素部９８１と、ソースドライバ９８２と、ゲートドライバ９８３とを
有する。パネル９８０の構成は、第１１の実施形態乃至第１４の実施形態で示した構成と
同様とすることができる。図７３では、画素部９８１が形成された基板と同一基板上に、
ソースドライバ９８２及びゲートドライバ９８３が形成されている例を示した。しかし、
本発明の表示モジュールはこれに限定されない。画素部９８１が形成された基板と同一基
板上にゲートドライバ９８３のみが形成され、ソースドライバ９８２は回路基板上に形成
されていても良い。ソースドライバ９８２及びゲートドライバ９８３の両方が回路基板上
に形成されていても良い。
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができ
る。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２２の実施形態）
本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオ
カメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル
型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、
ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録
媒体を備えた画像再生装置などが挙げられる。記録媒体を備えた画像再生装置としては、
具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再
生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。電子機器の例
を図７４に示す。
図７４（Ａ）は、ノート型パーソナルコンピュータであり、本体９１１、筐体９１２、表
示部９１３、キーボード９１４、外部接続ポート９１５、ポインティングデバイス９１６
等を含む。本発明は、表示部９１３に適用される。本発明を用いることによって、表示部
の消費電力を低減することができる。
図７４（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体９２１、筐体９２２、第１の表示部９２３、第２の表示部９２４、記録媒体（ＤＶＤ等
）読み込み部９２５、操作キー９２６、スピーカー部９２７等を含む。第１の表示部９２
３は主として画像情報を表示し、第２の表示部９２４は主として文字情報を表示する。本
発明は、第１の表示部９２３、第２の表示部９２４に適用される。本発明を用いることに
よって、表示部の消費電力を低減することができる。
図７４（Ｃ）は携帯電話であり、本体９３１、音声出力部９３２、音声入力部９３３、表
示部９３４、操作スイッチ９３５、アンテナ９３６等を含む。本発明は、表示部９３４に
適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図７４（Ｄ）はカメラであり、本体９４１、表示部９４２、筐体９４３、外部接続ポート
９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、
操作キー９４９等を含む。本発明は、表示部９４２に適用される。本発明を用いることに
よって、表示部の消費電力を低減することができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２３の実施形態）
本実施形態については、本発明の画素構成を用いた表示装置を表示部に用いた表示パネル
を用いた応用例について、応用形態を図示し説明する。本発明の画素構成を用いた表示装
置を表示部に用いた表示パネルは、移動体や建造物等と一体に設けられた構成をとること
もできる。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置
一体型の移動体をその一例として、図４１に示す。図４１（ａ）は、表示装置一体型の移
動体の例として電車車両本体９７０１におけるドアのガラス戸のガラスに表示パネル９７
０２を用いた例について示す。図４１（ａ）に示す本発明の画素構成を用いた表示装置を
表示部に有する表示パネル９７０２は、外部からの信号により表示部で表示される画像の
切り替えが容易である。そのため、電車の乗降客の客層が入れ替わる時間帯ごとに表示パ
ネルの画像を切り替え、より効果的な広告効果が期待できる。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図４１（ａ）
で示した電車車両本体におけるドアのガラスにのみ適用可能であることに限定されること
なく、その形状を異ならせることにより、ありとあらゆる場所に適用可能である。図４１
（ｂ）にその一例について説明する。
図４１（ｂ）は、電車車両本体における車内の様子について図示したものである。図４１
（ｂ）において、図４１（ａ）で示したドアのガラス戸の表示パネル９７０２の他に、ガ
ラス窓に設けられた表示パネル９７０３、及び天井より吊り下げられた表示パネル９７０
４を示す。本発明の画素構成を具備する表示パネル９７０３は、自発光型の表示素子を具
備するため、混雑時には広告用の画像を表示し、混雑時以外には表示を行わないことで、
電車からの外観をも見ることもできる。また、本発明の画素構成を具備する表示パネル９
７０４はフィルム状の基板に自発光型の表示素子及び有機トランジスタなどのスイッチン
グ素子を設け、該自発光型の表示素子を駆動することで、表示パネル自体を湾曲させて表
示を行うことも可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置
一体型の移動体の応用例について、別の応用形態を図４２にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置
一体型の移動体をその一例として、図４２に示す。図４２は、表示装置一体型の移動体の
例として自動車の車体９９０２に一体に取り付けられた表示パネル９９０１の例について
示す。図４２に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル９９
０１は、自動車の車体と一体に取り付けられており、車体の動作や車体内外から入力され
る情報をオンデマンドに表示する、或いは自動車の目的地までのナビゲーション機能をも
有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図４２で示し
た車体のフロント部にのみ適用可能であることに限定されることなく、その形状を異なら
せることにより、ガラス窓、ドアなどありとあらゆる場所に適用可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置
一体型の移動体の応用例について、別の応用形態を図４３にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置
一体型の移動体をその一例として、図４３に示す。図４３（ａ）は、表示装置一体型の移
動体の例として飛行機車体１０１０１内の客席天井部に一体に取り付けられた表示パネル
１０１０２の例について示す。図４３（ａ）に示す本発明の画素構成を用いた表示装置を
表示部に有する表示パネル１０１０２は、飛行機車体１０１０１とヒンジ部１０１０３を
介して一体に取り付けられており、ヒンジ部１０１０３の伸縮により乗客は表示パネル１
０１０２の視聴が可能になる。表示パネル１０１０２は乗客が操作することで情報を表示
するなど、広告や娯楽手段として利用できる機能を有する。また、図４３（ｂ）に示すよ
うに、ヒンジ部１０１０３を折り曲げて飛行機車体１０１０１に格納することにより、離
着陸時の安全に配慮することができる。なお、緊急時に表示パネルの表示素子を点灯させ
ることで、飛行機車体１０１０１の誘導灯としても利用可能である。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図４３で示し
た飛行機車体１０１０１の天井部にのみ適用可能であることに限定されることなく、その
形状を異ならせることにより、座席やドアなどありとあらゆる場所に適用可能である。例
えば座席前の座席後方に表示パネルを設け、操作・視聴を行う構成であってもよい。
なお、本実施形態において、移動体としては電車車両本体、自動車車体、飛行機車体につ
いて例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、
電車（モノレール、鉄道等を含む）、船舶等、多岐に渡る。本発明の画素構成を用いた表
示部を有する表示パネルを適用することにより、表示パネルの小型化、低消費電力化を達
成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。また特
に、外部からの信号により、移動体内における複数の表示パネルの表示を一斉に切り替え
ることが容易であるため、不特定多数の顧客を対象といた広告表示盤、また緊急災害時の
情報表示板としても極めて有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例に
ついて、建造物に用いた応用形態を図５３にて用いて説明する。
図５３は本発明の画素構成を用いた表示装置を表示部に有する表示パネルとして、フィル
ム状の基板に自発光型の表示素子及び有機トランジスタなどのスイッチング素子を設け、
該自発光型の表示素子を駆動することにより表示パネル自身を湾曲させて表示可能な表示
パネルとし、その応用例について説明する。図５３においては、建造物として電柱等の屋
外に設けられた柱状体の有する曲面に表示パネルを具備し、ここでは柱状体として電柱９
８０１に表示パネル９８０２を具備する構成について示す。
図５３に示す表示パネル９８０２は、電柱の高さの真ん中あたりに位置させ、人間の視点
より高い位置に設ける。そして移動体９８０３から表示パネルを視認することにより、表
示パネル９８０２における画像を認識することができる。電柱のように屋外で繰り返し林
立し、林立した電柱に設けた表示パネル９８０２において同じ映像を表示させることによ
り、視認者は情報表示、広告表示を視認することができる。図５３において電柱９８０１
に設けられた表示パネル９８０２は、外部からの信号により同じ画像を表示させることが
容易であるため、極めて効率的な情報表示、及び広告効果が期待できる。また、本発明の
表示パネルには、表示素子として自発光型の表示素子を設けることで、夜間であっても、
視認性の高い表示媒体として有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例に
ついて、図５３とは別の建造物の応用形態を図５４にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの応用例として、図５４
に示す。図５４は、表示装置一体型の例としてユニットバス１０００２内の側壁に一体に
取り付けられた表示パネル１０００１の例について示す。図５４に示す本発明の画素構成
を用いた表示装置を表示部に有する表示パネル１０００１は、ユニットバス１０００２と
一体に取り付けられており、入浴者は表示パネル１０００１の視聴が可能になる。表示パ
ネル１０００１は入浴者が操作することで情報を表示するなど、広告や娯楽手段として利
用できる機能を有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図５４で示し
たユニットバス１０００２の側壁にのみ適用可能であることに限定されることなく、その
形状を異ならせることにより、鏡面の一部や浴槽自体と一体にするなどありとあらゆる場
所に適用可能である。
また図５５に建造物内に大型の表示部を有するテレビジョン装置を設けた例について示す
。図５５は、筐体８０１０、表示部８０１１、操作部であるリモコン装置８０１２、スピ
ーカー部８０１３等を含む。本発明の画素構成を用いた表示装置を表示部に有する表示パ
ネルは、表示部８０１１の作製に適用される。図５５のテレビジョン装置は、壁かけ型と
して建物と一体となっており、設置するスペースを広く必要とすることなく設置可能であ
る。
なお、本実施形態において、建造物として、柱状体として電柱、ユニットバス等を例とし
たが、本発明はこれに限定されず、表示パネルを備えることのできる建造物であればよい
。本発明の画素構成を用いた表示部を有する表示装置を適用することにより、表示装置の
小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体や建造
物を提供することができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
１１ 接点Ｎ
５１ 接点Ｎ
５２ 接点Ｎ
９１ 接点Ｎ
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ 配線
１０６ 配線
１０７ 配線
１０８ 配線
１０９ 配線
１３１ 節点Ｎ
１７１ 節点Ｎ
１７２ 節点Ｎ
１９１ パネル
２１１ 節点Ｎ
２７１ 節点Ｎ
２７２ 節点Ｎ
３６１ 節点Ｎ
３６２ 節点Ｎ
３６３ 節点Ｎ
４０１ 抵抗素子
４４１ 節点Ｎ
４４２ 節点Ｎ
４８１ 節点Ｎ
４８２ 節点Ｎ
４８３ 節点Ｎ
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ トランジスタ
５０７ トランジスタ
５０８ 配線
５０９ 配線
５１０ 配線
５１１ 配線
５１２ 配線
５６１ 節点Ｎ
５６２ 節点Ｎ
５６３ 節点Ｎ
５８１ 節点Ｎ
５８２ 節点Ｎ
５８３ 節点Ｎ
５９０ 画素
５９１ 画素部
５９３ ソースドライバ
５９４ ゲートドライバ
６０１ 入力端子ＩＮ
６０２ 入力端子ＩＮ
６０３ 入力端子ＩＮ
６０４ 入力端子ＩＮ
６０５ 入力端子ＩＮ
６０６ 出力端子ＯＵＴ
６６１ シフトレジスタ
６９０ 画素
６９１ トランジスタ
６９２ トランジスタ
６９３ 容量素子
６９４ 発光素子
６９５ 端子
６９６ 端子
６９７ 端子
７８１ ダイオード
７９０ 画素
７９１ トランジスタ
７９２ 端子
８０１ 容量素子
９０１ トランジスタ
９０２ トランジスタ
９０３ トランジスタ
９０４ トランジスタ
９０５ 配線
９０６ 配線
９０７ 配線
９０８ 配線
９０９ 配線
９１１ 本体
９１２ 筐体
９１３ 表示部
９１４ キーボード
９１５ 外部接続ポート
９１６ ポインティングデバイス
９２１ 本体
９２２ 筐体
９２３ 表示部
９２４ 表示部
９２５ 部
９２６ 操作キー
９２７ スピーカー部
９３１ 本体
９３２ 音声出力部
９３３ 音声入力部
９３４ 表示部
９３５ 操作スイッチ
９３６ アンテナ
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
９８０ パネル
９８１ 画素部
９８２ ソースドライバ
９８３ ゲートドライバ
９８４ 回路基板
９８５ コントローラ
９８６ 信号分割回路
９８７ 接続配線
１０００ 基板
１００１ 下地膜
１００２ 半導体層
１００３ 絶縁膜
１００４ ゲート電極
１００５ 絶縁膜
１００６ 電極
１００７ 電極
１００８ 絶縁膜
１００９ 発光層
１０１０ 電極
１０１１ 発光素子
１１００ ＴＦＴ
１１０１ 容量素子
１１０２ 半導体層
１１０４ 電極
１１０６ 電極
１１０８ 絶縁膜
１２０１ 抵抗素子
１３０１ トランジスタ
１３０２ トランジスタ
１３０３ トランジスタ
１３０４ トランジスタ
１３０５ 配線
１３０６ 配線
１３０７ 配線
１３０８ 配線
１３０９ 配線
１４０１ 基板
１４０２ 画素部
１４０６ シール材
１４０７ シーリング材
１４０８ 密閉空間
１４０９ 吸湿剤
１４１０ カバー材
１４１１ 入力端子部
１４１２ ＦＰＣ（フレキシブルプリントサーキット）
１４２０ カラーフィルタ
１４２１ 対向基板
１４２２ 密閉空間
１４２３ 保護膜
１４２４ シーリング材
１６０１ 抵抗素子
１７０１ トランジスタ
１７０２ トランジスタ
１７０３ トランジスタ
１７０４ トランジスタ
１７０５ トランジスタ
１７０６ トランジスタ
１７０７ トランジスタ
１７０８ 配線
１７０９ 配線
１７１０ 配線
１７１１ 配線
１７１２ 配線
２００１ 容量素子
２１０１ トランジスタ
２１０２ トランジスタ
２１０３ トランジスタ
２１０４ トランジスタ
２１０５ 配線
２１０６ 配線
２１０７ 配線
２１０８ 配線
２１０９ 配線
２４０１ 抵抗素子
２５０１ 回路
２５０２ 回路
２５０３ 配線
２５０４ 配線
２５０５ 配線
２５０６ 配線
２６０１ 回路
２６０２ 回路
２６０３ 配線
２６０４ 配線
２６０５ 配線
２６０６ 配線
２７０１ トランジスタ
２７０２ トランジスタ
２７０３ トランジスタ
２７０４ トランジスタ
２７０５ トランジスタ
２７０６ トランジスタ
２７０７ トランジスタ
２７０８ トランジスタ
２７０９ 配線
２７１０ 配線
２７１１ 配線
２７１２ 配線
２７１３ 配線
２７１４ 配線
２７１５ ＮＯＲ回路
２８０３ ゲート電極
２８０４ 電極
２８０５ 絶縁膜
２８０６ チャネル形成領域
２８０７ ＬＤＤ領域
２８０８ 不純物領域
２８０９ チャネル形成領域
２８１０ ＬＤＤ領域
２８１１ 不純物領域
２９０４ 電極
２９０５ 絶縁膜
２９０６ 半導体層
２９０７ 半導体層
２９０８ Ｎ型半導体層
２９０９ Ｎ型半導体層
２９１０ Ｎ型半導体層
２９１１ 電極
２９１２ 電極
２９１３ 電極
２９９３ ゲート電極
３００１ 絶縁物
３４０１ 抵抗素子
３５０１ 容量素子
３６００ トランジスタ
３６０１ トランジスタ
３６０２ トランジスタ
３６０３ トランジスタ
３６０４ トランジスタ
３６０５ トランジスタ
３６０６ トランジスタ
３６０７ トランジスタ
３６０８ トランジスタ
３６０９ トランジスタ
３６１０ トランジスタ
３６１１ 配線
３６１２ 配線
３６１３ 配線
３６１４ 配線
３６１５ 配線
３６１６ 配線
３６１７ ＮＯＲ回路
３６７１ 節点Ｎ
３８０１ 容量素子
４０００ 電極
４００１ 配向膜
４００２ 液晶層
４００３ 配向膜
４００４ 電極
４００５ 対向基板
４１１１ 容量素子
４４０１ トランジスタ
４４０２ トランジスタ
４４０３ トランジスタ
４４０４ トランジスタ
４４０５ トランジスタ
４４０６ トランジスタ
４４０７ トランジスタ
４４０８ トランジスタ
４４０９ 配線
４４１０ 配線
４４１１ 配線
４４１２ 配線
４４１３ 配線
４４１４ 配線
４４１５ ＮＡＮＤ回路
４６０１ 抵抗素子
４６９１ トランジスタ
４６９２ 液晶素子
４６９３ 容量素子
４６９４ 端子
４７０１ 容量素子
４８００ トランジスタ
４８０１ トランジスタ
４８０２ トランジスタ
４８０３ トランジスタ
４８０４ トランジスタ
４８０５ トランジスタ
４８０６ トランジスタ
４８０７ トランジスタ
４８０８ トランジスタ
４８０９ トランジスタ
４８１０ トランジスタ
４８１１ 配線
４８１２ 配線
４８１３ 配線
４８１４ 配線
４８１５ 配線
４８１６ 配線
４８１７ ＮＡＮＤ回路
５００１ 容量素子
５２０１ 容量素子
５６０１ トランジスタ
５６０２ トランジスタ
５６０３ トランジスタ
５６０４ トランジスタ
５６０５ トランジスタ
５６０６ トランジスタ
５６０７ トランジスタ
５６０８ 回路
５６０９ 回路
５６１０ 配線
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６１４ 配線
５６１５ 配線
５６１６ 配線
５８０１ トランジスタ
５８０２ トランジスタ
５８０３ トランジスタ
５８０４ トランジスタ
５８０５ トランジスタ
５８０６ トランジスタ
５８０７ トランジスタ
５８０８ 回路
５８０９ 回路
５８１０ 配線
５８１１ 配線
５８１２ 配線
５８１３ 配線
５８１４ 配線
５８１５ 配線
５８１６ 配線
６００１ フリップフロップ回路
６００２ 配線
６００３ 配線
６００４ 配線
６００５ 配線
６００６ 配線
６５０１ シフトレジスタ
６５０２ 配線
６５０３ スイッチ
６５０４ 負荷
６６０１ シフトレジスタ
６６０２ 配線
６６０３ 配線
６６０４ 配線
６６０５ スイッチ群
６６０６ 負荷群
６７０１ シフトレジスタ
６７０２ 配線
６７０３ 配線
６７０４ 配線
６７０５ スイッチ群
６７０６ 負荷群
６７０７ 配線
６８０１ 半導体層
６８０２ ゲート電極層
６８０３ 配線層
８０１０ 筐体
８０１１ 表示部
８０１２ リモコン装置
８０１３ スピーカー部
９７０１ 電車車両本体
９７０２ 表示パネル
９７０３ 表示パネル
９７０４ 表示パネル
９８０１ 電柱
９８０２ 表示パネル
９８０３ 移動体
９９０１ 表示パネル
９９０２ 車体
１０００１ 表示パネル
１０００２ ユニットバス
１０１０１ 飛行機車体
１０１０２ 表示パネル
１０１０３ ヒンジ部
２７１１ａ 配線
２７１１ｂ 配線

Claims (3)

  1. 第１乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第８のトランジスタのゲートは、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  2. 第１乃至第１８のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第１０のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第１１のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第１１のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１２のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第１２のトランジスタのゲートは、前記第９のトランジスタのゲートと電気的に接続され、
    前記第１３のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第１４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１４のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第１５のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１５のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第１６のトランジスタのソース又はドレインの一方は、前記第１３のトランジスタのゲートと電気的に接続され、
    前記第１６のトランジスタのソース又はドレインの他方は、前記第１３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１６のトランジスタのゲートは、前記第１６のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１７のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１７のトランジスタのソース又はドレインの他方は、前記第１３のトランジスタのゲートと電気的に接続され、
    前記第１７のトランジスタのゲートは、前記第１４のトランジスタのゲートと電気的に接続され、
    前記第１７のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１８のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１８のトランジスタのソース又はドレインの他方は、前記第１３のトランジスタのゲートと電気的に接続され、
    前記第１８のトランジスタのゲートは、前記第１５のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  3. 第１乃至第１０のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第８のトランジスタのゲートは、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第１の導電層を介して、第４の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
    前記第４の配線には、クロック信号が入力され、
    前記第４の配線は、第１の方向に延在している第１の領域を有し、
    前記第５の配線は、前記第１の方向に延在している第２の領域を有し、
    前記第５の配線の前記第２の領域は、前記第１乃至第１０のトランジスタの少なくとも一と前記第４の配線の前記第１の領域との間の第３の領域を有し、
    前記第５の導電層は、前記第１の方向と交差する方向に延在している第４の領域を有し、
    前記第４の領域は、前記第５の配線の前記第２の領域と交差していることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
US20070200803A1 (en) * 2005-07-27 2007-08-30 Semiconductor Energy Laboratory Co., Ltd. Display device, and driving method and electronic device thereof
KR101424794B1 (ko) * 2006-01-07 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및전자기기
US8330492B2 (en) * 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
TWI770659B (zh) 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US8232947B2 (en) 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101959185B1 (ko) 2008-11-28 2019-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
TWI525603B (zh) 2009-01-16 2016-03-11 半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US9741309B2 (en) * 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
US8330702B2 (en) * 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US8872751B2 (en) * 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
EP2234100B1 (en) * 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101604577B1 (ko) * 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101785992B1 (ko) 2009-07-24 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
TWI671724B (zh) 2009-09-10 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置和顯示裝置
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
CN107195328B (zh) * 2009-10-09 2020-11-10 株式会社半导体能源研究所 移位寄存器和显示装置以及其驱动方法
KR102378013B1 (ko) 2009-11-06 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20110172821A1 (en) * 2010-01-11 2011-07-14 George Carter Automated tire inflation system
KR102139209B1 (ko) 2010-02-18 2020-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
KR102647090B1 (ko) 2010-02-23 2024-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN101807436B (zh) * 2010-03-31 2013-04-10 友达光电股份有限公司 移位暂存器
TWI416874B (zh) * 2010-08-13 2013-11-21 Au Optronics Corp 移位暫存裝置與主動陣列基板
CN103081092B (zh) * 2010-08-27 2016-11-09 株式会社半导体能源研究所 存储器件及半导体器件
JP5839896B2 (ja) 2010-09-09 2016-01-06 株式会社半導体エネルギー研究所 表示装置
CN105699449A (zh) 2011-05-02 2016-06-22 艾比斯生物科学公司 多分析物化验装置和系统
CN107195266B (zh) 2011-05-13 2021-02-02 株式会社半导体能源研究所 显示装置
KR101869752B1 (ko) 2011-11-29 2018-06-22 에스케이하이닉스 주식회사 반도체 장치
KR20130073669A (ko) * 2011-12-23 2013-07-03 삼성전기주식회사 전원 스위칭 구동 장치, 이를 갖는 역률 보정 장치 및 전원 공급 장치
US20130277729A1 (en) * 2012-04-20 2013-10-24 Palo Alto Research Center Incorporated Floating gate transistor memory with an organic semiconductor interlayer
JP6013067B2 (ja) * 2012-07-26 2016-10-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN103916113B (zh) * 2012-12-31 2017-06-16 意法半导体研发(深圳)有限公司 一种用于驱动功率晶体管的驱动电路
JP6065721B2 (ja) * 2013-04-08 2017-01-25 株式会社ソシオネクスト 駆動回路、半導体集積回路、及び駆動回路の制御方法
US9583063B2 (en) * 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2015128096A (ja) * 2013-12-27 2015-07-09 ソニー株式会社 分散体、光電変換素子および撮像装置
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
TWI595669B (zh) * 2014-05-19 2017-08-11 群創光電股份有限公司 半導體結構、顯示面板及其控制方法
CN105097805B (zh) * 2014-05-19 2018-04-27 群创光电股份有限公司 半导体结构及显示面板
JP6521794B2 (ja) * 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9450581B2 (en) 2014-09-30 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
US10068927B2 (en) * 2014-10-23 2018-09-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US9584707B2 (en) * 2014-11-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
JP6830765B2 (ja) 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
EP3109034B1 (en) * 2015-06-24 2020-07-15 British Telecommunications public limited company Printed logic gate
US9748735B2 (en) * 2015-10-08 2017-08-29 The University Of North Carolina At Charlotte Light-effect transistor (LET)
US10033361B2 (en) * 2015-12-28 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Level-shift circuit, driver IC, and electronic device
CN105740689B (zh) * 2016-03-14 2017-11-07 广东欧珀移动通信有限公司 一种解锁控制方法及终端设备
CN205621414U (zh) * 2016-04-26 2016-10-05 京东方科技集团股份有限公司 静电放电电路、阵列基板和显示装置
KR20180032742A (ko) * 2016-09-22 2018-04-02 삼성디스플레이 주식회사 플렉시블 디스플레이 패널 및 플렉시블 디스플레이 패널 벤딩 방법
KR102581841B1 (ko) * 2016-11-28 2023-09-22 엘지디스플레이 주식회사 유기발광표시장치 및 그의 구동방법
KR20180061935A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 데이터 구동부 및 이를 이용한 표시장치
CN108428714B (zh) * 2017-02-13 2024-01-23 富士胶片商业创新有限公司 层叠结构、发光部件、发光装置和图像形成装置
CN107633831B (zh) * 2017-10-18 2020-02-14 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN109979396B (zh) * 2018-02-26 2021-12-17 重庆京东方光电科技有限公司 栅极驱动电路、触控显示装置及驱动方法
CN108398837B (zh) * 2018-03-08 2020-11-06 惠科股份有限公司 阵列基板及显示面板
CN110010097A (zh) * 2019-04-22 2019-07-12 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110767256A (zh) * 2019-11-11 2020-02-07 合肥京东方卓印科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
CN114913823A (zh) * 2021-02-09 2022-08-16 上海树泉信息技术有限公司 一种基于双栅晶体管的像素电路及其驱动方法
CN113851087B (zh) * 2021-09-28 2023-02-03 京东方科技集团股份有限公司 显示面板、栅极驱动电路及其驱动方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060279511A1 (en) * 2005-06-13 2006-12-14 Samsung Electronics Co., Ltd. Shift register and a display device including the shift register
JP2007317344A (ja) * 2006-04-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3506851A (en) 1966-12-14 1970-04-14 North American Rockwell Field effect transistor driver using capacitor feedback
JPS52119160A (en) 1976-03-31 1977-10-06 Nec Corp Semiconductor circuit with insulating gate type field dffect transisto r
DE2840006C2 (de) * 1978-09-14 1980-10-02 Deutsche Itt Industries Gmbh, 7800 Freiburg CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung
JPS55156427A (en) 1979-05-23 1980-12-05 Sharp Corp Bootstrap buffer circuit
JPS58151719A (ja) 1982-03-05 1983-09-09 Sony Corp パルス発生回路
JP3189990B2 (ja) 1991-09-27 2001-07-16 キヤノン株式会社 電子回路装置
DE4307177C2 (de) * 1993-03-08 1996-02-08 Lueder Ernst Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
JP3424320B2 (ja) 1994-04-22 2003-07-07 ソニー株式会社 アクティブマトリクス表示装置
JPH0837284A (ja) 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
US5434899A (en) * 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
US5694061A (en) 1995-03-27 1997-12-02 Casio Computer Co., Ltd. Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity
US5949398A (en) 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
JP2921510B2 (ja) * 1996-10-07 1999-07-19 日本電気株式会社 ブートストラップ回路
KR100242244B1 (ko) 1997-08-09 2000-02-01 구본준 스캐닝 회로
DE19756039C2 (de) * 1997-12-17 1999-12-02 Bosch Gmbh Robert Schaltungsanordnung als Teil eines Schieberegisters
KR100438525B1 (ko) 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
TW461180B (en) 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
TW543206B (en) 1999-06-28 2003-07-21 Semiconductor Energy Lab EL display device and electronic device
JP3777894B2 (ja) 1999-08-06 2006-05-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
TWI282956B (en) 2000-05-09 2007-06-21 Sharp Kk Data signal line drive circuit, and image display device incorporating the same
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
US6611248B2 (en) * 2000-05-31 2003-08-26 Casio Computer Co., Ltd. Shift register and electronic apparatus
JP3873165B2 (ja) 2000-06-06 2007-01-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
US6992652B2 (en) * 2000-08-08 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method thereof
KR100698239B1 (ko) 2000-08-30 2007-03-21 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
TWI226506B (en) 2000-12-21 2005-01-11 Novatek Microelectronics Corp Data driver structure for thin film transistor liquid crystal display
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
KR100752602B1 (ko) 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4439761B2 (ja) 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
SG148032A1 (en) 2001-07-16 2008-12-31 Semiconductor Energy Lab Light emitting device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
KR100803163B1 (ko) 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
JP4397555B2 (ja) 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
US7050036B2 (en) * 2001-12-12 2006-05-23 Lg.Philips Lcd Co., Ltd. Shift register with a built in level shifter
JP2003208132A (ja) 2002-01-17 2003-07-25 Seiko Epson Corp 液晶駆動回路
JP2003271108A (ja) 2002-03-18 2003-09-25 Hitachi Ltd 液晶表示装置
JP4302535B2 (ja) 2002-04-08 2009-07-29 サムスン エレクトロニクス カンパニー リミテッド ゲート駆動回路及びこれを有する液晶表示装置
JP3774678B2 (ja) 2002-05-10 2006-05-17 アルプス電気株式会社 シフトレジスタ装置および表示装置
JP4391128B2 (ja) 2002-05-30 2009-12-24 シャープ株式会社 表示装置のドライバ回路およびシフトレジスタならびに表示装置
KR100857495B1 (ko) * 2002-07-06 2008-09-08 삼성전자주식회사 비정질-실리콘 박막 트랜지스터 게이트 구동 쉬프트레지스터 구동방법
TWI298478B (en) 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR100432652B1 (ko) 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치
JP2004093682A (ja) * 2002-08-29 2004-03-25 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示パネル、ｅｌ表示パネルの駆動方法、ｅｌ表示装置の駆動回路およびｅｌ表示装置
KR100797522B1 (ko) * 2002-09-05 2008-01-24 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
JP4460822B2 (ja) * 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
WO2004059843A1 (ja) 2002-12-25 2004-07-15 Semiconductor Energy Laboratory Co., Ltd. 補正回路を備えたデジタル回路及びそれを有する電子機器
US7298355B2 (en) 2002-12-27 2007-11-20 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
GB2397710A (en) * 2003-01-25 2004-07-28 Sharp Kk A shift register for an LCD driver, comprising reset-dominant RS flip-flops
KR100917009B1 (ko) 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
JP4464062B2 (ja) * 2003-03-24 2010-05-19 Ｎｅｃエレクトロニクス株式会社 電流駆動回路及び表示装置
US7319452B2 (en) 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
TW589612B (en) * 2003-04-16 2004-06-01 Au Optronics Corp Display driving circuit
TWI220255B (en) * 2003-04-29 2004-08-11 Ind Tech Res Inst Shifter register unit and shift register circuit comprising the shift register units
KR100913303B1 (ko) * 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
US20070151144A1 (en) 2003-05-06 2007-07-05 Samsung Electronics Co., Ltd. Detergent comprising the reaction product an amino alcohol, a high molecular weight hydroxy aromatic compound, and an aldehydye
TW591583B (en) * 2003-05-09 2004-06-11 Toppoly Optoelectronics Corp Current register unit and circuit, and image display device applying the current register unit
US7486269B2 (en) 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
JP3974124B2 (ja) 2003-07-09 2007-09-12 シャープ株式会社 シフトレジスタおよびそれを用いる表示装置
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
KR100566814B1 (ko) * 2003-07-24 2006-04-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
TW200514435A (en) * 2003-08-29 2005-04-16 Matsushita Electric Ind Co Ltd Signal transmission circuit
JP3958271B2 (ja) 2003-09-19 2007-08-15 シャープ株式会社 レベルシフタ及びそれを用いた表示装置
JP3962953B2 (ja) 2003-12-26 2007-08-22 カシオ計算機株式会社 レベルシフト回路及び該レベルシフト回路を備えた信号出力回路
CN100385478C (zh) * 2003-12-27 2008-04-30 Lg.菲利浦Lcd株式会社 包括移位寄存器的驱动电路以及使用其的平板显示器件
KR100995637B1 (ko) * 2003-12-29 2010-11-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101012972B1 (ko) * 2003-12-30 2011-02-10 엘지디스플레이 주식회사 액티브 매트릭스 표시장치
JP4203656B2 (ja) 2004-01-16 2009-01-07 カシオ計算機株式会社 表示装置及び表示パネルの駆動方法
JP3958322B2 (ja) 2004-01-28 2007-08-15 シャープ株式会社 シフトレジスタ、およびアクティブマトリクス型表示装置
JP4645047B2 (ja) 2004-03-05 2011-03-09 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US7289594B2 (en) 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
JP2006013433A (ja) 2004-05-24 2006-01-12 Toppan Printing Co Ltd 薄膜トランジスタ
KR101057891B1 (ko) 2004-05-31 2011-08-19 엘지디스플레이 주식회사 쉬프트 레지스터
US7639226B2 (en) 2004-05-31 2009-12-29 Lg Display Co., Ltd. Liquid crystal display panel with built-in driving circuit
KR101026807B1 (ko) 2004-06-09 2011-04-04 삼성전자주식회사 표시 장치용 구동 장치 및 표시판
KR101019416B1 (ko) 2004-06-29 2011-03-07 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 평판표시장치
US8605027B2 (en) * 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
JP4621454B2 (ja) * 2004-08-23 2011-01-26 東芝モバイルディスプレイ株式会社 表示装置の駆動回路
KR101014172B1 (ko) 2004-09-13 2011-02-14 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
KR101056369B1 (ko) 2004-09-18 2011-08-11 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
US7594075B2 (en) * 2004-10-20 2009-09-22 Seagate Technology Llc Metadata for a grid based data storage system
JP2006164477A (ja) 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
KR101110133B1 (ko) 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
KR101127813B1 (ko) 2004-12-29 2012-03-26 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정 표시장치
KR101137880B1 (ko) * 2004-12-31 2012-04-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
KR101191157B1 (ko) 2004-12-31 2012-10-15 엘지디스플레이 주식회사 액정표시장치의 구동부
KR101157241B1 (ko) 2005-04-11 2012-06-15 엘지디스플레이 주식회사 게이트 드라이버 및 그 구동 방법
JP2006309893A (ja) 2005-04-28 2006-11-09 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
KR101152129B1 (ko) 2005-06-23 2012-06-15 삼성전자주식회사 표시 장치용 시프트 레지스터 및 이를 포함하는 표시 장치
US7203264B2 (en) * 2005-06-28 2007-04-10 Wintek Corporation High-stability shift circuit using amorphous silicon thin film transistors
KR101166819B1 (ko) 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US8004481B2 (en) * 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR101424794B1 (ko) * 2006-01-07 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및전자기기
JP2007317288A (ja) 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US8330492B2 (en) * 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI651701B (zh) * 2006-09-29 2019-02-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912186B2 (ja) 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2008276849A (ja) 2007-04-27 2008-11-13 Mitsubishi Electric Corp 画像表示装置および半導体装置
KR20080101680A (ko) * 2007-05-18 2008-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시장치, 전자 기기, 및 그의 구동방법
JP4968681B2 (ja) * 2007-07-17 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路とそれを用いた表示装置並びにその駆動方法
US8314765B2 (en) * 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP5665299B2 (ja) * 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
US8232947B2 (en) * 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8330702B2 (en) * 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
KR20200011570A (ko) * 2009-06-25 2020-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102024410B (zh) * 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
KR101717460B1 (ko) * 2009-10-16 2017-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
KR102197397B1 (ko) * 2009-12-18 2020-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
KR101040806B1 (ko) * 2009-12-31 2011-06-14 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR102647090B1 (ko) * 2010-02-23 2024-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101828960B1 (ko) * 2010-03-02 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 신호 출력 회로 및 시프트 레지스터
US9349325B2 (en) * 2010-04-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5396543B2 (ja) * 2010-09-02 2014-01-22 シャープ株式会社 信号処理回路、ドライバ回路、表示装置
US8988152B2 (en) * 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI636309B (zh) * 2013-07-25 2018-09-21 日商半導體能源研究所股份有限公司 液晶顯示裝置及電子裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060279511A1 (en) * 2005-06-13 2006-12-14 Samsung Electronics Co., Ltd. Shift register and a display device including the shift register
JP2007317344A (ja) * 2006-04-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置

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