JP6330010B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の駆動方法に関する。また、半導体装置を具備する
表示装置、特に半導体装置を具備する液晶表示装置、及び当該液晶表示装置を具備する電
子機器に関する。
近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加
から、活発に開発が進められている。特に絶縁体上に非結晶半導体により形成されたトラ
ンジスタを用いて、画素回路、及びシフトレジスタ回路等を含む駆動回路（以下、内部回
路という）を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活
発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介して絶縁体
の外に配置されたコントローラＩＣ等に（以下、外部回路という）と接続され、その動作
が制御されている。
また、絶縁体上に形成された内部回路として、様々なレベルシフタが考案されている（特
許文献１、特許文献２参照）。
特開２００１−２５７５８１号公報 特開２００２−１１８４５８号公報
上記特許文献１、及び特許文献２に示すレベルシフタでは、入力信号の負電源側、及び正
電源側を同時にレベルシフトすることができない。つまり、入力信号を負電源側及び正電
源側にレベルシフトするためには、入力信号の負電源側をレベルシフトするためのレベル
シフタと、入力信号の正電源側をレベルシフトするためのレベルシフタとが必要になって
いた。
上記問題を鑑み、本発明では、入力信号を負電源側、及び正電源側に同時にレベルシフト
できるレベルシフタ、及びこのようなレベルシフタを具備する半導体装置、並びに液晶表
示装置等の表示装置、及び当該表示装置を具備する電子機器を提供することを目的とする
。
本発明の一は、第１の容量素子と、第２の容量素子と、第１のトランジスタと、第２のト
ランジスタと、第３のトランジスタと、第４のトランジスタとを有し、前記第１の容量素
子の第１電極が第３の配線に電気的に接続され、前記第２の容量素子の第１電極が第４の
配線に電気的に接続され、前記第１のトランジスタのゲートが前記第１の容量素子の第２
電極に電気的に接続され、前記第１のトランジスタの第１端子が第２の配線に電気的に接
続され、前記第１のトランジスタの第２端子が前記第２の容量素子の第２電極に電気的に
接続され、前記第２のトランジスタのゲートが前記第２の容量素子の第２電極に電気的に
接続され、前記第２のトランジスタの第１端子が前記第２の配線に電気的に接続され、前
記第２のトランジスタの第２端子が前記第１の容量素子の第２電極に電気的に接続され、
前記第３のトランジスタのゲートが前記第２の容量素子の第２電極に電気的に接続され、
前記第３のトランジスタの第１端子が前記第２の配線に電気的に接続され、前記第３のト
ランジスタの第２端子が第５の配線に電気的に接続され、前記第４のトランジスタのゲー
ト及び第１の端子が第１の配線に電気的に接続され、前記前記第４のトランジスタの第２
端子が第５の配線に電気的に接続されていることを特徴とする構成である。
なお、前記第１のトランジスタ乃至前記第４のトランジスタは同じ導電型のトランジスタ
であっても良い。前記第１のトランジスタ乃至前記第４のトランジスタはＰチャネル型ト
ランジスタの場合には前記第１の配線の電位は前記第２の配線の電位よりも高いことを特
徴としても良い。また、前記第１のトランジスタ乃至前記第４のトランジスタはＮチャネ
ル型トランジスタの場合には、前記第１の配線の電位は前記第２の配線の電位よりも低い
ことを特徴としても良い。
本発明の一は、第１の容量素子と、第２の容量素子と、第１のトランジスタと、第２のト
ランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、
第６のトランジスタとを有し、前記第１の容量素子の第１電極が第３の配線に電気的に接
続され、前記第２の容量素子の第１電極が第４の配線に電気的に接続され、前記第１のト
ランジスタのゲートが前記第１の容量素子の第２電極に電気的に接続され、前記第１のト
ランジスタの第１端子が第２の配線に電気的に接続され、前記第１のトランジスタの第２
端子が前記第２の容量素子の第２電極に電気的に接続され、前記第２のトランジスタのゲ
ートが前記第２の容量素子の第２電極に電気的に接続され、前記第２のトランジスタの第
１端子が前記第２の配線に電気的に接続され、前記第２のトランジスタの第２端子が前記
第１の容量素子の第２電極に電気的に接続され、前記第３のトランジスタのゲートが前記
第２の容量素子の第２電極に電気的に接続され、前記第３のトランジスタの第１端子が前
記第２の配線に電気的に接続され、前記第３のトランジスタの第２端子が第５の配線に電
気的に接続され、前記第４のトランジスタのゲート及び第１端子が第１の配線に電気的に
接続され、前記第４のトランジスタの第２端子が前記第５の配線に電気的に接続され、前
記第５のトランジスタのゲートが前記第１の容量素子の第２電極に電気的に接続され、前
記第５のトランジスタの第１端子が前記第２の配線に電気的に接続され、前記第５のトラ
ンジスタの第２の端子が第６の配線に電気的に接続され、前記第６のトランジスタのゲー
ト及び第１端子が前記第１の配線に電気的に接続され、前記第６のトランジスタの第２端
子が前記第６の配線に電気的に接続されていることを特徴とする構成である。
なお、前記第１のトランジスタ乃至前記第６のトランジスタは同じ導電型のトランジスタ
であっても良い。前記第１のトランジスタ乃至前記第６のトランジスタはＰチャネル型ト
ランジスタの場合には前記第１の配線の電位は前記第２の配線の電位よりも高いことを特
徴としても良い。また、前記第１のトランジスタ乃至前記第６のトランジスタはＮチャネ
ル型トランジスタの場合には、前記第１の配線の電位は前記第２の配線の電位よりも低い
ことを特徴としても良い。
本発明の一は、第１の容量素子と、第２の容量素子と、第１のトランジスタと、第２のト
ランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、
第６のトランジスタとを有し、前記第１の容量素子の第１電極が第３の配線に電気的に接
続され、前記第２の容量素子の第１電極が第４の配線に電気的に接続され、前記第１のト
ランジスタのゲートが前記第１の容量素子の第２電極に電気的に接続され、前記第１のト
ランジスタの第１端子が第２の配線に電気的に接続され、前記第１のトランジスタの第２
端子が前記第２の容量素子の第２電極に電気的に接続され、前記第２のトランジスタのゲ
ートが前記第２の容量素子の第２電極に電気的に接続され、前記第２のトランジスタの第
１端子が前記第２の配線に電気的に接続され、前記第２のトランジスタの第２端子が前記
第１の容量素子の第２電極に電気的に接続され、前記第３のトランジスタのゲートが前記
第２の容量素子の第２電極に電気的に接続され、前記第３のトランジスタの第１端子が前
記第２の配線に電気的に接続され、前記第４のトランジスタのゲート及び第１端子が第１
の配線に電気的に接続され、前記第４のトランジスタの第２端子が前記第３のトランジス
タの第２端子に電気的に接続され、前記第５のトランジスタのゲートが前記第２の容量素
子の第２電極に電気的に接続され、前記第５のトランジスタの第１端子が前記第２の配線
に電気的に接続され、前記第５のトランジスタの第２端子が第５の配線に電気的に接続さ
れ、前記第６のトランジスタのゲートが前記第３のトランジスタの第２端子及び前記第４
のトランジスタの第２端子に電気的に接続され、前記第６のトランジスタの第１端子が前
記第１の配線に電気的に接続され、前記第６のトランジスタの第２端子が前記第５の配線
に電気的に接続されていることを特徴とする構成である。
なお、前記第１のトランジスタ乃至前記第６のトランジスタは同じ導電型のトランジスタ
であっても良い。前記第１のトランジスタ乃至前記第６のトランジスタはＰチャネル型ト
ランジスタの場合には前記第１の配線の電位は前記第２の配線の電位よりも高いことを特
徴としても良い。また、前記第１のトランジスタ乃至前記第６のトランジスタはＮチャネ
ル型トランジスタの場合には、前記第１の配線の電位は前記第２の配線の電位よりも低い
ことを特徴としても良い。
また、本発明の一は、液晶素子を有する画素と、駆動回路とを有し、前記駆動回路は、
第１の容量素子と、第２の容量素子と、第１のトランジスタと、第２のトランジスタと、
第３のトランジスタと、第４のトランジスタとを有し、前記第１の容量素子の第１電極が
第３の配線に電気的に接続され、前記第２の容量素子の第１電極が第４の配線に電気的に
接続され、前記第１のトランジスタのゲートが前記第１の容量素子の第２電極に電気的に
接続され、前記第１のトランジスタの第１端子が第２の配線に電気的に接続され、前記第
１のトランジスタの第２端子が前記第２の容量素子の第２電極に電気的に接続され、前記
第２のトランジスタのゲートが前記第２の容量素子の第２電極に電気的に接続され、前記
第２のトランジスタの第１端子が前記第２の配線に電気的に接続され、前記第２のトラン
ジスタの第２端子が前記第１の容量素子の第２電極に電気的に接続され、前記第３のトラ
ンジスタのゲートが前記第２の容量素子の第２電極に電気的に接続され、前記第３のトラ
ンジスタの第１端子が前記第２の配線に電気的に接続され、前記第３のトランジスタの第
２端子が第５の配線に電気的に接続され、前記第４のトランジスタのゲート及び第１の端
子が第１の配線に電気的に接続され、前記前記第４のトランジスタの第２端子が第５の配
線に電気的に接続されていることを特徴とする液晶表示装置である。
なお、前記第１のトランジスタ乃至前記第４のトランジスタは同じ導電型のトランジスタ
であっても良い。前記第１のトランジスタ乃至前記第４のトランジスタはＰチャネル型ト
ランジスタの場合には前記第１の配線の電位は前記第２の配線の電位よりも高いことを特
徴としても良い。また、前記第１のトランジスタ乃至前記第４のトランジスタはＮチャネ
ル型トランジスタの場合には、前記第１の配線の電位は前記第２の配線の電位よりも低い
ことを特徴としても良い。
また、本発明の一は、液晶素子を有する画素と、駆動回路とを有し、前記駆動回路は、第
１の容量素子と、第２の容量素子と、第１のトランジスタと、第２のトランジスタと、第
３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジス
タとを有し、前記第１の容量素子の第１電極が第３の配線に電気的に接続され、前記第２
の容量素子の第１電極が第４の配線に電気的に接続され、前記第１のトランジスタのゲー
トが前記第１の容量素子の第２電極に電気的に接続され、前記第１のトランジスタの第１
端子が第２の配線に電気的に接続され、前記第１のトランジスタの第２端子が前記第２の
容量素子の第２電極に電気的に接続され、前記第２のトランジスタのゲートが前記第２の
容量素子の第２電極に電気的に接続され、前記第２のトランジスタの第１端子が前記第２
の配線に電気的に接続され、前記第２のトランジスタの第２端子が前記第１の容量素子の
第２電極に電気的に接続され、前記第３のトランジスタのゲートが前記第２の容量素子の
第２電極に電気的に接続され、前記第３のトランジスタの第１端子が前記第２の配線に電
気的に接続され、前記第３のトランジスタの第２端子が第５の配線に電気的に接続され、
前記第４のトランジスタのゲート及び第１端子が第１の配線に電気的に接続され、前記第
４のトランジスタの第２端子が前記第５の配線に電気的に接続され、前記第５のトランジ
スタのゲートが前記第１の容量素子の第２電極に電気的に接続され、前記第５のトランジ
スタの第１端子が前記第２の配線に電気的に接続され、前記第５のトランジスタの第２の
端子が第６の配線に電気的に接続され、前記第６のトランジスタのゲート及び第１端子が
前記第１の配線に電気的に接続され、前記第６のトランジスタの第２端子が前記第６の配
線に電気的に接続されていることを特徴とする液晶表示装置である。
なお、前記第１のトランジスタ乃至前記第６のトランジスタは同じ導電型のトランジスタ
であっても良い。前記第１のトランジスタ乃至前記第６のトランジスタはＰチャネル型ト
ランジスタの場合には前記第１の配線の電位は前記第２の配線の電位よりも高いことを特
徴としても良い。また、前記第１のトランジスタ乃至前記第６のトランジスタはＮチャネ
ル型トランジスタの場合には、前記第１の配線の電位は前記第２の配線の電位よりも低い
ことを特徴としても良い。
また、本発明の一は液晶素子を有する画素と、駆動回路とを有し、前記駆動回路は、第１
の容量素子と、第２の容量素子と、第１のトランジスタと、第２のトランジスタと、第３
のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタ
とを有し、前記第１の容量素子の第１電極が第３の配線に電気的に接続され、前記第２の
容量素子の第１電極が第４の配線に電気的に接続され、前記第１のトランジスタのゲート
が前記第１の容量素子の第２電極に電気的に接続され、前記第１のトランジスタの第１端
子が第２の配線に電気的に接続され、前記第１のトランジスタの第２端子が前記第２の容
量素子の第２電極に電気的に接続され、前記第２のトランジスタのゲートが前記第２の容
量素子の第２電極に電気的に接続され、前記第２のトランジスタの第１端子が前記第２の
配線に電気的に接続され、前記第２のトランジスタの第２端子が前記第１の容量素子の第
２電極に電気的に接続され、前記第３のトランジスタのゲートが前記第２の容量素子の第
２電極に電気的に接続され、前記第３のトランジスタの第１端子が前記第２の配線に電気
的に接続され、前記第４のトランジスタのゲート及び第１端子が第１の配線に電気的に接
続され、前記第４のトランジスタの第２端子が前記第３のトランジスタの第２端子に電気
的に接続され、前記第５のトランジスタのゲートが前記第２の容量素子の第２電極に電気
的に接続され、前記第５のトランジスタの第１端子が前記第２の配線に電気的に接続され
、前記第５のトランジスタの第２端子が第５の配線に電気的に接続され、前記第６のトラ
ンジスタのゲートが前記第３のトランジスタの第２端子及び前記第４のトランジスタの第
２端子に電気的に接続され、前記第６のトランジスタの第１端子が前記第１の配線に電気
的に接続され、前記第６のトランジスタの第２端子が前記第５の配線に電気的に接続され
ていることを特徴とする液晶表示装置である。
なお、前記第１のトランジスタ乃至前記第６のトランジスタは同じ導電型のトランジスタ
であっても良い。前記第１のトランジスタ乃至前記第６のトランジスタはＰチャネル型ト
ランジスタの場合には前記第１の配線の電位は前記第２の配線の電位よりも高いことを特
徴としても良い。また、前記第１のトランジスタ乃至前記第６のトランジスタはＮチャネ
ル型トランジスタの場合には、前記第１の配線の電位は前記第２の配線の電位よりも低い
ことを特徴としても良い。
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電
気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであ
ればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トラン
ジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショット
キーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよい
し、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用
いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極
性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電
流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジ
スタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある
。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（
Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、ソース端子の
電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いる
ことが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチ
として機能させやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよ
い。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのいずれかのスイッ
チが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば
、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させる
ことが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくする
ことが出来るので、消費電力を小さくすることも出来る。
なお、スイッチとしてトランジスタを用いる場合は、入力端子（ソース端子またはドレ
イン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御
する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合
は、導通を制御する端子を有していない場合がある。そのため、端子を制御するための配
線を少なくすることが出来る。
なお、本発明において、接続されているとは、電気的に接続されている場合と機能的に接
続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が
開示する構成において、所定の接続関係以外のものも含むものとする。例えば、ある部分
とある部分との間に、電気的な接続を可能とする素子（例えば、スイッチやトランジスタ
や容量素子やインダクタや抵抗素子やダイオードなど）が１個以上配置されていてもよい
。また、機能的な接続を可能とする回路（例えば、論理回路（インバータやＮＡＮＤ回路
やＮＯＲ回路など）や信号変換回路（ＤＡ変換回路やＡＤ変換回路やガンマ補正回路など
）や電位レベル変換回路（昇圧回路や降圧回路などの電源回路やＨ信号やＬ信号の電位レ
ベルを変えるレベルシフタ回路など）や電圧源や電流源や切り替え回路や増幅回路（オペ
アンプや差動増幅回路やソースフォロワ回路やバッファ回路など、信号振幅や電流量など
を大きく出来る回路など）や信号生成回路や記憶回路や制御回路など）が間に１個以上配
置されていてもよい。あるいは、間に他の素子や他の回路を挟まずに、直接接続されて、
配置されていてもよい。
なお、素子や回路を間に介さずに接続されている場合のみを含む場合は、直接接続され
ている、と記載するものとする。また、電気的に接続されている、と記載する場合は、電
気的に接続されている場合（つまり、間に別の素子を挟んで接続されている場合）と機能
的に接続されている場合（つまり、間に別の回路を挟んで接続されている場合）と直接接
続されている場合（つまり、間に別の素子や別の回路を挟まずに接続されている場合）と
を含むものとする。
なお、表示素子や表示装置や発光素子や発光装置は、様々な形態を用いたり、様々な素子
を有したりすることが出来る。例えば、表示素子や表示装置や発光素子や発光装置として
は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電
子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマ
ディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミック
ディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化
する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬデ
ィスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレ
イ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃ
ｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた
表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレ
イ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある
。
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが
出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、例えば、非
晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ
（ＴＦＴ）などを適用することが出来る。これらにより、製造温度が高くなくても製造で
きたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できた
り、トランジスタで光を透過させたりすることが出来る。また、半導体基板やＳＯＩ基板
を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポ
ーラトランジスタなどを適用することが出来る。これらにより、バラツキの少ないトラン
ジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さ
いトランジスタを製造できたり、消費電力の少ない回路を構成したりすることが出来る。
また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するト
ランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することが出来
る。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性
の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成したりす
ることが出来る。また、インクジェットや印刷法を用いて作成したトランジスタなどを適
用することが出来る。これらにより、室温で製造したり、真空度の低い状態で製造したり
、大型基板で製造したりすることができる。また、マスク（レチクル）を用いなくても製
造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る
。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジス
タを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを
形成することが出来る。なお、非単結晶半導体膜には水素またはハロゲンが含まれていて
もよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることが
でき、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガ
ラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレ
ス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る
。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させ
て、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性の
よいトランジスタを形成したり、消費電力の小さいトランジスタを形成したり、壊れにく
い装置にしたり、耐熱性を持たせたりすることが出来る。
トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例
えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲー
ト構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトラン
ジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ
電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動
作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変
化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が
配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にする
ことにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくな
ってＳ値を小さくしたりすることができる。チャネルの上下にゲート電極が配置されると
、複数のトランジスタが並列に接続されたような構成となる。また、チャネルの上にゲー
ト電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構
造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域
が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続され
ていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重な
っていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なって
いる構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になること
を防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより
、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領
域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があ
まり変化せず、フラットな特性にすることができる。
なお、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上
に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていて
もよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていても
よいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていても
よい。回路の全てが同じ基板上に形成されていることにより、部品点数を減らしてコスト
を低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる
。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に
形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。
例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は
、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接
続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続しても
よい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減ら
してコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりするこ
とができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくな
ってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上
を防ぐことができる。
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする
。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで
明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカ
ラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素
から構成されるものとする。なお、色要素は、三色に限定されず、それ以上の数を用いて
も良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）
としてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリ
ーン、朱色などを一色以上追加したものでもよい。また、例えばＲＧＢの中の少なくとも
一色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい
。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。このような色要
素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減した
りすることが出来る。また、別の例としては、１つの色要素について、複数の領域を用い
て明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面
積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で
階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、
その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画
素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要
素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複
数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げる
ようにしてもよい。なお、一画素（三色分）と記載する場合は、ＲとＧとＢの三画素分を
一画素と考える場合であるとする。一画素（一色分）と記載する場合は、一つの色要素に
つき、複数の画素がある場合、それらをまとめて一画素と考える場合であるとする。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでい
る。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向に
おいて、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含ん
でいる。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、
ストライプ配置されている場合や、三つの色要素のドットがいわゆるデルタ配置されてい
る場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。なお、色
要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢ
に、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。また、色要素
のドット毎にその表示領域の大きさが異なっていてもよい。これにより、消費電力を低下
させたり、表示素子の寿命を延ばしたりすることが出来る。
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも
三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有して
おり、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。こ
こで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、い
ずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明にお
いては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない
場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合が
ある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を
有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第
２端子と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）
とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域
やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域などを形成する半導体と、ゲ
ート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは
、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするため
の配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する
。そのような部分は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり
、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延
伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領
域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よ
って、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電
極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながって
いる領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル
領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなか
ったりする場合がある。しかし、製造工程の関係上、ゲート電極やゲート配線と同じ材料
で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような
領域もゲート電極やゲート配線と呼んでも良い。
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極
と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接
続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための
領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのト
ランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲー
ト電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、
ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート
電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域
について、その一部分のことを言う。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線
等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、
Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半
導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわ
ゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含ま
れない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接
続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域
も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続
したり、ソース電極と別の配線とを接続したりするための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存
在する。そのような部分は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例え
ば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、そ
の領域はソース配線として機能しているが、ソース電極としても機能していることになる
。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い
。
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電
極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオ
ーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材
料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このよ
うな領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすること
がない場合がある。しかし、製造工程の関係上、ソース電極やソース配線と同じ材料で形
成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域
もソース電極やソース配線と呼んでも良い。
また、例えば、ソース電極とソース配線とを接続させている部分の導電膜も、ソース電極
と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続
されている領域について、その一部分のことを言う。
なお、ドレインについては、ソースと同様である。
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を
含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般で
もよい。
また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う
。なお、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させ
る周辺駆動回路が同一基板上に形成された表示パネル本体のことでもよい。また、ワイヤ
ボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆるチップオ
ングラス（ＣＯＧ）を含んでいても良い。さらに、フレキシブルプリントサーキット（Ｆ
ＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子
やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光
学シートを含んでいても良い。さらに、バックライトユニット（導光板やプリズムシート
や拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含ん
でいても良い。
また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を
有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている
、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直
接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟
まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層
Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と
、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直
接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載
についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが
挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されてい
る、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接
接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形
成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合
についても、同様であり、直接接している場合と、接していない場合とを含むこととする
。
本発明により、入力信号を負電源側、及び正電源側に同時にレベルシフトできるレベルシ
フタを有する表示装置を提供することができる。また、本発明の表示装置は全て同じ導電
型のトランジスタで構成することができるため、低コストな表示装置を提供することがで
きる。
本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタが有するオフセット回路の構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのタイミングチャートを示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタの構成を示す図。 本発明のレベルシフタのレイアウト図を示す図。 本発明のレベルシフタのレイアウト図を示す図。 本発明のレベルシフタのレイアウト図を示す図。 本発明のレベルシフタのレイアウト図を示す図。 本発明のレベルシフタのレイアウト図を示す図。 本発明に係る画素の断面図を示す図。 本発明に係る画素の断面図を示す図。 本発明に係る画素の断面図を示す図。 本発明に係る画素の断面図を示す図。 本発明に係る画素の断面図を示す図。 本発明に係る表示モジュールを示す図。 本発明に係る表示モジュールを示す図。 本発明の電子機器の利用法を示す図。 本発明の電子機器の利用法を示す図。 本発明の電子機器の利用法を示す図。 本発明の電子機器の利用法を示す図。 本発明の電子機器の利用法を示す図。 本発明の電子機器の利用法を示す図。 本発明の電子機器の利用法を示す図。 本発明の表示パネルの構成を示す図。 本発明の表示パネルの構成とＥＬ画素の構成とを示す図。 本発明の表示パネルの構成とＥＬ画素の構成とを示す図。 本発明の表示パネルの構成と液晶画素の構成とを示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機
能を有する部分の詳細な説明は省略する。
（第１の実施形態）
本実施形態では、本発明に係るレベルシフタの基本構成について、図１（ａ）を参照して
説明する。
図１（ａ）に示すレベルシフタは、回路１０１、回路１０２を有している。
図１（ａ）のレベルシフタに示すように、回路１０１は、配線１０３、配線１０４、配線
１０５、配線１０６、配線１０７、配線１０８に接続されている。回路１０２は、配線１
０３、配線１０４、配線１０７、配線１０８、配線１０９に接続されている。
なお、配線１０３及び配線１０４には、正電源ＶＤＤ及び負電源ＶＳＳがそれぞれ供給さ
れている。また、電源電位ＶＤＤは、電源電位ＶＳＳよりも高い電圧である。
また、配線１０５及び配線１０６には、信号（以下、入力信号ともいう）が供給されてい
る。なお、回路１０１は、配線１０５及び配線１０６に供給される信号によって制御され
ている。
また、配線１０７及び配線１０８には、回路１０１からの信号（以下、オフセット信号と
もいう）が供給されている。なお、回路１０２は、配線１０７及び配線１０８に供給され
る信号によって制御されている。
また、配線１０９には、回路１０２からの信号（以下、出力信号ともいう）が供給されて
いる。
なお、配線１０５及び配線１０６に供給される信号は、２値の値を持つデジタル信号であ
る。これらのデジタル信号の電位は、Ｈ信号（以下、Ｈレベルともいう）のときには電位
ＶＨであり、Ｌ信号（以下、Ｌレベルともいう）のときには電位ＶＬである。なお、電位
ＶＨは、電源電位ＶＤＤよりも低く、電位ＶＬよりも高い電圧である。なお、電位ＶＬは
、電源電位ＶＳＳよりも高く、電位ＶＨよりも低い電位である。つまり、各電源電位と信
号の電位の関係は、電源電位ＶＤＤ＞電位ＶＨ＞電位ＶＬ＞電源電位ＶＳＳとなっている
。
次に、図１（ａ）で示したレベルシフタの動作について、図２（ａ）のタイミングチャー
トを参照して説明する。なお、図２（ａ）のタイミングチャートは、配線１０５の信号、
配線１０７の信号、及び配線１０８の信号を示している。なお、図示はしないが、配線１
０６の信号は、配線１０５の信号に対して、Ｈレベル、Ｌレベルが反転したものと同様で
ある。
ここで、回路１０１は、オフセット動作をする機能を有する。具体的には、回路１０１は
、配線１０５及び配線１０６に供給されている入力信号をオフセットして、配線１０７、
及び配線１０８にオフセット信号を供給する。このオフセット信号は、配線１０５に供給
されている信号と同じタイミング（若しくは反転）であり、おおむね等しい振幅電圧であ
る。そして、配線１０７に供給するオフセット信号は、入力信号に対して電位がＨ側にシ
フトしている。また、配線１０８に供給するオフセット信号は、入力信号に対して電位が
Ｌ側にシフトしている。なお、回路１０１をオフセット回路ともいう。
よって、図２（ａ）のタイミングチャートに示すように、配線１０７の信号は、配線１０
５の信号と比較して、タイミング、及び振幅電圧が配線１０５の信号とおおむね等しく、
電位がＨ側にシフトしている。具体的には、配線１０７の信号は、Ｌ信号の電位がＶＤＤ
であり、Ｈ信号の電位がＶＤＤ＋（ＶＨ−ＶＬ）である。つまり、配線１０７の信号の振
幅電圧はＶＨ−ＶＬであり、配線１０５の信号の振幅電圧とおおむね同じである。
配線１０７の信号と同様に、配線１０８の信号は、配線１０５の信号と比較して、タイミ
ング、及び振幅電圧が配線１０５の信号とおおむね同じであり、電位がＬ側にシフトして
いる。具体的には、配線１０８の信号は、Ｌ信号の電位がＶＳＳであり、Ｈ信号の電位が
ＶＳＳ＋（ＶＨ−ＶＬ）である。つまり、配線１０８の信号の振幅電圧はＶＨ−ＶＬであ
り、配線１０５の信号の振幅電圧とおおむね同じである。
なお、すでに述べたように、配線１０７の信号、及び配線１０８の信号は、配線１０５の
信号と比較して、Ｈ信号、Ｌ信号が反転していてもよい。
なお、図２（ｂ）に示すように、配線１０７の信号は、Ｌ信号をＶＤＤ−（ＶＨ−ＶＬ）
、Ｈ信号をＶＤＤとしてもよい。また、配線１０８の信号は、Ｌ信号をＶＳＳ−（ＶＨ−
ＶＬ）としてもよい。図２（ｂ）に示す場合でも、配線１０７の信号の振幅電圧、及び配
線１０８の信号の振幅電圧は、ＶＨ−ＶＬであり、配線１０５の信号の振幅電圧とおおむ
ね同じである。
なお、図２（ｂ）に示す配線１０７の信号、及び配線１０８の信号も、配線１０５の信号
と比較して、Ｈ信号・Ｌ信号が反転していてもよい。
ここで、回路１０２は、インバータ、ＮＡＮＤ回路、ＮＯＲ回路などの論理回路である。
具体的には、回路１０２は、オフセット信号によって制御され、配線１０９に出力信号を
供給する。また、出力信号の電位は、Ｈ信号のときには電源電位ＶＤＤと等しく、Ｌ信号
のときには電源電位ＶＳＳと等しい。
なお、配線１０７の信号、及び配線１０８の信号は振幅電圧が小さいため、回路１０２は
貫通電流が少なくなるため省電力化を実現できる。また、回路１０２は、入力される信号
の振幅電圧が小さいためノイズを低減できる。
以上説明したように、本発明のレベルシフタは、オフセット信号によって、論理回路を駆
動することで、レベルシフタとしての機能を実現する。また、本発明のレベルシフタは、
省電力であり、低ノイズである。また、本発明のレベルシフタは、１つのレベルシフタに
よって、入力信号のＨレベル、及びＬレベルを同時にレベルシフトできる。
なお、図１（ｂ）に示すように、回路１０２は、配線１０５の信号、及び配線１０６の信
号をＨ側にシフトした信号（配線１０７の信号）だけで、制御されていてもよい。また、
回路１０２が配線１０７の信号だけで制御される場合、回路１０１には、電源電位ＶＳＳ
を供給しなくてもよい。
同様に、図１（ｃ）に示すように、回路１０２は、配線１０５の信号、及び配線１０６の
信号をＬ側だけにシフトした信号（配線１０８の信号）だけで、制御されていてもよい。
また、回路１０２が配線１０８の信号だけで制御される場合、回路１０１には、電源電位
ＶＤＤを供給しなくてもよい。
また、回路１０２が配線１０７の信号、若しくは配線１０８の信号だけで制御されること
によって、図１（ｂ）、及び図１（ｃ）のレベルシフタは回路１０１を簡単な構成にでき
る。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２の実施形態）
本実施形態では、第１の実施形態に示したレベルシフタが有する回路１０１（オフセット
回路）の構成例について説明する。なお、本実施形態では、配線１０５、及び配線１０６
に供給される信号を、同じタイミング（若しくは反転）、及びおおむね等しい振幅電圧の
まま、電位をＨ側にシフトさせて、配線１０７に供給する場合の構成例について説明する
。
なお、実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様
な機能を有する部分の詳細な説明は省略する。
まず、オフセット回路の構成例を図３（ａ）を参照して説明する。
図３（ａ）に示すオフセット回路は、容量素子３０１、容量素子３０２、トランジスタ３
０３、及びトランジスタ３０４を有している。
図３（ａ）のオフセット回路に示すように、容量素子３０１の第１電極が配線１０５に接
続されている。容量素子３０２の第１電極が配線１０６に接続されている。トランジスタ
３０３のゲートが容量素子３０１の第２電極に接続され、第１端子が配線１０３に接続さ
れ、第２端子が容量素子３０２の第２電極に接続されている。トランジスタ３０４のゲー
トが容量素子３０２の第２電極に接続され、第１端子が配線１０３に接続され、第２端子
が容量素子３０１の第２電極に接続されている。なお、容量素子３０１の第２電極、トラ
ンジスタ３０３のゲート、及びトランジスタ３０４の第２端子の接続点を節点Ｎ３１とす
る。なお、容量素子３０２の第２電極、トランジスタ３０３の第２端子、及びトランジス
タ３０４のゲートの接続点を節点Ｎ３２とする。なお、節点Ｎ３１と節点Ｎ３２のうちの
どちらかが、図１に示す配線１０７（ａ）に接続されている。
次に、図３（ａ）で示したオフセット回路の動作について、図３（ｂ）、及び図３（ｃ）
を参照して説明する。
なお、図３（ｂ）は、配線１０５の信号がＨ信号からＬ信号、配線１０６の信号がＬ信号
からＨ信号に変化した場合の図３（ａ）のオフセット回路の動作を示している。
また、図３（ｃ）は、配線１０５の信号がＬ信号からＨ信号、配線１０６の信号がＨ信号
からＬ信号に変化した場合の図３（ａ）のオフセット回路の動作を示している。つまり、
図３（ａ）のオフセット回路は、図３（ｂ）の動作と図３（ｃ）の動作を任意のタイミン
グで繰り返している。また、図３（ｂ）の動作を第１の動作とし、図３（ｃ）の動作を第
２の動作とする。
なお、ＶＨ−ＶＬは、トランジスタ３０３、及びトランジスタ３０４のしきい値電圧以上
である。
まず、図３（ａ）のオフセット回路の第１の動作について、図３（ｂ）を参照して説明す
る。なお、節点Ｎ３２の初期値の電位をＶＤＤとする。
初期状態として、容量素子３０２には、配線１０６の電位ＶＬ（Ｌ信号）と、節点Ｎ３２
の電位ＶＤＤとの電位差ＶＤＤ−ＶＬが保持されている。そして、配線１０６の電位がＶ
ＬからＶＨに変化すると、節点Ｎ３２の電位は容量素子３０２の容量結合によってＶＤＤ
＋（ＶＨ−ＶＬ）となる。したがって、トランジスタ３０４がオンする。
また、トランジスタ３０４がオンすることによって、節点Ｎ３１には電源電位ＶＤＤが供
給され、節点Ｎ３１の電位がＶＤＤになる。したがって、容量素子３０１は、配線１０５
の電位ＶＬ（Ｌ信号）と、節点Ｎ３１の電位ＶＤＤとの電位差ＶＤＤ−ＶＬを保持する。
また、トランジスタ３０３がオフする。
また、トランジスタ３０３がオフすることで、節点Ｎ３２はフローティング状態になり、
節点Ｎ３２は電位をＶＤＤ＋（ＶＨ−ＶＬ）に維持する。
次に、図３（ａ）のオフセット回路の第２の動作について、図３（ｃ）を参照して説明す
る。
すでに述べたように、容量素子３０１には、第１の動作によって、ＶＤＤ−ＶＬが保持さ
れている。そして、配線１０５の電位がＶＬからＶＨに変化すると、節点Ｎ３１の電位は
容量素子３０１の容量結合によって、ＶＤＤ＋（ＶＨ−ＶＬ）となる。したがって、トラ
ンジスタ３０３がオンする。
また、トランジスタ３０３がオンすることによって、節点Ｎ３２には電源電位ＶＤＤが供
給され、節点Ｎ３２の電位がＶＤＤになる。したがって、容量素子３０２は、配線１０６
の電位ＶＬ（Ｌ信号）と、節点Ｎ３２の電位ＶＤＤとの電位差ＶＤＤ−ＶＬを保持する。
また、トランジスタ３０４がオフする。
また、トランジスタ３０４がオフすることで、節点Ｎ３１はフローティング状態になり、
節点Ｎ３１は電位をＶＤＤ＋（ＶＨ−ＶＬ）に維持する。
ここで、容量素子３０１、容量素子３０２、トランジスタ３０３、及びトランジスタ３０
４が有する機能について説明する。
まず、容量素子３０１は、第１の動作において、配線１０５の電位ＶＬと、節点Ｎ３１の
電位ＶＤＤとの電位差を保持する。そして、容量素子３０１は、第２の動作において、容
量結合によって、配線１０５の電位の上昇にしたがって、節点Ｎ３１の電位を上昇させる
機能を有する。
また、容量素子３０２は、第２の動作において、配線１０６の電位ＶＬと、節点Ｎ３２の
電位ＶＤＤとの電位差を保持する。そして、容量素子３０２は、第１の動作において、容
量結合によって、配線１０６の電位の上昇にしたがって、節点Ｎ３２の電位を上昇させる
機能を有する。
また、トランジスタ３０３は、節点Ｎ３１の電位によって、配線１０３と節点Ｎ３２とを
接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ３０
３は、第１の動作において、オフし、節点Ｎ３２をフローティング状態にする。また、ト
ランジスタ３０３は、第２の動作において、オンし、節点Ｎ３２に電源電位ＶＤＤを供給
する。
また、トランジスタ３０４は、節点Ｎ３２の電位によって、配線１０３と節点Ｎ３１とを
接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ３０
４は、第１の動作において、オンし、節点Ｎ３１に電源電位ＶＤＤを供給する。また、ト
ランジスタ３０４は、第２の動作において、オフし、節点Ｎ３１をフローティング状態に
する。
以上説明した第１の動作、及び第２の動作によって、図３（ａ）のオフセット回路は、第
１の動作において、節点Ｎ３１には電源電位ＶＤＤを供給し、節点Ｎ３２をフローティン
グ状態にし、節点Ｎ３２の電位をＶＤＤ＋（ＶＨ−ＶＬ）に維持するように動作する。ま
た、図３（ａ）のオフセット回路は、第２の動作において、節点Ｎ３１をフローティング
状態にし、節点Ｎ３１の電位をＶＤＤ＋（ＶＨ−ＶＬ）に維持し、節点Ｎ３２には電源電
位ＶＤＤを供給するように動作する。
したがって、図３（ａ）のオフセット回路が生成する信号は、Ｈ信号がＶＤＤ＋（ＶＨ−
ＶＬ）であり、Ｌ信号がＶＤＤである。つまり、図３（ａ）のオフセット回路は、電源電
位ＶＤＤを基準とした信号を生成することができる。
なお、第１の動作における節点Ｎ３２の電位、及び第２の動作における節点Ｎ３１の電位
は、ＶＤＤ＋（ＶＨ−ＶＬ）を維持するとした。しかし、実際には、第１の動作における
節点Ｎ３２の電位、及び第２の動作における節点Ｎ３１の電位は、配線容量や寄生容量の
影響などによって、ＶＤＤ＋（ＶＨ−ＶＬ）よりも低くなる。したがって、配線容量や寄
生容量の影響を少なくするために、容量素子３０１、及び容量素子３０２の容量値は、配
線容量や寄生容量の容量値よりも十分大きくしておけばよい。
なお、節点Ｎ３１を図１（ａ）に示す配線１０７に接続すれば、配線１０５に供給されて
いる信号とＨレベル、Ｌレベルが同じ信号を配線１０７に供給することができる。同様に
、節点Ｎ３２を図１に示す配線１０７に接続すれば、配線１０５に供給されている信号と
Ｈ信号、Ｌ信号が反転した信号を配線１０７に供給することができる。
また、節点Ｎ３１を配線１０７に接続する場合には、容量素子３０２の容量値は、容量素
子３０１の容量値よりも小さいことが好ましい。なぜなら、すでに述べたように、容量素
子３０１の容量値は、配線容量や寄生容量の容量値よりも十分大きくしておけばよいと説
明したが、節点Ｎ３２の電位はトランジスタ３０４をオンできれば、節点Ｎ３２の電位は
ＶＤＤ＋（ＶＨ−ＶＬ）にならなくてもよいからである。したがって、容量素子３０２の
容量値を容量素子３０１の容量値よりも小さくできるため、容量素子３０２の素子領域を
小さくできる。
また、節点Ｎ３２を配線１０７に接続する場合には、節点Ｎ３１を配線１０７に接続する
場合と同様の理由で、容量素子３０１の容量値は容量素子３０２の容量値よりも小さくす
ることが好ましい。
なお、容量素子３０１、及び容量素子３０２は、絶縁層を２つの電極層で挟持した構成で
もよい。容量素子３０１、及び容量素子３０２を絶縁層を２つの電極層で挟持した構成に
することで、容量素子３０１、及び容量素子３０２は印加される電圧に関係なく容量値を
一定に保つことができるため、本発明のレベルシフタは安定して動作できる。
また、容量素子３０１、及び容量素子３０２の絶縁層は、ゲート絶縁膜であることが好ま
しい。なぜなら、ゲート絶縁膜の膜厚は、一般的に他の絶縁膜（例えば、層間膜、平坦化
膜など）に比べ薄いため、容量素子３０１、及び容量素子３０２は効率的に容量値を得る
ことができるからである。
なお、容量素子３０１、及び容量素子３０２は、ＭＯＳ構造の容量素子としてもよい。容
量素子３０１、及び容量素子３０２をＭＯＳ構造の容量素子とした場合の構成を図４（ａ
）に示す。図４（ａ）に示すオフセット回路は、容量素子３０１の代わりにＮチャネル型
のトランジスタ４０１を用い、容量素子３０２の代わりにＮチャネル型のトランジスタ４
０２を用いている。また、トランジスタ４０１は、ゲートが節点Ｎ３１に接続され、第１
端子、及び第２端子が配線１０５に接続されていることを特徴とする。なぜなら、節点Ｎ
３１の電位は配線１０５の電位よりも高いため、トランジスタ４０１がオンして、チャネ
ルがトランジスタ４０１のチャネル領域に形成されるため、トランジスタ４０１は容量素
子として動作できるからである。同様に、トランジスタ４０２は、ゲートが節点Ｎ３２に
接続され、第１端子、及び第２端子が配線１０６に接続されていることを特徴とする。な
ぜなら、節点Ｎ３２電位は配線１０６の電位よりも高いため、トランジスタ４０２がオン
して、チャネルがトランジスタ４０２のチャネル領域に形成されるため、トランジスタ４
０２は容量素子として動作できるからである。
また、図４（ｂ）のように、容量素子として、Ｐチャネル型のトランジスタを容量素子と
して用いることもできる。図４（ｂ）に示すオフセット回路は、容量素子３０１の代わり
にＰチャネル型のトランジスタ４０３を用い、容量素子３０２の代わりにＰチャネル型の
トランジスタ４０４を用いている。また、トランジスタ４０３は、ゲートが配線１０５に
接続され、第１端子、及び第２端子が節点Ｎ３１に接続されていることを特徴とする。な
ぜなら、節点Ｎ３１の電位は、配線１０５の電位よりも高いため、トランジスタ４０３が
オンして、チャネルがトランジスタ４０３のチャネル領域に形成されるため、トランジス
タ４０３が容量素子として動作できるからである。同様に、トランジスタ４０４は、ゲー
トが配線１０６に接続され、第１端子、及び第２端子が節点Ｎ３２に接続されていること
を特徴とする。なぜなら、節点Ｎ３２の電位は配線１０６の電位よりも高いため、トラン
ジスタ４０４がオンして、チャネルがトランジスタ４０４のチャネル領域に形成されるた
め、トランジスタ４０４は容量素子として動作できるからである。
なお、すでに述べたように、図４（ａ）において、節点Ｎ３１を配線１０７に接続する場
合には、トランジスタ４０１のチャネル領域（Ｌ：チャネル長×Ｗ：チャネル幅）よりも
、トランジスタ４０２のチャネル領域のほうが小さいことが好ましい。また、節点Ｎ３２
を配線１０７に接続する場合には、トランジスタ４０１のチャネル領域よりも、トランジ
スタ４０２のチャネル領域のほうが大きいほうが好ましい。
また、同様に、図４（ｂ）において、節点Ｎ３１を配線１０７に接続する場合には、トラ
ンジスタ４０３のチャネル領域（Ｌ：チャネル長×Ｗ：チャネル幅）よりも、トランジス
タ４０４のチャネル領域のほうが小さいことが好ましい。また、節点Ｎ３２を配線１０７
に接続する場合には、トランジスタ４０３のチャネル領域よりも、トランジスタ４０４の
チャネル領域のほうが大きいほうが好ましい。
ここで、図３（ａ）に示したオフセット回路は、Ｎチャネル型のトランジスタと容量素子
とで構成したが、Ｐチャネル型のトランジスタと容量素子とで構成されていてもよい。Ｐ
チャネル型のトランジスタと容量素子とで構成した場合のオフセット回路を図５（ａ）に
示す。
図５（ａ）に示すオフセット回路は、容量素子３０１、容量素子３０２、トランジスタ５
０１、及びトランジスタ５０２を有している。
なお、トランジスタ５０１、及びトランジスタ５０２は、図３（ａ）のトランジスタ３０
３、及びトランジスタ３０４に、それぞれ対応し、それぞれ同様な機能を有する。また、
節点Ｎ５１、及び節点Ｎ５２は、図３（ａ）のトランジスタ節点Ｎ３１、及び節点Ｎ３２
に、それぞれ対応している。
図５（ａ）のオフセット回路に示すように、容量素子３０１の第１電極が配線１０５に接
続されている。容量素子３０２の第１電極が配線１０６に接続されている。トランジスタ
５０１のゲートが容量素子３０１の第２電極に接続され、第１端子が配線１０３に接続さ
れ、第２端子が容量素子３０２の第２電極に接続されている。トランジスタ５０２のゲー
トが容量素子３０２の第２電極に接続され、第１端子が配線１０３に接続され、第２端子
が容量素子３０１の第２電極に接続されている。なお、容量素子３０１の第２電極、トラ
ンジスタ５０１のゲート、及びトランジスタ５０２の第２端子の接続点を節点Ｎ５１とす
る。なお、容量素子３０２の第２電極、トランジスタ５０１の第２端子、及びトランジス
タ５０２のゲートの接続点を節点Ｎ５２とする。なお、節点Ｎ５１と節点Ｎ５２のうちの
どちらかが、図１（ａ）に示す配線１０７に接続されている。
次に、図５（ａ）で示したオフセット回路の動作について、図５（ｂ）、及び図５（ｃ）
を参照して説明する。
なお、図５（ｂ）は、配線１０５の信号がＨ信号からＬ信号、配線１０６の信号がＬ信号
からＨ信号に変化した場合の図５（ａ）のオフセット回路の動作を示している。
また、図５（ｃ）は、配線１０５の信号がＬ信号からＨ信号、配線１０６の信号がＨ信号
からＬ信号に変化した場合の図５（ａ）のオフセット回路の動作を示している。つまり、
図５（ａ）のオフセット回路は、図５（ｂ）の動作と図５（ｃ）の動作を任意のタイミン
グで繰り返している。また、図５（ｂ）の動作を第１の動作とし、図５（ｃ）の動作を第
２の動作とする。
まず、図５（ａ）のオフセット回路の第１の動作について、図５（ｂ）を参照して説明す
る。なお、節点Ｎ５１の初期値の電位をＶＤＤとする。
初期状態として、容量素子３０１には、配線１０５の電位ＶＨ（Ｈ信号）と、節点Ｎ５１
の電位ＶＤＤとの電位差ＶＤＤ−ＶＨが保持されている。そして、配線１０５の電位がＶ
ＨからＶＬに変化すると、節点Ｎ５１の電位は容量素子３０１の容量結合によってＶＤＤ
−（ＶＨ−ＶＬ）となる。したがって、トランジスタ５０１がオンする。
また、トランジスタ５０１がオンするとによって、節点Ｎ５２には電源電位ＶＤＤが供給
され、節点Ｎ５２の電位がＶＤＤになる。したがって、容量素子３０２は、配線１０６の
電位ＶＨ（Ｈ信号）と、節点Ｎ５２の電位ＶＤＤとの電位差ＶＤＤ−ＶＨを保持する。ま
た、トランジスタ５０２がオフする。
また、トランジスタ５０２がオフすることによって、節点Ｎ５１はフローティング状態に
なり、節点Ｎ５１は電位ＶＤＤ−（ＶＨ−ＶＬ）を維持する。
次に、図５（ａ）のオフセット回路の第２の動作について、図５（ｃ）を参照して説明す
る。
すでに述べたように、容量素子３０２には、第１の動作によって、ＶＤＤ−ＶＨが保持さ
れている。そして、配線１０６の電位がＶＨからＶＬに変化すると、節点Ｎ５２の電位は
容量素子３０２の容量結合によって、ＶＤＤ−（ＶＨ−ＶＬ）となる。したがって、トラ
ンジスタ５０２がオンする。
また、トランジスタ５０２がオンすることによって、節点Ｎ５１には電源電位ＶＤＤが供
給され、節点Ｎ５１の電位がＶＤＤになる。したがって、容量素子３０１は、配線１０５
の電位ＶＨ（Ｈ信号）と、節点Ｎ５１の電位ＶＤＤとの電位差ＶＤＤ−ＶＨを保持する。
また、トランジスタ５０１がオフする。
また、トランジスタ５０１がオフすることで、節点Ｎ５２がフローティング状態になり、
節点Ｎ５２は電位をＶＤＤ−（ＶＨ−ＶＬ）に維持する。
以上説明した第１の動作、及び第２の動作によって、図５（ａ）のオフセット回路は、第
１の動作において、節点Ｎ５１をフローティング状態にし、節点Ｎ５１の電位をＶＤＤ−
（ＶＨ−ＶＬ）に維持し、節点Ｎ５２には電源電位ＶＤＤを供給するように動作する。ま
た、図５（ａ）のオフセット回路は、第２の動作において、節点Ｎ５１には電源電位ＶＤ
Ｄを供給し、節点Ｎ５２をフローティング状態にし、節点Ｎ５２の電位をＶＤＤ−（ＶＨ
−ＶＬ）に維持するように動作する。
したがって、図５（ａ）のオフセット回路が生成する信号は、Ｈ信号がＶＤＤであり、Ｌ
信号がＶＤＤ−（ＶＨ−ＶＬ）である。つまり、図５（ａ）の回路１０１は、電源電位Ｖ
ＤＤを基準とした信号を生成することができる。
なお、図３（ａ）のオフセット回路と同様に、図５（ａ）のオフセット回路が生成する信
号は、Ｌ信号の電位をＶＤＤ−（ＶＨ−ＶＬ）としたが、実際には、ＶＤＤ−（ＶＨ−Ｖ
Ｌ）よりも少し高くなっている。
なお、図３（ａ）のオフセット回路と同様に、節点Ｎ５１を図１（ａ）に示す配線１０７
に接続すれば、配線１０５に供給されている信号とＨレベルＬレベルが同じ信号を配線１
０７に供給することができる。同様に、節点Ｎ５２を図１（ａ）に示す配線１０７に接続
すれば、配線１０５に供給されている信号とＨ信号、Ｌ信号が反転した信号を配線１０７
に供給することができる。
また、図３（ａ）のオフセット回路と同様に、節点Ｎ５１を配線１０７に接続する場合に
は、容量素子３０２の容量値は、容量素子３０１の容量値よりも小さいことが好ましい。
また、図３（ａ）のオフセット回路と同様に、節点Ｎ５２を配線１０７に接続する場合に
は、容量素子３０１の容量値は容量素子３０２の容量値よりも小さくすることが好ましい
。
なお、図４のオフセット回路と同様に、容量素子３０１、及び容量素子３０２はＭＯＳ構
造の容量素子としてもよい。図６（ａ）に示すように、容量素子３０１の代わりにＰチャ
ネル型のトランジスタ６０１を用い、容量素子３０２の代わりにＰチャネル型のトランジ
スタ６０２を用いてもよい。また、トランジスタ６０１のゲートが配線１０５に接続され
、第１端子、及び第２端子が節点Ｎ５１に接続されていることを特徴とする。同様に、ト
ランジスタ６０２のゲートが配線１０６に接続され、第１端子、及び第２端子が節点Ｎ５
２に接続されていることを特徴とする。
また、図４のオフセット回路と同様に、図６（ｂ）のように、容量素子３０１、及び容量
素子３０２として、Ｎチャネル型のトランジスタ６０３、及びＮチャネル型のトランジス
タ６０４を、それぞれ用いることもできる。また、トランジスタ６０３のゲートが節点Ｎ
５１に接続され、第１端子、及び第２端子が配線１０５に接続されていることを特徴とす
る。同様に、トランジスタ６０４のゲートが節点Ｎ５２に接続され、第１端子、及び第２
端子が配線１０６に接続されていることを特徴とする。
なお、図４と同様に、図６（ａ）において、節点Ｎ５１を配線１０７に接続する場合には
、トランジスタ６０１のチャネル領域よりも、トランジスタ６０２のチャネル領域のほう
が小さいことが好ましい。また、節点Ｎ５２を配線１０７に接続する場合には、トランジ
スタ６０１のチャネル領域よりも、トランジスタ６０２のチャンネル領域のほうが大きい
ことが好ましい。
また、同様に、図６（ｂ）において、節点Ｎ５１を配線１０７に接続する場合には、トラ
ンジスタ６０３のチャネル領域よりも、トランジスタ６０４のチャネル領域のほうが小さ
いことが好ましい。また、節点Ｎ５２を配線１０７に接続する場合には、トランジスタ６
０３のチャネル領域よりも、トランジスタ６０４のチャンネル領域のほうが大きいことが
好ましい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第３の実施形態）
本実施形態では、第１の実施形態に示したレベルシフタが有する回路１０１（オフセット
回路）の構成例について説明する。なお、本実施形態では、配線１０５、及び配線１０６
に供給される信号を、同じタイミング（若しくは反転）、及びおおむね等しい振幅電圧の
まま、電位をＬ側にシフトさせて、配線１０８に供給する場合の構成例について説明する
。
なお、第１の実施形態、及び第２の実施形態と同様のものに関しては共通の符号を用いて
示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
まず、オフセット回路の構成例を図７（ａ）を参照して説明する。
図７（ａ）に示すオフセット回路は、容量素子７０１、容量素子７０２、トランジスタ７
０３、及びトランジスタ７０４を有している。
図７（ａ）のオフセット回路に示すように、容量素子７０１の第１電極が配線１０５に接
続されている。容量素子７０２の第１電極が配線１０６に接続されている。トランジスタ
７０３のゲートが容量素子７０１の第２電極に接続され、第１端子が配線１０４に接続さ
れ、第２端子が容量素子７０２の第２電極に接続されている。トランジスタ７０４のゲー
トが容量素子７０２の第２電極に接続され、第１端子が配線１０４に接続され、第２端子
が容量素子７０１の第２電極に接続されている。なお、容量素子７０１の第２電極、トラ
ンジスタ７０３のゲート、及びトランジスタ７０４の第２端子の接続点を節点Ｎ７１とす
る。なお、容量素子７０２の第２電極、トランジスタ７０３の第２端子、及びトランジス
タ７０４のゲートの接続点を節点Ｎ７２とする。なお、節点Ｎ７１と節点Ｎ７２のうちど
ちらかが、図１（ａ）に示す配線１０８に接続されている。
次に、図７（ａ）で示したオフセット回路の動作について、図７（ｂ）、及び図７（ｃ）
を参照して説明する。
なお、図７（ｂ）は、配線１０５の信号がＨ信号からＬ信号、配線１０６の信号がＬ信号
からＨ信号に変化した場合の図７（ａ）の動作を示している。
また、図７（ｃ）は、配線１０５の信号がＬ信号からＨ信号、配線１０６の信号がＨ信号
からＬ信号に変化した場合の図７（ａ）のオフセット回路の動作を示している。つまり、
図７（ａ）のオフセット回路は、図７（ｂ）の動作と図７（ｃ）の動作を任意のタイミン
グで繰り返している。また、図７（ｂ）の動作を第１の動作とし、図７（ｃ）の動作を第
３の動作とする。
なお、ＶＨ−ＶＬは、トランジスタ７０３、及びトランジスタ７０４のしきい値電圧以上
である。
まず、図７（ａ）のオフセット回路の第１の動作について、図７（ｂ）を参照して説明す
る。なお、節点Ｎ７２の初期値の電位をＶＳＳとする。
初期状態として、容量素子７０２には、配線１０６の電位ＶＬ（Ｌ信号）と、節点Ｎ７２
の電位ＶＳＳとの電位差ＶＬ−ＶＳＳが保持されている。そして、配線１０６の電位がＶ
ＬからＶＨに変化すると、節点Ｎ７２の電位は容量素子７０２の容量結合によって、ＶＳ
Ｓ＋（ＶＨ−ＶＬ）となる。したがって、トランジスタ７０４がオンする。
また、トランジスタ７０４がオンすることによって、節点Ｎ７１には電源電位ＶＳＳが供
給され、節点Ｎ７１の電位がＶＳＳになる。したがって、容量素子７０１は、配線１０５
の電位ＶＬ（Ｌ信号）と、節点Ｎ７１の電位ＶＳＳとの電位差ＶＬ−ＶＳＳを保持する。
また、トランジスタ７０３がオフする。
また、トランジスタ７０３がオフすることで、節点Ｎ７２はフローティング状態になり、
節点Ｎ７２は電位をＶＳＳ＋（ＶＨ−ＶＬ）に維持する。
次に、図７（ａ）のオフセット回路の第２の動作について、図７（ｃ）を参照して説明す
る。
すでに述べたように、容量素子７０１には、第１の動作によって、ＶＬ−ＶＳＳが保持さ
れている。そして、配線１０５の電位がＶＬからＶＨに変化すると、節点Ｎ７１の電位は
容量素子７０１の容量結合によって、ＶＳＳ＋（ＶＨ−ＶＬ）となる。したがって、トラ
ンジスタ７０３がオンする。
また、トランジスタ７０３がオンすることによって、節点Ｎ７２には電源電位ＶＳＳが供
給され、節点Ｎ７２の電位がＶＳＳになる。したがって、容量素子７０２は、配線１０６
の電位ＶＬ（Ｌ信号）と、節点Ｎ７２の電位ＶＳＳとの電位差ＶＬ−ＶＳＳを保持する。
また、トランジスタ７０４がオフする。
また、トランジスタ７０４がオフすることで、節点Ｎ７１はフローティング状態になり、
節点Ｎ７１は電位をＶＳＳ＋（ＶＨ−ＶＬ）に維持する。
ここで、容量素子７０１、容量素子７０２、トランジスタ７０３、及びトランジスタ７０
４が有する機能について説明する。
まず、容量素子７０１は、第１の動作において、配線１０５の電位ＶＬと、節点Ｎ７１の
電位ＶＳＳとの電位差を保持する。そして、容量素子７０１は、第２の動作において、容
量結合によって、配線１０５の電位の上昇にしたがって、節点Ｎ７１の電位を上昇させる
機能を有する。
また、容量素子７０２は、第２の動作において、配線１０６の電位ＶＬと、節点Ｎ７２の
電位ＶＳＳとの電位差を保持する。そして、容量素子７０２は、第１の動作において、容
量結合によって、配線１０６の電位の上昇にしたがって、節点Ｎ７２の電位を上昇させる
機能を有する。
また、トランジスタ７０３は、節点Ｎ７１の電位によって、配線１０４と節点Ｎ７２とを
接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ７０
３は、第１の動作において、オフし、節点Ｎ７２をフローティング状態にする。また、ト
ランジスタ７０３は、第２の動作において、オンし、節点Ｎ７２に電源電位ＶＳＳを供給
する。
また、トランジスタ７０４は、節点Ｎ７２の電位によって、配線１０４と節点Ｎ７１とを
接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ７０
４は、第１の動作において、オンし、節点Ｎ７１に電源電位ＶＳＳを供給する。また、ト
ランジスタ７０４は、第２の動作において、オフし、節点Ｎ７１をフローティング状態に
する。
以上説明した第１の動作、及び第２の動作によって、図７（ａ）のオフセット回路は、第
１の動作において、節点Ｎ７１には電源電位ＶＳＳを供給し、節点Ｎ７２をフローティン
グ状態にし、節点Ｎ７２の電位をＶＳＳ＋（ＶＨ−ＶＬ）に維持するように動作する。ま
た、図７（ａ）の回路１０１は、第２の動作において、節点Ｎ７１をフローティング状態
にし、節点Ｎ７１の電位をＶＳＳ＋（ＶＨ−ＶＬ）に維持し、節点Ｎ７２には電源電位Ｖ
ＳＳを供給するように動作する。
したがって、図７（ａ）のオフセット回路が生成する信号は、Ｈ信号がＶＳＳ＋（ＶＨ−
ＶＬ）であり、Ｌ信号がＶＳＳである。つまり、図７（ａ）のオフセット回路は、電源電
位ＶＳＳを基準とした信号を生成することができる。
なお、第１の動作における節点Ｎ７２の電位、及び第２の動作における節点Ｎ７１の電位
は、ＶＳＳ＋（ＶＨ−ＶＬ）を維持するとした。しかし、実際には、第１の動作における
節点Ｎ７２の電位、及び第２の動作における節点Ｎ７１の電位は、配線容量や寄生容量の
影響などによって、ＶＳＳ＋（ＶＨ−ＶＬ）よりも低くなる。したがって、配線容量や寄
生容量の影響を少なくするために、容量素子７０１、及び容量素子７０２の容量値は、配
線容量や寄生容量の容量値よりも十分大きくしておけばよい。
なお、節点Ｎ７１を図１（ａ）に示す配線１０８に接続すれば、配線１０５に供給されて
いる信号とＨ信号、Ｌ信号が同じ信号を配線１０８に供給することができる。同様に、節
点Ｎ７２を図１（ａ）に示す配線１０８に接続すれば、配線１０５に供給されている信号
とＨ信号、Ｌ信号が反転した信号を配線１０８に供給することができる。
また、節点Ｎ７１を配線１０８に接続する場合には、容量素子７０２の容量値は、容量素
子７０１の容量値よりも小さいことが好ましい。なぜなら、すでに述べたように、容量素
子７０１の容量値は、配線容量や寄生容量の容量値よりも十分大きくしておけばよいと説
明したが、節点Ｎ７２の電位はトランジスタ７０４をオンできれば、節点Ｎ７２の電位は
ＶＳＳ＋（ＶＨ−ＶＬ）にならなくてもよいからである。したがって、容量素子７０２の
容量値を容量素子７０１の容量値よりも小さくできるため、容量素子７０２の素子領域を
小さくできる。
また、節点Ｎ７２を配線１０８に接続する場合には、節点Ｎ７１を配線１０８に接続する
場合と同様の理由で、容量素子７０１の容量値は容量素子７０２の容量値よりも小さくす
ることが好ましい。
なお、容量素子７０１、及び容量素子７０２は、絶縁層を２つの電極層で挟持した構成で
もよい。容量素子７０１、及び容量素子７０２を絶縁層を２つの電極層で挟持した構成に
することで、容量素子７０１、及び容量素子７０２は印加される電圧に関係なく容量値を
一定に保つことができるため、本発明のレベルシフタは安定して動作できる。
また、容量素子７０１、及び容量素子７０２の絶縁層は、ゲート絶縁膜であることが好ま
しい。なぜなら、ゲート絶縁膜の膜厚は、一般的に他の絶縁膜（例えば、層間膜、平坦化
膜など）に比べ薄いため、容量素子７０１、及び容量素子７０２は効率的に容量値を得る
ことができるからである。
なお、容量素子７０１、及び容量素子７０２は、ＭＯＳ構造の容量素子としてもよい。容
量素子７０１、及び容量素子７０２をＭＯＳ構造の容量素子とした場合の構成を図８（ａ
）に示す。図８（ａ）に示すオフセット回路は、容量素子７０１の代わりにＮチャネル型
のトランジスタ８０１を用い、容量素子７０２の代わりにＮチャネル型のトランジスタ８
０２を用いている。また、トランジスタ８０１は、ゲートが配線１０５に接続され、第１
端子、及び第２端子が節点Ｎ７１に接続されていることを特徴とする。なぜなら、配線１
０５の電位は節点Ｎ７１の電位よりも高いため、トランジスタ８０１がオンして、チャネ
ルがトランジスタ９０１のチャネル領域に形成されるため、トランジスタ８０１は容量素
子として動作できるからである。同様に、トランジスタ８０２は、ゲートが配線１０６に
接続され、第１端子、及び第２端子が節点Ｎ７２に接続されていることを特徴とする。な
ぜなら、配線Ｎ１０６の電位は節点Ｎ７２の電位よりも高いため、トランジスタ８０２が
オンして、チャネルがトランジスタ８０２のチャネル領域に形成されるため、トランジス
タ８０２は容量素子として動作できるからである。
また、図８（ｂ）のように、容量素子として、Ｐチャネル型のトランジスタを容量素子と
して用いることもできる。図８（ｂ）に示すオフセット回路は、容量素子７０１の代わり
にＰチャネル型のトランジスタ８０３を用い、容量素子７０２の代わりにＰチャネル型の
トランジスタ８０４を用いている。また、トランジスタ８０３は、ゲートが節点Ｎ７１に
接続され、第１端子、及び第２端子が配線１０５に接続されていることを特徴とする。な
ぜなら、節点Ｎ７１の電位は、配線１０５の電位よりも低いため、トランジスタ８０３が
オンして、チャネルがトランジスタ８０３のチャネル領域に形成されるため、トランジス
タ８０３が容量素子として動作する。同様に、トランジスタ８０４は、ゲートが節点Ｎ７
２に接続され、第１端子、及び第２端子が配線１０６に接続されていることを特徴とする
。なぜなら、節点Ｎ７２の電位は配線１０６の電位よりも低いため、トランジスタ８０４
がオンして、チャネルがトランジスタ８０４のチャネル領域に形成されるため、トランジ
スタ８０４は容量素子として動作できるからである。
なお、すでに述べたように、図８（ａ）において、節点Ｎ７１を配線１０８に接続する場
合には、トランジスタ８０１のチャネル領域（Ｌ：チャネル長×Ｗ：チャネル幅）よりも
、トランジスタ８０２のチャネル領域のほうが小さいことが好ましい。また、節点Ｎ７２
を配線１０８に接続する場合には、トランジスタ８０１のチャネル領域よりも、トランジ
スタ８０２のチャネル領域のほうが大きいほうが好ましい。
また、同様に、図８（ｂ）において、節点Ｎ７１を配線１０８に接続する場合には、トラ
ンジスタ８０３のチャネル領域（Ｌ：チャネル長×Ｗ：チャネル幅）よりも、トランジス
タ８０４のチャネル領域のほうが小さいことが好ましい。また、節点Ｎ７２を配線１０８
に接続する場合には、トランジスタ８０３のチャネル領域よりも、トランジスタ８０４の
チャネル領域のほうが大きいほうが好ましい。
ここで、図７（ａ）に示したオフセット回路は、Ｎチャネル型のトランジスタと容量素子
とで構成したが、Ｐチャネル型のトランジスタと容量素子とで構成されていてもよい。Ｐ
チャネル型のトランジスタと容量素子とで構成した場合のオフセット回路を図９（ａ）に
示す。
図９（ａ）に示すオフセット回路は、容量素子７０１、容量素子７０２、トランジスタ９
０１、及びトランジスタ９０２を有している。
なお、トランジスタ９０１、及びトランジスタ９０２は、図７（ａ）のトランジスタ７０
３、及びトランジスタ７０４に、それぞれ対応し、それぞれ同様な機能を有する。また、
節点Ｎ９１、及び節点Ｎ９２は、図７（ａ）のトランジスタ節点Ｎ７１、及び節点Ｎ７２
に、それぞれ対応している。
図９（ａ）のオフセット回路に示すように、容量素子７０１の第１電極が配線１０５に接
続されている。容量素子７０２の第１電極が配線１０６に接続されている。トランジスタ
９０１のゲートが容量素子７０１の第２電極に接続され、第１端子が配線１０４に接続さ
れ、第２端子が容量素子７０２の第２電極に接続されている。トランジスタ９０２のゲー
トが容量素子７０２の第２電極に接続され、第１端子が配線１０４に接続され、第２端子
が容量素子７０１の第２電極に接続されている。なお、容量素子７０１の第２電極、トラ
ンジスタ９０１のゲート、及びトランジスタ９０２の第２端子の接続点を節点Ｎ９１とす
る。なお、容量素子７０２の第２電極、トランジスタ９０１の第２端子、及びトランジス
タ９０２のゲートの接続点を節点Ｎ９２とする。なお、節点Ｎ９１と節点Ｎ９２のうちの
どちらかが、図１（ａ）に示す配線１０８に接続されている。
次に、図９（ａ）で示したオフセット回路の動作について、図９（ｂ）、及び図９（ｃ）
を参照して説明する。
なお、図９（ｂ）は、配線１０５の信号がＨ信号からＬ信号、配線１０６の信号がＬ信号
からＨ信号に変化した場合の図９（ａ）のオフセット回路の動作を示している。
また、図９（ｃ）は、配線１０５の信号がＬ信号からＨ信号、配線１０６の信号がＨ信号
からＬ信号に変化した場合の図９（ａ）のオフセット回路の動作を示している。つまり、
図９（ａ）のオフセット回路は、図９（ｂ）の動作と図９（ｃ）の動作を任意のタイミン
グで繰り返している。また、図９（ｂ）の動作を第１の動作とし、図９（ｃ）の動作を第
２の動作とする。
まず、図９（ａ）のオフセット回路の第１の動作について、図９（ｂ）を参照して説明す
る。なお、節点Ｎ９１の初期値の電位をＶＳＳとする。
初期状態として、容量素子７０１には、配線１０５の電位ＶＨ（Ｈ信号）と、節点Ｎ９１
の電位ＶＳＳとの電位差ＶＨ−ＶＳＳが保持されている。そして、配線１０５の電位がＶ
ＨからＶＬに変化すると、節点Ｎ９１の電位は容量素子７０１の容量結合によってＶＳＳ
−（ＶＨ−ＶＬ）となる。したがって、トランジスタ９０１がオンする。
また、トランジスタ９０１がオンするとによって、節点Ｎ９２には電源電位ＶＳＳが供給
され、節点Ｎ９２の電位がＶＳＳになる。したがって、容量素子７０２は、配線１０６の
電位ＶＨ（Ｈ信号）と、節点Ｎ９２の電位ＶＳＳとの電位差ＶＨ−ＶＳＳを保持する。ま
た、トランジスタ９０２がオフする。
また、トランジスタ９０２がオフすることによって、節点Ｎ９１はフローティング状態に
なり、節点Ｎ９１は電位ＶＳＳ−（ＶＨ−ＶＬ）を維持する。
次に、図９（ａ）のオフセット回路の第２の動作について、図９（ｃ）を参照して説明す
る。
すでに述べたように、容量素子７０２には、第１の動作によって、ＶＨ−ＶＳＳが保持さ
れている。そして、配線１０６の電位がＶＨからＶＬに変化すると、節点Ｎ９２の電位は
容量素子７０２の容量結合によって、ＶＳＳ−（ＶＨ−ＶＬ）となる。したがって、トラ
ンジスタ９０２がオンする。
また、トランジスタ９０２がオンすることによって、節点Ｎ９１には電源電位ＶＳＳが供
給され、節点Ｎ９１の電位がＶＳＳになる。したがって、容量素子７０１は、配線１０５
の電位ＶＨ（Ｈ信号）と、節点Ｎ９１の電位ＶＳＳとの電位差ＶＨ−ＶＳＳを保持する。
また、トランジスタ９０１がオフする。
また、トランジスタ９０１がオフすることで、節点Ｎ９２がフローティング状態になり、
節点Ｎ９２は電位をＶＳＳ−（ＶＨ−ＶＬ）に維持する。
以上説明した第１の動作、及び第２の動作によって、図９（ａ）のオフセット回路は、第
１の動作において、節点Ｎ９１をフローティング状態にし、節点Ｎ９１の電位をＶＳＳ−
（ＶＨ−ＶＬ）に維持し、節点Ｎ９２には電源電位ＶＳＳを供給するように動作する。ま
た、図９（ａ）のオフセット回路は、第２の動作において、節点Ｎ９１には電源電位ＶＳ
Ｓを供給し、節点Ｎ９２をフローティング状態にし、節点Ｎ９２の電位をＶＳＳ−（ＶＨ
−ＶＬ）に維持するように動作する。
したがって、図９（ａ）のオフセット回路が生成する信号は、Ｈ信号がＶＳＳであり、Ｌ
信号がＶＳＳ−（ＶＨ−ＶＬ）である。つまり、図９（ａ）のオフセット回路は、電源電
位ＶＳＳを基準とした信号を生成することができる。
なお、図７（ａ）のオフセット回路と同様に、図９（ａ）のオフセット回路が生成する信
号は、Ｌ信号の電位をＶＳＳ−（ＶＨ−ＶＬ）としたが、実際には、ＶＳＳ−（ＶＨ−Ｖ
Ｌ）よりも少し高くなっている。
なお、図７（ａ）のオフセット回路と同様に、節点Ｎ９１を図１（ａ）に示す配線１０８
に接続すれば、配線１０５に供給されている信号とＨ信号、Ｌ信号が同じ信号を配線１０
８に供給することができる。同様に、節点Ｎ９２を図１（ａ）に示す配線１０８に接続す
れば、配線１０５に供給されている信号とＨ信号、Ｌ信号が反転した信号を配線１０８に
供給することができる。
また、図７（ａ）のオフセット回路と同様に、節点Ｎ９１を配線１０８に接続する場合に
は、容量素子７０２の容量値は、容量素子７０１の容量値よりも小さいことが好ましい。
また、図７（ａ）のオフセット回路と同様に、節点Ｎ９２を配線１０８に接続する場合に
は、容量素子７０１の容量値は容量素子７０２の容量値よりも小さくすることが好ましい
。
なお、図８のオフセット回路と同様に、容量素子７０１、及び容量素子７０２はＭＯＳ構
造の容量素子としてもよい。図１０（ａ）に示すように、容量素子７０１の代わりにＰチ
ャネル型のトランジスタ１０９１を用い、容量素子７０２の代わりにＰチャネル型のトラ
ンジスタ１０９２を用いてもよい。また、トランジスタ１０９１のゲートが節点Ｎ９１に
接続され、第１端子、及び第２端子が配線１０５に接続されていることを特徴とする。同
様に、トランジスタ１０９２のゲートが節点Ｎ９２に接続され、第１端子、及び第２端子
が配線１０６に接続されていることを特徴とする。
また、図８のオフセット回路と同様に、図１０（ｂ）のように、容量素子７０１、及び容
量素子７０２として、Ｎチャネル型のトランジスタ１０９３、及びＮチャネル型のトラン
ジスタ１０９４を、それぞれ用いることもできる。また、トランジスタ１０９３のゲート
が配線１０５に接続され、第１端子、及び第２端子が節点Ｎ９１に接続されていることを
特徴とする。同様に、トランジスタ１０９４のゲートが配線１０６に接続され、第１端子
、及び第２端子が節点Ｎ９２に接続されていることを特徴とする。
なお、図８のオフセット回路と同様に、図１０（ａ）において、節点Ｎ９１を配線１０８
に接続する場合には、トランジスタ１０９１のチャネル領域よりも、トランジスタ１０９
２のチャネル領域のほうが小さいことが好ましい。また、節点Ｎ９２を配線１０８に接続
する場合には、トランジスタ１０９１のチャネル領域よりも、トランジスタ１０９２のチ
ャンネル領域のほうが大きいことが好ましい。
また、同様に、図１０（ｂ）において、節点Ｎ９１を配線１０８に接続する場合には、ト
ランジスタ１０９３のチャネル領域よりも、トランジスタ１０９４のチャネル領域のほう
が小さいことが好ましい。また、節点Ｎ９２を配線１０８に接続する場合には、トランジ
スタ１０９３のチャネル領域よりも、トランジスタ１０９４のチャンネル領域のほうが大
きいことが好ましい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第４の実施形態）
本実施形態では、第１の実施形態に示したレベルシフタが有する回路１０１（オフセット
回路）の構成例について説明する。なお、本実施形態では、配線１０５、及び配線１０６
に供給される信号を、同じタイミング（若しくは反転）、及びおおむね等しい振幅電圧の
まま、電位をＨ側、及びＬ側にシフトさせて、配線１０７、及び配線１０８に、それぞれ
供給する場合の構成例について説明する。
なお、第１の実施形態〜第３の実施形態と同様のものに関しては共通の符号を用いて示し
、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
まず、オフセット回路の構成例を図１１を参照して説明する。
図１１に示すオフセット回路は、容量素子３０１、容量素子３０２、トランジスタ３０３
、トランジスタ３０４、容量素子７０１、容量素子７０２、トランジスタ７０３、及びト
ランジスタ７０４を有している。
図１１のオフセット回路に示すように、容量素子３０１の第１電極が配線１０５に接続さ
れている。容量素子３０２の第１電極が配線１０６に接続されている。トランジスタ３０
３のゲートが容量素子３０１の第２電極に接続され、第１端子が配線１０３に接続され、
第２端子が容量素子３０２の第２電極に接続されている。トランジスタ３０４のゲートが
容量素子３０２の第２電極に接続され、第１端子が配線１０３に接続され、第２端子が容
量素子３０１の第２電極に接続されている。容量素子７０２の第１電極が配線１０６に接
続されている。トランジスタ７０３のゲートが容量素子７０１の第２電極に接続され、第
１端子が配線１０４に接続され、第２端子が容量素子７０２の第２電極に接続されている
。トランジスタ７０４のゲートが容量素子７０２の第２電極に接続され、第１端子が配線
１０４に接続され、第２端子が容量素子７０１の第２電極に接続されている。
なお、容量素子３０１の第２電極、トランジスタ３０３のゲート、及びトランジスタ３０
４の第２端子の接続点を節点Ｎ３１とする。なお、容量素子３０２の第２電極、トランジ
スタ３０３の第２端子、及びトランジスタ３０４のゲートの接続点を節点Ｎ３２とする。
なお、容量素子７０１の第２電極、トランジスタ７０３のゲート、及びトランジスタ７０
４の第２端子の接続点を節点Ｎ７１とする。なお、容量素子７０２の第２電極、トランジ
スタ７０３の第２端子、及びトランジスタ７０４のゲートの接続点を節点Ｎ７２とする。
なお、節点Ｎ３１と節点Ｎ３２のうちのどちらかが、図１に示す配線１０７に接続されて
いる。なお、節点Ｎ７１と節点Ｎ７２のうちどちらかが、図１に示す配線１０８に接続さ
れている。
なお、容量素子３０１、容量素子３０２、トランジスタ３０３、及びトランジスタ３０４
によって、図３（ａ）に示したオフセット回路を構成している。また、容量素子７０１、
容量素子７０２、トランジスタ７０３、及びトランジスタ７０４によって、図７（ａ）に
示したオフセット回路を構成している。
なお、すでに述べたように、配線１０３、及び配線１０４には、それぞれ電源電位ＶＤＤ
、及び電源電位ＶＳＳが供給されている。また、配線１０５の信号は、配線１０６の信号
に対してＨレベル、Ｌレベルが反転している。
なお、図１１に示したオフセット回路の動作については、図３（ａ）、及び図７（ａ）と
同様なので、省略する。
なお、すでに述べたように、容量素子３０１、容量素子３０２、容量素子７０１、及び容
量素子７０２は、ＭＯＳ構造の容量素子としてもよい。容量素子３０１、容量素子３０２
、容量素子７０１、及び容量素子７０２をＭＯＳ構造にした場合の構成を図１２に示す。
図１２のオフセット回路に示すように、容量素子３０１、容量素子３０２、容量素子７０
１、及び容量素子７０２は、トランジスタ４０１、トランジスタ４０２、トランジスタ８
０１、トランジスタ８０２に、それぞれ置き換えることができる。なお、トランジスタ４
０１、トランジスタ４０２、トランジスタ８０１、トランジスタ８０２は、それぞれＮチ
ャネル型である。
また、トランジスタ４０１のゲートが節点Ｎ３１に接続され、第１端子、及び第２端子が
配線１０５に接続されている。トランジスタ４０２のゲートが節点Ｎ３２に接続され、第
１端子、及び第２端子が配線１０６に接続されている。トランジスタ８０１のゲートが配
線１０５に接続され、第１端子、及び第２端子が節点Ｎ７１に接続されている。トランジ
スタ８０２のゲートが配線１０６に接続され、第１端子、及び第２端子が節点Ｎ７２に接
続されている。
ここで、図１１に示したオフセット回路は、Ｎチャネル型のトランジスタと容量素子とで
構成したが、Ｐチャネル型のトランジスタを容量素子とで構成していてもよい。Ｐチャネ
ル型のトランジスタと容量素子とで構成した場合のオフセット回路を図１３に示す。
図１３に示すオフセット回路は、容量素子３０１、容量素子３０２、トランジスタ５０１
、トランジスタ５０２、容量素子７０１、容量素子７０２、トランジスタ９０１、及びト
ランジスタ９０２を有している。
図１３のオフセット回路に示すように、容量素子３０１の第１電極が配線１０５に接続さ
れている。容量素子３０２の第１電極が配線１０６に接続されている。トランジスタ５０
１のゲートが容量素子３０１の第２電極に接続され、第１端子が配線１０３に接続され、
第２端子が容量素子３０２の第２電極に接続されている。トランジスタ５０２のゲートが
容量素子３０２の第２電極に接続され、第１端子が配線１０３に接続され、第２端子が容
量素子３０１の第２電極に接続されている。容量素子７０２の第１電極が配線１０６に接
続されている。トランジスタ９０１のゲートが容量素子７０１の第２電極に接続され、第
１端子が配線１０４に接続され、第２端子が容量素子７０２の第２電極に接続されている
。トランジスタ９０２のゲートが容量素子７０２の第２電極に接続され、第１端子が配線
１０４に接続され、第２端子が容量素子７０１の第２電極に接続されている。
なお、容量素子３０１の第２電極、トランジスタ５０１のゲート、及びトランジスタ５０
２の第２端子の接続点を節点Ｎ５１とする。なお、容量素子３０２の第２電極、トランジ
スタ５０１の第２端子、及びトランジスタ５０２のゲートの接続点を節点Ｎ５２とする。
なお、容量素子７０１の第２電極、トランジスタ９０１のゲート、及びトランジスタ９０
２の第２端子の接続点を節点Ｎ９１とする。なお、容量素子７０２の第２電極、トランジ
スタ９０１の第２端子、及びトランジスタ９０２のゲートの接続点を節点Ｎ９２とする。
なお、節点Ｎ５１と節点Ｎ５２のうちのどちらかが、図１（ａ）に示す配線１０７に接続
されている。なお、節点Ｎ９１と節点Ｎ９２のうちどちらかが、図１（ａ）に示す配線１
０８に接続されている。
なお、容量素子３０１、容量素子３０２、トランジスタ５０１、及びトランジスタ５０２
によって、図５（ａ）に示したオフセット回路を構成している。また、容量素子７０１、
容量素子７０２、トランジスタ９０１、及びトランジスタ９０２によって、図９（ａ）に
示したオフセット回路を構成している。
なお、すでに述べたように、配線１０３、及び配線１０４には、それぞれ電源電位ＶＤＤ
、及び電源電位ＶＳＳが供給されている。また、配線１０５の信号は、配線１０６の信号
に対してＨレベル、Ｌレベルが反転している。
なお、図１３に示したオフセット回路の動作については、図５（ａ）、及び図９（ａ）と
同様なので、省略する。
なお、すでに述べたように、容量素子３０１、容量素子３０２、容量素子７０１、及び容
量素子７０２は、ＭＯＳ構造の容量素子としてもよい。容量素子３０１、容量素子３０２
、容量素子７０１、及び容量素子７０２をＭＯＳ構造にした場合の構成を図１４に示す。
図１４のオフセット回路に示すように、容量素子３０１、容量素子３０２、容量素子７０
１、及び容量素子７０２は、トランジスタ６０１、トランジスタ６０２、トランジスタ１
０９１、トランジスタ１０９２に、それぞれ置き換えることができる。なお、トランジス
タ６０１、トランジスタ６０２、トランジスタ１０９１、トランジスタ１０９２は、それ
ぞれＰチャネル型である。
また、トランジスタ６０１のゲートが配線１０５に接続され、第１端子、及び第２端子が
節点Ｎ５１に接続されている。トランジスタ６０２のゲートが配線１０６に接続され、第
１端子、及び第２端子が節点Ｎ５２に接続されている。トランジスタ１０９１のゲートが
節点Ｎ９１に接続され、第１端子、及び第２端子が配線１０５に接続されている。トラン
ジスタ１０９２のゲートが節点Ｎ９２に接続され、第１端子、及び第２端子が配線１０６
に接続されている。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第５の実施形態）
本実施形態では、第１の実施形態に示したレベルシフタの具体的な構成について説明する
。
なお、第１の実施形態〜第４の実施形態と同様のものに関しては共通の符号を用いて示し
、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
まず、本発明のレベルシフタの具体的な構成例を図１５を参照して説明する。
図１５に示すレベルシフタは、容量素子７０１、容量素子７０２、トランジスタ７０３、
トランジスタ７０４、トランジスタ１５０１、及びトランジスタ１５０２を有している。
図１５のレベルシフタに示すように、容量素子７０１の第１電極が配線１０５に接続され
ている。容量素子７０２の第１電極が配線１０６に接続されている。トランジスタ７０３
のゲートが容量素子７０１の第２電極に接続され、第１端子が配線１０４に接続され、第
２端子が容量素子７０２の第２電極に接続されている。トランジスタ７０４のゲートが容
量素子７０２の第２電極に接続され、第１端子が配線１０４に接続され、第２端子が容量
素子７０１の第２電極に接続されている。なお、容量素子７０１の第２電極、トランジス
タ７０３のゲート、及びトランジスタ７０４の第２端子の接続点を節点Ｎ７１とする。な
お、容量素子７０２の第２電極、トランジスタ７０３の第２端子、及びトランジスタ７０
４のゲートの接続点を節点Ｎ７２とする。トランジスタ１５０２のゲートが節点Ｎ７２に
接続され、第１端子が配線１０４に接続され、第２端子が配線１０９に接続されている。
トランジスタ１５０１のゲートが配線１０３に接続され、第１端子が配線１０３に接続さ
れ、第２端子が配線１０９に接続されている。
なお、容量素子７０１、容量素子７０２、トランジスタ７０３、及びトランジスタ７０４
によって、オフセット回路１５０３が構成されている。オフセット回路１５０３は、図７
（ａ）に示したオフセット回路と同様である。
なお、トランジスタ１５０１、及びトランジスタ１５０２によって、論理回路１５００が
構成されている。論理回路１５００は、図１の回路１０２に相当する。
なお、トランジスタ１５０１、及びトランジスタ１５０２は、Ｎチャネル型である。した
がって、図１５に示すレベルシフタはすべてＮチャネル型のトランジスタで構成すること
ができため、図１５に示すレベルシフタは、半導体層にアモルファスシリコンを用いるこ
とができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や歩留
まりの向上を図ることができる。さらに、大型の半導体装置を作製することも可能となる
。
また、図１５に示すレベルシフタは、半導体層にポリシリコンや単結晶シリコンを用いて
も製造工程の簡略化を図ることができる。
次に、図１５に示すレベルシフタの動作について、図１６のタイミングチャートを参照し
て説明する。ただし、図１６に示すタイミングチャートの電位の変化のタイミングは、任
意であり、図１６のタイミングチャートに限定されない。
なお、図１６（ａ）のタイミングチャートは、配線１０５に供給される信号（電位）、及
び節点Ｎ７１の電位を示している。図１６（ｂ）のタイミングチャートは、配線１０６に
供給される信号（電位）、及び節点Ｎ７２の電位を示している。図１６（ｃ）のタイミン
グチャートは、配線１０９に供給される信号（電位）を示している。
なお、配線１０５にＬ信号が供給され、配線１０６にＨ信号が供給されるときの図１５の
レベルシフタの動作を図１７に示す。配線１０５にＨ信号が供給され、配線１０６にＬ信
号が供給されいるときの図１５のレベルシフタの動作を図１８に示す。また、図１７の動
作を第１の動作とし、図１８の動作を第２の動作とする。
なお、オフセット回路１５０３の動作は図７（ａ）のオフセット回路と同様なので、オフ
セット回路１５０３の詳細な動作の説明は省略する。
まず、図１５のレベルシフタの第１の動作について、図１６のタイミングチャート、及び
図１７を参照して説明する。
配線１０５がＬレベルになると、節点Ｎ７１の電位がＶＳＳになる。一方、配線１０６が
Ｈレベルになると、節点Ｎ７２の電位がＶＳＳ＋（ＶＨ−ＶＬ）になる。したがって、ト
ランジスタ１５０２がオンして、配線１０９に電源電位ＶＳＳが供給され、配線１０９か
らＬ信号が出力される。なお、配線１０９の電位は、トランジスタ１５０１とトランジス
タ１５０２との動作点によって決定され、電源電位ＶＳＳよりも少し高くなる。
次に、図１５のレベルシフタの第２の動作について、図１６のタイミングチャート、及び
図１８を参照して説明する。
配線１０５がＨレベルになると、節点Ｎ７１の電位がＶＳＳ＋（ＶＨ−ＶＬ）になる。一
方、配線１０６がＬレベルになると、節点Ｎ７２の電位がＶＳＳになる。したがって、ト
ランジスタ１５０２がオフして、配線１０９に電源電位ＶＤＤが供給され、配線１０９の
電位が上昇する。この配線１０９の電位の上昇は、配線１０９の電位が電源電位ＶＤＤか
らトランジスタ１５０１のしきい値電圧Ｖｔｈ１５０１を引いた電位（ＶＤＤ−Ｖｔｈ１
５０１）になって、トランジスタ１５０１がオフするまで続く。よって、配線１０９の電
位はＶＤＤ−Ｖｔｈ１５０１になり、配線１０９からＨ信号が出力される。
ここで、論理回路１５００、及びオフセット回路１５０３が有する機能について説明する
。
まず、オフセット回路１５０３は、図７（ａ）に示したオフセット回路と同様な機能を有
する。また、オフセット回路１５０３は、Ｈ信号の電位がＶＨでありＬ信号の電位がＶＬ
である制御信号から、Ｈ信号の電位がＶＳＳ＋（ＶＨ−ＶＬ）でありＬ信号の電位がＶＳ
Ｓであるオフセット信号を生成し、そのオフセット信号を論理回路１５００に供給する機
能を有する。
また、論理回路１５００は、Ｈ信号の電位がＶＳＳ＋（ＶＨ−ＶＬ）でありＬ信号の電位
がＶＳＳであるオフセット信号から、Ｈ信号の電位がＶＤＤ−Ｖｔｈ１５０１でありＬ信
号の電位がおよそＶＳＳの出力信号を生成し、出力信号を配線１０９に供給する機能を有
する。
ここで、トランジスタ１５０１、及びトランジスタ１５０２が有する機能について説明す
る。
まず、トランジスタ１５０１は、ダイオードとしての機能を有している。また、入力端子
がゲート、及び第１端子であり、出力端子が第２端子である。なお、トランジスタ１５０
１は、抵抗成分を持つ素子であればよい。なお、トランジスタ１５０１の代わりに抵抗素
子を用いることで、論理回路１５００は、第２の動作において、配線１０９の電位を電源
電位ＶＤＤと等しくできる。
また、トランジスタ１５０２は、節点Ｎ７２の電位によって、配線１０４と配線１０９と
を接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ１
５０２は、第１の動作において、オンし、電源電位ＶＳＳを配線１０９に供給する。
以上説明した第１の動作、及び第２の動作によって、図１５のレベルシフタは、配線１０
５、及び配線１０６に供給される制御信号を、Ｈ信号の電位をＶＨからＶＤＤにし、Ｌ信
号の電位をＶＬからＶＳＳにして、配線１０９から出力することができる。
なお、トランジスタ１５０２のゲート電圧が第１の動作においてＶＳＳ＋（ＶＨ−ＶＬ）
であり、第２の動作においてＶＳＳであるため、論理回路１５００の貫通電流が小さくな
る。なぜなら、トランジスタ１５０２のゲートの振幅電圧が小さい（ＶＨ−ＶＬ）からで
ある。したがって、論理回路１５００の貫通電流が小さいことで、図１５のレベルシフタ
を有する半導体装置の消費電力が少なくなる。
また、トランジスタ１５０２のゲートの振幅電圧が小さいことで、論理回路１５００に発
生するノイズが小さくなる。なぜなら、トランジスタ１５０２のゲートと、第２端子（配
線１０９）との間の寄生容量を介して発生するノイズが小さくなるからである。
なお、すでに述べたように、容量素子７０１、及び容量素子７０２は、ＭＯＳ構造にする
ことができる。なお、図１５のレベルシフタの場合は、図８（ａ）のオフセット回路のよ
うに、Ｎチャネル型のトランジスタによって容量素子を形成することが好ましい。なぜな
ら、容量素子をＮチャネル型のトランジスタによって形成することによって、図１５に示
すレベルシフタは、半導体層にアモルファスシリコンを用いることができ、製造工程の簡
略化を図ることができる。したがって、製造コストの削減や歩留まりの向上を図ることが
できる。さらに、大型の半導体装置を作製することも可能となる。
また、図１５に示すレベルシフタは、半導体層にポリシリコンや単結晶シリコンを用いて
製造工程の簡略化を図ることができる。
なお、図１９に示すように、図１５のレベルシフタは、トランジスタ１５０２のゲートが
節点Ｎ７１に接続されていてもよい。トランジスタ１５０２のゲートが節点Ｎ７１に接続
されている場合（図１９）には、図２０のタイミングチャートに示すように、配線１０９
の信号（電位）がトランジスタ１５０２のゲートが節点Ｎ７２に接続されている場合（図
１５）に比べて、Ｈレベル、Ｌレベルが反転している。また、図１９のレベルシフタの動
作は、図１５のレベルシフタと同様である。したがって、トランジスタ１５０２のゲート
の接続先を節点Ｎ７１にするか、節点Ｎ７２にするかは、必要に応じて使い分ければよい
。
ここで、図１５に示したレベルシフタは、Ｎチャネル型のトランジスタと容量素子とで構
成したが、Ｐチャネル型のトランジスタと容量素子とで構成されていもよい。Ｐチャネル
型のトランジスタと容量素子とで構成した場合のレベルシフタを図２９に示す。
図２９に示すレベルシフタは、容量素子３０１、容量素子３０２、トランジスタ５０１、
トランジスタ５０２、トランジスタ２９０１、及びトランジスタ２９０２を有している。
なお、容量素子３０１、容量素子３０２、トランジスタ５０１、トランジスタ５０２、ト
ランジスタ２９０１、及びトランジスタ２９０２は、図１５の容量素子７０１、容量素子
７０２、トランジスタ７０３、トランジスタ７０４、トランジスタ１５０１、及びトラン
ジスタ１５０２に、それぞれ対応し、同様な機能を有する。また、論理回路２９００、及
びオフセット回路２９０３は、図１５の論理回路１５００、及びオフセット回路１５０３
に、それぞれ対応し、同様な機能を有する。また、節点Ｎ５１、及び節点Ｎ５２は、図１
５の節点Ｎ７１、及び節点Ｎ７２に、それぞれ対応している。
図２９のレベルシフタに示すように、容量素子３０１の第１電極が配線１０５に接続され
ている。容量素子３０２の第１電極が配線１０６に接続されている。トランジスタ５０１
のゲートが容量素子３０１の第２電極に接続され、第１端子が配線１０３に接続され、第
２端子が容量素子３０２の第２電極に接続されている。トランジスタ５０２のゲートが容
量素子３０２の第２電極に接続され、第１端子が配線１０３に接続され、第２端子が容量
素子３０１の第２電極に接続されている。なお、容量素子３０１の第２電極、トランジス
タ５０１のゲート、及びトランジスタ５０２の第２端子の接続点を節点Ｎ５１とする。な
お、容量素子３０２の第２電極、トランジスタ５０１の第２端子、及びトランジスタ５０
２のゲートの接続点を節点Ｎ５２とする。トランジスタ２９０２のゲートが節点Ｎ５２に
接続され、第１端子が配線１０３に接続され、第２端子が配線１０９に接続されている。
トランジスタ２９０１のゲートが配線１０４に接続され、第１端子が配線１０４に接続さ
れ、第２端子が配線１０９に接続されている。
次に、図２９で示したレベルシフタの動作について、図３０のタイミングチャートを参照
して説明する。ただし、図３０に示すタイミングチャートの電位の変化のタイミングは、
任意であり、図３０のタイミングチャートに限定されない。
なお、図３０（ａ）のタイミングチャートは、配線１０５に供給される信号（電位）、及
び節点Ｎ５１の電位を示している。図３０（ｂ）のタイミングチャートは、配線１０６に
供給される信号（電位）、及び節点Ｎ５２の電位を示している。図３０（ｃ）のタイミン
グチャートは、配線１０９に供給される信号（電位）を示している。
なお、配線１０５にＬ信号が供給され、配線１０６にＨ信号が供給されるときの図２９の
レベルシフタの動作を図３１に示す。配線１０５にＨ信号が供給され、配線１０６にＬ信
号が供給されるときの図２９のレベルシフタの動作を図３２に示す。また、図３１の動作
を第１の動作とし、図３２の動作を第２の動作とする。
なお、オフセット回路２９０３の動作は図５（ａ）のオフセット回路と同様なので、オフ
セット回路２９０３の詳細な動作の説明は省略する。
まず、図２９のレベルシフタの第１の動作について、図３０のタイミングチャート、及び
図３１を参照して説明する。
配線１０５がＬレベルになると、節点Ｎ５１の電位がＶＤＤ−（ＶＨ−ＶＬ）になる。一
方、配線１０６がＨレベルになると、節点Ｎ５２の電位がＶＤＤになる。したがって、ト
ランジスタ２９０２がオフして、配線１０９に電源電位ＶＳＳが供給され、配線１０９の
電位が減少する。この配線１０９の電位の減少は、配線１０９の電位が電源電位ＶＳＳと
トランジスタ２９０１のしきい値電圧Ｖｔｈ２９０１の絶対値とを足した値（ＶＳＳ＋｜
Ｖｔｈ２９０１｜）になって、トランジスタ２９０１がオフするまで続く。よって、配線
１０９の電位はＶＳＳ＋｜Ｖｔｈ２９０１｜になり、配線１０９からＬ信号が出力される
。
次に、図２９のレベルシフタの第２の動作について、図３０のタイミングチャート、及び
図３２を参照して説明する。
配線１０５がＨレベルになると、節点Ｎ５１の電位がＶＤＤになる。一方、配線１０６が
Ｌレベルになると、節点Ｎ５２の電位がＶＤＤ−（ＶＨ−ＶＬ）になる。したがって、ト
ランジスタ２９０２がオンして、配線１０９に電源電位ＶＤＤが供給され、配線１０９か
らＨ信号が出力される。なお、配線１０９の電位は、トランジスタ２９０１とトランジス
タ２９０２との動作点によって決定され、電源電位ＶＤＤよりも少し低くなる。
以上説明した第１の動作、及び第２の動作によって、図２９のレベルシフタは、配線１０
５、及び配線１０６に供給される制御信号を、Ｈ信号の電位をＶＨからＶＤＤにし、Ｌ信
号の電位をＶＬからＶＳＳにして、配線１０９から出力することができる。
なお、トランジスタ２９０２のゲート電圧が第１の動作においてＶＤＤであり、第２の動
作においてＶＤＤ−（ＶＨ−ＶＬ）であるため、論理回路２９００の貫通電流が小さくな
る。なぜなら、トランジスタ２９０２のゲートの振幅電圧が小さい（ＶＨ−ＶＬ）からで
ある。したがって、論理回路２９００の貫通電流が小さいことで、図２９のレベルシフタ
を有する半導体装置の消費電力が少なくなる。
また、トランジスタ２９０２のゲートの振幅電圧が小さいことで、論理回路２９００に発
生するノイズが小さくなる。なぜなら、トランジスタ２９０２のゲートと、第２端子（配
線１０９）との間の寄生容量を介して発生するノイズが小さくなるからである。
なお、すでに述べたように、容量素子３０１、及び容量素子３０２は、ＭＯＳ構造にする
ことができる。なお、図２９のレベルシフタの場合は、図６（ａ）のオフセット回路のよ
うに、Ｐチャネル型のトランジスタによって容量素子を形成することが好ましい。
なお、図３３に示すように、図２９のレベルシフタは、トランジスタ２９０２のゲートが
節点Ｎ５１に接続されていてもよい。また、トランジスタ２９０２のゲートが節点Ｎ５１
に接続されている場合のタイミングチャートを図３４に示す。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第６の実施形態）
本実施形態では、第５の実施形態とは別の第１の実施形態に示したレベルシフタの具体的
な構成について説明する。
なお、第１の実施形態〜第５の実施形態と同様のものに関しては共通の符号を用いて示し
、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
まず、本発明のレベルシフタの具体的な構成例を図２１を参照して説明する。
図２１に示すレベルシフタは、容量素子７０１、容量素子７０２、トランジスタ７０３、
トランジスタ７０４、トランジスタ２１０１、トランジスタ２１０２、トランジスタ２１
０３、及びトランジスタ２１０４を有している。
図２１のレベルシフタに示すように、トランジスタ２１０１のゲートが配線１０３に接続
され、第１端子が配線１０３に接続され、第２端子が配線１０９−２に接続されている。
トランジスタ２１０２のゲートが節点Ｎ７２に接続され、第１端子が配線１０４に接続さ
れ、第２端子が配線１０９−２に接続されている。トランジスタ２１０３のゲートが配線
１０３に接続され、第１端子が配線１０３に接続され、第２端子が配線１０９−１に接続
されている。トランジスタ２１０４のゲートが節点Ｎ７１に接続され、第１端子が配線１
０４に接続され、第２端子が配線１０９−１に接続されている。
なお、トランジスタ２１０１、及びトランジスタ２１０２によって、図１５の論理回路１
５００が構成されている。また、トランジスタ２１０３、及びトランジスタ２１０４によ
っても、図１５の論理回路１５００が構成されている。また、トランジスタ２１０１、ト
ランジスタ２１０２、トランジスタ２１０３、及びトランジスタ２１０４によって、論理
回路２１００が構成されている。
なお、トランジスタ２１０１、トランジスタ２１０２、トランジスタ２１０３、及びトラ
ンジスタ２１０４は、Ｎチャネル型である。したがって、図２１に示すレベルシフタはす
べてＮチャネル型のトランジスタで構成することができため、図２１に示すレベルシフタ
は、半導体層にアモルファスシリコンを用いることができ、製造工程の簡略化を図ること
ができる。したがって、製造コストの削減や歩留まりの向上を図ることができる。さらに
、大型の半導体装置を作製することも可能となる。
また、図２１に示すレベルシフタは、半導体層にポリシリコンや単結晶シリコンを用いて
製造工程の簡略化を図ることができる。
次に、図２１に示すレベルシフタの動作について、図２２のタイミングチャートを参照し
て説明する。ただし、図２２に示すタイミングチャートの電位の変化のタイミングは、任
意であり、図２２のタイミングチャートに限定されない。
なお、配線１０５にＬ信号が供給され、配線１０６にＨ信号が供給されるときの図２１の
レベルシフタの動作を図２３に示す。配線１０５にＨ信号が供給され、配線１０６にＬ信
号が供給されるときの図２１のレベルシフタの動作を図２４に示す。また、図２３の動作
を第１の動作とし、図２４の動作を第２の動作とする。
なお、オフセット回路１５０３の動作は図７（ａ）のオフセット回路と同様なので、オフ
セット回路１５０３の詳細な動作の説明は省略する。
なお、トランジスタ２１０１とトランジスタ２１０２とによって構成される回路と、トラ
ンジスタ２１０３とトランジスタ２１０４とによって構成される回路の動作は、図１５の
論理回路１５００の動作と同様なので、詳細な動作の説明は省略する。
まず、図２１のレベルシフタの第１の動作につて、図２２のタイミングチャート、及び図
２３を参照して説明する。
第１の動作では、図２３に示すように、配線１０９−１からＨ信号が出力され、配線１０
９−２からＬ信号が出力される。なお、配線１０９−１の電位は、図１５の論理回路１５
００と同様に、電源電位ＶＤＤからトランジスタ２１０３のしきい値電圧Ｖｔｈ２１０３
を引いた電位（ＶＤＤ−Ｖｔｈ２１０３）である。また、配線１０９−２の電位は、図１
５の論理回路１５００と同様に、トランジスタ２１０１とトランジスタ２１０２との動作
点によって決まり、電源電位ＶＳＳよりも少し高い電位である。
次に、図２１のレベルシフタの第２の動作について、図２２のタイミングチャート、及び
図２４を参照して説明する。
第２の動作では、図２４に示すように、配線１０９−１からＬ信号が出力され、配線１０
９−２からＨ信号が出力される。なお、配線１０９−１の電位は、図１５の論理回路１５
００と同様に、トランジスタ２１０３とトランジスタ２１０４との動作点によって決まり
、電源電位ＶＳＳよりも少し高い電位である。また、配線１０９−２の電位は、図１５の
論理回路１５００と同様に、電源電位ＶＤＤからトランジスタ２１０１のしきい値電圧Ｖ
ｔｈ２１０１を引いた電位（ＶＤＤ−Ｖｔｈ２１０１）である。
ここで、論理回路２１００が有する機能について説明する。
論理回路２１００は、２つの図１５の論理回路１５００を有しており、反転した２つの信
号を配線１０９−１、及び配線１０９−２から、それぞれ出力する。
ここで、トランジスタ２１０１、トランジスタ２１０２、トランジスタ２１０３、及びト
ランジスタ２１０４が有する機能について説明する。
まず、トランジスタ２１０１は、ダイオードとしての機能を有している。また、入力端子
がゲート、及び第１端子であり、出力端子が第２端子である。なお、トランジスタ２１０
１は、抵抗成分を持つ素子であればよい。なお、トランジスタ２１０１の代わりに抵抗素
子を用いることで、論理回路２１００は、第２の動作において、配線１０９−２の電位を
電源電位ＶＤＤと等しくできる。
また、トランジスタ２１０２は、節点Ｎ７２の電位によって、配線１０４と配線１０９−
２とを接続するかしないかを選択するスイッチとしての機能を有する。また、トランジス
タ２１０２は、第１の動作において、オンし、電源電位ＶＳＳを配線１０９−２に供給す
る。
また、トランジスタ２１０３は、ダイオードとしての機能を有している。また、入力端子
がゲート、及び第１端子であり、出力端子が第２端子である。なお、トランジスタ２１０
３は、抵抗成分を持つ素子であればよい。なお、トランジスタ２１０３の代わりに抵抗素
子を用いることで、論理回路２１００は、第１の動作において、配線１０９−１の電位を
電源電位ＶＤＤと等しくできる。
また、トランジスタ２１０４は、節点Ｎ７１の電位によって、配線１０４と配線１０９−
１とを接続するかしないかを選択するスイッチとしての機能を有する。また、トランジス
タ２１０４は、第１の動作において、オンし、電源電位ＶＳＳを配線１０９−１に供給す
る。
以上説明した第１の動作、及び第２の動作によって、図２１のレベルシフタは、配線１０
５、及び配線１０６に供給される制御信号を、Ｈ信号の電位をＶＨからＶＤＤにし、Ｌ信
号の電位をＶＬからＶＳＳにして、配線１０９−１、及び配線１０９−２から、それぞれ
出力することができる。
また、図２１のレベルシフタは、Ｈレベル、Ｌレベルが反転した２つの信号を配線１０９
−１、及び配線１０９−２から、それぞれ出力することができる。
なお、トランジスタ２１０２のゲート電圧が第１の動作においてＶＳＳ＋（ＶＨ−ＶＬ）
であり、第２の動作においてＶＳＳであるため、論理回路２１００の貫通電流が小さくな
る。なぜなら、トランジスタ２１０２のゲートの振幅電圧が小さい（ＶＨ−ＶＬ）からで
ある。したがって、論理回路２１００の貫通電流が小さいことで、図２１のレベルシフタ
を有する半導体装置の消費電力が少なくなる。
また、トランジスタ２１０２と同様に、トランジスタ２１０４のゲート電圧が第１の動作
においてＶＳＳであり、第２の動作においてＶＳＳ＋（ＶＨ−ＶＬ）であるため、論理回
路２１００の貫通電流が小さくなる。なぜなら、トランジスタ２１０４のゲートの振幅電
圧が小さい（ＶＨ−ＶＬ）からである。したがって、論理回路２１００の貫通電流が小さ
いことで、図２１のレベルシフタを有する半導体装置の消費電力が少なくなる。
また、トランジスタ２１０２のゲートの振幅電圧が小さいことで、論理回路２１００に発
生するノイズが小さくなる。なぜなら、トランジスタ２１０２のゲートと、第２端子（配
線１０９−２）との間の寄生容量を介して発生するノイズが小さくなるからである。
また、トランジスタ２１０２と同様に、トランジスタ２１０４のゲートの振幅電圧が小さ
いことで、論理回路２１００に発生するノイズが小さくなる。なぜなら、トランジスタ２
１０４のゲートと、第２端子（配線１０９−１）との間の寄生容量を介して発生するノイ
ズが小さくなるからである。
なお、容量素子７０１の容量値、及び容量素子７０２の容量値は、おおむね等しくするこ
とが好ましい。なぜなら、容量素子７０１の容量値と容量素子７０２の容量値を等しくす
ることで、配線１０９−１、及び配線１０９−２の出力信号の遅延などのタイミングのず
れを等しくすることができるからである。
なお、すでに述べたように、容量素子７０１、及び容量素子７０２は、ＭＯＳ構造にする
ことができる。なお、図２１のレベルシフタの場合は、図８（ａ）のオフセット回路のよ
うに、Ｎチャネル型のトランジスタによって容量素子を形成することが好ましい。なぜな
ら、容量素子をＮチャネル型のトランジスタによって形成することによって、図２１に示
すレベルシフタは、半導体層にアモルファスシリコンを用いることができ、製造工程の簡
略化を図ることができる。したがって、製造コストの削減や歩留まりの向上を図ることが
できる。さらに、大型の半導体装置を作製することも可能となる。
また、図２１に示すレベルシフタは、半導体層にポリシリコンや単結晶シリコンを設けて
も製造工程の簡略化を図ることができる。
ここで、図２１に示したレベルシフタは、Ｎチャネル型のトランジスタと容量素子とで構
成したが、Ｐチャネル型のトランジスタと容量素子とで構成されていもよい。Ｐチャネル
型のトランジスタと容量素子とで構成した場合のレベルシフタを図３５に示す。
図３５に示すレベルシフタは、容量素子３０１、容量素子３０２、トランジスタ５０３、
トランジスタ５０４、トランジスタ３５０１、トランジスタ３５０２、トランジスタ３５
０３、及びトランジスタ３５０４を有している。
なお、容量素子３０１、容量素子３０２、トランジスタ５０１、トランジスタ５０２、ト
ランジスタ３５０１、トランジスタ３５０２、トランジスタ３５０３、及びトランジスタ
３５０４は、図２１の容量素子７０１、容量素子７０２、トランジスタ７０３、トランジ
スタ７０４、トランジスタ２１０１、トランジスタ２１０２、トランジスタ２１０３、及
びトランジスタ２１０４に、それぞれ対応し、同様な機能を有する。また、オフセット回
路２９０３、及び論理回路３５００は、図２１のオフセット回路１５０３、及び論理回路
２１００に、それぞれ対応し、同様な機能を有する。また、節点Ｎ５１、節点Ｎ５２は、
図２１の節点Ｎ７１、及び節点Ｎ７２に、それぞれ対応している。
図３５のレベルシフタに示すように、トランジスタ３５０１のゲートが配線１０４に接続
され、第１端子が配線１０４に接続され、第２端子が配線１０９−２に接続されている。
トランジスタ３５０２のゲートが節点Ｎ５２に接続され、第１端子が配線１０３に接続さ
れ、第２端子が配線１０９−２に接続されている。トランジスタ３５０３のゲートが配線
１０４に接続され、第１端子が配線１０４に接続され、第２端子が配線１０９−１に接続
されている。トランジスタ３５０４のゲートが節点Ｎ５１に接続され、第１端子が配線１
０３に接続され、第２端子が配線１０９−１に接続されている。
次に、図３５に示すレベルシフタの動作について、図３６のタイミングチャートを参照し
て説明する。ただし、図３６に示すタイミングチャートの電位の変化のタイミングは、任
意であり、図３５のタイミングチャートに限定されない。
なお、配線１０５にＬ信号が供給され、配線１０６にＨ信号が供給されるときの図３５の
レベルシフタの動作を図３７に示す。配線１０５にＨ信号が供給され、配線１０６にＬ信
号が供給されいるときの図３５のレベルシフタの動作を図３８に示す。また、図３７の動
作を第１の動作とし、図３８の動作を第２の動作とする。
なお、オフセット回路２９０３の動作は図５（ａ）のオフセット回路と同様なので、オフ
セット回路２９０３の詳細な動作の説明は省略する。
なお、トランジスタ３５０１とトランジスタ３５０２とによって構成される回路と、トラ
ンジスタ３５０３とトランジスタ３５０４とによって構成される回路の動作は、図２９の
論理回路２９００の動作と同様なので、詳細な動作の説明は省略する。
まず、図３５のレベルシフタの第１の動作について、図３６のタイミングチャート、及び
図３７を参照して説明する。
第１の動作では、図３７に示すように、配線１０９−１からＨ信号が出力され、配線１０
９−２からＬ信号が出力される。なお、配線１０９−１の電位は、図２９の論理回路２９
００と同様に、トランジスタ３５０３とトランジスタ３５０４との動作点によって決まり
、電源電位ＶＤＤよりも少し低い電位である。また、配線１０９−２の電位は、図２９の
論理回路２９００と同様に、電源電位ＶＳＳとトランジスタ３５０１のしきい値電圧Ｖｔ
ｈ３５０１の絶対値とを足した値（ＶＳＳ＋｜Ｖｔｈ３５０１｜）である。
次に、図３５のレベルシフタの第２の動作について、図３６のタイミングチャート、及び
図３８を参照して説明する。
第２の動作では、図３８に示すように、配線１０９−１からＬ信号が出力され、配線１０
９−２からＨ信号が出力される。なお、配線１０９−１の電位は、図２９の論理回路２９
００と同様に、電源電位ＶＳＳとトランジスタ３５０３のしきい値電圧Ｖｔｈ３５０３の
絶対値とを足した値（ＶＳＳ＋｜Ｖｔｈ３５０３｜）である。また、配線１０９−２の電
位は、図２９の論理回路２９００と同様に、トランジスタ３５０１とトランジスタ３５０
２との動作点によって決まり、電源電位ＶＤＤよりも少し低い電位である。
以上説明した第１の動作、及び第２の動作によって、図３５のレベルシフタは、配線１０
５、及び配線１０６に供給される制御信号を、Ｈ信号の電位をＶＨからＶＤＤにし、Ｌ信
号の電位をＶＬからＶＳＳにして、配線１０９−１、及び配線１０９−２から、それぞれ
出力することができる。
また、図３５のレベルシフタは、Ｈレベル、Ｌレベルが反転した２つの信号を配線１０９
−１、及び配線１０９−２から、それぞれ出力することができる。
なお、トランジスタ３５０２のゲート電圧が第１の動作においてＶＤＤであり、第２の動
作においてＶＤＤ−（ＶＨ＋ＶＬ）であるため、論理回路３５００の貫通電流が小さくな
る。なぜなら、トランジスタ３５０２のゲートの振幅電圧が小さい（ＶＨ−ＶＬ）からで
ある。したがって、論理回路３５００の貫通電流が小さいことで、図３５のレベルシフタ
を有する半導体装置の消費電力が少なくなる。
また、トランジスタ３５０２と同様に、トランジスタ３５０４のゲート電圧が第１の動作
においてＶＤＤ−（ＶＨ−ＶＬ）であり、第２の動作においてＶＤＤであるため、論理回
路３５０の貫通電流が小さくなる。なぜなら、トランジスタ３５０４のゲートの振幅電圧
が小さい（ＶＨ−ＶＬ）からである。したがって、論理回路３５００の貫通電流が小さい
ことで、図３５のレベルシフタを有する半導体装置の消費電力が少なくなる。
また、トランジスタ３５０２のゲートの振幅電圧が小さいことで、論理回路３５００に発
生するノイズが小さくなる。なぜなら、トランジスタ３５０２のゲートと、第２端子（配
線１０９−２）との間の寄生容量を介して発生するノイズが小さくなるからである。
また、トランジスタ３５０２と同様に、トランジスタ３５０４のゲートの振幅電圧が小さ
いことで、論理回路３５００に発生するノイズが小さくなる。なぜなら、トランジスタ３
５０４のゲートと、第２端子（配線１０９−１）との間の寄生容量を介して発生するノイ
ズが小さくなるからである。
なお、容量素子３０１の容量値、及び容量素子３０２の容量値は、おおむね等しくするこ
とが好ましい。なぜなら、容量素子３０１の容量値と容量素子３０２の容量値を等しくす
ることで、配線１０９−１、及び配線１０９−２の出力信号の遅延などのタイミングのず
れを等しくすることができるからである。
なお、すでに述べたように、容量素子３０１、及び容量素子３０２は、ＭＯＳ構造にする
ことができる。なお、図３５のレベルシフタの場合は、図６（ａ）のオフセット回路のよ
うに、Ｐチャネル型のトランジスタによって容量素子を形成することが好ましい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第７の実施形態）
本実施形態では、第５の実施形態、及び第６の実施形態とは別の第１の実施形態に示した
レベルシフタの具体的な構成について説明する。
なお、第１の実施形態〜第６の実施形態と同様のものに関しては共通の符号を用いて示し
、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
まず、本発明のレベルシフタの具体的な構成例を図２５を参照して説明する。
図２５に示すレベルシフタは、容量素子７０１、容量素子７０２、トランジスタ７０３、
トランジスタ７０３、トランジスタ２５０１、トランジスタ２５０２、トランジスタ２５
０３、及びトランジスタ２５０４を有している。
図２５のレベルシフタに示すように、トランジスタ２５０１の第１端子が配線１０３に接
続され、第２端子が配線１０９に接続されている。トランジスタ２５０２のゲートが節点
Ｎ７２に接続され、第１端子が配線１０４に接続され、第２端子が配線１０９に接続され
ている。トランジスタ２５０３のゲートが配線１０３に接続され、第１端子が配線１０３
に接続され、第２端子がトランジスタ２５０１のゲートに接続されている。トランジスタ
２５０４のゲートが節点Ｎ７２に接続され、第１端子が配線１０４に接続され、第２端子
がトランジスタ２５０１のゲートに接続されている。なお、トランジスタ２５０１のゲー
ト、トランジスタ２５０３の第２端子、及びトランジスタ２５０４の第２端子との接続点
を節点Ｎ２５１とする。
なお、トランジスタ２５０１、トランジスタ２５０２、トランジスタ２５０３、及びトラ
ンジスタ２５０４によって、論理回路２５００が構成されている。論理回路２５００は、
図１の回路１０２に相当する。
なお、トランジスタ２５０１〜トランジスタ２５０４は、それぞれＮチャネル型である。
したがって、図２５に示すレベルシフタはすべてＮチャネル型のトランジスタで構成する
ことができため、図２５に示すレベルシフタは、半導体層にアモルファスシリコンを用い
ることができ、製造工程の簡略化を図ることができる。したがって、製造コストの削減や
歩留まりの向上を図ることができる。さらに、大型の半導体装置を作製することも可能と
なる。
また、図２５に示すレベルシフタは、半導体層にポリシリコンや単結晶シリコンを用いて
も製造工程の簡略化を図ることができる。
次に、図２５に示すレベルシフタの動作について、図１５と同様に、図１６のタイミング
チャートを参照して説明する。ただし、図１６に示すタイミングチャートの電位の変化の
タイミングは、任意であり、図１６のタイミングチャートに限定されない。
なお、配線１０５にＬ信号が供給され、配線１０６にＨ信号が供給されるときの図２５の
レベルシフタの動作を図２６に示す。配線１０５にＨ信号が供給され、配線１０６にＬ信
号が供給されるときの図２５のレベルシフタの動作を図２７に示す。また、図２６の動作
を第１の動作とし、図２７の動作を第２の動作とする。
オフセット回路１５０３の動作は図７（ａ）のオフセット回路と同様なので、オフセット
回路１５０３の詳細な動作の説明は省略する。
まず、図２５のレベルシフタの第１の動作について、図１６のタイミングチャート、及び
図２６を参照して説明する。
配線１０５がＬレベルになると、節点Ｎ７１の電位がＶＳＳになる。一方、配線１０６が
Ｈレベルになると、節点Ｎ７２の電位がＶＳＳ＋（ＶＨ−ＶＬ）になる。したがって、ト
ランジスタ２５０２、及びトランジスタ２５０４がオンする。トランジスタ２５０４がオ
ンすると、節点Ｎ２５１に電源電位ＶＳＳが供給され、節点Ｎ２５１の電位が減少する。
なお、節点Ｎ２５１の電位は、トランジスタ２５０３とトランジスタ２５０４との動作点
によって決定し、電源電位ＶＳＳよりも少し高くなる。節点Ｎ２５１はＬレベルになるた
め、トランジスタ２５０１がオフする。また、トランジスタ２５０２がオンすると、配線
１０９に電源電位ＶＳＳが供給され、配線１０９の電位が減少する。なお、配線１０９の
電位は、電源電位ＶＳＳまで減少し、配線１０９からＬ信号が出力される。
次に、図２５のレベルシフタの第２の動作について、図１６のタイミングチャート、及び
図２７を参照して説明する。
配線１０５がＨレベルになると、節点Ｎ７１の電位がＶＳＳ＋（ＶＨ−ＶＬ）になる。一
方、配線１０６がＬレベルになると、節点Ｎ７２の電位がＶＳＳになる。したがって、ト
ランジスタ２５０２、及びトランジスタ２５０４がオフする。トランジスタ２５０４がオ
フすると、節点Ｎ２５１に電源電位ＶＤＤが供給され、節点Ｎ２５１の電位が上昇する。
また、節点Ｎ２５１の電位の上昇と同時に、トランジスタ２５０１がオンして、配線１０
９に電源電位ＶＤＤが供給され、配線１０９の電位も上昇する。ここで、節点Ｎ２５１の
電位が電源電位ＶＤＤからトランジスタ２５０３のしきい値電圧Ｖｔｈ２５０３を引いた
値（ＶＤＤ−Ｖｔｈ２５０３）になると、トランジスタ２５０３がオフして、節点Ｎ２５
１がフローティング状態になる。ただし、節点Ｎ２５１の電位がＶＤＤ−Ｖｔｈ２５０３
になっても、配線１０９の電位は上昇を続けている。したがって、節点Ｎ２５１の電位は
トランジスタ２５０１のゲート（節点Ｎ２５１）と第２端子（配線１０９）との間の寄生
容量による容量結合によって上昇を続ける。また、節点Ｎ２５１の電位の上昇は、配線１
０９の電位の上昇が止まるまで続き、節点Ｎ２５１の電位が電源電位ＶＤＤとトランジス
タ２５０１のしきい値電圧Ｖｔｈ２５０１との和（ＶＤＤ＋Ｖｔｈ２５０１）以上の値と
なる。なお、配線１０９の電位の上昇は、配線１０９の電位が電源電位ＶＤＤと等しくな
ると止まる。いわいる、ブートストラップ動作である。したがって、配線１０９の電位は
電源電位ＶＤＤと等しくなり、配線１０９からＨ信号が出力される。
ここで、論理回路２５００が有する機能について説明する。
論理回路２５００は、節点Ｎ７２の電位によって、電源電位ＶＤＤを配線１０９に供給す
るか、電源電位ＶＳＳを配線１０９に供給するかを選択する機能を有する。また、電源電
位ＶＤＤを配線１０９に供給する場合には、ブートストラップ動作によって、トランジス
タ２５０１のゲート電位をＶＤＤ＋Ｖｔｈ２５０１以上にすることで、配線１０９の電位
を電源電位ＶＤＤと等しくする。
ここで、トランジスタ２５０１〜トランジスタ２５０４が有する機能について説明する。
まず、トランジスタ２５０１は、節点Ｎ２５１の電位によって、配線１０３と配線１０９
とを接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ
２５０１は、第２の動作において、オンし、電源電位ＶＤＤを配線１０９に供給する。
また、トランジスタ２５０２は、節点Ｎ７２の電位によって、配線１０４と配線１０９と
を接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ２
５０２は、第１の動作において、電源電位ＶＳＳを配線１０９に供給する。
また、トランジスタ２５０３は、ダイオードとしての機能を有している。また、入力端子
がゲート、及び第１端子であり、出力端子が第２端子である。
また、トランジスタ２５０４は、節点Ｎ７２の電位によって、配線１０４と節点Ｎ２５１
とを接続するかしないかを選択するスイッチとしての機能を有する。また、トランジスタ
２５０４は、第１の動作において、電源電位ＶＳＳを節点Ｎ２５１に供給する。
以上説明した、第１の動作、及び第２の動作によって、図２５のレベルシフタは、第１の
動作において、配線１０９の電位を電源電位ＶＳＳと等しくでき、第２の動作において、
配線１０９の電位を電源電位ＶＤＤと等しくできる。
また、図１５の論理回路１５００と同様に、トランジスタ２５０２のゲート、及びトラン
ジスタ２５０４のゲートの振幅電圧が小さいため、論理回路２５００の貫通電流を小さく
できる。
また、図１５の論理回路１５００と同様に、トランジスタ２５０２のゲート、及びトラン
ジスタ２５０４のゲートの振幅電圧が小さいため、論理回路２５００に発生するノイズが
小さくなる。
なお、すでに述べたように、容量素子７０１、及び容量素子７０２は、ＭＯＳ構造にする
ことができる。なお、図２５のレベルシフタの場合は、図８（ａ）のオフセット回路のよ
うに、Ｎチャネル型のトランジスタによって容量素子を形成することが好ましい。なぜな
ら、容量素子をＮチャネル型のトランジスタによって形成することによって、図２５に示
すレベルシフタは、半導体層にアモルファスシリコンを用いることができ、製造工程の簡
略化を図ることができる。したがって、製造コストの削減や歩留まりの向上を図ることが
できる。さらに、大型の半導体装置を作製することも可能となる。
また、図２５に示すレベルシフタは、半導体層にポリシリコンや単結晶シリコンを用いて
製造工程の簡略化を図ることができる。
なお、図２８に示すように、図２５のレベルシフタは、トランジスタ２５０２のゲート、
及びトランジスタ２５０４のゲートが節点Ｎ７１に接続されていてもよい。トランジスタ
２５０２のゲート、及びトランジスタ２５０４のゲートが節点Ｎ７１に接続されている場
合（図２８）には、図２０のタイミングチャートに示すように、配線１０９の信号（電位
）がトランジスタ２５０２のゲート、及びトランジスタ２５０４のゲートが節点Ｎ７２に
接続されている場合（図２５）に比べて、Ｈレベル、Ｌレベルが反転している。また、図
２８のレベルシフタの動作は、図２５のレベルシフタと同様である。したがって、トラン
ジスタ２５０２のゲート、及びトランジスタ２５０４のゲートの接続先を節点Ｎ７１にす
るか、節点Ｎ７２にするかは、必要に応じて使い分ければよい。
なお、図示はしないが、２つの論理回路を節点Ｎ７１、及び節点Ｎ７２にそれぞれ接続し
てもよい。２つの論理回路２５００を用いることで、Ｈレベル、Ｌレベルが反転した２つ
の信号を出力することができる。また、２つの論理回路を節点Ｎ７１、及び節点Ｎ７２に
それぞれ接続する場合、図２１と同様に、容量素子７０１の容量値、及び容量素子７０２
の容量値をおおむね等しくすることが好ましい。
ここで、図２５に示したレベルシフタは、Ｎチャネル型のトランジスタと容量素子とで構
成したが、Ｐチャネル型のトランジスタと容量素子とで構成されていもよい。Ｐチャネル
型のトランジスタと容量素子とで構成した場合のレベルシフタを図３９に示す。
図３９に示すレベルシフタは、容量素子３０１、容量素子３０２、トランジスタ５０１、
トランジスタ５０２、トランジスタ３９０１、トランジスタ３９０２、トランジスタ３９
０３、及びトランジスタ３９０４を有している。
なお、容量素子３０１、容量素子３０２、トランジスタ５０１、トランジスタ５０２、ト
ランジスタ３９０１、トランジスタ３９０２、トランジスタ３９０３、及びトランジスタ
３９０４は、図２５の容量素子７０１、容量素子７０２、トランジスタ７０３、トランジ
スタ７０３、トランジスタ２５０１、トランジスタ２５０２、トランジスタ２５０３、及
びトランジスタ２５０４に、それぞれ対応し、同様な機能を有する。また、論理回路３９
００、及びオフセット回路２９０３は、図２５の論理回路２５００、及びオフセット回路
１５０３に、それぞれ対応し、同様な機能を有する。また、節点Ｎ５１、及び節点Ｎ５２
は、図２５の節点Ｎ７１、及び節点Ｎ７２に、それぞれ対応している。
トランジスタ３９０２のゲートが節点Ｎ５２に接続され、第１端子が配線１０３に接続さ
れ、第２端子が配線１０９に接続されている。トランジスタ３９０１の第１端子が配線１
０４に接続され、第２端子が配線１０９に接続されている。トランジスタ３９０３のゲー
トが配線１０４に接続され、第１端子が配線１０４に接続され、第２端子がトランジスタ
３９０１のゲートに接続されている。トランジスタ３９０４のゲートが接点Ｎ５２に接続
され、第１端子が配線１０３に接続され、第２端子がトランジスタ３９０１のゲートに接
続されている。なお、トランジスタ３９０１のゲート、トランジスタ３９０３の第２端子
、及びトランジスタ３９０４の第２端子の接続点を節点Ｎ３９１とする。
次に、図３９に示すレベルシフタの動作について、図２９と同様に、図３０のタイミング
チャートを参照して説明する。ただし、図３０に示すタイミングチャートの電位の変化の
タイミングは、任意であり、図３０のタイミングチャートに限定されない。
なお、配線１０５にＬ信号が供給され、配線１０６にＨ信号が供給されいるときの図３９
のレベルシフタの動作を図４０に示す。配線１０５にＨ信号が供給され、配線１０６にＬ
信号が供給されいるときの図３９のレベルシフタの動作を図４１に示す。また、図４０の
動作を第１の動作とし、図４１の動作を第２の動作とする。
オフセット回路２９０３の動作は図５（ａ）のオフセット回路と同様なので、オフセット
回路２９０３の詳細な動作の説明は省略する。
まず、図３９のレベルシフタの第１の動作について、図３０のタイミングチャート、及び
図４０を参照して説明する。
配線１０５がＬレベルになると、節点Ｎ５１の電位がＶＤＤ−（ＶＨ−ＶＬ）になる。一
方、配線１０６がＨレベルになると、節点Ｎ５２の電位がＶＤＤになる。したがって、ト
ランジスタ３９０２、及びトランジスタ３９０４がオフする。トランジスタ３９０４がオ
フすると、節点Ｎ３９１に電源電位ＶＳＳが供給され、節点Ｎ３９１の電位が減少する。
また、節点Ｎ３９１の電位の減少と同時に、トランジスタ３９０１がオンして、配線１０
９に電源電位ＶＳＳが供給され、配線１０９の電位も減少する。ここで、節点Ｎ３９１の
電位が電源電位ＶＳＳとトランジスタ３９０３のしきい値電圧Ｖｔｈ３９０３の絶対値と
を足した値（ＶＳＳ＋｜Ｖｔｈ３９０３｜）になると、トランジスタ３９０３がオフして
、節点Ｎ３９１がフローティング状態になる。ただし、節点Ｎ３９１の電位がＶＳＳ＋｜
Ｖｔｈ３９０３｜になっても、配線１０９の電位は減少を続けている。したがって、節点
Ｎ３９１の電位はトランジスタ３９０１のゲート（節点Ｎ３９１）と第２端子（配線１０
９）との間の寄生容量による容量結合によって減少を続ける。また、節点Ｎ３９１の電位
の減少は、配線１０９の電位の減少が止まるまで続き、節点Ｎ３９１の電位が電源電位Ｖ
ＳＳとトランジスタ３９０１のしきい値電圧Ｖｔｈ３９０１の絶対値とを足した値（ＶＳ
Ｓ＋｜Ｖｔｈ３９０１｜）以下の値となる。なお、配線１０９の電位の減少は、配線１０
９の電位が電源電位ＶＳＳと等しくなると止まる。いわゆる、ブートストラップ動作であ
る。したがって、配線１０９の電位は電源電位ＶＳＳと等しくなり、配線１０９からＬ信
号が出力される。
次に、図３９のレベルシフタの第２の動作について、図３０のタイミングチャート、及び
図４１を参照して説明する。
配線１０５がＨレベルになると、節点Ｎ５１の電位がＶＤＤになる。一方、配線１０６が
Ｌレベルになると、節点Ｎ５２の電位がＶＤＤ−（ＶＨ−ＶＬ）になる。したがって、ト
ランジスタ３９０２、及びトランジスタ３９０４がオンする。トランジスタ３９０４がオ
ンすると、節点Ｎ３９１に電源電位ＶＤＤが供給され、節点Ｎ３９１の電位が上昇する。
なお、節点Ｎ３９１の電位は、トランジスタ３９０３とトランジスタ３９０４との動作点
によって決定し、電源電位ＶＤＤよりも少し低くなる。節点Ｎ３９１はＬレベルになるた
め、トランジスタ３９０１がオフする。また、トランジスタ３９０２がオンすると、配線
１０９に電源電位ＶＤＤが供給され、配線１０９の電位が上昇する。なお、配線１０９の
電位は、電源電位ＶＤＤまで上昇し、配線１０９からＨ信号が出力される。
以上説明した、第１の動作、及び第２の動作によって、図３９のレベルシフタは、第１の
動作において、配線１０９の電位を電源電位ＶＳＳと等しくでき、第２の動作において、
配線１０９の電位を電源電位ＶＤＤと等しくできる。
また、図３９の論理回路３９００と同様に、トランジスタ３９０２のゲート、及びトラン
ジスタ３９０４のゲートの振幅電圧が小さいため、論理回路３９００の貫通電流を小さく
できる。
また、図３９の論理回路３９００と同様に、トランジスタ３９０２のゲート、及びトラン
ジスタ３９０４のゲートの振幅電圧が小さいため、論理回路３９００に発生するノイズが
小さくなる。
なお、すでに述べたように、容量素子３０１、及び容量素子３０２は、ＭＯＳ構造にする
ことができる。なお、図３９のレベルシフタの場合は、図６（ａ）のオフセット回路のよ
うに、Ｐチャネル型のトランジスタによって容量素子を形成することが好ましい。
なお、図４２に示すように、図３９のレベルシフタは、トランジスタ３９０２のゲート、
及びトランジスタ３９０４のゲートが節点Ｎ５１に接続されていてもよい。また、トラン
ジスタ３９０２のゲート、及びトランジスタ３９０４のゲートが節点Ｎ５１に接続されて
いる場合のタイミングチャートを図３６に示す。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第８の実施形態）
本実施形態では、本発明のレベルシフタのレイアウト図について説明する。
まず、図１５に示したレベルシフタのレイアウト図について、図４３を参照して説明する
。
また、図４３のレイアウト図は、半導体層４３０１、第１の導電層４３０２、第２の導電
層４３０３が形成されている場合について示している。なお、第１の導電層４３０２は、
ゲート電極として機能する。第２の導電層４３０３は、配線層として機能する。
なお、図４３は、各々のトランジスタの半導体層４３０１として多結晶半導体（ポリシリ
コン）を用いた場合のレイアウト図である。
図４３のレイアウト図には、容量素子７０１、容量素子７０２、トランジスタ７０３、ト
ランジスタ７０４、トランジスタ１５０１、及びトランジスタ１５０２が配置されている
。また、配線１０３、配線１０４、配線１０５、配線１０６、及び配線１０９は、図１５
で説明したものと同様である。
また、トランジスタ７０３、トランジスタ７０４、トランジスタ１５０１、及びトランジ
スタ１５０２は、Ｎチャネル型である。
なお、容量素子７０２は、半導体層４３０１と第１の導電層４３０２（ゲート電極）によ
って構成されていることを特徴とする。つまり、容量素子７０２はＭＯＳ容量として機能
する。また、すでに述べたように、容量素子７０２の第１の導電層４３０２の電位は容量
素子７０２の半導体層４３０１の電位よりも高いため、半導体層４３０１のチャネル領域
にチャネルが形成される。したがって、容量素子７０２は大きな容量を得ることができる
。
また、容量素子７０１は、容量素子７０２と同様に、半導体層４３０１と第１の導電層４
３０２（ゲート電極）によって構成されていることを特徴とする。つまり、容量素子７０
１もＭＯＳ容量として機能する。また、すでに述べたように、容量素子７０１の第１の導
電層４３０２の電位は容量素子７０２の半導体層４３０１の電位よりも高いため、半導体
層４３０１のチャネル領域にチャネルが形成される。したがって、容量素子７０１は大き
な容量を得ることができる。
次に、図２９に示したレベルシフタのレイアウト図について、図４４を参照して説明する
。
また、図４４のレイアウト図は、半導体層４４０１、第１の導電層４４０２、第２の導電
層４４０３が形成されている場合について示しいている。なお、第１の導電層４４０２は
、ゲート電極として機能する。第２の導電層４４０３は、配線層として機能する。
なお、図４４は、各々のトランジスタの半導体層４４０１として多結晶半導体（ポリシリ
コン）を用いた場合のレイアウト図である。
図４４のレイアウト図には、容量素子３０１、容量素子３０２、トランジスタ５０１、ト
ランジスタ５０２、トランジスタ２９０１、及びトランジスタ２９０２が配置されている
。また、配線１０３、配線１０４、配線１０５、配線１０６、及び配線１０９は、図２９
で説明したものと同様である。
また、トランジスタ５０１、トランジスタ５０２、トランジスタ２９０１、及びトランジ
スタ２９０２は、Ｐチャネル型である。
なお、容量素子３０１は、半導体層４４０１と第１の導電層４４０２（ゲート電極）によ
って構成されていることを特徴とする。つまり、容量素子３０１はＭＯＳ容量として機能
する。また、すでに述べたように、容量素子３０１の第１の導電層４４０２の電位は容量
素子３０１の半導体層４４０１の電位よりも低いため、半導体層４４０１のチャネル領域
にチャネルが形成される。したがって、容量素子３０１は大きな容量を得ることができる
。
なお、容量素子３０２は、容量素子３０１と同様に、半導体層４４０１と第１の導電層４
４０２（ゲート電極）によって構成されていることを特徴とする。つまり、容量素子３０
２もＭＯＳ容量として機能する。また、すでに述べたように、容量素子３０２の第１の導
電層４４０２の電位は容量素子３０２の半導体層４４０１の電位よりも低いため、半導体
層４４０１のチャネル領域にチャネルが形成される。したがって、容量素子３０２は大き
な容量を得ることができる。
次に、図１５に示したレベルシフタのレイアウト図について図４３とは別の例について、
図４５を参照して説明する。
また、図４５のレイアウト図は、半導体層４３０１、第１の導電層４３０２、第２の導電
層４３０３が形成されている場合について示している。なお、第１の導電層４３０２は、
ゲート電極として機能する。第２の導電層４３０３は、配線層として機能する。
なお、図４５は、各々のトランジスタの半導体層４３０１として多結晶半導体（ポリシリ
コン）を用いた場合のレイアウト図である。
図４５のレイアウト図には、容量素子７０１、容量素子７０２、トランジスタ７０３、ト
ランジスタ７０４、トランジスタ１５０１、及びトランジスタ１５０２が配置されている
。また、配線１０３、配線１０４、配線１０５、配線１０６、及び配線１０９は、図１５
で説明したものと同様である。
また、トランジスタ７０３、トランジスタ７０４、トランジスタ１５０１、及びトランジ
スタ１５０２は、Ｎチャネル型である。
なお、容量素子７０２は、第１の導電層４３０２と第２の導電層４３０３によって構成さ
れていることを特徴とする。なぜなら、第１の導電層４３０２と第２の導電層４３０３と
は導電性の材料で形成されているため、容量素子７０２の容量値は印加される電圧に関係
なく一定となる。したがって、図４５に示すレベルシフタは安定して動作することができ
るからである。
なお、容量素子７０１は、第１の導電層４３０２と第２の導電層４３０３によって構成さ
れていることを特徴とする。なぜなら、第１の導電層４３０２と第２の導電層４３０３と
は導電性の材料で形成されているため、容量素子７０１の容量値は印加される電圧に関係
なく一定となる。したがって、図４５に示すレベルシフタは安定して動作することができ
るからである。
また、容量素子７０１の第１電極と容量素子７０２の第２電極は、第２の導電層４３０３
によって形成され、容量素子７０１の第２電極と容量素子７０２の第１電極は、第１の導
電層４３０２によって形成されていることを特徴とする。なぜなら、図４５のレベルシフ
タのレイアウト面積が小さくなるからである。具体的には、図４５のレベルシフタのレイ
アウト面積は、容量素子７０１の第２電極がトランジスタ７０３のゲートと接続されてい
るため、第２の導電層４３０３で形成されるよりも、第１の導電層４３０２で形成されて
いたほうが、小さくできる。同様に、図４５のレベルシフタのレイアウト面積は、容量素
子７０２の第２電極がトランジスタ７０３の第２端子に接続されているため、第１の導電
層４３０２で形成されるよりも、第２の導電層４３０３で形成されるほうが、小さくでき
る。
次に、図２９に示したレベルシフタのレイアウト図について図４４とは別の例について、
図４６を参照して説明する。
また、図４６のレイアウト図は、半導体層４４０１、第１の導電層４４０２、第２の導電
層４４０３が形成されている場合について示している。なお、第１の導電層４４０２は、
ゲート電極として機能する。第２の導電層４４０３は、配線層として機能する。
なお、図４６は、各々のトランジスタの半導体層４４０１として多結晶半導体（ポリシリ
コン）を用いた場合のレイアウト図である。
図４６のレイアウト図には、容量素子３０１、容量素子３０２、トランジスタ５０１、ト
ランジスタ５０２、トランジスタ２９０１、及びトランジスタ２９０２が配置されている
。また、配線１０３、配線１０４、配線１０５、配線１０６、及び配線１０９は、図２９
で説明したものと同様である。
また、トランジスタ５０１、トランジスタ５０２、トランジスタ２９０１、及びトランジ
スタ２９０２は、Ｐチャネル型である。
なお、容量素子３０２は、第１の導電層４４０２と第２の導電層４４０３によって構成さ
れていることを特徴とする。なぜなら、第１の導電層４４０２と第２の導電層４４０３と
は導電性の材料で形成されているため、容量素子３０２の容量値は印加される電圧に関係
なく一定となる。したがって、図４６に示すレベルシフタは安定して動作することができ
るからである。
なお、容量素子３０１は、第１の導電層４４０２と第２の導電層４４０３によって構成さ
れていることを特徴とする。なぜなら、第１の導電層４４０２と第２の導電層４４０３と
は導電性の材料で形成されているため、容量素子３０１の容量値は印加される電圧に関係
なく一定となる。したがって、図４６に示すレベルシフタは安定して動作することができ
るからである。
また、容量素子３０１の第１電極と容量素子３０２の第２電極は、第２の導電層４４０３
によって形成され、容量素子３０１の第２電極と容量素子３０２の第１電極は、第１の導
電層４４０２によって形成されていることを特徴とする。なぜなら、図４６のレベルシフ
タのレイアウト面積が小さくなるからである。具体的には、図４６のレベルシフタのレイ
アウト面積は、容量素子３０１の第２電極がトランジスタ５０１のゲートと接続されてい
るため、第２の導電層４４０３で形成されるよりも、第１の導電層４４０２で形成されて
いたほうが、小さくできる。同様に、図４６のレベルシフタのレイアウト面積は、容量素
子３０２の第２電極がトランジスタ５０１の第２端子に接続されているため、第１の導電
層４４０２で形成されるよりも、第２の導電層４４０３で形成されるほうが、小さくでき
る。
次に、図１５に示したレベルシフタのレイアウト図について、図４７（ａ）を参照して説
明する。
また、図４７（ａ）のレイアウト図は、半導体層４７０１、第１の導電層４７０２、第２
の導電層４７０３、第３の導電層４７０４が形成されている場合について示しいている。
なお、第１の導電層４７０２は、ゲート電極として機能する。第２の導電層４７０３は、
配線層として機能する。第３の導電層４７０４は、高抵抗の配線層として機能する。
なお、図４７（ａ）は、各々のトランジスタの半導体層４７０１として非結晶半導体（ア
モルファスシリコン）を用いた場合のレイアウト図である。
図４７（ａ）のレイアウト図には、容量素子７０１、容量素子７０２、トランジスタ７０
３、トランジスタ７０４、トランジスタ１５０１、及びトランジスタ１５０２が配置され
ている。また、配線１０３、配線１０４、配線１０５、配線１０６、及び配線１０９は、
図１５で説明したものと同様である。
なお、容量素子７０２は、半導体層４７０１と第１の導電層４３０２（ゲート電極）によ
って構成されていることを特徴とする。つまり、容量素子７０２はＭＯＳ容量として機能
する。また、すでに述べたように、容量素子７０２の第１の導電層４７０２の電位は容量
素子７０２の半導体層４７０１の電位よりも高いため、半導体層４７０１のチャネル領域
にチャネルが形成される。したがって、容量素子７０２は大きな容量を得ることができる
。
また、容量素子７０１は、容量素子７０２と同様に、半導体層４７０１と第１の導電層４
７０２（ゲート電極）によって構成されていることを特徴とする。つまり、容量素子７０
１もＭＯＳ容量として機能する。また、すでに述べたように、容量素子７０１の第１の導
電層４７０２の電位は容量素子７０２の半導体層４７０１の電位よりも高いため、半導体
層４７０１のチャネル領域にチャネルが形成される。したがって、容量素子７０１は大き
な容量を得ることができる。
次に、図１５に示したレベルシフタのレイアウト図について図４７（ａ）とは別の例につ
いて、図４７（ｂ）を参照して説明する。
また、図４７（ｂ）のレイアウト図は、半導体層４７０１、第１の導電層４７０２、第２
の導電層４７０３、第３の導電層４７０４が形成されている場合について示している。な
お、第１の導電層４７０２は、ゲート電極として機能する。第２の導電層４７０３は、配
線層として機能する。第３の導電層４７０４は、高抵抗の配線層として機能する。
なお、図４７（ｂ）は、各々のトランジスタの半導体層４７０１として非結晶半導体（ア
モルファスシリコン）を用いた場合のレイアウト図である。
図４７（ｂ）のレイアウト図には、容量素子７０１、容量素子７０２、トランジスタ７０
３、トランジスタ７０４、トランジスタ１５０１、及びトランジスタ１５０２が配置され
ている。また、配線１０３、配線１０４、配線１０５、配線１０６、及び配線１０９は、
図１５で説明したものと同様である。
なお、容量素子７０２は、第１の導電層４７０２と第２の導電層４７０３によって構成さ
れていることを特徴とする。なぜなら、第１の導電層４７０２と第２の導電層４７０３と
は導電性の材料で形成されているため、容量素子７０２の容量値は印加される電圧に関係
なく一定となる。したがって、図４７（ｂ）に示すレベルシフタは安定して動作すること
ができるからである。
なお、容量素子７０１は、第１の導電層４７０２と第２の導電層４７０３によって構成さ
れていることを特徴とする。なぜなら、第１の導電層４７０２と第２の導電層４７０３と
は導電性の材料で形成されているため、容量素子７０１の容量値は印加される電圧に関係
なく一定となる。したがって、図４７（ｂ）に示すレベルシフタは安定して動作すること
ができるからである。
また、容量素子７０１の第１電極と容量素子７０２の第２電極は、第２の導電層４７０３
によって形成され、容量素子７０１の第２電極と容量素子７０２の第１電極は、第１の導
電層４７０２によって形成されていることを特徴とする。なぜなら、図４７（ｂ）のレベ
ルシフタのレイアウト面積が小さくなるからである。具体的には、図４７（ｂ）のレベル
シフタのレイアウト面積は、容量素子７０１の第２電極がトランジスタ７０３のゲートと
接続されているため、第２の導電層４３０３で形成されるよりも、第１の導電層４３０２
で形成されていたほうが、小さくできる。同様に、図４７（ｂ）のレベルシフタのレイア
ウト面積は、容量素子７０２の第２電極がトランジスタ７０３の第２端子に接続されてい
るため、第１の導電層４３０２で形成されるよりも、第２の導電層４４０３で形成される
ほうが、小さくできる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第９の実施形態）
第９の実施の形態では、複数の画素が形成されたパネルの例について図６２を用いて説明
する。図６２（Ａ）において、パネル１９１は、マトリクス状に配置された複数の画素５
９０よりなる画素部５９１を有する。画素部５９１は、画素５９０毎に薄膜トランジスタ
等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。
画素５９０の表示媒体として、エレクトロルミネッセンス素子等の発光素子を設けても良
いし、液晶素子を設けても良い。
なお、図６２（Ｂ）に示すように、画素部５９１が形成された基板と同じ基板上に画素部
５９１を駆動する駆動回路を設けても良い。図６２（Ｂ）において図６２（Ａ）と同じ部
分は同じ符号を用いて示し説明は省略する。図６２（Ｂ）では、駆動回路としてソースド
ライバ５９３及びゲートドライバ５９４を示した。なおこれに限定されず、ソースドライ
バ５９３、ゲートドライバ５９４の他に更に駆動回路を設けても良い。駆動回路は、別基
板上に形成され画素部５９１が形成された基板上に実装されていても良い。例えば、画素
部５９１はガラス基板上に薄膜トランジスタを用いて形成し、駆動回路は単結晶基板上に
形成しそのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）によって当該ガラス基板上に
接続してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）によって当該ガラス基板上に接続してもよいし、プリント基板を用いて
当該ガラス基板と接続してもよい。
また、駆動回路は、画素部５９１が形成された基板と同一基板上に画素５９０の有する薄
膜トランジスタと同じ工程で形成された薄膜トランジスタを用いて形成されていても良い
。薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていてもよいし非晶
質半導体で形成されていても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１０の実施形態）
図６３（Ａ）に、図６２（Ａ）や図６２（Ｂ）で示した画素部５９１の構成例（以下、第
１の画素構成という）を示す。画素部５９１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは
自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線
Ｇ１乃至Ｇｑ（ｑは自然数）と、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差
部毎に設けられた画素６９０とを有する。
図６３（Ａ）の画素６９０の構成を図６３（Ｂ）に示す。図６３（Ｂ）では、複数のソー
ス信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃
至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６９０を示
す。画素６９０は、第１のトランジスタ６９１と、第２のトランジスタ６９２と、容量素
子６９３と、発光素子６９４とを有する。なお、本実施の形態では、発光素子６９４とし
て一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用い
た例を示す。また、容量素子６９３として、第２のトランジスタ６９２の寄生容量等を積
極的に利用してもよい。第１のトランジスタ６９１及び第２のトランジスタ６９２は、ｎ
チャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素
６９０を構成するトランジスタとして、薄膜トランジスタを用いることができる。
第１のトランジスタ６９１のゲートは走査線Ｇｙに接続され、第１のトランジスタ６９１
のソース及びドレインの一方はソース信号線Ｓｘに接続され、他方は第２のトランジスタ
６９２のゲート及び容量素子６９３の一方の電極に接続される。容量素子６９３の他方の
電極は、電位Ｖ３が与えられる端子６９５に接続される。第２のトランジスタ６９２のソ
ース及びドレインの一方は発光素子６９４の一方の電極に接続され、他方は電位Ｖ２が与
えられる端子６９６に接続される。発光素子６９４の他方の電極は、電位Ｖ１が与えられ
る端子６９７に接続される。
図６３（Ａ）及び図６３（Ｂ）に示した画素部５９１の表示方法について説明する。
複数の走査線Ｇ１乃至Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数の
ソース信号線Ｓ１乃至Ｓｐ全てに画像信号を入力する。こうして、画素部５９１の１行の
画素に画像信号を入力する。複数の走査線Ｇ１乃至Ｇｑを順に選択し同様の動作を行って
、画素部５９１の全ての画素６９０に画像信号を入力する。
複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙが選択され、複数のソース信号線Ｓ１乃至Ｓ
ｐのうちの１本Ｓｘから画像信号が入力された画素６９０の動作について説明する。走査
線Ｇｙが選択されると、第１のトランジスタ６９１がオン状態となる。トランジスタのオ
ン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とは
ソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ６９１
がオン状態となると、ソース信号線Ｓｘに入力された画像信号は、第１のトランジスタ６
９１を介して第２のトランジスタ６９２のゲートに入力される。第２のトランジスタ６９
２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジ
スタ６９２のオン状態が選択されると、第２のトランジスタ６９２のドレイン電流が発光
素子６９４に流れ、発光素子６９４は発光する。
電位Ｖ２と電位Ｖ３とは、第２のトランジスタ６９２がオン状態となった際に電位差が常
に一定となるように保たれる。電位Ｖ２と電位Ｖ３とを同じ電位としてもよい。電位Ｖ２
と電位Ｖ３とを同じ電位とする場合は、端子６９５と端子６９６とを同じ配線に接続して
も良い。電位Ｖ１と電位Ｖ２とは、発光素子６９４の発光を選択された際に所定の電位差
を有するように設定される。こうして、発光素子６９４に電流を流し、発光素子６９４を
発光させる。
なお、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケ
ル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム （Ｍ
ｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリ
コン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウ
ム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つ又は複数の元素、
もしくは、前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例え
ば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜
鉛酸化物（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、酸化珪素を含むインジウム
錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎｄ）、マグネ
シウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物質などを有
して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例えば、アルミ
シリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒素の化合物（
例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成される。なお、シ
リコン（Ｓｉ）には、ｎ型不純物（リンなど）やｐ型不純物（ボロンなど）を多く含んで
いてもよい。これらの不純物を含むことにより、導電率が向上したり、通常の導体と同様
な振る舞いをするので、配線や電極として利用しやすくなったりする。なお、シリコンは
、単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモルファスシリコ
ン）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗を小さくする
ことが出来る。非晶質シリコンを用いることにより、簡単な製造工程で作ることが出来る
。なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減することができ、エッ
チングしやすいので、パターニングしやすく、微細加工を行うことが出来る。なお、銅は
、導電率が高いため、信号遅延を低減することが出来る。なお、モリブデンは、ＩＴＯや
ＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が
生じることなく製造できたり、パターニングやエッチングがしやすいかったり、耐熱性が
高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコン
と接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、耐熱性が
高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい。なお、ネオ
ジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウムとの合金にす
ると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、望ましい。な
お、シリコンは、トランジスタが有する半導体層と同時に形成できたり、耐熱性が高いた
め、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）
、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、シリコン
（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用いることができる
ため、望ましい。たとえば、画素電極や共通電極として用いることができる。
なお、これらが単層で配線や電極を形成していてもよいし、多層構造になっていてもよい
。単層構造で形成することにより、製造工程を簡略化することができ、工程日数を少なく
でき、コストを低減することが出来る。また、多層構造にすることにより、それぞれの材
料のメリットを生かし、デメリットを低減させ、性能の良い配線や電極を形成することが
出来る。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むようにす
ることにより、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むよう
にすれば、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料で
挟むような積層構造にすることにより、配線や電極全体として、耐熱性を高くすることが
出来る。例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような
形にした積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するよう
な部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材
料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造す
るときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合
、ある層を別の層で挟んだり、覆ったりすることにより、問題を解決することが出来る。
例えば、インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、
チタンやモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させた
い場合は、間に、チタンやモリブデンを挟むことが望ましい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１１の実施形態）
図６４（Ａ）に、図６２（Ａ）や図６２（Ｂ）で示した画素部５９１の構成例を示す。図
６４（Ａ）では、第１１の実施の形態で示した第１の画素構成とは異なる例（以下、第２
の画素構成という）を示す。画素部５９１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは自
然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線Ｇ
１乃至Ｇｑ（ｑは自然数）及び複数の走査線Ｒ１乃至Ｒｑと、ソース信号線Ｓ１乃至Ｓｐ
と走査線Ｇ１乃至Ｇｑの交差部毎に設けられた画素７９０とを有する。
図６４（Ａ）の画素７９０の構成を図６４（Ｂ）に示す。図６４（Ｂ）では、複数のソー
ス信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃
至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ１乃至Ｒｑのうちの
１本Ｒｙとの交差部に形成された画素７９０を示す。なお、図６４（Ｂ）に示す構成の画
素において、図６３（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図６４
（Ｂ）では、図６３（Ｂ）で示した画素６９０において、第３のトランジスタ７９１とを
有する点で異なる。第３のトランジスタ７９１は、ｎチャネル型のトランジスタであって
もｐチャネル型のトランジスタであっても良い。画素７９０を構成するトランジスタとし
て、薄膜トランジスタを用いることができる。
第３のトランジスタ７９１のゲートは走査線Ｒｙに接続され、第３のトランジスタ７９１
のソース及びドレインの一方は第２のトランジスタ６９２のゲート及び容量素子６９３の
一方の電極に接続され、他方は電位Ｖ４が与えられる端子７９２に接続される。
図６４（Ａ）及び図６４（Ｂ）に示した画素部５９１の表示方法について説明する。
発光素子６９４を発光させる方法は、第１０の実施の形態で説明した方法と同じである。
図６４（Ａ）及び図６４（Ｂ）で示す構成の画素では、走査線Ｒｙ及び第３のトランジス
タ７９１を有することによって、ソース信号線Ｓｘから入力される画像信号に関わらず、
画素７９０の発光素子６９４を非発光とすることができる点に特徴がある。走査線Ｒｙに
入力される信号によって、画素７９０の発光素子６９４が発光する時間を設定することが
できる。こうして、走査線Ｇ１乃至Ｇｑを順に選択し全ての走査線Ｇ１乃至Ｇｑを選択す
る期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を
行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現すること
ができる。
電位Ｖ４は、第３のトランジスタ７９１がオン状態となった際に第２のトランジスタ６９
２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７９１がオン状
態となった際に、電位Ｖ３と同じ電位になるように電位Ｖ４を設定することができる。電
位Ｖ３と電位Ｖ４とを同じ電位とすることによって、容量素子６９３に保持された電荷を
放電し、第２のトランジスタ６９２のソースとゲート間の電圧をゼロとして第２のトラン
ジスタ６９２をオフ状態とすることができる。なお、電位Ｖ３と電位Ｖ４とを同じ電位と
する場合は、端子６９５と端子７９２とを同じ配線に接続しても良い。
なお、第３のトランジスタ７９１は、図６４（Ｂ）に示した配置に限定されない。例えば
、第２のトランジスタ６９２と直列に第３のトランジスタ７９１を配置してもよい。この
構成では、走査線Ｒｙに入力される信号により、第３のトランジスタ７９１をオフ状態に
することによって、発光素子６９４に流れる電流を遮断し、発光素子６９４を非発光とす
ることができる。
図６４（Ｂ）で示した第３のトランジスタ７９１の代わりにダイオードを用いることもで
きる。第３のトランジスタ７９１の代わりにダイオードを用いた画素の構成を図６４（Ｃ
）に示す。なお、図６４（Ｃ）において図６４（Ｂ）と同じ部分は同じ符号を用いて示し
説明は省略する。ダイオード７８１の一方の電極は走査線Ｒｙに接続され、他方の電極は
第２のトランジスタ６９２のゲート及び容量素子６９３の一方の電極に接続されている。
ダイオード７８１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６９２
をｐチャネル型のトランジスタとする。ダイオード７８１の一方の電極の電位を上昇させ
ることによって、第２のトランジスタ６９２のゲートの電位を上昇させ、第２のトランジ
スタ６９２をオフ状態とすることができる。
図６４（Ｃ）では、ダイオード７８１は、走査線Ｒｙに接続された一方の電極から第２の
トランジスタ６９２のゲートに接続された他方の電極に電流を流すとし、第２のトランジ
スタ６９２をｐチャネル型のトランジスタとした構成を示したがこれに限定されない。ダ
イオード７８１は、第２のトランジスタ６９２のゲートに接続された他方の電極から走査
線Ｒｙに接続された一方の電極に電流を流すとし、第２のトランジスタ６９２をｎチャネ
ル型のトランジスタとした構成としてもよい。第２のトランジスタ６９２がｎチャネル型
のトランジスタのときは、ダイオード７８１の一方の電極の電位を下降させることによっ
て、第２のトランジスタ６９２のゲートの電位を下降させ、第２のトランジスタ６９２を
オフ状態とすることができる。
ダイオード７８１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオ
ード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すも
のとする。ダイオード接続されたトランジスタとしては、ｐチャネル型のトランジスタを
用いても良いしｎチャネル型のトランジスタを用いても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１２の実施形態）
図６５（Ａ）に、図６２（Ａ）や図６２（Ｂ）で示した画素部５９１の構成例（以下、第
３の画素構成という）を示す。画素部５９１は、複数のソース信号線Ｓ１乃至Ｓｐ（ｐは
自然数）と、複数のソース信号線Ｓ１乃至Ｓｐと交差するように設けられた複数の走査線
Ｇ１乃至Ｇｑ（ｑは自然数）と、ソース信号線Ｓ１乃至Ｓｐと走査線Ｇ１乃至Ｇｑの交差
部毎に設けられた画素６９０とを有する。
図６５（Ａ）の画素６９０の構成を図６５（Ｂ）に示す。図６５（Ｂ）では、複数のソー
ス信号線Ｓ１乃至Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１乃
至Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６９０を示
す。また、各行に対応して容量線Ｃ０が設けられている。画素６９０は、トランジスタ４
６９１と、液晶素子４６９２と、容量素子４６９３とを有する。トランジスタ４６９１は
、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。
画素６９０を構成するトランジスタとして、薄膜トランジスタを用いることができる。
トランジスタ４６９１のゲートは走査線Ｇｙに接続され、トランジスタ４６９１のソース
及びドレインの一方はソース信号線Ｓｘに接続され、他方は液晶素子４６９２の一方の電
極及び容量素子４６９３の一方の電極に接続される。液晶素子４６９２の他方の電極は、
電位Ｖ０が与えられる端子４６９４に接続される。容量素子４６９３の他方の電極は、容
量線Ｃ０に接続される。容量線Ｃ０には、端子４６９４に与えられる電位Ｖ０と同じ電位
が与えられる。
図６５（Ａ）及び図６５（Ｂ）に示した画素部５９１の表示方法について説明する。
複数の走査線Ｇ１乃至Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数の
ソース信号線Ｓ１乃至Ｓｐ全てに画像信号を入力する。こうして、画素部５９１の１行の
画素に画像信号を入力する。複数の走査線Ｇ１乃至Ｇｑを順に選択し同様の動作を行って
、画素部５９１の全ての画素６９０に画像信号を入力する。
複数の走査線Ｇ１乃至Ｇｑのうちの１本Ｇｙが選択され、複数のソース信号線Ｓ１乃至Ｓ
ｐのうちの１本Ｓｘから画像信号が入力された画素６９０の動作について説明する。走査
線Ｇｙが選択されると、トランジスタ４６９１がオン状態となる。トランジスタのオン状
態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソー
スとドレインが非導通状態であることを言うものとする。トランジスタ４６９１がオン状
態となると、ソース信号線Ｓｘに入力された画像信号は、トランジスタ４６９１を介して
液晶素子４６９２の一方の電極及び容量素子４６９３の一方の電極に入力される。こうし
て、液晶素子４６９２の一対の電極間に電圧（入力された画像信号の電位と端子４６９４
の電位Ｖ０の電位差に相当）が印加され、液晶素子４６９２の透過率が変化する。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１３の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図４８（Ａ）及び図４８（
Ｂ）は、第１１の実施の形態乃至第１２の実施の形態で説明したパネルの画素の断面図で
ある。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒
体として発光素子を用いた発光装置の例を示す。
図４８（Ａ）及び図４８（Ｂ）において、１０００は基板、１００１は下地膜、１００２
は半導体層、１１０２は半導体層、１００３は第１の絶縁膜、１００４はゲート電極、１
１０４は電極、１００５は第２の絶縁膜、１００６は電極、１００７は第１の電極、１０
０８は第３の絶縁膜、１００９は発光層、１０１０は第２の電極である。１１００はＴＦ
Ｔ、１０１１は発光素子、１１０１は容量素子である。図４８では、画素を構成する素子
として、ＴＦＴ１１００と、容量素子１１０１とを代表で示した。図４８（Ａ）の構成に
ついて説明する。
基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラス
などのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレ
スを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラ
スチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面
を、ＣＭＰ法などの研磨により平坦化しておいても良い。
下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用い
ることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ
金属やアルカリ土類金属が半導体層１００２に拡散しＴＦＴ１１００の特性に悪影響をお
よぼすのを防ぐことができる。図４８では、下地膜１００１を単層の構造としているが、
２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさ
して問題とならない場合は、下地膜１００１を必ずしも設ける必要はない。
半導体層１００２及び半導体層１１０２としては、所定の形状に加工された結晶性半導体
膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化し
て得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニ
ール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いるこ
とができる。半導体層１００２は、チャネル形成領域と、導電型を付与する不純物元素が
添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域と
の間に、前記不純物元素が低濃度で添加された不純物領域（ＬＤＤ領域）を有していても
よい。半導体層１１０２には、全体に導電型を付与する不純物元素が添加された構成とす
ることができる。
第１の絶縁膜１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層
または複数の膜を積層させて形成することができる。
なお、第１の絶縁膜１００３として水素を含む膜を用い、半導体層１００２を水素化して
もよい。
ゲート電極１００４及び電極１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃ
ｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物を用いるこ
とができる。更に、これらの単層または積層構造を用いることができる。
ＴＦＴ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲ
ート電極１００４との間の第１の絶縁膜１００３とによって構成される。図４８では、画
素を構成するＴＦＴとして、発光素子１０１１の第１の電極１００７に接続されたＴＦＴ
１１００のみを示したが、複数のＴＦＴを有する構成としてもよい。また、本実施形態で
は、ＴＦＴ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方に
ゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下に
ゲート電極を有するデュアルゲート型のトランジスタであっても良い。
容量素子１１０１は、第１の絶縁膜１００３を誘電体とし、第１の絶縁膜１００３を挟ん
で対向する半導体層１１０２と電極１１０４とを一対の電極として構成される。なお、図
４８では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の半導体層
１００２と同時に形成される半導体層１１０２とし、他方の電極をＴＦＴ１１００のゲー
ト電極１００４と同時に形成される電極１１０４とした例を示したが、この構成に限定さ
れない。
第２の絶縁膜１００５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いること
ができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（
ＳｐｉｎＯｎＧｌａｓｓ）法により形成された酸化シリコン膜などを用いることができ、
有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル
またはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
また、第２の絶縁膜１００５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造
が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含
む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基としてフルオロ基
を用いてもよい。または置換基として少なくとも水素を含む有機基とフルオロ基とを用い
てもよい。
なお、第２の絶縁膜１００５の表面を高密度プラズマによって処理し、窒化させてもよい
。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによっ
て生成される。なお、高密度プラズマとしては電子密度が１０１１ｃｍ−３以上かつ電子
温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）
であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運
動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少
ない膜を形成することができる。高密度プラズマ処理の際、基板１０００は３５０℃から
４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を
発生するアンテナから基板１０００までの距離を２０ｍｍ以上８０ｍｍ以下（好ましくは
２０ｍｍ以上６０ｍｍ以下）とする。
窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下
、または窒素と水素（Ｈ）と希ガス雰囲気下、またはＮＨ３と希ガス雰囲気下において、
上記高密度プラズマ処理を行い第２の絶縁膜１００５表面を窒化する。高密度プラズマに
より窒化処理により形成された第２の絶縁膜１００５表面にはＨや、Ｈｅ、Ｎｅ、Ａｒ、
Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜１００５として酸化シリコン膜
や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒
化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、Ｔ
ＦＴ１１００の半導体層１００２の水素化を行ってもよい。なお当該水素化処理は、前述
した第１の絶縁膜１００３中の水素を用いた水素化処理と組み合わせてもよい。
なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、
第２の絶縁膜１００５としてもよい。
電極１００６としては、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ば
れた一種の元素、またはＡｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍ
ｎから選ばれ元素を二種以上含む合金を用いることができる。更に、これらの単層または
積層構造を用いることができる。
第１の電極１００７及び第２の電極１０１０の一方もしくは両方を透明電極とすることが
できる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化
タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウ
ム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用い
ることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ
）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
また、発光素子は、直流電圧を印加することによって発光する発光素子（以下、直流駆動
発光素子という）と、交流電圧を印加することによって発光する発光素子（以下、交流駆
動発光素子という）に分けられる。
直流駆動発光素子では、発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能
の異なる複数の層を用いて構成することが好ましい。
正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子
受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構
成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキ
ャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来
よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入
輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することが
できる。
ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチル
フェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３
，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、
Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル
−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−
フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定される
ことはない。
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジ
ウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛な
どが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウ
ムは真空蒸着が可能で扱いやすいため、好適である。
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス
（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノ
リノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定される
ことはない。
直流駆動発光素子では、発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：
ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：
ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：Ｄ
ＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン
、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン
（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジ
フェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ
）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチ
ル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２
）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４
Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジ
フルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩ
ｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナ
ト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ
））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ
）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナー
ト）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナ
ト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃ
ａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナ
ート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピ
リジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２
（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェ
ニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げ
られる。
第１の電極１００７及び第２の電極１０１０の他方は、透光性を有さない材料で形成され
ていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、および
これらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いる
ことができる。
第３の絶縁膜１００８としては、第２の絶縁膜１００５と同様の材料を用いて形成するこ
とができる。第３の絶縁膜１００８は、第１の電極１００７の端部を覆うように第１の電
極１００７の周辺に形成され、隣り合う画素において発光層１００９を分離する機能を有
する。
発光層１００９は、単数または複数の層で構成されている。複数の層で構成されている場
合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子
輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である
必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合
もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材
料として、高分子系、低分子系のいずれの材料も用いることが可能である。
発光素子１０１１は、発光層１００９と、発光層１００９を介して重なる第１の電極１０
０７及び第２の電極１０１０とによって構成される。第１の電極１００７及び第２の電極
１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１１は、陽極と陰
極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流
が流れて発光する。
一方、交流駆動発光素子は、一対の電極間に２つの絶縁膜で挟まれた発光層を有する絶縁
二重構造を有しており、一対の電極の間に交流電圧を印加することにより発光が得られる
。交流駆動発光素子において、発光層は、ＺｎＳ、ＳｒＳ、ＢａＡｌ２Ｓ４などを用いる
ことができる。発光層を挟む絶縁膜は、Ｔａ２Ｏ５、ＳｉＯ２、Ｙ２Ｏ３、ＢａＴｉＯ３
、ＳｒＴｉＯ３、窒化珪素などを用いることができる。
図４８（Ｂ）の構成について説明する。なお、図４８（Ａ）と同じ部分は同じ符号を用い
て示し、説明は省略する。
図４８（Ｂ）は、図４８（Ａ）において、第２の絶縁膜１００５と第３の絶縁膜１００８
の間に絶縁膜１１０８を有する構成である。電極１００６と第１の電極１００７とは、絶
縁膜１１０８に設けられたコンタクトホールにおいて、電極１１０６によって接続されて
いる。
なお、電極１１０６は、必ずしも必要ではない。つまり、第１の電極１００７は、電極１
１０６を介さずに電極１００６に直接接続されていてもよい。こうして、電極１１０６を
形成するための工程数を減らすことができ、コストを低減することができる。
また、電極１１０６を介さず第１の電極１００７を電極１００６に直接接続する場合、第
１の電極１００７の材料や作製方法によっては、第１の電極１００７の被覆性が悪化し断
線することがある。このような場合は、図４８（Ｂ）のように、絶縁膜１１０８に設けら
れたコンタクトホールにおいて、電極１１０６によって電極１００６と第１の電極１００
７とを接続したほうが有利である。
絶縁膜１１０８は、第２の絶縁膜１００５と同様の構成とすることができる。電極１１０
６は、電極１００６と同様の構成とすることができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１４の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図４９は、第９の実施の形
態乃至第１１の実施の形態で説明したパネルの画素の断面図である。画素に配置されるス
イッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた
発光装置の例を示す。なお、第１３の実施形態に示した図４８と同じ部分は同じ符号を用
いて示し、説明は省略する。
図４９で示した画素は、第１３の実施形態において図４８（Ａ）で示した構成において、
ＴＦＴ１１００と容量素子１１０１の構成が異なる。ＴＦＴ１１００としてボトムゲート
型のＴＦＴを用いた例である。ＴＦＴ１１００は、ゲート電極２７０３と、チャネル形成
領域２７０６、ＬＤＤ領域２７０７及び不純物領域２７０８を有する半導体層と、ゲート
電極２７０３と、当該半導体層との間の第１の絶縁膜２７０５とによって構成される。第
１の絶縁膜２７０５はＴＦＴ１１００のゲート絶縁膜として機能する。不純物領域２７０
８はＴＦＴ１１００のソース領域及びドレイン領域となる。
容量素子１１０１は、第１の絶縁膜２７０５を誘電体とし、第１の絶縁膜２７０５を挟ん
で対向する半導体層と電極２７０４とを一対の電極として構成される。当該半導体層は、
チャネル形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する。なお
、図４９では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の活性
層となる半導体層と同時に形成される半導体層とし、他方の電極をＴＦＴ１１００のゲー
ト電極２７０３と同時に形成される電極２７０４とした例を示したが、この構成に限定さ
れない。
チャネル形成領域２７０６、ＬＤＤ領域２７０７及び不純物領域２７０８を有する半導体
層や、チャネル形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する
半導体層としては、図４８における半導体層１００２や半導体層１１０２と同様の材料を
用いることができる。第１の絶縁膜２７０５としては、図４８における第１の絶縁膜１０
０３と同様の材料を用いることができる。ゲート電極２７０３や電極２７０４としては、
図４８におけるゲート電極１００４と同様の材料を用いることができる。
チャネル形成領域２７０６及びチャネル形成領域２７０９は導電型を付与する不純物元素
が添加されていてもよい。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１５の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図５０は、第１１の実施の
形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子として
ＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた発光装置の例を示す。
なお、第１３の実施形態に示した図４８と同じ部分は同じ符号を用いて示し、説明は省略
する。
図５０（Ａ）及び図５０（Ｂ）で示した画素は、第１３の実施形態において図４８（Ａ）
で示した構成において、ＴＦＴ１１００と容量素子１１０１の構成が異なる。図５０（Ａ
）は、ＴＦＴ１１００としてボトムゲート型でチャネルエッチ構造のＴＦＴを用いた例で
ある。図５０（Ｂ）は、ＴＦＴ１１００としてボトムゲート型でチャネル保護構造のＴＦ
Ｔを用いた例である。図５０（Ｂ）に示したチャネル保護構造のＴＦＴ１１００は、図５
０（Ａ）に示したチャネルエッチ構造のＴＦＴ１１００において半導体層２９０６のチャ
ネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点
が異なる。
図５０（Ａ）及び図５０（Ｂ）において、ＴＦＴ１１００は、ゲート電極２９９３と、ゲ
ート電極２９９３上の第１の絶縁膜２９０５と、第１の絶縁膜２９０５上の半導体層２９
０６と、半導体層２９０６上のＮ型半導体層２９０８及びＮ型半導体層２９０９とによっ
て構成される。第１の絶縁膜２９０５はＴＦＴ１１００のゲート絶縁膜として機能する。
Ｎ型半導体層２９０８及びＮ型半導体層２９０９がＴＦＴ１１００のソース及びドレイン
となる。Ｎ型半導体層２９０８及びＮ型半導体層２９０９の上にはそれぞれ電極２９１１
、電極２９１２が形成される。電極２９１１の一方の端部は半導体層２９０６が無い領域
まで延びて存在し、半導体層２９０６が無い領域において電極２９１１の上部に接して電
極１００６が形成されている。
容量素子１１０１は、第１の絶縁膜２９０５を誘電体とし、電極２９０４を一方の電極と
し、第１の絶縁膜２９０５を挟んで電極２９０４と対向する半導体層２９０７、半導体層
２９０７上のＮ型半導体層２９１０、及びＮ型半導体層２９１０上の電極２９１３とを他
方の電極として構成される。電極２９０４はゲート電極２９９３と同時に形成することが
できる。半導体層２９０７は半導体層２９０６と同時に形成することができる。Ｎ型半導
体層２９１０はＮ型半導体層２９０８及びＮ型半導体層２９０９と同時に形成することが
できる。電極２９１３は電極２９１１及び電極２９１２と同時に形成することができる。
ゲート電極２９９３や電極２９０４としては、図４８におけるゲート電極１００４と同様
の材料を用いることができる。半導体層２９０６や半導体層２９０７としては、非晶質半
導体膜を用いることができる。第１の絶縁膜２９０５としては、図４８における第１の絶
縁膜１００３と同様の材料を用いることができる。電極２９１１、電極２９１２及び電極
２９１３としては、電極１００６と同様の材料を用いることができる。Ｎ型半導体層２９
１０、Ｎ型半導体層２９０８及びＮ型半導体層２９０９としては、Ｎ型の不純物元素を含
む半導体膜を用いることができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１６の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図５１は、第１１の実施の
形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子として
ＴＦＴを用い、画素に配置される表示媒体として液晶素子を用いた例を示す。
図５１（Ａ）、図５１（Ｂ）及び図５１（Ｃ）で示した画素は、第１３の実施形態におい
て図４８（Ａ）及び図４８（Ｂ）で示した構成、第１４の実施形態において図４９で示し
た構成において、発光素子１０１１の代わりに液晶素子を設けた例である。図４８、図４
９と同じ部分は同じ符号を用いて示し、説明は省略する。
液晶素子は、第１の電極４０００と、第１の電極４０００上に形成された配向膜４００１
と、液晶４００２と、配向膜４００３と、第２の電極４００４とによって構成される。第
１の電極４０００と第２の電極４００４の間に電圧が印加されることによって、液晶の配
向状態が変化し、液晶素子の透過率が変化する。第２の電極４００４及び配向膜４００３
は、対向基板４００５に形成されている。
第１の電極４０００及び第２の電極４００４の一方もしくは両方を透明電極とすることが
できる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化
タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウ
ム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用い
ることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ
）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
第１の電極４０００及び第２の電極４００４の他方は、透光性を有さない材料で形成され
ていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、および
これらの化合物（ＣａＦ２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いる
ことができる。
液晶４００２としては公知の液晶を自由に用いることができる。例えば、液晶４００２と
して強誘電性の液晶を用いてもよいし反強誘電性の液晶を用いてもよい。また、液晶の駆
動方式は、ＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍ
ａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓ
ｙｍｍｅｔｒｉｃａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃ
ａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード等を自由に用いることができる。
本実施形態では、液晶４００２に電圧を印加する一対の電極（第１の電極４０００及び第
２の電極４００４）を異なる基板上に形成した例を示したがこれに限定されない。第２の
電極４００４を基板１０００上に設けてもよい。こうして、液晶の駆動方式として、ＩＰ
Ｓ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードを用いてもよい。また、液晶４００
２によっては、配向膜４００１及び配向膜４００３の一方または両方が設けられていなく
ても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１７の実施形態）
本実施形態では、画素を実際に作製した例について説明する。図５２は、第１３の実施の
形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子として
ＴＦＴを用い、画素に配置される表示媒体として液晶素子を用いた例を示す。
図５２（Ａ）及び図５２（Ｂ）で示した画素は、第１５の実施形態において図５０（Ａ）
及び図５０（Ｂ）で示した構成において、発光素子１０１１の代わりに液晶素子を設けた
例である。図５０と同じ部分は同じ符号を用いて示し、説明は省略する。また、液晶素子
の構成等については、第１６の実施形態において図５１で示した構成と同様であるので説
明は省略する。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１８の実施形態）
本実施形態では、画素の形成された基板の封止を行った構成について、図５３を用いて説
明する。図５３（Ａ）は、画素の形成された基板を封止することによって形成されたパネ
ルの上面図であり、図５３（Ｂ）、図５３（Ｃ）はそれぞれ図５３（Ａ）のＡ−Ａ’にお
ける断面図である。図５３（Ｂ）と図５３（Ｃ）とは、異なる方法で封止を行った例であ
る。
図５３（Ａ）乃至図５３（Ｃ）において、基板１３０１上には、複数の画素を有する画素
部１３０２が配置され、画素部１３０２を囲むようにしてシール材１３０６が設けられシ
ーリング材１３０７が貼り付けられている。画素の構造については、上述の発明を実施す
るための最良に形態、第１４の実施形態、第１５の実施形態、第１６の実施形態で示した
構成を用いることができる。
図５３（Ｂ）の表示パネルでは、図５３（Ａ）のシーリング材１３０７は、対向基板１３
２１に相当する。シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り
付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３
２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタ
を保護する保護膜１３２３が設けられる。画素部１３０２に配置された発光素子から発せ
られる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は
、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂
として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０
６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着
と画素部１３０２の封止とを同時に行っても良い。
図５３（Ｃ）に示した表示パネルでは、図５３（Ａ）のシーリング材１３０７は、シーリ
ング材１３２４に相当する。シール材１３０６を接着層として用いてシーリング材１３２
４が貼り付けられ、基板１３０１、シール材１３０６及びシーリング材１３２４によって
密閉空間１３０８が形成される。シーリング材１３２４には予め凹部の中に吸湿剤１３０
９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰
囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状
のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１
３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填
しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
基板１３０１上には、画素部１３０２等に信号を伝達するための入力端子部１３１１が設
けられ、該入力端子部１３１１へはＦＰＣ（フレキシブルプリントサーキット）１３１２
を介して映像信号等の信号が伝達される。入力端子部１３１１では、基板１３０１上に形
成された配線とＦＰＣ１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性
導電樹脂：ＡＣＦ）を用いて電気的に接続してある。
画素部１３０２が形成された基板１３０１上に、画素部１３０２に信号を入力する駆動回
路が一体形成されていても良い。画素部１３０２に信号を入力する駆動回路をＩＣチップ
で形成し、基板１３０１上にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で接続しても良いし、Ｉ
ＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を
用いて基板１３０１上に配置しても良い。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第１９の実施形態）
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用する
ことができる。
図５４はパネル１９００と回路基板１９０４を組み合わせた表示モジュールを示している
。図５４では、回路基板１９０４上にコントローラ１９０５や信号分割回路１９０６など
が形成されている例を示した。回路基板１９０４上に形成される回路はこれに限定されな
い。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよ
い。
回路基板１９０４上に形成されたこれらの回路から出力された信号は、接続配線１９０７
によってパネル１９００に入力される。
パネル１９００は、画素部１９０１と、ソースドライバ１９０２と、ゲートドライバ１９
０３とを有する。パネル１９００の構成は、第９の実施形態乃至第１２の実施形態で示し
た構成と同様とすることができる。図５４では、画素部１９０１が形成された基板と同一
基板上に、ソースドライバ１９０２及びゲートドライバ１９０３が形成されている例を示
した。しかし、本発明の表示モジュールはこれに限定されない。画素部１９０１が形成さ
れた基板と同一基板上にゲートドライバ１９０３のみが形成され、ソースドライバは回路
基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上
に形成されていても良い。
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができ
る。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２０の実施形態）
本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオ
カメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル
型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、
ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録
媒体を備えた画像再生装置などが挙げられる。記録媒体を備えた画像再生装置としては、
具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置などが挙げられる。電子機器の例を図
５５に示す。
図５５（Ａ）は、ノート型パーソナルコンピュータであり、本体９１１、筐体９１２、表
示部９１３、キーボード９１４、外部接続ポート９１５、ポインティングデバイス９１６
等を含む。本発明は、表示部９１３に適用される。本発明を用いることによって、表示部
の消費電力を低減することができる。
図５５（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体９２１、筐体９２２、第１の表示部９２３、第２の表示部９２４、記録媒体（ＤＶＤ等
）読み込み部９２５、操作キー９２６、スピーカー部９２７等を含む。第１の表示部９２
３は主として画像情報を表示し、第２の表示部９２４は主として文字情報を表示する。本
発明は、第１の表示部９２３、第２の表示部９２４に適用される。本発明を用いることに
よって、表示部の消費電力を低減することができる。
図５５（Ｃ）は携帯電話であり、本体９３１、音声出力部９３２、音声入力部９３３、表
示部９３４、操作スイッチ９３５、アンテナ９３６等を含む。本発明は、表示部９３４に
適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図５５（Ｄ）はカメラであり、本体９４１、表示部９４２、筐体９４３、外部接続ポート
９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、
操作キー９４９等を含む。本発明は、表示部９４２に適用される。本発明を用いることに
よって、表示部の消費電力を低減することができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
（第２１の実施形態）
本実施の形態については、本発明の画素構成を用いた表示装置を表示部に用いた表示パネ
ルを用いた応用例について、応用形態を図示し説明する。本発明の画素構成を用いた表示
装置を表示部に用いた表示パネルは、移動体や建造物等と一体に設けられた構成をとるこ
ともできる。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置
一体型の移動体をその一例として、図５６に示す。図５６（ａ）は、表示装置一体型の移
動体の例として電車車両本体９７０１におけるドアのガラス戸のガラスに表示パネル９７
０２を用いた例について示す。図５６（ａ）に示す本発明の画素構成を用いた表示装置を
表示部に有する表示パネル９７０２は、外部からの信号により表示部で表示される画像の
切り替えが容易である。そのため、電車の乗降客の客層が入れ替わる時間帯ごとに表示パ
ネルの画像を切り替え、より効果的な広告効果が期待できる。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図５６（ａ）
で示した電車車両本体におけるドアのガラスにのみ適用可能であることに限定されること
なく、その形状を異ならせることにより、ありとあらゆる場所に適用可能である。図５６
（ｂ）にその一例について説明する。
図５６（ｂ）は、電車車両本体における車内の様子について図示したものである。図５６
（ｂ）において、図５６（ａ）で示したドアのガラス戸の表示パネル９７０２の他に、ガ
ラス窓に設けられた表示パネル９７０３、及び天井より吊り下げられた表示パネル９７０
４を示す。本発明の画素構成を具備する表示パネル９７０３は、自発光型の表示素子を具
備するため、混雑時には広告用の画像を表示し、混雑時以外には表示を行わないことで、
電車からの外観をも見ることもできる。また、本発明の画素構成を具備する表示パネル９
７０４はフィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型
の表示素子を駆動することで、表示パネル自体を湾曲させて表示を行うことも可能である
。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置
一体型の移動体の応用例について、別の応用形態を図５７にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置
一体型の移動体をその一例として、図５７に示す。図５７は、表示装置一体型の移動体の
例として自動車の車体９９０１に一体に取り付けられた表示パネル９９０２の例について
示す。図５７に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル９９
０２は、自動車の車体と一体に取り付けられており、車体の動作や車体内外から入力され
る情報をオンデマンドに表示したり、自動車の目的地までのナビゲーション機能をも有す
る。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図５７で示し
た車体のフロント部にのみ適用可能であることに限定されることなく、その形状を異なら
せることにより、ガラス窓、ドアなどありとあらゆる場所に適用可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置
一体型の移動体の応用例について、別の応用形態を図５８にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置
一体型の移動体をその一例として、図５８に示す。図５８（ａ）は、表示装置一体型の移
動体の例として飛行機車体１０１０１内の客席天井部に一体に取り付けられた表示パネル
１０１０２の例について示す。図５８（ａ）に示す本発明の画素構成を用いた表示装置を
表示部に有する表示パネル１０１０２は、飛行機車体１０１０１とヒンジ部１０１０３を
介して一体に取り付けられており、ヒンジ部１０１０３の伸縮により乗客は表示パネル１
０１０２の視聴が可能になる。表示パネル１０１０２は乗客が操作することで情報を表示
したり、広告や娯楽手段として利用できる機能を有する。また、図５８（ｂ）に示すよう
に、ヒンジ部を折り曲げて飛行機車体１０１０１に格納することにより、離着陸時の安全
に配慮することができる。なお、緊急時に表示パネルの表示素子を点灯させることで、飛
行機車体１０１０１の誘導灯としても利用可能である。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図５８で示し
た飛行機車体１０１０１の天井部にのみ適用可能であることに限定されることなく、その
形状を異ならせることにより、座席やドアなどありとあらゆる場所に適用可能である。例
えば座席前の座席後方に表示パネルを設け、操作・視聴を行う構成であってもよい。
なお、本実施の形態において、移動体としては電車車両本体、自動車車体、飛行機車体に
ついて例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）
、電車（モノレール、鉄道等を含む）、船舶等、多岐に渡る。本発明の画素構成を用いた
表示部を有する表示パネルを適用することにより、表示パネルの小型化、低消費電力化を
達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。また
特に、外部からの信号により、移動体内における表示パネルの表示を一斉に切り替えるこ
とが容易であるため、不特定多数の顧客を対象といた広告表示盤、また緊急災害時の情報
表示板としても極めて有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例に
ついて、建造物に用いた応用形態を図５９にて用いて説明する。
図５９は本発明の画素構成を用いた表示装置を表示部に有する表示パネルとして、フィル
ム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆
動することにより表示パネル自身を湾曲させて表示可能な表示パネルとし、その応用例に
ついて説明する。図５９においては、建造物として電柱等の屋外に設けられた柱状体の有
する曲面に表示パネルを具備し、ここでは柱状体として電柱９８０１に表示パネル９８０
２を具備する構成について示す。
図５９に示す表示パネル９８０２は、電柱の高さの真ん中あたりに位置させ、人間の視点
より高い位置に設ける。そして移動体９８０３から表示パネルを視認することにより、表
示パネル９８０２における画像を認識することができる。電柱のように屋外で繰り返し林
立し、林立した電柱に設けた表示パネル９８０２において同じ映像を表示させることによ
り、視認者は情報表示、広告表示を視認することができる。図５９において電柱９８０１
に設けられた表示パネル９８０２は、外部より同じ画像を表示させることが容易であるた
め、極めて効率的な情報表示、及び広告効果が期待できる。また、本発明の表示パネルに
は、表示素子として自発光型の表示素子を設けることで、夜間であっても、視認性の高い
表示媒体として有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例に
ついて、図５９とは別の建造物の応用形態を図６０にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの応用例として、図６０
に示す。図６０は、表示装置一体型の例としてユニットバス１０００１内の側壁に一体に
取り付けられた表示パネル１０００２の例について示す。図６０に示す本発明の画素構成
を用いた表示装置を表示部に有する表示パネル１０００２は、ユニットバス１０００１と
一体に取り付けられており、入浴者は表示パネル１０００２の視聴が可能になる。表示パ
ネル１０００２は入浴者が操作することで情報を表示したり、広告や娯楽手段として利用
できる機能を有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図６０で示し
たユニットバス１０００１の側壁にのみ適用可能であることに限定されることなく、その
形状を異ならせることにより、鏡面の一部や浴槽自体と一体にするなどありとあらゆる場
所に適用可能である。
また図６１に建造物内に大型の表示部を有するテレビジョン装置を設けた例について示す
。図６１は、筐体８０１０、表示部８０１１、操作部であるリモコン装置８０１２、スピ
ーカー部８０１３等を含む。本発明の画素構成を用いた表示装置を表示部に有する表示パ
ネルは、表示部８０１１の作製に適用される。図６１のテレビジョン装置は、壁かけ型と
して建物と一体となっており、設置するスペースを広く必要とすることなく設置可能であ
る。
なお、本実施の形態において、建造物として、柱状体として電柱、ユニットバス等を例と
したが、本実施の形態は、表示パネルを備えることのできる建造物であれば特に限定され
ない。本発明の画素構成を用いた表示部を有する表示装置を適用することにより、表示装
置の小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備す建造物を提
供することができる。
なお、本実施形態は、本明細書中の他の実施形態のいかなる記載とも自由に組み合わせて
実施することができる。また、本実施形態中のいかなる記載も自由に組み合わせて実施す
ることができる。
１０１ 回路
１０２ 回路
１０３ 配線
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１０８ 配線
１０９ 配線
１９１ パネル
３０１ 容量素子
３０２ 容量素子
３０３ トランジスタ
３０４ トランジスタ
３５０ 論理回路
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
５０１ トランジスタ
５０２ トランジスタ
５９０ 画素
５９１ 画素部
５９３ ソースドライバ
５９４ ゲートドライバ
６０１ トランジスタ
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６９０ 画素
６９１ トランジスタ
６９２ トランジスタ
６９３ 容量素子
６９４ 発光素子
６９５ 端子
６９６ 端子
６９７ 端子
７０１ 容量素子
７０２ 容量素子
７０３ トランジスタ
７０４ トランジスタ
７８１ ダイオード
７９０ 画素
７９１ トランジスタ
７９２ 端子
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
９０１ トランジスタ
９０２ トランジスタ
９１１ 本体
９１２ 筐体
９１３ 表示部
９１４ キーボード
９１５ 外部接続ポート
９１６ ポインティングマウス
９２１ 本体
９２２ 筐体
９２３ 表示部
９２４ 表示部
９２５ 部
９２６ 操作キー
９２７ スピーカー部
９３１ 本体
９３２ 音声出力部
９３３ 音声入力部
９３４ 表示部
９３５ 操作スイッチ
９３６ アンテナ
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
１０００ 基板
１００１ 下地膜
１００２ 半導体層
１００３ 絶縁膜
１００４ ゲート電極
１００５ 絶縁膜
１００６ 電極
１００７ 電極
１００８ 絶縁膜
１００９ 発光層
１０１０ 電極
１０１１ 発光素子
１０９１ トランジスタ
１０９２ トランジスタ
１０９３ トランジスタ
１０９４ トランジスタ
１１００ ＴＦＴ
１１０１ 容量素子
１１０２ 半導体層
１１０４ 電極
１１０６ 電極
１１０８ 絶縁膜
１３０１ 基板
１３０２ 画素部
１３０６ シール材
１３０７ シーリング材
１３０８ 密閉空間
１３０９ 吸湿剤
１３１０ カバー材
１３１１ 入力端子部
１３１２ ＦＰＣ（フレキシブルプリントサーキット）
１３２０ カラーフィルタ
１３２１ 対向基板
１３２２ 密閉空間
１３２３ 保護膜
１３２４ シーリング材
１５００ 論理回路
１５０１ トランジスタ
１５０２ トランジスタ
１５０３ オフセット回路
１９００ パネル
１９０１ 画素部
１９０２ ソースドライバ
１９０３ ゲートドライバ
１９０４ 回路基板
１９０５ コントローラ
１９０６ 信号分割回路
１９０７ 接続配線
２１００ 論理回路
２１０１ トランジスタ
２１０２ トランジスタ
２１０３ トランジスタ
２１０４ トランジスタ
２５００ 論理回路
２５０１ トランジスタ
２５０２ トランジスタ
２５０３ トランジスタ
２５０４ トランジスタ
２７０３ ゲート電極
２７０４ 電極
２７０５ 絶縁膜
２７０６ チャネル形成領域
２７０７ ＬＤＤ領域
２７０８ 不純物領域
２７０９ チャネル形成領域
２７１０ ＬＤＤ領域
２７１１ 不純物領域
２９００ 論理回路
２９０１ トランジスタ
２９０２ トランジスタ
２９０３ オフセット回路
２９０４ 電極
２９０５ 絶縁膜
２９０６ 半導体層
２９０７ 半導体層
２９０８ Ｎ型半導体層
２９０９ Ｎ型半導体層
２９１０ Ｎ型半導体層
２９１１ 電極
２９１２ 電極
２９１３ 電極
２９９３ ゲート電極
３００１ 絶縁物
３５００ 論理回路
３５０１ トランジスタ
３５０２ トランジスタ
３５０３ トランジスタ
３５０４ トランジスタ
３９００ 論理回路
３９０１ トランジスタ
３９０２ トランジスタ
３９０３ トランジスタ
３９０４ トランジスタ
４０００ 電極
４００１ 配向膜
４００２ 液晶
４００３ 配向膜
４００４ 電極
４００５ 対向基板
４３０１ 半導体層
４３０２ 導電層
４３０３ 導電層
４４０１ 半導体層
４４０２ 導電層
４４０３ 導電層
４６９１ トランジスタ
４６９２ 液晶素子
４６９３ 容量素子
４６９４ 端子
４７０１ 半導体層
４７０２ 導電層
４７０３ 導電層
４７０４ 導電層
８０１０ 筐体
８０１１ 表示部
８０１２ リモコン装置
８０１３ スピーカー部
９７０１ 電車車両本体
９７０２ 表示パネル
９７０３ 表示パネル
９７０４ 表示パネル
９８０１ 電柱
９８０２ 表示パネル
９８０３ 移動体
９９０１ 車体
９９０２ 表示パネル
１０００１ ユニットバス
１０００２ 表示パネル
１０１０１ 飛行機車体
１０１０２ 表示パネル
１０１０３ ヒンジ部

Claims (3)

  1. 第１乃至第８のトランジスタを有し、
    前記第１乃至第６のトランジスタは、同じ極性であり、
    前記第１のトランジスタのゲートには、第１の信号が入力され、
    前記第２のトランジスタのゲートには、第２の信号が入力され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのチャネル領域と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのチャネル領域と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのチャネル領域と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのチャネル領域と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第３の配線と接続され、
    前記第３の配線には、第３の信号が出力され、
    前記第２のトランジスタのチャネル領域の面積は、前記第１のトランジスタのチャネル領域の面積よりも大きく、
    前記第１の信号及び前記第２の信号は、前記第１の配線と前記第２の配線との間の電位を含むことを特徴とする半導体装置。
  2. 第１乃至第８のトランジスタを有し、
    前記第１乃至第６のトランジスタは、同じ極性であり、
    前記第１のトランジスタのゲートには、第１の信号が入力され、
    前記第２のトランジスタのゲートには、第２の信号が入力され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのチャネル領域と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのチャネル領域と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのチャネル領域と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのチャネル領域と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第３の配線と接続され、
    前記第３の配線には、第３の信号が出力され、
    前記第２のトランジスタのゲートの面積は、前記第１のトランジスタのゲートの面積よりも大きく、
    前記第１の信号及び前記第２の信号は、前記第１の配線と前記第２の配線との間の電位を含むことを特徴とする半導体装置。
  3. 第１乃至第８のトランジスタを有し、
    前記第１乃至第６のトランジスタは、同じ極性であり、
    前記第１のトランジスタのゲートには、第１の信号が入力され、
    前記第２のトランジスタのゲートには、第２の信号が入力され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのチャネル領域と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのチャネル領域と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２のトランジスタのチャネル領域と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのチャネル領域と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第３の配線と接続され、
    前記第３の配線には、第３の信号が出力され、
    前記第２のトランジスタのＷ（Ｗはチャネル幅）×Ｌ（Ｌはチャネル長）は、前記第１のトランジスタのＷ×Ｌよりも大きく、
    前記第１の信号及び前記第２の信号は、前記第１の配線と前記第２の配線との間の電位を含むことを特徴とする半導体装置。
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