JP2001067048A - 液晶表示装置 - Google Patents

液晶表示装置

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JP2001067048A
JP2001067048A JP24424599A JP24424599A JP2001067048A JP 2001067048 A JP2001067048 A JP 2001067048A JP 24424599 A JP24424599 A JP 24424599A JP 24424599 A JP24424599 A JP 24424599A JP 2001067048 A JP2001067048 A JP 2001067048A
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circuit
video signal
liquid crystal
resistance
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Mitsuru Goto
充 後藤
Yozo Nakayasu
洋三 中安
Shinji Yasukawa
信治 安川
Kentaro Agata
健太郎 縣
Yuji Yamashita
祐二 山下
Koichi Kodera
浩一 小寺
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Hitachi Consumer Electronics Co Ltd
Japan Display Inc
Hitachi Solutions Technology Ltd
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Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Hitachi Consumer Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 液晶表示パネルに表示される表示画像の表示
品質を向上させることができる液晶表示装置を提供す
る。 【解決手段】 マトリクス状に配置される複数の画素に
表示データに対応する映像信号電圧を印加する複数の映
像信号線を有する液晶表示素子と、各映像信号線に表示
データに対応する映像信号電圧を供給する映像信号線駆
動手段とを具備し、映像信号線駆動手段は、複数の階調
基準電圧間を分圧して前記複数の階調電圧を生成する抵
抗分圧回路を有し、抵抗分圧回路は、各階調電圧が出力
される複数の階調電圧配線層と、抵抗配線層と、各階調
電圧配線層と抵抗配線層とを絶縁する層間絶縁膜と、層
間絶縁膜に設けられ、各階調電圧配線層と抵抗配線層と
を接続する接続部とで構成され、接続部は、抵抗配線層
の電流経路以外の部分に設けられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション等に用いられる液晶表示装
置に係わり、特に、多階調表示が可能な液晶表示装置の
映像信号線駆動回路（ドレインドライバ）に適用して有
効な技術に関する。
【０００２】
【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧（階調電圧）を印加するため、
各画素間のクロストークがなく、単純マトリクス形液晶
表示装置のようにクロストークを防止するための特殊な
駆動方法を用いる必要がなく、多階調表示が可能であ
る。
【０００３】このアクティブマトリクス型液晶表示装置
の１つに、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）
と、液晶表示パネルの上側に配置されるドレインドライ
バと、液晶表示パネルの側面に配置されるゲートドライ
バとを備えるＴＦＴ方式の液晶表示モジュールが知られ
ている。このＴＦＴ方式の液晶表示モジュールおいて
は、ドレインドライバ内に複数の階調電圧を生成する階
調電圧生成回路と、階調電圧生成回路で生成された複数
の階調電圧の中から、表示データに対応する階調電圧を
選択するデコーダと、デコーダで選択された階調電圧を
増幅して表示データに対応する映像信号電圧として各ド
レイン信号線に出力するアンプ回路と、アンプ回路内の
定電流源の電流値を制御するバイアス回路とを備える。
なお、このような技術は、例えば、特願平１１−４７８
８５号に記載されている。
【０００４】
【発明が解決しようとする課題】前記ドレインドライバ
内の階調電圧生成回路は、電源回路から供給される複数
の階調基準電圧間を分圧して、複数の階調電圧を生成す
る抵抗分圧回路を有する。前記ドレインドライバは１個
の半導体集積回路（半導体チップ）で構成されるので、
前記抵抗分圧回路は、抵抗配線層と、各階調電圧が出力
される複数の階調電圧配線層と、各階調電圧配線層と抵
抗配線層とを絶縁する層間絶縁膜と、層間絶縁膜に設け
られ各階調電圧配線層と抵抗配線層とを接続するコンタ
クトホールとで構成される。ここで、抵抗分圧回路の各
分圧抵抗の抵抗値は、抵抗配線層の配線長（Ｌ）／抵抗
配線層の配線幅（Ｗ）＊抵抗配線層のシート抵抗で決定
される。しかしながら、従来のドレインドライバでは、
抵抗配線層の電流経路内にコンタクトホールを形成する
ようにしている。この場合に、抵抗配線層の配線長
（Ｌ）は、コンタクトホールのコンタクト径の製造ばら
つき等によりばらつきが生じることになる。そのため、
抵抗分圧回路の各分圧抵抗の抵抗値にばらつきが生じ、
それにより、抵抗分圧回路で生成される階調電圧にばら
つきが生じ、液晶表示パネルに表示される表示画像の表
示品質を損なわせるという問題点があった。また、抵抗
配線層の電流経路内にコンタクトホールを形成するた
め、コンタクトホールのコンタクト面積に制限があり、
コンタクト面積を小さくする必要があった。そのため、
コンタクトホールの抵抗が増大し、抵抗分圧回路から後
段のアンプ回路への階調電圧の伝達特性に遅延が生じる
という問題点があった。
【０００５】近年、ＴＦＴ方式のアクティブマトリクス
型液晶表示装置においては、表示パネル（ＴＦＴ−ＬＣ
Ｄ）の大型化、高解像度化、高画質化、低消費電力化が
要望されており、さらに、ノート型パーソナルコンピュ
ータの普及に伴い、バッテリによる長時間駆動の必要性
が高まり、液晶表示装置に対する低消費電力化が要望さ
れている。この場合に、高画質化のためには、液晶の応
答速度向上およびコントラスト向上のため、液晶に印加
する階調電圧の電圧範囲、即ち、ドレインドライバから
出力する出力電圧の電圧範囲が大きいほうがよい。その
ため、ドレインドライバの電源電圧（ＶＤＤ）は高電圧
となっている。また、一般に、アンプ回路は、正極性の
階調電圧を増幅する高電圧アンプ回路と、負極性の階調
電圧を増幅する低電圧アンプ回路とで構成される。そし
て、この高電圧アンプ回路および低電圧アンプ回路は、
差動増幅器で構成されるが、この高電圧アンプ回路およ
び低電圧アンプ回路を構成するそれぞれの差動増幅器の
各定電流源の電流値は、１つのバイアス回路によって決
定されている。この場合に、バイアス回路は、ドレイン
ドライバの電源電圧（ＶＤＤ）が高電圧であるため、高
耐圧ＭＯＳトランジスタで構成する必要があった。しか
しながら、高耐圧ＭＯＳトランジスタは、一般的に耐圧
確保のため、ゲート酸化膜の膜厚が大きく、さらに、電
解緩和領域が必要のため、しきい値電圧などのＭＯＳト
ランジスタ素子のばらつきが、耐圧の低いＭＯＳトラン
ジスタに対して大きい。このため、ドレインドライバ毎
に、バイアス回路から、アンプ回路を構成する差動増幅
器の定電流源へ供給する電流値にばらつきが生じ、ドレ
インドライバを１０個ほど使用する液晶表示パネルにお
いては、ドレインドライバ毎に輝度むらが発生する恐れ
があり、液晶表示パネルに表示される表示画像の表示品
質を損なわせるという問題点があった。本発明は、前記
従来技術の問題点を解決するためになされたものであ
り、本発明の目的は、液晶表示装置において、液晶表示
パネルに表示される表示画像の表示品質を向上させるこ
とが可能となる技術を提供することにある。また、本発
明の他の目的は、液晶表示装置において、階調電圧生成
手段で生成される各階調電圧にばらつきが生じるの防止
することが可能となる技術を提供することにある。ま
た、本発明の他の目的は、液晶表示装置において、バイ
アス回路内に低耐圧ＭＯＳトランジスタを使用できるよ
うにして、アンプ回路の定電流源の電流値を各映像信号
線駆動手段毎に均一にすることが可能となる技術を提供
することにある。本発明の前記目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００７】即ち、本発明は、マトリクス状に配置され
る複数の画素と、前記各画素に表示データに対応する映
像信号電圧を印加する複数の映像信号線とを有する液晶
表示素子と、前記各映像信号線に表示データに対応する
映像信号電圧を供給する映像信号線駆動手段とを具備す
る液晶表示装置であって、前記映像信号線駆動手段は、
外部から入力される複数の階調基準電圧に基づき複数の
階調電圧を生成する階調電圧生成手段と、前記階調電圧
生成手段で生成された複数の階調電圧の中から、表示デ
ータに対応する映像信号電圧を選択する選択手段とを有
し、前記階調電圧生成手段は、前記複数の階調基準電圧
間を分圧して前記複数の階調電圧を生成する抵抗分圧回
路を有し、前記抵抗分圧回路は、前記各階調電圧が出力
される複数の階調電圧配線層と、抵抗配線層と、前記各
階調電圧配線層と前記抵抗配線層とを絶縁する層間絶縁
膜と、前記層間絶縁膜に設けられ、前記各階調電圧配線
層と前記抵抗配線層とを接続する接続部とで構成され、
前記接続部は、前記抵抗配線層の電流経路以外の部分に
設けられることを特徴とする。また、本発明は、前記抵
抗配線層が、前記抵抗分圧回路の各抵抗素子を構成する
部分と、前記接続部が設けられる突出部とを有すること
を特徴とする。また、本発明は、マトリクス状に配置さ
れる複数の画素と、前記各画素に表示データに対応する
映像信号電圧を印加する複数の映像信号線とを有する液
晶表示素子と、前記各映像信号線に表示データに対応す
る映像信号電圧を供給する映像信号線駆動手段とを具備
する液晶表示装置であって、前記映像信号線駆動手段
は、表示データに対応する映像信号電圧を増幅して前記
各映像信号線に出力する複数のアンプ回路と、前記複数
のアンプ回路内の定電流源の電流値を制御するカレント
ミラー回路を含むバイアス回路とを有し、前記バイアス
回路のカレントミラー回路は、第１の基準電源電圧が供
給される第１の電源ラインと、第２の基準電源電圧が供
給される第２の電源ラインとの間に接続される、第１導
電型で低耐圧の第１のトランジスタ素子と、第２導電型
で高耐圧の第２のトランジスタ素子と、前記第１のトラ
ンジスタ素子と前記第２のトランジスタ素子との間に接
続され、その制御電極に一定のバイアス電圧が印加され
る少なくとも１個の第１導電型のトランジスタ素子から
なる直列回路を有し、前記一定のバイアス電圧は、前記
第１の基準電源電圧と前記第２の基準電源電圧との間の
電圧であることを特徴とする。また、本発明は、マトリ
クス状に配置される複数の画素と、前記各画素に表示デ
ータに対応する映像信号電圧を印加する複数の映像信号
線とを有する液晶表示素子と、前記各映像信号線に表示
データに対応する映像信号電圧を供給する映像信号線駆
動手段とを具備する液晶表示装置であって、前記映像信
号線駆動手段は、表示データに対応する映像信号電圧を
増幅して前記各映像信号線に出力する複数のアンプ回路
と、前記複数のアンプ回路内の定電流源の電流値を制御
するカレントミラー回路を含むバイアス回路とを有し、
前記バイアス回路のカレントミラー回路は、第１の基準
電源電圧が供給される第１の電源ラインと、第２の基準
電源電圧が供給される第２の電源ラインとの間に接続さ
れる、第１導電型で低耐圧の第１のトランジスタ素子
と、第２導電型で高耐圧の第２のトランジスタ素子と、
前記第１のトランジスタ素子と前記第２のトランジスタ
素子との間に接続される少なくとも１個の第１導電型の
トランジスタ素子からなる直列回路を有し、前記少なく
とも１個の第１導電型のトランジスタ素子は、その制御
電極が第２の電極に接続されていることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。図１は、本発
明の実施の形態のＴＦＴ方式の液晶表示モジュールの概
略構成を示すブロック図である。本実施の形態の液晶表
示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−
ＬＣＤ）１０の上側にドレインドライバ１３０が配置さ
れ、また、液晶表示パネル１０の側面に、ゲートドライ
バ１４０、表示制御装置１００、内部電源回路１１０が
配置される。
【０００９】図２は、図１に示す液晶表示パネル１０の
一例の等価回路を示す図である。なお、図２は回路図で
あるが、実際の幾何学的配置に対応して描かれており、
同図に示すように、液晶表示パネル１０は、マトリクス
状に形成される複数の画素を有する。各画素は、隣接す
る２本の信号線（ドレイン信号線（映像信号線または垂
直信号線）（Ｄ）、または、ゲート信号線（走査信号線
または水平信号線）（Ｇ）と、隣接する２本の信号線
（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））と
の交差領域内に配置される。各画素は薄膜トランジスタ
（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極
（ＩＴＯ１）に接続され、画素電極（ＩＴＯ１）とコモ
ン電極（ＩＴＯ２）との間に液晶層（ＬＣ）が設けられ
るので、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソ
ース電極とコモン電極（ＩＴＯ２）との間には、液晶容
量（ＣLC）が等価的に接続される。また、薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲー
ト信号線（Ｇ）との間には、付加容量（ＣADD ）が接続
される。
【００１０】図３は、図１に示す液晶表示パネル１０の
他の例の等価回路を示す図である。図２に示す例では、
前段のゲート信号線（Ｇ）とソース電極との間に付加容
量（ＣADD ）が形成されているが、図３に示す例の等価
回路では、共通信号線（ＣＯＭ）とソース電極との間に
保持容量（ＣＳＴＧ）が形成されている点が異なってい
る。本発明は、どちらにも適用可能であるが、前者の方
式では、前段のゲート信号線（Ｇ）パルスが付加容量
（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むの
に対し、後者の方式では、飛び込みがないため、より良
好な表示が可能となる。なお、図２および図３におい
て、ＡＲは表示領域である。
【００１１】図２あるいは図３に示す液晶表示パネル１
０において、列方向に配置された各画素の薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞ
れドレイン信号線（Ｄ）に接続され、各ドレイン信号線
（Ｄ）は、列方向に配置された画素の液晶に表示データ
に対応する映像信号電圧（階調電圧）を印加するドレイ
ンドライバ１３０に接続される。また、行方向に配置さ
れた各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦ
Ｔ２）のゲート電極は、それぞれゲート信号線（Ｇ）に
接続され、各ゲート信号線（Ｇ）は、１水平走査時間、
薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲートに走
査駆動電圧（正のバイアス電圧あるいは負のバイアス電
圧）を供給するゲートドライバ１４０に接続される。こ
こで、図１に示す液晶表示パネル１０は、１０２４×３
×７６８画素から構成される。
【００１２】表示制御装置１００は、１個の半導体集積
回路（ＬＳＩ）から構成され、コンピュータ本体側から
送信されてくるクロック信号、表示タイミング信号、水
平同期信号、垂直同期信号の各表示制御信号および表示
用データ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３
０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１００は、表示タイミング信号が入力され
ると、これを表示開始位置と判断し、受け取った単純１
列の表示データを、表示データのバスライン１３３を介
してドレインドライバ１３０に出力する。その際、表示
制御装置１００は、ドレインドライバ１３０のデータラ
ッチ回路に表示データをラッチするための表示制御信号
である表示データラッチ用クロック（ＣＬＫ２）を信号
線１３１を介して出力する。ここで、表示データは、各
色毎８ビットの２４ビットで構成されている。また、表
示制御装置１００は、表示タイミング信号の入力が終了
するか、または、表示タイミング信号が入力されてから
所定の一定時間が過ぎると、１水平分の表示データが終
了したものとして、ドレインドライバ１３０のラッチ回
路に蓄えていた表示データに対応する階調電圧を、液晶
表示パネル１０のドレイン信号線（Ｄ）に出力するため
の表示制御信号である出力タイミング制御用クロック
（ＣＬＫ１）を信号線１３２を介してドレインドライバ
１３０に出力する。また、表示制御装置１００は、垂直
同期信号入力後に、第１番目の表示タイミング信号が入
力されると、これを第１番目の表示ラインと判断して信
号線１４２を介してゲートドライバ１４０にフレーム開
始指示信号を出力する。さらに、表示制御装置１００
は、水平同期信号に基づいて、１水平走査時間毎に、順
次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバ
イアス電圧を印加するように、信号線１４１を介してゲ
ートドライバ１４０へ１水平走査時間周期のシフトクロ
ックであるクロック（ＣＬＫ３）を出力する。これによ
り、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続
された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）
が、１水平走査時間の間導通する。以上の動作により、
液晶表示パネル１０に画像が表示される。
【００１３】図４は、図１に示す内部電源回路１１０の
概略構成を示すブロック図である。図４に示すように、
内部電源回路１１０は、正電圧生成回路１２１、負電圧
生成回路１２２、コモン電極（対向電極）電圧生成回路
１２３、ゲート電極電圧生成回路１２４から構成され
る。正電圧生成回路１２１、負電圧生成回路１２２は、
それぞれ直列抵抗分圧回路で構成され、正極性の９値の
階調基準電圧（Ｖ０〜Ｖ８）を、負電圧生成回路１２２
は負極性の９値の階調基準電圧（Ｖ９〜Ｖ１７）を出力
する。この正極性の階調基準電圧（Ｖ０〜Ｖ８）、およ
び負極性の階調基準電圧（Ｖ９〜Ｖ１７）は、各ドレイ
ンドライバ１３０に供給される。コモン電極電圧生成回
路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧
を、ゲート電極電圧生成回路１２４は薄膜トランジスタ
（ＴＦＴ１，ＴＦＴ２）のゲートに印加する駆動電圧
（正のバイアス電圧および負のバイアス電圧）を生成す
る。また、各ドレインドライバ１３０には、表示制御装
置１００からの交流化信号（交流化タイミング信号；
Ｍ）も供給されるが、図１では省略している。
【００１４】一般に、液晶層（ＬＣ）は、長時間同じ電
圧（直流電圧）が印加されていると、液晶層（ＬＣ）の
傾きが固定化され、結果として残像現象を引き起こし、
液晶層（ＬＣ）の寿命を縮めることになる。これを防止
するために、従来の液晶表示装置においては、液晶層
（ＬＣ）に印加する液晶駆動電圧をある一定時間毎に交
流化、即ち、コモン電極（ＩＴＯ２）の液晶駆動電圧を
基準にして、画素電極（ＩＴＯ１）に印加される液晶駆
動電圧を、一定時間毎に正電圧側／負電圧側に変化させ
るようにしている。この液晶層（ＬＣ）に交流電圧を印
加する駆動方法として、コモン対称法とコモン反転法の
２通りの方法が知られている。コモン反転法とは、コモ
ン電極（ＩＴＯ２）と画素電極（ＩＴＯ１）に印加され
る電圧を共に交互に反転させる方法であり、また、コモ
ン対称法とは、コモン電極（ＩＴＯ２）に印加される電
圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧
を、コモン電極（ＩＴＯ２）に印加される電圧を基準に
して、交互に正、負に反転させる方法である。このコモ
ン対称法は、画素電極（ＩＴＯ１）に印加される電圧の
振幅が、コモン反転法の場合に比べ２倍となり、低電圧
のドライバが使用できないと言う欠点があるが、低消費
電力と表示品質の点で優れているドット反転法あるいは
Ｖライン反転法が使用可能である。液晶表示モジュール
において、前記ドット反転法を使用することにより、隣
り合うドレイン信号線（Ｄ）に印加される電圧が逆極性
となるため、コモン電極（ＩＴＯ２）やゲート電極
（Ｇ）に流れる電流が隣同志で打ち消し合い、消費電力
を低減することができる。また、コモン電極（ＩＴＯ
２）に流れる電流が少なく電圧降下が大きくならないた
め、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表
示品質の低下を最小限に抑えることができる。
【００１５】図５は、図１に示すドレインドライバ１３
０の一例の概略構成を示すブロック図である。なお、ド
レインドライバ１３０は、１個の半導体集積回路（半導
体チップ）から構成される。同図において、正極性階調
電圧生成回路１５１は、正電圧生成回路１２１から入力
される正極性の９値の階調基準電圧（Ｖ０〜Ｖ８）に基
づいて、正極性の２５６階調分の階調電圧を生成し、デ
コーダ回路１５６に出力する。負極性階調電圧生成回路
１５２は、負電圧生成回路１２２から入力される負極性
の９値の階調基準電圧（Ｖ９〜Ｖ１７）に基づいて、負
極性の２５６階調分の階調電圧を生成し、デコーダ回路
１５６に出力する。また、ドレインドライバ１３０のラ
ッチアドレスセレクタ１５３は、表示制御装置１００か
ら入力される表示データラッチ用クロック（ＣＬＫ２）
に基づいて、ラッチ回路（１）１５４のデータ取り込み
用信号を生成し、ラッチ回路（１）１５４に出力する。
ラッチ回路（１）１５４は、ラッチアドレスセレクタ回
路１５３から出力されるデータ取り込み用信号に基づ
き、表示制御装置１００から入力される表示データラッ
チ用クロック（ＣＬＫ２）に同期して、各色毎８ビット
の表示データを出力本数分だけラッチする。ラッチ回路
（２）１５５は、表示制御装置１００から入力される出
力タイミング制御用クロック（ＣＬＫ１）に応じて、ラ
ッチ回路（１）１５４内の表示データをラッチする。こ
のラッチ回路（２）１５５に取り込まれた表示データ
は、レベルシフト回路を介してデコーダ回路１５６に入
力される。デコーダ回路１５６は、正極性の２５６階調
分の階調電圧、あるいは負極性の２５６階調分の階調電
圧の中から、表示データに対応した１つの階調電圧を選
択し、出力アンプ回路１５７に出力する。出力アンプ回
路１５７は、入力された階調電圧を、電流増幅して各ド
レイン信号線（Ｄ）に出力する。なお、図５において、
バイアス回路１５８は、出力アンプ回路１５７内の定電
流源の電流値を決定する。また、クロック制御回路１５
９は、スタートパルス（ＥＩＯ１，ＥＩＯ２）を生成す
るとともに、内部タイミング信号を生成する。さらに、
データ反転回路１６０は、ドレイン信号線（Ｄ）に印加
される階調電圧が正極性が、あるいは負極性かに応じ
て、即ち、ＰＯＬ１信号、ＰＯＬ２信号により、入力さ
れる表示データの反転、あるいは非反転処理を行う。
【００１６】図６は、図１に示す正極性階調電圧生成回
路１５１あるいは負極性階調電圧生成回路１５２の回路
構成を示す回路図である。なお、図６において、Ｖ’０
〜Ｖ’８は、正極性あるいは負極性の９値の階調基準電
圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）を示す。同図に示すよ
うに、階調電圧生成回路は、正極性あるいは負極性の９
値の階調基準電圧（Ｖ０〜Ｖ８，Ｖ９〜Ｖ１７）間を抵
抗素子で分圧して、正極性あるいは負極性の２５６階調
の階調電圧を生成する抵抗分圧回路で構成される。この
場合に、各階調基準電圧間に接続される各抵抗素子の抵
抗値は、液晶層に印加する電圧と透過率との関係に合わ
せて所定の重み付けが成されている。
【００１７】図７は、半導体集積回路（半導体チップ）
内での、従来の階調電圧生成回路のレイアウトを示す図
である。従来の階調電圧生成回路は、アルミニウム等で
形成される階調電圧配線層１９と、当該階調電圧配線層
１９の下に層間絶縁膜を介して、拡散抵抗膜等により形
成される抵抗配線層２０と、この階調電圧配線層１９と
抵抗配線層２０とを接続するコンタクトホール２１で構
成される。デコーダ２００および出力アンプ回路２１０
の入力インピーダンスは、高インピーダンスであり、定
常電流は流れないので、従来の抵抗分圧回路では、定常
的に流れる定常電流は、抵抗配線層２０の各階調基準電
圧間となる。この場合に、各階調基準電圧間に接続され
る各抵抗素子の抵抗値は、電流経路となる抵抗配線層２
０の配線長（Ｌ）／抵抗配線層２０の配線幅（Ｗ）＊抵
抗配線層２０のシート抵抗値で決定される。しかしなが
ら、従来の抵抗分圧回路では、コンタクトホール２１
が、抵抗配線層２０の電流経路内に設けられている。そ
のため、コンタクトホール２１のコンタクト径の製造ば
らつき等により、抵抗配線層２０の配線長（Ｌ）にばら
つきが生じ、これにより、抵抗分圧回路の各抵抗値にも
ばらつきが生じ、抵抗分圧回路で生成される階調電圧が
ばらついてしまう。そして、２５６階調の階調電圧を生
成する場合に、各階調電圧の電圧差は極めて小さいの
で、この抵抗配線層２０の配線長（Ｌ）のばらつきによ
り生じる階調電圧のばらつきによる影響は大きく、これ
により、液晶表示パネル１０の表示画面の表示品質が損
なわれることになる。さらに、抵抗配線層２０の電流経
路内にコンタクトホール２１を形成しているために、コ
ンタクトホール２１のコンタクト面積に制限があり、コ
ンタクト面積を小さくする必要があり、出力アンプ回路
２１０への伝達特性に遅延が生じる。
【００１８】図８は、半導体集積回路（半導体チップ）
内での、本実施の形態の階調電圧生成回路のレイアウト
を示す図である。図９は、図８に示すＡ−Ａ’切断線に
沿った断面構造を示す断面図である。本実施の形態の階
調電圧生成回路も、アルミニウム等で形成される階調電
圧配線層１９と、当該階調電圧配線層１９の下に層間絶
縁膜２２を介して、ポリシリコンまたは拡散抵抗膜等に
より形成される抵抗配線層２０と、この階調電圧配線層
１９と抵抗配線層２０とを接続するコンタクトホール２
１で構成される。しかしながら、本実施の形態では、抵
抗配線層２０に突出部２３を設け、この突出部２３に、
階調電圧配線層１９と抵抗配線層２０とを接続するコン
タクトホール２１を形成するようにしている。即ち、本
実施の形態では、抵抗配線層２０の電流経路外にコンタ
クトホール２１を形成するようにしている。この場合
に、抵抗分圧回路を流れる定常電流は、抵抗配線層２３
内の最短経路を流れ、抵抗配線層２０の外側となる突出
部２３には流れない。そのため、本実施の形態では、コ
ンタクトホール２１のコンタクト径の製造ばらつき等に
より、抵抗配線層２０の配線長（Ｌ）にばらつきが生じ
ることがないので、抵抗分圧回路の各抵抗値にばらつき
が生じることがない。従って、抵抗分圧回路で生成され
る階調電圧にばらつきが生じることがなく、液晶表示パ
ネル１０の表示画像の表示品質を向上させることができ
る。さらに、コンタクトホール２３のコンタクト面積に
も制限がないため、コンタクト面積を従来よりも拡大す
ることができ、出力アンプ回路２１０への伝達特性に遅
延が生じるのを防止することができる。
【００１９】図１０は、従来のバイアス回路の基本回路
構成の一例を示す回路図である。図１０に示すバイアス
回路は、カレントミラー回路を構成するｐ型ＭＯＳトラ
ンジスタ（以下、単に、ＰＭＯＳと称する。）（Ｍ２，
Ｍ３）と、ＰＭＯＳ（Ｍ２）に縦続接続されるｎ型ＭＯ
Ｓトランジスタ（以下、単に、ＮＭＯＳと称する。）
（Ｍ１）と、ＰＭＯＳ（Ｍ３）に縦続接続されるＮＭＯ
Ｓ（Ｍ５）とで構成される。ここで、ＮＭＯＳ（Ｍ１）
のゲートにはＶＢのバイアス電圧が印加され、このバイ
アス電圧（ＶＢ）により決定される電流（ｉｏ）が、Ｐ
ＭＯＳ（Ｍ２，Ｍ３）で構成されるカレントミラー回路
で折り返されて、電流（ｉａ）となり、ＮＭＯＳ（Ｍ
５）を流れる。また、ＮＭＯＳ（Ｍ５）のゲート電圧
（ＶＧ）が、出力アンプ回路２１０内の定電流源を構成
するＮＭＯＳのゲートに印加される。ここで、ＮＭＯＳ
（Ｍ５）は、ゲートとドレインとが共通に接続されてい
るので、このＮＭＯＳ（Ｍ５）と、出力アンプ回路２１
０内の定電流源を構成するＮＭＯＳとはカレントミラー
回路を構成する。従って、出力アンプ回路２１０内の定
電流源を構成するＮＭＯＳには、バイアス電圧（ＶＢ）
により決定される電流（ｉｏ）により決定される電流が
流れることになる。しかしながら、従来のバイアス回路
は、電源電圧として、ドレインドライバ１３０の電源電
圧（ＶＤＤ）が印加され、この電源電圧（ＶＤＤ）が高
電圧であるため、高耐圧ＭＯＳトランジスタで構成する
必要があった。しかしながら、前記したように、高耐圧
ＭＯＳトランジスタは、一般的に耐圧確保のため、ゲー
ト酸化膜の膜厚が大きく、さらに、電解緩和領域が必要
のため、ＭＯＳトランジスタ素子のばらつき（しきい値
電圧等）が、低耐圧のＭＯＳトランジスタに対して大き
い。このため、ドレインドライバ１３０毎に、バイアス
回路から、アンプ回路を構成する差動増幅器の定電流源
へ供給する電流値にばらつきが生じ、液晶表示パネル１
０の表示画像に、ドレインドライバ１３０毎に輝度むら
が発生する恐れがあり、液晶表示パネル１０の表示画像
の表示品質を損なわせるという問題点があった。これを
防止するためには、図１１に示すように、電源電圧とし
て、ドレインドライバ１３０に入力されるディジタル信
号の電圧（ＶＣＣ）を使用し、耐圧の低いＭＯＳトラン
ジスタでバイアス回路を構成することが考えられる。し
かしながら、低消費電力化および低ＥＭＩ化のために、
ドレインドライバ１３０に入力されるディジタル電圧の
電圧範囲を小さくなっており、そのため、前記したよう
なバイアス回路では、各ＭＯＳトランジスタの飽和動作
状態を満たすことができなくなり、カレントミラー回路
の特性が失われてしまうという問題点があった。
【００２０】図１２は、本実施の形態のバイアス回路の
基本回路構成の一例を示す回路図である。図１２に示す
バイアス回路は、ＮＭＯＳ（Ｍ１，Ｍ５）として低耐圧
ＭＯＳトランジスタを使用し、ＰＭＯＳ（Ｍ２）とＮＭ
ＯＳ（Ｍ１）との間に、高耐圧のＮＭＯＳ（Ｍｏ１）
を、また、ＰＭＯＳ（Ｍ３）とＮＭＯＳ（Ｍ５）との間
に、高耐圧のＮＭＯＳ（Ｍｏ２）を接続した点で、図１
１に示すバイアス回路と相違する。ここで、ＮＭＯＳ
（Ｍｏ１，Ｍｏ２）のゲートには、ＧＮＤの電源電圧と
ＶＤＤの電源電圧とを、分圧抵抗により分圧したＶＣの
一定の電圧が印加される。このとき、ＮＭＯＳ（Ｍ１）
のドレイン電圧（即ち、ＮＭＯＳ（Ｍｏ１）のソース電
圧は、ＶＣ−Ｖｔｈ（Ｍｏ１）程度となる。ここで、Ｖ
ｔｈ（Ｍｏ１）は、ＮＭＯＳ（Ｍｏ１）のしきい値電圧
である。従って、Ｖｏ−Ｖｔｈ（Ｍｏ１）を、ＮＭＯＳ
（Ｍ１）の耐圧の範囲内の電圧となるように、ＶＣの電
圧を設定すれば、電流値を決定するＮＭＯＳ（Ｍ１）に
は、低耐圧のＭＯＳトランジスタを使用することが可能
となる。一般に、低耐圧のＭＯＳトランジスタの耐圧
は、５Ｖ以下であるので、（Ｖｏ−Ｖｔｈ（Ｍｏ１））
の電圧範囲を５Ｖ以下とすればよい。なお、ＮＭＯＳ
（Ｍｏ２）は、出力アンプ回路２１０の回路構成にあわ
せて、バイアス出力段に低耐圧ＭＯＳトランジスタが必
要であるため設けているが、出力アンプ回路２１０の回
路構成として低耐圧ＭＯＳトランジスタが必要なけれ
ば、このＮＭＯＳ（Ｍｏ２）は必要ない。一般に、低耐
圧のＭＯＳトランジスタでは、しきい値電圧等のトラン
ジスタ素子のばらつきが小さいので、本実施の形態で
は、バイアス回路から出力アンプ回路２１０を構成する
差動増幅器の定電流源へ供給する電流値にばらつきが生
じることがなく、そのため、液晶表示パネル１０の表示
画像の表示品質を向上させることができる。
【００２１】図１３は、本実施の形態のバイアス回路の
基本回路構成の他の例を示す回路図である。図１３に示
すバイアス回路は、カレントミラー回路を２段構成した
回路である。この図１３に示す回路において、ＮＭＯＳ
（Ｍ４）とＮＭＯＳ（Ｍ５）のサイズが同一で、ＮＭＯ
Ｓ（Ｍ４）のゲート電圧をＶｏ、ＮＭＯＳ（Ｍ５）のゲ
ート電圧を２Ｖｏとし、ＮＭＯＳ（Ｍ１，Ｍ４，Ｍ５）
のしきい電圧がすべて同じであるとすると、各ＮＭＯＳ
（Ｍ１，Ｍ４，Ｍ６）に流れる電流は下記（１）式で表
される。
【００２２】
【数１】 ｉｏ＝β１（ＶＢ−Ｖｔｈ）／２ ｉｏ’＝β５（Ｖｏ−Ｖｔｈ）／２ ｉａ＝β６（Ｖｏ−Ｖｔｈ）／２ ・・・・・・・・・・・・・ （１） ここで、βは定数であり、β１：β５＝１：４とするこ
とにより、電流（ｉａ）の電流値が、ＮＭＯＳ（Ｍ１，
Ｍ４，Ｍ５）のしきい値電圧の影響を受けなくすること
ができる。
【００２３】ドット反転駆動法では、出力アンプ回路２
１０は、正極性の階調電圧を増幅する高電圧アンプ回路
と、負極性の階調電圧を増幅する低電圧アンプ回路とで
構成される。
【００２４】図１４は、正極性の階調電圧を増幅する高
電圧アンプ回路の基本回路構成を示す回路図であり、図
１５は、負極性の階調電圧を増幅する低電圧アンプ回路
の基本回路構成を示す回路図である。図１４、図１５に
示すアンプ回路はともに、差動増幅器で構成される。こ
の図１４、図１５に示すアンプ回路に、バイアス電流を
供給するための、図１３に示す基本バイアス回路を使用
するバイアス回路を図１６に示す。図１６に示すバイア
ス電圧（ＶＧＮ）が、図１４に示す差動増幅回路のバイ
アス電圧として、また、図１６に示すバイアス電圧（Ｖ
ＧＰ）が、図１５に示す差動増幅回路のバイアス電圧と
してそれぞれ供給される。このバイアス回路では、電流
（ｉＨｎ，ｉＬｐ）は、ＮＭＯＳ（Ｍ１，Ｍ６）でほぼ
決定されるので、このＮＭＯＳ（Ｍ１，Ｍ６）には、ト
ランジスタ素子のばらつきの少ない低耐圧ＭＯＳトラン
ジスタで構成している。このために、低耐圧のＮＭＯＳ
（Ｍｏ１，Ｍｏ２，Ｍｏ３，Ｍｏ４，Ｍ１１）が、それ
ぞれの電流ラインに追加されている。
【００２５】図１７は、本実施の形態のバイアス回路の
基本回路構成の他の例を示す回路図である。この図１７
に示すバイアス回路は、ＮＭＯＳ（Ｍ１，Ｍ５）として
低耐圧ＭＯＳトランジスタを使用し、ＰＭＯＳ（Ｍ２）
とＮＭＯＳ（Ｍ１）との間に、ダイオード接続された高
耐圧のＮＭＯＳ（Ｍｏ１）を、また、ＰＭＯＳ（Ｍ３）
とＮＭＯＳ（Ｍ５）との間に、ダイオード接続された高
耐圧のＮＭＯＳ（Ｍｏ２）を接続した点で、図１３に示
すバイアス回路と相違する。図１７に示すバイアス回路
では、ＮＭＯＳ（Ｍｏ１）のゲート電圧は、ＮＭＯＳ
（Ｍｏ１）のドレイン電圧（即ち、ＰＭＯＳ（Ｍ２）の
ドレイン電圧）となる。この時、ＰＭＯＳ（Ｍ２）のド
レイン電圧（Ｖｇｓ（Ｍ２））は、下記（２）式で表さ
れる。
【００２６】
【数２】
【００２７】ここで、ＩｄはＰＭＯＳ（Ｍ２）のドレイ
ン電流、ＬはＰＭＯＳ（Ｍ２）のゲート長、μはＰＭＯ
Ｓ（Ｍ２）の移動度、ＣｏはＰＭＯＳ（Ｍ２）のゲート
容量、ＷはＰＭＯＳ（Ｍ２）のゲート幅、Ｖｔｈ（Ｍ
２）はＰＭＯＳ（Ｍ２）のしきい値電圧である。従っ
て、ＮＭＯＳ（Ｍ１）のドレイン電圧（即ち、ＮＭＯＳ
（Ｍｏ１）のソース電圧）は、Ｖｇｓ（Ｍ２）−Ｖｔｈ
（Ｍｏ１）となる。ここで、Ｖｔｈ（Ｍｏ１）は、ＮＭ
ＯＳ（Ｍｏ１）のしきい値電圧である。
【００２８】従って、Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍｏ
１）を、ＮＭＯＳ（Ｍ１）の耐圧の範囲内の電圧となる
ようにすれば、電流値を決定するＮＭＯＳ（Ｍ１）に
は、低耐圧のＭＯＳトランジスタを使用することが可能
となる。一般に、低耐圧のＭＯＳトランジスタの耐圧
は、５Ｖ以下であるので、（Ｖｏ−Ｖｔｈ（Ｍｏ１））
の電圧範囲を５Ｖ以下とすればよい。さらに、ＮＭＯＳ
（Ｍ１）のドレイン電圧（Ｖｇｓ（Ｍ２）−Ｖｔｈ（Ｍ
ｏ１））が大きすぎる場合には、ＮＭＯＳ（Ｍｏ１）と
同じＭＯＳトランジスタを直列に追加して調整すればよ
い。例えば、ＮＭＯＳ（Ｍｏ１）とＮＭＯＳ（Ｍｏ１
ａ）とを２個直列に追加した回路構成を図１８に示す。
この図１７に示すバイアス回路において、図１３と同
様、カレントミラー回路を２段構成とすることもでき、
その場合の回路構成を図１９に示す。前記図１４、図１
５に示すアンプ回路に、バイアス電流を供給するため
の、図１７に示す基本バイアス回路を使用するバイアス
回路を図２０に示す。図２０に示すバイアス電圧（ＶＧ
Ｎ）が、図１４に示す差動増幅回路のバイアス電圧とし
て、また、図１６に示すバイアス電圧（ＶＧＰ）が、図
１５に示す差動増幅回路のバイアス電圧としてそれぞれ
供給される。このバイアス回路でも、電流（ｉＨｎ，ｉ
Ｌｐ）は、ＮＭＯＳ（Ｍ１，Ｍ６）でほぼ決定されるの
で、このＮＭＯＳ（Ｍ１，Ｍ６）には、トランジスタ素
子のばらつきの少ない低耐圧ＭＯＳトランジスタで構成
している。このために、低耐圧のＮＭＯＳ（Ｍｏ１，Ｍ
ｏ２，Ｍｏ３，Ｍｏ４，Ｍ１１）が、それぞれの電流ラ
インに追加されている。以上、本発明者によってなされ
た発明を、前記発明の実施の形態に基づき具体的に説明
したが、本発明は、前記発明の実施の形態に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることは勿論である。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３０】（１）本発明の液晶表示装置によれば、液
晶表示素子に表示される表示画像の表示品質を向上させ
ることが可能となる。 （２）本発明の液晶表示装置によれば、階調電圧生成手
段で生成される各階調電圧にばらつきが生じるの防止す
ることが可能となる。 （３）本発明の液晶表示装置によれば、バイアス回路内
に低耐圧ＭＯＳトランジスタを使用できるので、アンプ
回路の定電流源の電流値を各映像信号線駆動手段毎に均
一にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態のＴＦＴ方式の液晶表示モ
ジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を
示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。
【図４】図１に示す内部電源回路の概略構成を示すブロ
ック図である。
【図５】図１に示すドレインドライバの一例の概略構成
を示すブロック図である。
【図６】図１に示す正極性階調電圧生成回路あるいは負
極性階調電圧生成回路の回路構成を示す回路図である。
【図７】半導体集積回路（半導体チップ）内での、従来
の階調電圧生成回路のレイアウトを示す図である。
【図８】半導体集積回路（半導体チップ）内での、本実
施の形態の階調電圧生成回路のレイアウトを示す図であ
る。
【図９】図８に示すＡ−Ａ’切断線に沿った断面構造を
示す断面図である。
【図１０】従来のバイアス回路の基本回路構成の一例を
示す回路図である。
【図１１】従来のバイアス回路の基本回路構成の他の例
を示す回路図である。
【図１２】本実施の形態のバイアス回路の基本回路構成
の一例を示す回路図である。
【図１３】本実施の形態のバイアス回路の基本回路構成
の他の例を示す回路図である。
【図１４】正極性の階調電圧を増幅する高電圧アンプ回
路の基本回路構成を示す回路図である。
【図１５】負極性の階調電圧を増幅する低電圧アンプ回
路の基本回路構成を示す回路図である。
【図１６】図１４、図１５に示すアンプ回路に、バイア
ス電流を供給するための、図１３に示す基本バイアス回
路を使用するバイアス回路を示す回路図である。
【図１７】本実施の形態のバイアス回路の基本回路構成
の他の例を示す回路図である。
【図１８】図１７に示すバイアス回路において、ＮＭＯ
Ｓトランジスタを２個直列に追加した回路構成を示す回
路図である。
【図１９】図１７に示すバイアス回路において、カレン
トミラー回路を２段構成した回路構成を示す回路図であ
る。
【図２０】図１４、図１５に示すアンプ回路に、バイア
ス電流を供給するための、図１７に示す基本バイアス回
路を使用するバイアス回路を示す回路図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、１９…階調
電圧配線層、２０…抵抗配線層、２１…コンタクトホー
ル、２２…層間絶縁膜、２３…突出部、１００…表示制
御装置、１１０…内部電源回路、１２１，１２２…電圧
生成回路、１２３…コモン電極電圧生成回路、１２４…
ゲート電極電圧生成回路、１３０…ドレインドライバ、
１３１，１３２，１４１，１４２…信号線、１３３…表
示データのバスライン、１４０…ゲートドライバ、１５
１，１５２…階調電圧生成回路、１５３…ラッチアドレ
スセレクタ、１５４…ラッチ回路（１）、１５５…ラッ
チ回路（２）、１５６，２００…デコーダ回路、１５
７，２１０…出力アンプ回路、１５８…バイアス回路、
１５９…クロック制御回路、１６０…データ反転回路、
Ｄ…ドレイン信号線（映像信号線または垂直信号線）、
Ｇ…ゲート信号線（走査信号線または水平信号線）、Ｉ
ＴＯ１…画素電極、ＩＴＯ２…コモン電極（ＩＴＯ
２）、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、Ｃ
ＳＴＧ…保持容量、Ｃａｄｄ…付加容量、Ｍ…ＭＯＳト
ランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 充 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 中安 洋三 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 安川 信治 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 縣 健太郎 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 山下 祐二 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 小寺 浩一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 2H093 NA16 NA31 NA53 NC03 NC21 NC34 ND05 ND06 ND38 5C006 AC02 AC21 AF64 BB16 BC06 BC11 BF34 BF43 EA03 EC05 FA25 FA26 FA47 5C080 AA10 BB05 CC03 DD05 DD30 EE29 FF09 JJ03 KK02 KK10 KK52

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に配置される複数の画素
    と、 前記各画素に表示データに対応する映像信号電圧を印加
    する複数の映像信号線とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する映像信号電圧
    を供給する映像信号線駆動手段とを具備する液晶表示装
    置であって、 前記映像信号線駆動手段は、外部から入力される複数の
    階調基準電圧に基づき複数の階調電圧を生成する階調電
    圧生成手段と、 前記階調電圧生成手段で生成された複数の階調電圧の中
    から、表示データに対応する映像信号電圧を選択する選
    択手段とを有し、 前記階調電圧生成手段は、前記複数の階調基準電圧間を
    分圧して前記複数の階調電圧を生成する抵抗分圧回路を
    有し、 前記抵抗分圧回路は、前記各階調電圧が出力される複数
    の階調電圧配線層と、 抵抗配線層と、 前記各階調電圧配線層と前記抵抗配線層とを絶縁する層
    間絶縁膜と、 前記層間絶縁膜に設けられ、前記各階調電圧配線層と前
    記抵抗配線層とを接続する接続部とで構成され、 前記接続部は、前記抵抗配線層の電流経路以外の部分に
    設けられることを特徴とする液晶表示装置。
  2. 【請求項２】 前記抵抗配線層は、前記抵抗分圧回路の
    各抵抗素子を構成する部分と、 前記接続部が設けられる突出部とを有することを特徴と
    する請求項１に記載の液晶表示装置。
  3. 【請求項３】 マトリクス状に配置される複数の画素
    と、 前記各画素に表示データに対応する映像信号電圧を印加
    する複数の映像信号線とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する映像信号電圧
    を供給する映像信号線駆動手段とを具備する液晶表示装
    置であって、 前記映像信号線駆動手段は、表示データに対応する映像
    信号電圧を増幅して前記各映像信号線に出力する複数の
    アンプ回路と、 前記複数のアンプ回路内の定電流源の電流値を制御する
    カレントミラー回路を含むバイアス回路とを有し、 前記バイアス回路のカレントミラー回路は、第１の基準
    電源電圧が供給される第１の電源ラインと、第２の基準
    電源電圧が供給される第２の電源ラインとの間に接続さ
    れる、第１導電型で低耐圧の第１のトランジスタ素子
    と、第２導電型で高耐圧の第２のトランジスタ素子と、
    前記第１のトランジスタ素子と前記第２のトランジスタ
    素子との間に接続され、その制御電極に一定のバイアス
    電圧が印加される少なくとも１個の第１導電型のトラン
    ジスタ素子からなる直列回路を有し、 前記一定のバイアス電圧は、前記第１の基準電源電圧と
    前記第２の基準電源電圧との間の電圧であることを特徴
    とする液晶表示装置。
  4. 【請求項４】 前記一定のバイアス電圧は、前記第１の
    基準電源電圧と前記第２の基準電源電圧とを、分圧回路
    により分圧した電圧であることを特徴とする請求項３に
    記載の液晶表示装置。
  5. 【請求項５】 マトリクス状に配置される複数の画素
    と、 前記各画素に表示データに対応する映像信号電圧を印加
    する複数の映像信号線とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する映像信号電圧
    を供給する映像信号線駆動手段とを具備する液晶表示装
    置であって、 前記映像信号線駆動手段は、表示データに対応する映像
    信号電圧を増幅して前記各映像信号線に出力する複数の
    アンプ回路と、 前記複数のアンプ回路内の定電流源の電流値を制御する
    カレントミラー回路を含むバイアス回路とを有し、 前記バイアス回路のカレントミラー回路は、第１の基準
    電源電圧が供給される第１の電源ラインと、第２の基準
    電源電圧が供給される第２の電源ラインとの間に接続さ
    れる、第１導電型で低耐圧の第１のトランジスタ素子
    と、第２導電型で高耐圧の第２のトランジスタ素子と、
    前記第１のトランジスタ素子と前記第２のトランジスタ
    素子との間に接続される少なくとも１個の第１導電型の
    トランジスタ素子からなる直列回路を有し、 前記少なくとも１個の第１導電型のトランジスタ素子
    は、その制御電極が第２の電極に接続されていることを
    特徴とする液晶表示装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003283267A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 階調制御用出力回路及びその検査用装置，階調制御用出力回路の検査方法
JP2005025596A (ja) * 2003-07-04 2005-01-27 Ricoh Co Ltd 半導体装置
US6924601B2 (en) 2002-12-19 2005-08-02 Matsushita Electric Industrial Co., Ltd. Display driver
US7183582B2 (en) 2002-05-29 2007-02-27 Seiko Epson Coporation Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus
JP2008015875A (ja) * 2006-07-07 2008-01-24 Matsushita Electric Ind Co Ltd 電源回路
JP2008159906A (ja) * 2006-12-25 2008-07-10 Nec Electronics Corp 抵抗分割回路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW595102B (en) * 2002-12-31 2004-06-21 Realtek Semiconductor Corp Circuit apparatus operable under high voltage
JP3955298B2 (ja) * 2003-12-25 2007-08-08 松下電器産業株式会社 抵抗分圧回路、およびこの抵抗分圧回路を使用した液晶駆動装置ならびに液晶表示装置
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
US8094109B2 (en) * 2006-11-02 2012-01-10 Renesas Electronics Corporation Data driver with multilevel voltage generating circuit, and liquid crystal display apparatus including layout pattern of resistor string of the multilevel generating circuit
JP2017151197A (ja) * 2016-02-23 2017-08-31 ソニー株式会社 ソースドライバ、表示装置、及び、電子機器
CN106157915B (zh) * 2016-08-31 2019-04-26 深圳市华星光电技术有限公司 薄膜晶体管液晶显示器的驱动装置及驱动方法
CN113643654B (zh) * 2021-08-17 2022-06-07 天津工业大学 一种微显示阵列无源驱动线路功率损耗优化电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675278A (en) * 1994-02-09 1997-10-07 Texas Instruments Incorporated/Hiji High-Tech Co., Ltd. Level shifting circuit
US5854627A (en) * 1994-11-11 1998-12-29 Hitachi, Ltd. TFT liquid crystal display device having a grayscale voltage generation circuit comprising the lowest power consumption resistive strings
US6014122A (en) * 1997-01-16 2000-01-11 Nec Corporation Liquid crystal driving circuit for driving a liquid crystal display panel
JP3220035B2 (ja) * 1997-02-27 2001-10-22 エヌイーシーマイクロシステム株式会社 スタチック型半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003283267A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 階調制御用出力回路及びその検査用装置，階調制御用出力回路の検査方法
US7183582B2 (en) 2002-05-29 2007-02-27 Seiko Epson Coporation Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus
US7364928B2 (en) 2002-05-29 2008-04-29 Seiko Epson Corporation Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus
US6924601B2 (en) 2002-12-19 2005-08-02 Matsushita Electric Industrial Co., Ltd. Display driver
US7265495B2 (en) 2002-12-19 2007-09-04 Matsushita Electric Industrial Co., Ltd. Display driver
JP2005025596A (ja) * 2003-07-04 2005-01-27 Ricoh Co Ltd 半導体装置
JP2008015875A (ja) * 2006-07-07 2008-01-24 Matsushita Electric Ind Co Ltd 電源回路
JP2008159906A (ja) * 2006-12-25 2008-07-10 Nec Electronics Corp 抵抗分割回路

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