この種の従来のアクティブマトリックス型表示装置として、アクティブマトリックス型液晶表示装置について説明する。
図9は、従来のアクティブマトリックス型液晶表示装置の要部構成例を示すブロック図である。
図9に示すように、アクティブマトリックス型液晶表示装置100は、ガラス基板または石英基板などの透明基板上に、データドライバ101、ゲートドライバ102および表示部103を有している。
データドライバ101には、制御信号としてスタートパルスSPSとクロック信号CKSが入力され、さらに映像信号Video入力されている。
ゲートドライバ102には、制御信号としてスタートパルスSPGおよびクロック信号CKGなどが入力されている。
表示部103は、互いに交叉(直交)する複数のデータ信号線としてのソースバスラインSbus1、Sbus2、・・・Sbusnと複数の走査信号線としてのゲートバスラインG1、G2、・・・Gmとが配設され、これらのソースバスラインSbusとゲートバスラインGの各交叉部近傍位置毎に、薄膜トランジスタ104(以下、TFT104という)と、これに接続された画素容量105が設けられている。これらのTFT104および画素容量105は、画素部としてマトリクス状に複数配設されている。
即ち、各TFT104のゲート端子はそれぞれ、ゲートドライバ102の信号出力部に繋がるゲートバスラインG1、G2、・・・Gnにそれぞれ接続されている。また、各TFT104のソース端子はそれぞれ、データドライバ101の信号出力部に繋がるソースバスラインSbus1、Sbus2、・・・Sbusnにそれぞれ接続されている。さらに、各TFT104のドレイン端子はそれぞれ、透明電極からなる画素電極とその対向電極とに挟持された表示媒体としての液晶容量と、図示しない補助容量(保持容量)とからなる画素容量105にそれぞれ接続されている。
データドライバ101は、図10に示すように、入力される制御信号スタートパルスSPSおよび駆動信号CKSに基づいてサンプリング信号Sam1、Sam2・・・Samnを順次出力するサンプリングパルス生成回路101aと、サンプリングパルス生成回路101aから出力されるサンプリング信号Sam1、Sam2・・・Samnがそれぞれ入力され、各サンプリング信号Samに基づいて、入力された映像信号Videoを順次サンプリングするサンプリング回路101bとを有している。
以下に、このように構成された従来のアクティブマトリックス型液晶表示装置100の動作について説明する。
図11は、図9の従来のアクティブマトリックス型液晶表示装置100の要部における信号波形図である。
図11に示すように、まず、データドライバ101を構成するサンプリングパルス生成回路101aに制御信号であるスタートパルスSPSおよびクロック信号CKSが入力されると、サンプリングパルス生成回路101aから、映像信号Videoを順次サンプリングするために、サンプリングパルスSam1、Sam2・・・Samnがクロック信号CKSに従ってサンプリング回路101bに順次出力される。
このようにして、データドライバ101を構成するサンプリング回路101bには、映像信号Videoが順次入力されており、上記サンプリングパルスSam1、Sam2・・・Samnによって、サンプリング回路101bおよび表示部103を構成するソースバスラインSbus1、Sbus2、・・・Sbusnの容量をホールド容量(図9のCbus1、Cbus2・・・Cbusn)とするサンプルホールド回路が形成されている。このホールド容量であるソースバスライン容量(図1のCbus1、Cbus2・・・Cbusn)に対して、入力された映像信号Videoを順次サンプリングした各表示画像データがそれぞれ書き込まれる。
各サンプリングパルスSam1、Sam2・・・Samnによってそれぞれ、各ソースバスラインSbus1、Sbus2、・・・Sbusnに各表示画像データが順次書き込まれ、さらに、ゲートドライバ102の信号出力部に繋がるゲートバスラインGnは、アクティブ(Hiレベル)になる。ゲートバスラインGnに接続されたTFT104を介してソースバスラインSbus1、Sbus2、・・・Sbusnにそれぞれ書き込まれた各表示画像データが、表示部103を構成するその行(選択されたゲートバスラインの行;1水平走査期間分)の複数の画素容量105に順次格納されていく。
以上のようにして、1水平走査期間分の各表示画像データのサンプリングが終了し、各画素容量105に表示画像データが書き込まれた後、そのゲートバスラインGnは非アクティブ(Lowレベル、Gnが非アクティブとなると、次はGn+1がアクティブとなる)になり、さらに、次のフレーム期間の表示画像データが書き込まれるまでの間、各画素容量105に書き込まれた表示画像データが保持される。
これと同様の動作が、ゲートバスラインG2、・・・Gmで繰り返されることにより、液晶表示装置の表示部103において1フレーム分の画像表示が行われる。
このように構成された液晶表示装置において、表示部103の画素容量105のうち液晶容量を構成する液晶分子は、直流電圧が長時間印加されると分極を起こして特性が劣化する。このため、一般に、液晶容量に印加される電圧は、交流電圧波形とされている。
図12は、1水平走査期間で極性反転される場合(1H反転駆動時)に、データドライバ101に入力される映像信号Videoの一例を示す映像信号波形図である。
図12に示すように、映像信号Videoでは、もともとの映像信号が、1水平期間毎に対向電極電位Vcを中心として正極性と負極性とに切り換えられている。また、その振幅(VpとVnの電圧差)も液晶の特性に合わせて振幅Vから増幅されたものとなっている。
このような駆動動作により、アクティブマトリックス型液晶表示装置100の画像表示が行われる。ここで、図12に示すような1H反転駆動時において、画素容量105に書き込まれている表示画像データ、即ち画素容量105の保持電位について考察する。
図13に示すように、縦方向(列方向)に隣接する画素Pix(x、y)およびPix(x、y+1)の画素容量Cpixに、1H反転されているソースバスラインSbusxの表示画像データVpおよびVn(VpとVnとは極性が異なるが、対向電極電位Vcからは同じ電圧振幅の表示画像データである)を書き込んだ場合について、画素Pix(x、y)およびPix(x、y+1)の画素電位波形を図14に示している。
図14には、縦方向(列方向)に隣接する画素部(1)のPix(x、y)および画素部(2)のPix(x、y+1)の画素電位波形とソースバスラインSbusxの電位波形とが示されている。
アクティブマトリックス型液晶表示装置100において、表示部103を構成するTFT104のドレイン端子Dには、図13に示すように、画素容量Cpix(画素容量105)以外に、TFT104のドレイン端子DとソースバスラインSbusとの間の寄生容量Csd、およびTFT104のドレイン端子とゲートバスラインとの間の寄生容量Cgdが存在する。ここで、画素部Pix(x、y)および画素部Pix(x、y+1)の画素容量Cpixに表示画像データVpおよびVnが書き込まれた後の画素容量は、TFT104がOFF状態になっているため、フローティング状態にある。
このため、画素容量の保持電位は、1水平走査期間毎のソースバスラインSbusxおよびSbusx+1の電位変化(Vp−Vn)による影響を受けて、ΔVだけ変動する。ここでΔVは、凡そ、
ΔV=(Vp−Vn)×(Csd+Csd)/(Cpix+Csd+Csd+Cgd)
となる。
1フレームの表示期間が終了して、垂直ブランキング期間になると、フレームの最終水平走査期間におけるソースバスラインSbusxの電位(図14の場合はVnの電位)が、次のフレームの表示期間が始まるまで保持される。このため、列方向に隣接する画素部Pix(x、y)および画素部Pix(x、y+1)における画素容量Cpixの保持電位は、対向電極電位Vcから見ると、ΔVだけ正極性と負極性とで偏った表示画像データが保持されることになる。
このような不具合は、表示部103を構成する各画素部に存在する寄生容量Csdを介して、表示期間におけるソースバスラインSbusの電位変動によって画素保持電位が影響を受けることにより生じる。
また、これ以外に、図13に示すように、各画素部を構成するTFT104からの漏れ電流Ioffによって画素保持電位が低下することによる不具合も存在する。
上記説明のように、フレームの最終水平走査期間が終了した時点から次のフレームの表示期間が始まるまでの期間である垂直ブランキング期間において、列方向に隣接する画素部Pix(x、y)および画素部Pix(x、y+1)における各画素容量Cpixの保持電位とソースバスラインSbusxの電位との関係について見ると、図14に示すように、各画素部Pix(x、y)の画素保持電位とソースバスラインSbusxの電位にはVp−ΔV−Vnの電位差が発生している。このため、画素部を構成するTFT104からの漏れ電流Ioffが垂直ブランキング期間に流れ、画素保持電位が低下することになる。
一方、画素部Pix(x、y+1)における画素容量Cpixの保持電位とソースバスラインSbusxの電位には、図14に示すように電位差が存在しない。このため、画素部を構成するTFT104の漏れ電流Ioffが垂直ブランキング期間に流れず、画素保持電位の低下は発生しない。
以上に説明したようなソースバスラインSbusの電位変動を受けて、画素部の寄生容量Csdおよび画素部を構成するTFT104からの漏れ電流Ioffに起因して発生する画素保持電位の低下という不具合は、画素部Pix(x、y)および画素部Pix(x、y+1)における画素容量Cpixの保持電位に限らず、1ゲートバスラインに繋がる全ての画素毎に発生する。よって、例えば中間調のベタ表示を行った場合に、1水平ライン毎に表示画像に濃淡が発生するなどの不具合が発生することになる。
このような不具合を低減する従来技術として、例えば、特許文献1〜3には、図15〜17に示すように、ブランキング期間において、ソースバスライン電位の平均的な電圧が概ね対向電圧Vcの値になるように、ソースバスラインに電位を与えることにより、上記不具合を軽減する方法が提案されている。
図15では、垂直ブランキング期間においては、ソースバスラインSbusxの電位が対向電圧Vcとされている。このとき、垂直ブランキング期間において、画素部Pix(x、y)の画素保持電位とソースバスラインSbusxの電位にはVp−ΔV/2−Vcの電位差が発生し、画素部Pix(x、y+1)の画素保持電位とソースバスラインSbusxの電位にはVc+ΔV/2−Vnの電位差が発生する。よって、垂直ブランキング期間において、上述したような画素部の寄生容量CsdおよびTFT104の漏れ電流に起因して発生する画素保持電位の低下を少なくすると共に、画素保持電位の低下が1水平ライン毎に偏って生じることを防ぐことができる。
図16では、垂直ブランキング期間において、ソースバスラインSbusxの電位が1水平走査期間毎にVpとVnとの間で極性反転され、平均すると対向電圧電圧Vcになっている。このとき、垂直ブランキング期間において、画素部Pix(x、y)の画素保持電位は1水平走査期間毎にVpとVp−ΔVとの間で交互に変化し、ソースバスラインSbusxの電位との電位差は1水平走査期間毎に0とVp−ΔV−Vnとの間で交互に変化する。また、画素部Pix(x、y+1)の画素保持電位は1水平走査期間毎にVn+ΔVとVnとの間で交互に変化し、ソースバスラインSbusxの電位との電位差は1水平走査期間毎にVp+ΔV−Vnと0との間で交互に変化する。よって、垂直ブランキング期間において、上述したような画素部の寄生容量CsdおよびTFT104の漏れ電流に起因して発生する画素保持電位の低下を少なくすると共に、画素保持電位の低下が1水平ライン毎に偏って生じることを防ぐことができる。
図17では、垂直ブランキング期間において、ソースバスライン電位がVpからVnに1回極性反転され、平均して対向電圧Vc(対向電極電圧)となっている。このとき、垂直ブランキング期間において、画素部Pix(x、y)の画素保持電位はVpからVp−ΔVに変化し、ソースバスラインSbus
xの電位との電位差は0からVp−ΔV−Vnに変化する。また、画素部Pix(x、y+1)の画素保持電位はVn+ΔVからVnに変化し、ソースバスラインSbus
xの電位との電位差はVp+ΔV−Vnから0に変化する。よって、垂直ブランキング期間において、上述したような画素の寄生容量CsdおよびTFTの漏れ電流に起因して発生する画素保持電位の低下を少なくすると共に、画素保持電位の低下が1水平ライン毎に偏って生じることを防ぐことができる。
特開平5−313607号公報
特開2001−202066号公報
特開2002−40993号公報
しかしながら、上記特許文献1〜3に提案されている従来技術を用いても、以下に示すような課題が残ることになる。
例えば、図18に示すような中間調ベタ表示画面に1水平ライン毎に黒/中間調の表示を行う場合について、画素部(1)の(x、y)、画素部(2)の(x、y+1)、画素(1)’の(x+1、y)および画素部(2)’の(x+1、y+1)の電位について考察する。
画素部(1)の(x、y)および画素部(2)の(x、y+1)の電位は、図18に示すように、それぞれの画素部の書き込みタイミングにおいて中間調電位VMpおよびVMnに充電された後、ソースバスラインSbusxの電位変動によってΔVMだけ変動される。
一方、画素部(1)’の(x+1、y)および画素(2)’の(x+1、y+1)の電位は、図18に示すように、それぞれの各画素部の書き込みタイミングにおいて中間調電位VMpおよびVMnに充電された後、ソースバスラインSbusx+1の電位変動によってΔVMおよびΔV’だけ変動される。
ここで、ΔVMおよびΔV’は
ΔVM=(VMp−VMn)×(Csd+Csd)/(Cpix+Csd+Csd+Cgd)
ΔV’=(VMp−Vn)×(Csd+Csd)/(Cpix+Csd+Csd+Cgd)
となる。
本来、画素部(1)および画素部(2)と画素部(1)’および画素部(2)’とは、同一の画素電位(表示情報)となるべきであるところ、異なる画素電位となり、画素部(1)および画素部(2)と画素部(1)’および画素部(2)’との境界で、縦方向にクロストークが発生することになる。
このように、画素電位の変動量は、表示期間におけるソースバスラインの電位変動の状態により決定されるものであり、表示期間のソースバスライン電位は、種々の値をとり得る。
したがって、ソースバスラインの平均電位を、対向電極電位Vcに対して常に等しい状態とすることはできず、偏りが生じるため、それに合わせて画素保持電位も偏ることになり、上記縦クロストークが発生する。
このような縦クロストークは、表示期間におけるソースバスラインの電位変動によって、画素保持電位が変動することにより発生するものである。よって、上記特許文献1〜3に開示されているように、垂直ブランキング期間においてソースバスラインの平均的な電位が概ね対向電圧Vcの値になるように制御する従来技術では、防ぐことができない不具合である。
一般に、垂直期間に占める表示期間とブランキング期間とを比較すると、
表示期間 >> ブランキング期間
となっている。
したがって、上記特許特許文献1〜3に開示されている従来技術によって画素電位の変動低減効果を期待することができる期間(ブランキング期間)に対して、表示期間が長く、表示期間におけるソースバスラインの電位変動が画像表示に与える影響は大きいと考えられる。
このような不具合を低減する方法として、図19に示すように、映像信号Videoのブランキング期間を伸長させて、ソースバスラインの電位変動により画素部の保持電位が影響を受ける期間(有効表示期間)を短くする方法が考えられる。
しかしながら、このような方法を用いる場合には、映像信号Videoのブランキング期間を伸長させるために液晶表示装置の駆動回路にメモリが別途必要になるなど、液晶表示装置駆動用の周辺回路に対する負荷が大幅に増え、製造コストが増加するという問題がある。
また、図19に示すように、映像信号Videoのブランキング期間を伸長させた分だけ、有効表示期間は短縮されるため、データドライバにおける映像信号のサンプリング期間もそれに応じて短くなり、データドライバの動作速度を従来に比べて速くする必要がある。このため、動作周波数を増加させた分だけデータドライバの消費電力が増加し、さらにはデータドライバの動作速度を十分に確保することができないなどの不具合も発生することになる。
本発明は、上記従来の問題を解決するもので、周辺回路の負荷やデータドライバの消費電力の増加、データドライバの動作速度の高速化などを行うことなく、画素保持電位の保持期間であるブランキング期間を見掛け上長くすることにより、有効表示期間におけるソースバスライン電位の変動に起因する画素保持電位の変動を低減できる表示装置およびその駆動方法を提供することを目的とする。
本発明の表示装置は、複数の画素部が表示部に二次元状に配置され、該表示部を複数の表示領域に分割し、該分割した表示領域毎に該画素部に表示電位を供給してこれを保持することにより表示制御を行う表示制御手段を有する表示装置であって、該表示制御手段は、画素保持電位の変動を抑制するべく、複数の表示領域のうちの少なくとも一つのブランキング期間内に、該少なくとも一つ以外の少なくとも一つには有効表示期間が設けられて表示制御が行われており、そのことにより上記目的が達成される。
また、好ましくは、本発明の表示装置における表示部には、複数のデータ信号線と複数の走査信号線とが交叉して設けられ、該データ信号線と走査信号線との各交叉部毎に画素部が設けられて該複数の画素部がマトリクス状に設けられ、該画素部は、該走査信号線からの走査信号に基づいて、該データ信号線からのデータ信号を画素電極に供給可能とするスイッチング素子と、該スイッチング素子に接続された該画素電極および対向電極間に表示媒体を挟持した画素容量部とを有している。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記データ信号線にデータ信号を選択的に順次供給するデータドライバと、走査信号線に走査信号を選択的に供給するゲートドライバと、該データドライバおよびゲートドライバに表示駆動用の制御信号を供給する制御信号供給回路とを有する。
さらに、好ましくは、本発明の表示装置において、表示部を挟んで両側にそれぞれデータドライバが設けられ、該データ信号線をその長手方向に2分割し、分割された一方のデータ信号線が一方のデータドライバに接続され、他方のデータ信号線が他方のデータドライバに接続されており、前記表示制御手段は、該一方のデータドライバからは、該他方のデータ信号線を含む他方の表示領域のブランキング期間内に該一方のデータ信号線を含む一方の表示領域の有効表示期間が設けられ、かつ、該一方の表示領域のブランキング期間に該一方のデータ信号線の平均電位が前記対向電極の電位の平均値と等しくなるように該一方のデータ信号線に信号を供給し、該他方のデータドライバからは、該一方の表示領域のブランキング期間内に該他方の表示領域の有効表示期間が設けられ、かつ、該他方の表示領域のブランキング期間に該他方のデータ信号線の平均電位が該対向電極の電位の平均値と等しくなるように該他方のデータ信号線に信号を供給する。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記ブランキング期間において、前記各データ信号線の電位を少なくとも1回以上極性反転させるように制御する。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記ブランキング期間において、前記各データ信号線の電位を1水平走査期間毎に極性反転させるように制御する。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記ブランキング期間において、前記各データ信号線の電位を前記対向電極の電位と等しくするように前記各データドライバから該各データ信号線に信号供給する。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記ブランキング期間において、前記各データ信号線の電位を、有効表示期間において該データ信号線の電位がとり得る最大値と最小値との平均値となるように前記各データドライバから信号供給する。
さらに、好ましくは、本発明の表示装置における各表示領域はそれぞれ、前記表示部の1/2の領域である。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記有効表示期間よりもブランキング期間の長さの方が長くなるように制御する。
さらに、好ましくは、本発明の表示装置における表示制御手段は、前記有効表示期間とブランキング期間とで各データドライバからデータ信号線に供給する信号を切り換えるタイミング制御信号を該各データドライバに供給する。
さらに、好ましくは、本発明の表示装置における表示媒体は液晶材料である。
さらに、好ましくは、本発明の表示装置において、少なくとも前記表示部とデータドライバおよびゲートドライバとが同一基板上に設けられている。
本発明の表示装置の駆動方法は、複数の画素部が表示部に二次元状に配置され、該表示部を二つの表示領域に分割し、該分割した各表示領域毎に、該画素部の画素電極および対向電極からなる画素容量部に表示電位を供給してこれを保持することにより表示制御を行う表示装置の駆動方法であって、表示部を挟んで両側にそれぞれデータドライバが設けられ、データ信号線をその長手方向に2分割し、分割された一方のデータ信号線が一方のデータドライバに接続され、他方のデータ信号線が他方のデータドライバに接続され、該一方のデータドライバからは、該他方のデータ信号線を含む他方の表示領域のブランキング期間内に該一方のデータ信号線を含む一方の表示領域の有効表示期間が設けられ、かつ、該一方の表示領域のブランキング期間に該一方のデータ信号線の平均電位が該対向電極の電位の平均値と等しくなるように該一方のデータ信号線に信号を供給し、該他方のデータドライバからは、該一方の表示領域のブランキング期間内に該他方の表示領域の有効表示期間が設けられ、かつ、該他方の表示領域のブランキング期間に該他方のデータ信号線の平均電位が該対向電極の電位の平均値と等しくなるように、該他方のデータ信号線に信号を供給しており、そのことにより上記目的が達成される。
上記構成により、以下に、本発明の作用について説明する。
本発明にあっては、表示部を構成するデータ信号線(ソースバスライン)が、表示部を挟んで両側(例えば上下)に配置されたデータドライバの方向に分割され、分割された各々のソースバスラインが例えば上側データドライバと下側データドライバに接続されて駆動される。
表示部の領域を二つに分割した一方(例えば上側)のデータ信号線(ソースバスライン)を含む一方の表示領域の有効表示期間は、他方(例えば下側)のソースバスラインを含む他方の表示領域のブランキング期間内であり、その下側のソースバスラインの平均電位が、対向電極電位Vcの平均値とほぼ等しくなるように駆動される。また、例えば下側のソースバスラインを含む表示領域の有効表示期間は、例えば上側のソースバスラインを含む一方の表示領域のブランキング期間内であり、その上側のソースバスラインの平均電位が、対向電極電位Vcの平均値とほぼ等しくなるように駆動される。
有効表示期間においては、ソースバスライン電位の変動の影響により画素寄生容量Csdを介して発生する画素保持電位の変動、および画素保持電位とソースバスラインとの電位差によりTFTの漏れ電流Ioffによって発生する画素保持電位の減少が発生する。
一般に、1垂直期間における垂直ブランキング期間は、有効表示期間と比較して、非常に短い。よって、特許文献1〜3に記載されている従来技術のように、ブランキング期間(垂直ブランキング期間)にソースバスラインの平均電位を対向電極電位とほぼ等しくする方法では、画素保持電位の低下防止を行える期間が短くその効果も少ないものであった。
これに対して、本発明によれば、従来技術のように、液晶表示装置駆動用の周辺回路にメモリを設けたり、データドライバの動作速度を高速化することなく、両表示領域におけるブランキング期間を伸ばすことが可能となる。したがって、画素保持電位の変動や減少が発生する期間(有効表示期間)を短くすることができるため、従来のように、周辺回路の負荷やデータドライバの消費電力の増加、データドライバの動作速度の高速化などを行うことなく、有効表示期間におけるソースバスライン電位の変動に起因する画素保持電位の変動を低減することができて、1水平ライン毎の濃淡や縦クロストークなどの不具合を低減することができる。
本発明によれば、表示部を構成するデータ信号線(ソースバスライン)を含む表示領域例えば上下に分割して、一方のソースバスラインを用いて画像表示を行っている期間(有効表示期間)、他方のソースバスラインの平均電位を対向電極電位とほぼ等しくすることにより、従来のように表示装置を駆動する周辺回路に専用メモリなどを設けることなく、また、データドライバの動作速度を高速化することもなく、分割された各々の画像表示領域のブランキング期間を従来よりも長く確保することができる。
これにより、有効表示期間における画素寄生容量Csdおよび画素部を構成するTFTの漏れ電流Ioffに起因して、ソースバスラインの電位変動による画素保持電位の低下が発生し、縦クロストークや1水平ライン毎の濃淡などの表示不具合が生じることを改善することができる。
以下に、本発明の表示装置およびその駆動方法の実施形態1,2を、アクティブマトリックス型液晶表示装置およびその駆動方法に適用した場合について、図面を参照しながら説明する。
(実施形態1)
図1は、本発明のアクティブマトリックス型液晶表示装置の実施形態1における要部構成を示すブロック図である。
図1に示すように、アクティブマトリックス型液晶表示装置10は、ガラスまたは石英基板などの透明基板上にデータドライバ11Aおよび11Bと、ゲートドライバ12と、表示部13とが形成されている。データドライバ11Aおよび11Bは、表示部13を中央部に挟みで上下に配置されており、表示部13の左側にゲートドライバ12が配置されている。これらのデータドライバ11Aおよび11Bと、ゲートドライバ12と、図示しないが、データドライバ11Aおよび11Bとゲートドライバ12に表示駆動用の各種の制御信号を供給する制御信号供給回路とから表示制御手段が構成されている。
表示部13を構成するソースバスラインSbusA(SbusA1、SbusA2、・・・SbusAn)およびSbusB(SbusB1、SbusB2、・・・SbusBn)は、従来の液晶表示装置100では1本であるソースバスラインが、ゲートバスラインGm/2とゲートバスラインGm/2+1との間で上下(表示領域AおよびB)に2分割されて配置されている。それ以外の構成は、図9に示す従来の液晶表示装置100の場合と同様であり、表示領域Aにおいては、複数のデータ信号線としてのソースバスラインSbusA(SbusA1、SbusA2、・・・SbusAn)と、複数の走査信号線としてのゲートバスラインG1、G2、・・・Gm/2とが互いに交叉(または直交)して配置されている。また、表示領域Bにおいては、複数のデータ信号線としてのソースバスラインSbusAB(SbusB1、SbusB2、・・・SbusBn)と、複数の走査信号線としてのゲートバスラインGm/2+1、G2m/2+2、・・・Gmとが互いに交叉(または直交)して配置されている。両バスラインの各交叉部近傍位置には、複数の薄膜トランジスタ(TFT;図示せず)がマトリックス状に設けられている。各TFTのゲート端子は、ゲートドライバ12の信号出力部から繋がるゲートバスラインG1、G2、・・・Gnのいずれかに接続されている。表示領域Aでは、各TFTのソース端子は、データドライバ11Aの信号出力部から繋がるソースバスラインSbusA1、SbusA2、・・・SbusAnのいずれかに接続されている。また、表示領域Bでは、各TFTのソース端子は、データドライバ11Bの信号出力部から繋がるソースバスラインSbusB1、SbusB2、・・・SbusBnのいずれかに接続されている。さらに、各TFTのドレイン端子は、透明電極からなる画素電極とその対向電極とに挟持された表示媒体としての液晶容量と、図示しない補助容量とを有する画素容量(図示せず)に接続されている。
表示部13において、表示領域AおよびBのそれぞれに分割されたソースバスラインSbusAnおよびSbusBnはそれぞれ、各データドライバAおよびBにそれぞれ接続されている。一方のデータドライバ11Aには、制御信号であるスタートパルスSPSとクロック信号CKS、有効表示期間にデータ信号となる映像信号Video、ブランキング期間に、ソースバスラインに印加される信号となる信号Vpr、このソースバスラインに印加される信号を映像信号Videoから信号Vprに切り換えるタイミングを制御する信号PrectlAが入力されている。また、他方のデータドライバ11Bには、制御信号であるスタートパルスSPSとクロック信号CKS、有効表示期間にデータ信号となる映像信号Video、ブランキング期間に、ソースバスラインに印加される信号となる信号Vpr、このソースバスラインに供給される信号を映像信号Videoから信号Vprに切り換えるタイミングを制御する信号PrectlBが入力されている。
また、表示部13のゲートバスラインG1、G2・・・Gmは、ゲートドライバ12に接続されている。ゲートドライバ12には、制御信号であるスタートパルスSPGおよびクロック信号CKGが入力されている。
このアクティブマトリックス型液晶表示装置10において、映像信号Video、ブランキング期間にソースラインに印加される信号となる信号Vpr、このソースバスラインに供給される信号を映像信号Videoから信号Vprに切り換えるタイミングを制御するタイミング制御信号PrectlAおよびPrectlBはそれぞれ、図2に示すようなタイミングでデータドライバAおよびBに入力されている。
図2に示すように、映像信号Videoは、1垂直期間にVpとVnとの間で極性が変化する有効表示期間と、対向電極電位Vcとなる垂直ブランキング期間とを有している。また、信号Vprは、対向電極電位Vcとされている。また、タイミング制御信号PrectlAは映像信号Videoの有効表示期間の前半がLow(ロウ)レベル、有効表示期間の後半がHigh(ハイ)レベルとされており、タイミング制御信号PrectlBは映像信号Videoの有効表示期間の前半がHighレベル、有効表示期間の後半がLowレベルとされている。
したがって、表示領域Aの有効表示期間と表示領域Bの有効表示期間とを合わせて、映像信号Videoの有効表示期間(表示部13の有効表示期間)となっている。見掛け上は、映像信号Videoの1垂直期間から映像信号Videoの有効表示期間を差し引いた期間が映像信号Videoの垂直ブランキング期間になっているが、表示領域Aの垂直ブランキング期間の一部は表示領域Bの有効表示期間と重なっており、表示領域Bの垂直ブランキング期間の一部は次の表示領域Aの有効表示期間と重なっているため、表示領域A,Bの各垂直ブランキング期間を長くとることができるようになっている。
上記構成により、本実施形態1のアクティブマトリックス型液晶表示装置10の動作について説明する。
図1に示す表示領域AのゲートバスラインG1、G2・・・G2/mが選択されている期間は、図2に示す表示領域Aの有効表示期間となっており、タイミング制御信号prectlAはLowレベル(選択レベル)とされている。この表示領域Aの有効表示期間には、スタートパルスSPSおよびクロック信号CKSにより生成されたサンプリング信号Sam1、Sam2・・・Samnにより映像信号Videoがサンプリングされた電位がデータドライバ11Aから出力されてソースバスラインSbusAに供給される。
図1に示す表示領域BのゲートバスラインGm/2+1・・・Gmが選択されている期間は、図2に示す表示領域Bの有効表示期間となっており、タイミング制御信号prectlBはLowレベル(選択レベル)とされている。この表示領域Bの有効表示期間は、図2に示すように、表示領域Aの垂直ブランキング期間と重なっており、このとき、タイミング制御信号prectlAはHiレベル(選択レベル)とされている。この表示領域Aの垂直ブランキング期間、データドライバ11Aでは信号Vprが選択されて、対向電極電位Vcと同じ電位がソースバスラインSbusAに供給される。
図1に示す表示領域BのゲートバスラインGm/2+1・・・Gmが選択されている表示領域Bの有効表示期間には、スタートパルスSPSおよびクロック信号CKSにより生成されたサンプリング信号Sam1、Sam2・・・Samnにより映像信号Videoがサンプリングされた電位がデータドライバ11Bから出力されてソースバスラインSbusBに供給される。
映像信号Videoの垂直ブランキング期間および次の表示領域Aの有効表示期間は、図2に示すように、表示領域Bの垂直ブランキング期間となっており、このとき、タイミング制御信号prectlBはHiレベル(選択レベル)とされている。この表示領域Bの垂直ブランキング期間、データドライバ11Bでは信号Vprが選択されて、対向電極電位Vcと同じ電位がソースバスラインSbusBに供給される。
以上の動作により、ソースバスラインSbusAおよびSbusBの電位状態は、従来のアクティブマトリックス型液晶表示装置と比較して、見掛けのブランキング期間が、映像信号Videoにおける有効表示期間の1/2期間分だけ長くなっている。このブランキング期間にソースバスラインの電位を対向電極電位と同じ電位Vcとすることによって、画素保持電位の保持期間において、有効表示期間におけるソースバスラインの電位変動による影響を受ける期間を従来の1/2に削減することができる。
さらに、本実施形態1のアクティブマトリックス型液晶表示装置10によれば、図19に示す従来技術のように、液晶表示用駆動回路にメモリを必要とせず、また、データドライバの動作速度を高速化する必要もないことから、消費電力の増加およびデータドライバの動作速度の高速化も不要となる。
前述した従来技術のように、垂直期間に占める表示期間とブランキング期間とを比較すると、
ブランキング期間 << 有効表示期間
である場合が多い。
これに対して、本実施形態1のアクティブマトリックス型液晶表示装置10では、
ブランキング期間 = 有効表示期間/2+従来のブランキング期間
となっており、従来のブランキング期間に比べて、画素電位の変動低減効果を期待できる期間を大幅に延長させることが可能になる。
以上により、上記実施形態1によれば、アクティブマトリックス型表示装置10において、表示部13を挟んで上下にデータドライバ11Aおよび11Bが設けられ、各ソースバスラインは上下に2分割されてそれぞれ上下データドライバに接続されている。各表示領域AおよびBの有効表示期間は、他方の表示領域BおよびAのブランキング期間内に設けられ、各表示領域AおよびBのブランキング期間にはそれぞれの領域のソースバスラインの平均電位が対向電極電位の平均値とほぼ等しくなるように駆動される。これによって、ブランキング期間を見掛け上長くして、有効表示期間においてソースバスライン電位の変動に起因して生じる画素保持電位の変動による表示不具合を低減することができる。
なお、本実施形態1においては、表示領域AおよびBの垂直ブランキング期間におけるソースバスライン電位が対向電極電位Vcと等しくなるように駆動しているが、表示領域AおよびBの垂直ブランキング期間におけるソースバスライン電位は、対向電極電位Vcに限定されるものではなく、表示領域AおよびBの垂直ブランキング期間においてソースバスラインの平均電位が対向電極電位Vcの平均値と等しくなるような電位であれば良い。例えば、図3に示すように、表示領域AおよびBの垂直ブランキング期間において、1水平走査期間毎に、データ信号線の電位が取り得る最大値であるVpと最小値であるVnとの間で極性が反転されるものであってもよい。また、図4に示すように、表示領域AおよびBの垂直ブランキング期間において、データ信号線の電位が取り得る最大値であるVpと最小値であるVnとの間で1回(または2回以上)極性が反転されるものであっても良い。以上の場合に、ブランキング期間に、映像信号Videoから、ソースバスラインに印加される信号となる信号Vprに切り換えている。この信号Vprは、対向電極電位Vcと等しい電位、所定周波数の極性反転信号および、1回または数回の極性反転信号のいずれかである。
さらに、本実施形態1では、ソースバスラインを表示部13で上下1/2に分割しているが、ソースバスラインの分割は上下1/2に限定されるものではない(表示領域を左右2分割でもよく、これを上下2分割に加えてもよい。
(実施形態2)
上記実施形態1では、複数のソースバスラインの本数を上下に均等または略均等に2分割したが、本実施形態2では、複数のソースバスラインの本数を上下に偏って(本数を異なっている)2分割する場合について説明する。
図5は本発明のアクティブマトリックス型液晶表示装置の実施形態2における要部構成を示すブロック図である。
図5に示すように、アクティブマトリックス型液晶表示装置20は、ガラス基板または石英基板などの透明基板上にデータドライバ21Aおよび21Bと、ゲートドライバ22と、表示部23とが形成されている。データドライバ21Aおよび21Bは、表示部23を中央部に挟んで上下に配置され、表示部23の左側にゲートドライバ22が配置されている。このデータドライバ21Aおよび21Bからはそれぞれ、有効表示期間およびブランキング期間の長さが異なるデータ信号が出力される。これらのデータドライバ21Aおよび21Bと、ゲートドライバ22と、図示しないが、データドライバ21Aおよび21Bとゲートドライバ22に表示駆動用の各種の制御信号を供給する制御信号供給回路とから表示制御手段が構成されている。
表示部23を構成するソースバスラインSbusA(SbusA1、SbusA2、・・・SbusAn)およびSbusB(SbusB1、SbusB2、・・・SbusBn)は、従来の液晶表示装置では1本であるソースバスラインが、ゲートバスラインGAnとゲートバスラインGB1との間で上下(表示領域AおよびB)に分割して配置されている。それ以外の構成は、図9に示す従来の液晶表示装置100場合と同様であり、表示領域Aにおいては、複数のデータ信号線としてのソースバスラインSbusA(SbusA1、SbusA2、・・・SbusAn)と、複数の走査信号線としてのゲートバスラインGA1、GA2、・・・GAnとが互いに交叉(直交)して配置されている。また、表示領域Bにおいては、複数のデータ信号線としてのソースバスラインSbusAB(SbusB1、SbusB2、・・・SbusBn)と、複数の走査信号線としてのゲートバスラインGB1、GB2、・・・GBmとが互いに交叉(直交)して配置されている。両バスラインの各交叉部近傍毎に、薄膜トランジスタ(TFT)(図示せず)が配置され、複数のTFTがマトリックス状(または2次元状)に設けられている。各TFTのゲート端子はそれぞれ、ゲートドライバ22の信号出力部から繋がるゲートバスラインGA1、GA2、・・・GBmー1、GBmのいずれかに接続されている。表示領域Aでは、TFTのソース端子は、データドライバ21Aの信号出力部から繋がるソースバスラインSbusA1、SbusA2、・・・SbusAnのいずれかに接続されている。また、表示領域Bでは、TFTのソース端子は、データドライバ21Bの信号出力部から繋がるソースバスラインSbusB1、SbusB2、・・・SbusBnのいずれかに接続されている。さらに、TFTのドレイン端子は、透明電極からなる画素電極とその対向電極とに挟持された表示媒体としての液晶容量と、図示しない補助容量とを有する画素容量(図示せず)に接続されている。
表示部23において、表示領域AおよびBのそれぞれに分割されたソースバスラインSbusAnおよびSbusBnはそれぞれ、各データドライバAおよびBにそれぞれ接続されている。一方のデータドライバ21Aには、制御信号であるスタートパルスSPSとクロック信号CKS、有効表示期間にデータ信号となる映像信号VideoA、ブランキング期間にソースバスラインに印加される信号となる信号Vpr、ソースバスラインに印加される信号を映像信号Videoから信号Vprに切り換えるタイミングを制御する信号PrectlAが入力されている。また、他方のデータドライバ21Bには、制御信号であるスタートパルスSPSとクロック信号CKS、有効表示期間にデータ信号となる映像信号VideoB、ブランキング期間にソースバスラインに印加される信号となる信号Vpr、ソースバスラインに供給される信号を映像信号Videoから信号Vprに切り換えるタイミングを制御する信号PrectlBが入力されている。
また、表示部23のゲートバスラインGA1、GA2・・・GBmー1、GBmは、ゲートドライバ22に接続されている。ゲートドライバ22には、制御信号であるスタートパルスSPGおよびクロック信号CKGが入力されている。
このアクティブマトリックス型液晶表示装置20において、映像信号VideoA,VideoB、ブランキング期間にソースラインに印加される信号となる信号Vpr、ソースバスラインに供給される信号を映像信号Videoから信号Vprに切り換えるタイミングを制御するタイミング制御信号PrectlAおよびPrectlBはそれぞれ、図6に示すようなタイミングでデータドライバ21Aおよび21Bに入力されている。
図6に示すように、映像信号VideoA,VideoBはそれそれ、1垂直期間にVpとVnとの間で極性が変化する有効表示期間と、対向電極電位Vcとなる垂直ブランキング期間とをそれぞれ有している。また、信号Vprは、対向電極電位Vcとされている。また、タイミング制御信号PrectlAは表示領域Aの有効表示期間がLow(ロウ)レベル、表示領域Aの垂直ブランキング期間がHigh(ハイ)レベルとされており、タイミング制御信号PrectlBは表示領域Bの有効表示期間がLowレベル、表示領域Bの垂直ブランキング期間がHighレベルとされている。
したがって、表示領域Aの有効表示期間と表示領域Bの有効表示期間とを合わせて、映像信号Videoの有効表示期間(表示部13の有効表示期間)となっている。見掛け上は、映像信号Videoの1垂直期間から映像信号Videoの有効表示期間を差し引いた期間が映像信号Videoの垂直ブランキング期間になっているが、表示領域Aの垂直ブランキング期間の一部は表示領域Bの有効表示期間と重なっており、表示領域Bの垂直ブランキング期間の一部は次からの表示領域Aの有効表示期間および垂直ブランキング期間の数サイクルを含む期間と重なっているため、表示領域A,Bの各垂直ブランキング期間を長くとることができるようになっている。
上記構成により、本実施形態2のアクティブマトリックス型液晶表示装置20の動作について説明する。
まず、ゲートドライバ22の動作について説明する。
ゲートドライバ22は、タイミング制御信号PrectlAまたはPrectlBがLowレベルである期間は、クロック信号CKGに同期して、ゲートドライバ22に入力されたスタートパルスSPGを、ゲートドライバ22の出力部に接続されたゲートバスラインに選択パルスとして順次出力する。例えば、図6に示す期間A*Bでは、選択パルスは、クロック信号CKGに同期して、GA1→GA2→・・・GAn→GB1→GB2→・・・GBmと順次出力される。また、図6に示す期間Aでは、選択パルスは、クロック信号CKGに同期して、GA1→GA2→・・・GAnまで順次出力される。よって、図6に示すような駆動タイミングでは、選択パルスGB1→GB2→・・・GBmはGA1→GA2→・・・GAn(1/30sec周期)の1/6サイクル(1/5sec周期)で出力されている。
次に、データドライバ21Aおよび21Bの動作について説明する。
図5に示す表示領域AのゲートバスラインGA1、GA2・・・GAnが選択されている期間は、図6に示す表示領域Aの有効表示期間となっており、タイミング制御信号prectlAはLowレベル(選択レベル)とされている。この表示領域Aの有効表示期間には、スタートパルスSPSおよびクロック信号CKSにより生成されたサンプリング信号Sam1、Sam2・・・Samnにより映像信号VideoAがそれぞれサンプリングされた電位がデータドライバ21Aから出力されてソースバスラインSbusAに供給される。
また、図5に示す表示領域BのゲートバスラインGB1・・・GBmー1、GBmが選択されている期間は、図6に示す表示領域Bの有効表示期間で、表示領域Aの垂直ブランキング期間となっている。この期間は、図6に示すように、タイミング制御信号prectlAはHiレベル(非選択レベル)とされている。この表示領域Aの垂直ブランキング期間、データドライバ21Aでは信号Vprが選択されて、対向電極電位Vcと同じ電位がソースバスラインSbusAに供給される。
一方、図5に示す表示領域BのゲートバスラインGB1・・・GBmー1、GBmが選択されている有効表示期間は、図6に示すタイミング制御信号prectlBはLowレベル(選択レベル)とされている。この表示領域Bの有効表示期間には、スタートパルスSPSおよびクロック信号CKSにより生成されたサンプリング信号Sam1、Sam2・・・Samnにより映像信号VideoBがサンプリングされた電位がデータドライバ11Bから出力されてソースバスラインSbusBに供給される。
図5に示す表示領域AのゲートバスラインGA1、GA2・・・GAn選択されている有効表示期間、および映像信号Videoの垂直ブランキング期間は、図6に示すように、表示領域Bの垂直ブランキング期間となっており、タイミング制御信号prectlBはHiレベル(非選択レベル)となっている。この表示領域Bの垂直ブランキング期間、データドライバ21Bでは信号Vprが選択されて、対向電極電位Vcと同じ電位がソースバスラインSbusBに供給される。
以上のような動作により、ソースバスラインSbusAおよびSbusBの電位状態は、従来のアクティブマトリックス型液晶表示装置100の場合と比較して、見掛けのブランキング期間が長くなる。このブランキング期間にソースバスラインの電位を対向電極電位Vcとすることによって、表示領域Aにおける画素保持電位の保持期間は、表示領域Bの有効表示期間におけるソースバスラインの電位変動による影響を受けることがなくなる。また、表示領域Bにおける画素保持電位の保持期間は、表示領域Aの有効表示期間におけるソースバスラインの電位変動による影響を受けることがなくなる。さらに、図19に示す従来技術のように、液晶表示用駆動回路にメモリを必要とせず、また、データドライバの動作速度を高速化する必要もないことから、消費電力の増加およびデータドライバの動作速度の高速化も不要となる。
以上により、本実施形態2によれば、例えば表示領域Aにおいて動画表示を30Hz駆動にて行い、表示領域Bにおいて静止画表示が5Hz駆動にて行うような場合に、表示領域Bの垂直ブランキング期間においてソースバスライン電位をVc電位にすることにより、画素電位の保持期間において、ソースバスライン電位の変動による影響を大幅に改善することが可能となる。また、全画面を30Hzで駆動する場合に比べて、表示領域Aのブランキング期間も表示領域Bの有効表示期間分だけ長くなるため、その期間に表示領域Aの画素保持電位がソースバスラインの電位変動により受ける影響を低減させることができる。さらに、全画面を30Hzで駆動する場合に比べて、一部を5Hzで駆動すること、およびソースバスラインが表示部23の上下で分割されていることにより、データドライバの負荷となるソースバスライン容量も低減させることができ、低消費電力化が可能になる。
なお、本実施形態2においては、表示領域AおよびBの垂直ブランキング期間におけるソースバスライン電位が対向電極電位Vcと等しくなるように駆動しているが、表示領域AおよびBの垂直ブランキング期間におけるソースバスライン電位は、対向電極電位Vcに限定されるものではなく、表示領域AおよびBの垂直ブランキング期間においてソースバスラインの平均電位が対向電極電位Vcの平均値と等しくなるような電位であればよい。例えば、図7に示すように、表示領域AおよびBの垂直ブランキング期間において、1水平走査期間毎に、データ信号線の電位が取り得る最大値であるVpと最小値であるVnとの間で極性が反転されるものであってもよい。また、図8に示すように、表示領域AおよびBの垂直ブランキング期間において、データ信号線の電位が取り得る最大値であるVpと最小値であるVnとの間で1回(または数回)極性が反転するものであってもよい。
また、上記実施形態1,2において、アクティブマトリックス型液晶表示装置10または20は、表示部13または23とデータドライバ11A,11Bまたは21A,21Bおよびゲートドライバ12または22が同一基板上に設けられたドライバモノリシック型であってもよく、また、アモルファスSiを用いたドライバを表示部13または23とは別に作製して外付けしたものであってもよい。また、データドライバ11A,11Bまたは21A,21Bは、点順次方式または線順次方式のいずれの方式で選択駆動が行われるものであってもよい。
さらに、本実施形態1,2では、ソースバスラインを表示部で上下に2分割しているが、ソースバスラインの分割は上下に限定されるものではなく、表示領域を左右2分割でもよく、これを上下2分割に加えてもよい。さらに、ソースバスラインを表示部で上下に複数分割(n分割でnは3以上の自然数)でもよく、または、表示領域を左右に複数分割でもよく、これを上下複数分割に加えてもよい。