JP4464062B2 - 電流駆動回路及び表示装置 - Google Patents
電流駆動回路及び表示装置 Download PDFInfo
- Publication number
- JP4464062B2 JP4464062B2 JP2003080098A JP2003080098A JP4464062B2 JP 4464062 B2 JP4464062 B2 JP 4464062B2 JP 2003080098 A JP2003080098 A JP 2003080098A JP 2003080098 A JP2003080098 A JP 2003080098A JP 4464062 B2 JP4464062 B2 JP 4464062B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- switch means
- mos transistor
- channel mos
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 24
- 230000000694 effects Effects 0.000 description 8
- 101150088150 VTH2 gene Proteins 0.000 description 7
- 239000000470 constituent Substances 0.000 description 5
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Electromagnetism (AREA)
- Nonlinear Science (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電流駆動回路及び表示装置に関し、特に有機ＥＬ素子の電流駆動回路及び表示装置に関する。
【０００２】
【従来の技術】
有機ＥＬ素子は、駆動電流によって発光輝度が決定されるため、複数の有機ＥＬ素子がマトリクス状に配置された表示装置では、電圧駆動するよりも電流駆動した方が、発光輝度のばらつきを小さくすることができる。従来、有機ＥＬ素子の電流駆動回路として、例えば図１１に示す構成が用いられる。図１１は、従来例の電流駆動回路の構成図である。図１１に示すように、従来例の電流駆動回路は、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ１１と、基準電流源Ｉ１と、スイッチ手段ＳＷ１と、出力端子Ｏ１と、を備え、出力端子Ｏ１には負荷としての有機ＥＬ素子Ｚ１が接続される。そして、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とは、カレントミラー回路を構成して基準電流源Ｉ１が発生する電流ＩＲＥＦを高電位側電源ＶＤＤから折り返し、スイッチ手段ＳＷ１を介して出力端子Ｏ１に接続された有機ＥＬ素子Ｚ１に供給するようになっている。スイッチ手段ＳＷ１は、例えばＰチャネル型ＭＯＳトランジスタにより構成され、１ビットの階調データ信号Ｄ１によりオンオフされる。スイッチ手段ＳＷ１がオンされると、駆動電流ＩＯＵＴとしてカレントミラー回路の所定の折り返し電流が有機ＥＬ素子Ｚ１に供給されて有機ＥＬ素子Ｚ１が点灯し、スイッチ手段ＳＷ１がオフされると、駆動電流ＩＯＵＴが０となって有機ＥＬ素子Ｚ１が消灯する。また、バイポーラトランジスタを用いた同様の構成は、例えば特許文献１に記載されている。
【０００３】
【特許文献１】
特開２００１−４２８２７号公報（図７）
【０００４】
【発明が解決しようとする課題】
ところが、図１１に示す従来例の電流駆動回路図は、カレントミラー回路の出力端であるＰチャネル型ＭＯＳトランジスタＭ１１のドレイン端と出力端子Ｏ１との間にスイッチ手段ＳＷ１が接続される構成であるため、スイッチ手段ＳＷ１がオフ状態のとき、スイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差は、ほぼ高電位側電源ＶＤＤの電位ＶＤＤと低電位側電源としてのグラウンドとの差、即ち電圧ＶＤＤに近い非常に大きなものとなり、このため、スイッチ手段ＳＷ１がオフ状態からオン状態に変化したときに図１２に示すような大きなサージ電流が発生するという問題が起こる。さらに、図１１に示す従来例の電流駆動回路図は、基本的なカレントミラー回路を用いているため、高精度の折り返し電流を得ることができないという問題も起こる。
【０００５】
本発明はかかる問題点に鑑みてなされたものであって、高精度の駆動電流を得ることができ、かつ、サージ電流の発生を抑えることができる電流駆動回路、及び、その電流駆動回路を備える表示装置、を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の電流駆動回路は、カレントミラー回路と、前記カレントミラー回路に基準電流を入力する電流源と、前記カレントミラー回路の出力電流が入力されるスイッチ手段と、前記スイッチ手段の出力電流を駆動電流として出力するカスコード回路と、を備えることを特徴とする。
【０００７】
また、ゲート端とドレイン端とが互いに接続された第１のトランジスタと、ソース端が前記第１のトランジスタの前記ドレイン端に接続されゲート端とドレイン端とが互いに接続された第２のトランジスタと、前記第２のトランジスタに基準電流を流す電流源と、を含むバイアス発生部と、ゲート端が前記第１のトランジスタの前記ゲート端に接続された第３のトランジスタと、ゲート端が前記第２のトランジスタの前記ゲート端に接続された第４のトランジスタと、前記第３のトランジスタのドレイン端と前記第４のトランジスタのソース端との間に設けられたスイッチ手段と、を含む電流出力部と、を備えることを特徴とする。
【０００８】
また、複数の前記電流出力部と、前記複数の前記電流出力部のそれぞれの前記第４のトランジスタのドレイン端が接続された端子と、を備えることを特徴とする。
【０００９】
また、前記複数の前記電流出力部のそれぞれは、重み付けされた電流を出力することを特徴とする。
【００１０】
また、複数の本発明の電流駆動回路と、前記複数の前記電流駆動回路のそれぞれの前記第４のトランジスタのドレイン端が接続された端子と、を備えることを特徴とする。
【００１１】
また、前記複数の前記電流駆動回路のそれぞれは、重み付けされた電流を出力することを特徴とする。
【００１２】
また、前記スイッチ手段は、制御信号によりオンオフされることを特徴とする。
【００１３】
また、前記制御信号は、表示装置の階調データ信号であることを特徴とする。
【００１４】
また、前記スイッチ手段は、ＭＯＳトランジスタであることを特徴とする。
【００１５】
また、前記スイッチ手段は、複数のスイッチ手段を含むスイッチ群であって、前記スイッチ群は、表示装置の階調データ信号のデコードを行うことを特徴とする。
【００１６】
また、前記第３のトランジスタのソース端に接続されたスイッチ手段を備えることを特徴とする。
【００１７】
また、前記第１のトランジスタのソース端に接続された常時オン状態のスイッチ手段を備えることを特徴とする。
【００１８】
さらに、本発明の表示装置は、マトリクス状に配置された有機ＥＬ素子と、前記有機ＥＬ素子に駆動電流を流すための電流駆動回路及び走査回路と、画像データ信号が入力されて前記電流駆動回路に階調データ信号を与えるとともに前記走査回路に走査制御信号を与える信号処理回路と、を備える表示装置であって、前記電流駆動回路として本発明の電流駆動回路を備えることを特徴とする。
【００１９】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第１の実施の形態の電流駆動回路の構成について図１を参照して説明する。図１は、本発明の第１の実施の形態の電流駆動回路の構成図である。図１に示すように、本発明の第１の実施の形態の電流駆動回路は、バイアス発生部１０と、電流出力部１１と、を備える。
【００２０】
バイアス発生部１０は、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ０２と、基準電流源Ｉ１と、を備える。Ｐチャネル型ＭＯＳトランジスタＭ０１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端とＰチャネル型ＭＯＳトランジスタＭ０１のドレイン端とは、互いに接続される。Ｐチャネル型ＭＯＳトランジスタＭ０２のソース端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のドレイン端に接続され、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端とＰチャネル型ＭＯＳトランジスタＭ０２のドレイン端とは、互いに接続される。基準電流源Ｉ１は、Ｐチャネル型ＭＯＳトランジスタＭ０２のドレイン端と低電位側電源としてのグラウンドとの間に接続され、Ｐチャネル型ＭＯＳトランジスタＭ０２に定電流ＩＲＥＦを流す。
【００２１】
電流出力部１１は、Ｐチャネル型ＭＯＳトランジスタＭ１１と、スイッチ手段ＳＷ１と、Ｐチャネル型ＭＯＳトランジスタＭ１２と、出力端子Ｏ１と、を備える。Ｐチャネル型ＭＯＳトランジスタＭ１１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭ１１のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端に接続される。Ｐチャネル型ＭＯＳトランジスタＭ１２のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端に接続され、Ｐチャネル型ＭＯＳトランジスタＭ１２のドレイン端は、出力端子Ｏ１に接続される。スイッチ手段ＳＷ１は、Ｐチャネル型ＭＯＳトランジスタＭ１１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ１２のソース端との間に設けられる。即ち、スイッチ手段ＳＷ１のオンオフ路の一端である接点Ａは、Ｐチャネル型ＭＯＳトランジスタＭ１１のドレイン端に接続され、スイッチ手段ＳＷ１のオンオフ路の他端である接点Ｂは、Ｐチャネル型ＭＯＳトランジスタＭ１２のソース端に接続される。スイッチ手段ＳＷ１は、例えばＰチャネル型ＭＯＳトランジスタにより構成され、そのＰチャネル型ＭＯＳトランジスタのソースドレイン路がスイッチ手段ＳＷ１のオンオフ路となり、そのＰチャネル型ＭＯＳトランジスタのゲート端には、１ビットの階調データ信号Ｄ１が与えられる。スイッチ手段ＳＷ１は、オンオフ制御信号である階調データ信号Ｄ１によりオンオフされる。
【００２２】
そして、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ１が接続される。
【００２３】
次に動作について説明する。Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とは、カレントミラー回路として動作を行い、Ｐチャネル型ＭＯＳトランジスタＭ０２とＰチャネル型ＭＯＳトランジスタＭ１２とは、カスコード回路として動作を行い、基準電流源Ｉ１は、カスコード回路のＰチャネル型ＭＯＳトランジスタＭ０２を介してカレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ０１に定電流ＩＲＥＦを入力する動作を行う。ここでは、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とのチャネル長及びチャネル幅を同一とし、Ｐチャネル型ＭＯＳトランジスタＭ０２とＰチャネル型ＭＯＳトランジスタＭ１２とのチャネル長及びチャネル幅を同一とするが、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とのチャネル長チャネル幅比を変えてミラー比を変えてもよいし、さらに、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ０２とのチャネル長及びチャネル幅は同一とするが、同一でなくてもよい。カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ０１に定電流ＩＲＥＦが入力されると、定電流ＩＲＥＦと等倍の電流がカレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ１１から折り返し出力されてスイッチ手段ＳＷ１に入力される。そして、階調データ信号Ｄ１が論理Ｌレベルとなってスイッチ手段ＳＷ１がオンされると、カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ１１の出力電流がスイッチ手段ＳＷ１から出力されてカスコード回路のＰチャネル型ＭＯＳトランジスタＭ１２に入力され、カスコード回路のＰチャネル型ＭＯＳトランジスタＭ１２は、スイッチ手段ＳＷ１の出力電流を駆動電流ＩＯＵＴとして出力端子Ｏ１に出力して有機ＥＬ素子Ｚ１を点灯させる。また、階調データ信号Ｄ１が論理Ｈレベルとなってスイッチ手段ＳＷ１がオフされると、カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ１１の出力電流がスイッチ手段ＳＷ１により遮断され、カスコード回路のＰチャネル型ＭＯＳトランジスタＭ１２が出力端子Ｏ１に出力する駆動電流ＩＯＵＴが０となって、有機ＥＬ素子Ｚ１は消灯する。
【００２４】
次にスイッチ手段ＳＷ１がオフ状態のときのスイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差について説明する。Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２には、共に基準電流源Ｉ１からの定電流ＩＲＥＦが流れ、Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２は、共に飽和領域で動作しているため、μ、ＣＯＸ、λ、Ｌ、Ｗをそれぞれキャリア移動度、ゲート酸化膜容量、チャネル変調効果係数、Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２のチャネル長、そのチャネル幅とし、ＶＴＨ１、ＶＧＳ１、ＶＤＳ１、ＶＴＨ２、ＶＧＳ２、ＶＤＳ２をそれぞれＰチャネル型ＭＯＳトランジスタＭ０１のしきい値電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲートソース間電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０１のドレインソース間電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０２のしきい値電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲートソース間電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０２のドレインソース間電圧の絶対値とし、β＝μ・ＣＯＸとすれば、次の式１、式２に示す関係式が得られる。なお、以下の数式においては、・は乗算、／は除算、ａ＾ｂはａのｂ乗、√（ａ）はａの平方根を表す。
【００２５】
ＩＲＥＦ＝（１／２）・β・（Ｗ／Ｌ）・（ＶＧＳ１−ＶＴＨ１）＾２・（１＋λ・ＶＤＳ１）・・・式１（但しこの場合ＶＧＳ１＝ＶＤＳ１）
ＩＲＥＦ＝（１／２）・β・（Ｗ／Ｌ）・（ＶＧＳ２−ＶＴＨ２）＾２・（１＋λ・ＶＤＳ２）・・・式２（但しこの場合ＶＧＳ２＝ＶＤＳ２）
チャネル変調効果係数λの値は非常に小さな値であるため、簡単化のために無視すれば、式１及び式２を変形して、Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２のゲートソース間電圧は、次の式３、式４のように表すことができる。
【００２６】
ＶＧＳ１＝ＶＴＨ１＋√（（２ＩＲＥＦ／β）・（Ｌ／Ｗ））・・・式３
ＶＧＳ２＝ＶＴＨ２＋√（（２ＩＲＥＦ／β）・（Ｌ／Ｗ））・・・式４
スイッチ手段ＳＷ１がオフ状態のときの接点Ａの電位をＶＡとし、スイッチ手段ＳＷ１がオフ状態のときの接点Ｂの電位をＶＢとすれば、電位ＶＡは、高電位側電源ＶＤＤの電位ＶＤＤにほぼ等しくなり、Ｐチャネル型ＭＯＳトランジスタＭ１２のしきい値電圧は、Ｐチャネル型ＭＯＳトランジスタＭ０２のしきい値電圧ＶＴＨ２と等しいので、電位ＶＢは、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート電位即ち（ＶＤＤ−ＶＧＳ１−ＶＧＳ２）よりは高く、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート電位よりＶＴＨ２分高い電位即ち（ＶＤＤ−ＶＧＳ１−ＶＧＳ２＋ＶＴＨ２）よりは低い電位となる。したがって、式３、式４により、スイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差（ＶＡ−ＶＢ）は、最大でもおよそ次の式５のように表すことができる。
【００２７】
ＶＡ−ＶＢ＝ＶＴＨ１＋ＶＴＨ２＋２√（（２ＩＲＥＦ／β）・（Ｌ／Ｗ））・・・式５
スイッチ手段ＳＷ１がオフ状態のときのスイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差は、図１１に示す従来例の電流駆動回路では、ほぼ電圧ＶＤＤであったが、本実施の形態の電流駆動回路では、式５に示すように、ＶＴＨ１及びＶＴＨ２が僅かな値であり、ＩＲＥＦを適宜設定しても電圧ＶＤＤよりはるかに小さくできることがわかる。これにより、図２に示すように、スイッチ手段ＳＷ１がオフ状態からオン状態に変化したときの駆動電流ＩＯＵＴのサージ電流の発生が抑えられる。
【００２８】
なお、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ０２と、Ｐチャネル型ＭＯＳトランジスタＭ１１と、Ｐチャネル型ＭＯＳトランジスタＭ１２と、をＮチャネル型ＭＯＳトランジスタに変更して電源電圧の高低を逆にした構成に変更することができ、スイッチ手段ＳＷ１をＮチャネル型ＭＯＳトランジスタに変更することもできる。
【００２９】
以上説明したように、本発明の第１の実施の形態の電流駆動回路によれば、カスコード型カレントミラー回路の構成としたことにより高精度の駆動電流ＩＯＵＴを得ることができ、かつ、スイッチ手段ＳＷ１をＰチャネル型ＭＯＳトランジスタＭ１１とＰチャネル型ＭＯＳトランジスタＭ１２との間に設ける構成としたことによりスイッチ手段ＳＷ１がオフ状態からオン状態に変化したときの駆動電流ＩＯＵＴのサージ電流を抑えることができるという効果が得られ、さらに、サージ電流が抑えられて駆動電流ＩＯＵＴが安定するまでの時間が短縮されることにより高速動作が可能になるという効果が得られる。
【００３０】
次に本発明の第２の実施の形態の電流駆動回路の構成について図３を参照して説明する。図３は、本発明の第２の実施の形態の電流駆動回路の構成図である。図３に示す本発明の第２の実施の形態の電流駆動回路の構成と図１に示す本発明の第１の実施の形態の電流駆動回路の構成との相違部分は、マトリクス型有機ＥＬ表示装置に適用できるように電流出力部を複数備えるように変更した部分のみであり他の構成部分は同一であるため、図３に示す構成と図１に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００３１】
図３に示すように、本発明の第２の実施の形態の電流駆動回路は、バイアス発生部１０と、ｎ（ｎは２以上の自然数）個の電流出力部１１、電流出力部１２から電流出力部１ｎまでと、を備える。
【００３２】
電流出力部１２は、Ｐチャネル型ＭＯＳトランジスタＭ２１と、スイッチ手段ＳＷ２と、Ｐチャネル型ＭＯＳトランジスタＭ２２と、出力端子Ｏ２と、を備える。Ｐチャネル型ＭＯＳトランジスタＭ２１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭ２１のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端に接続される。Ｐチャネル型ＭＯＳトランジスタＭ２２のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端に接続され、Ｐチャネル型ＭＯＳトランジスタＭ２２のドレイン端は、出力端子Ｏ２に接続される。スイッチ手段ＳＷ２は、Ｐチャネル型ＭＯＳトランジスタＭ２１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ２２のソース端との間に設けられる。スイッチ手段ＳＷ２は、例えばＰチャネル型ＭＯＳトランジスタにより構成され、そのＰチャネル型ＭＯＳトランジスタのソースドレイン路がスイッチ手段ＳＷ２のオンオフ路となり、そのＰチャネル型ＭＯＳトランジスタのゲート端には、１ビットの階調データ信号Ｄ２が与えられる。スイッチ手段ＳＷ２は、オンオフ制御信号である階調データ信号Ｄ２によりオンオフされる。
【００３３】
そして、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ２が接続され、階調データ信号Ｄ２が論理Ｌレベルとなってスイッチ手段ＳＷ２がオンされると、有機ＥＬ素子Ｚ２が点灯し、階調データ信号Ｄ２が論理Ｈレベルとなってスイッチ手段ＳＷ２がオフされると、有機ＥＬ素子Ｚ２は消灯する。
【００３４】
以下同様にして、電流出力部１ｎは、Ｐチャネル型ＭＯＳトランジスタＭｎ１と、スイッチ手段ＳＷｎと、Ｐチャネル型ＭＯＳトランジスタＭｎ２と、出力端子Ｏｎと、を備える。Ｐチャネル型ＭＯＳトランジスタＭｎ１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭｎ１のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端に接続される。Ｐチャネル型ＭＯＳトランジスタＭｎ２のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端に接続され、Ｐチャネル型ＭＯＳトランジスタＭｎ２のドレイン端は、出力端子Ｏｎに接続される。スイッチ手段ＳＷｎは、Ｐチャネル型ＭＯＳトランジスタＭｎ１のドレイン端とＰチャネル型ＭＯＳトランジスタＭｎ２のソース端との間に設けられる。スイッチ手段ＳＷｎは、例えばＰチャネル型ＭＯＳトランジスタにより構成され、そのＰチャネル型ＭＯＳトランジスタのソースドレイン路がスイッチ手段ＳＷｎのオンオフ路となり、そのＰチャネル型ＭＯＳトランジスタのゲート端には、１ビットの階調データ信号Ｄｎが与えられる。スイッチ手段ＳＷｎは、オンオフ制御信号である階調データ信号Ｄｎによりオンオフされる。
【００３５】
そして、出力端子Ｏｎとグラウンドとの間には、負荷としての有機ＥＬ素子Ｚｎが接続され、階調データ信号Ｄｎが論理Ｌレベルとなってスイッチ手段ＳＷｎがオンされると、有機ＥＬ素子Ｚｎが点灯し、階調データ信号Ｄｎが論理Ｈレベルとなってスイッチ手段ＳＷｎがオフされると、有機ＥＬ素子Ｚｎは消灯する。
【００３６】
以上説明したように、本発明の第２の実施の形態の電流駆動回路によれば、バイアス発生部１０の基準電流源Ｉ１によりｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでにそれぞれ同じ駆動電流を発生させてｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでによりスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでをオンオフする構成としたことにより、ｎ個の有機ＥＬ素子Ｚ１、有機ＥＬ素子Ｚ２から有機ＥＬ素子Ｚｎまでを同時に個別に駆動することができるようになるという効果が得られる。
【００３７】
次に本発明の第３の実施の形態の表示装置の構成について図４を参照して説明する。図４は、本発明の第３の実施の形態の表示装置の構成図である。図４に示すように、本発明の第３の実施の形態の表示装置は、信号処理回路６０と、電流駆動回路６１と、走査回路６２と、マトリクス状にｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列配置された有機ＥＬ素子６３と、を備える。信号処理回路６０は、１画面分の画像データ信号６４が入力されると、順次１行分の階調データ信号６５を電流駆動回路６１に与え、１行分の階調データ信号６５を出力する毎に走査制御信号６６を走査回路６２に与える。ｎビットの階調データ信号６５の各ビットは、１行分のｎ個の有機ＥＬ素子６３に１対１で対応し、各ビットの論理レベルにより対応する有機ＥＬ素子６３の点灯又は消灯が指定される。電流駆動回路６１は、階調データ信号６５の各ビットに１対１で対応するｎ個の出力端子Ｏ１から出力端子Ｏｎまでを備え、対応するビットが論理Ｌレベルのときその出力端子から駆動電流が有機ＥＬ素子６３の正極端子に流し込まれ、対応するビットが論理Ｈレベルのときその出力端子から駆動電流は流されない。有機ＥＬ素子６３の負極端子は、１行分のｎ個ずつ共通に走査回路６２の出力端子Ｃ１から出力端子Ｃｍまでに接続され、走査制御信号６６により出力端子Ｃ１からＣｍまでの１つには順次低電位側電源としてのグラウンドのレベルが出力される。そして、ｍ行ｎ列の有機ＥＬ素子６３のうち、正極端子に駆動電流が流し込まれ、負極端子にグラウンドのレベルが与えられた有機ＥＬ素子６３のみが点灯し、残りは消灯する。
【００３８】
電流駆動回路６１には、図３に示す本発明の第２の実施の形態の電流駆動回路が適用され、階調データ信号６５は、図３に示すｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでとなる。
【００３９】
以上説明したように、本発明の第３の実施の形態の表示装置によれば、サージ電流が抑えられた高精度の駆動電流を高速出力する本発明の第２の実施の形態の電流駆動回路を備えることにより、高品質で高速表示可能な表示装置を実現することができるという効果が得られる。
【００４０】
次に本発明の第４の実施の形態の電流駆動回路の構成について図５を参照して説明する。図５は、本発明の第４の実施の形態の電流駆動回路の構成図である。図５に示す本発明の第４の実施の形態の電流駆動回路の構成と図３に示す本発明の第２の実施の形態の電流駆動回路の構成との相違部分は、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力端を１つの出力端子Ｏ１に接続するように変更した部分のみであり他の構成部分は同一であるため、図５に示す構成と図３に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００４１】
図５に示すように、ｎ個のＰチャネル型ＭＯＳトランジスタＭ１２、Ｐチャネル型ＭＯＳトランジスタＭ２２からＰチャネル型ＭＯＳトランジスタＭｎ２までのそれぞれのドレイン端が出力端子Ｏ１に共通に接続され、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ１が接続される。これにより、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでを用いて有機ＥＬ素子Ｚ１の駆動電流を階調制御することができるようになる。
【００４２】
なお、本実施の形態では、１つの有機ＥＬ素子に階調制御された駆動電流を供給する構成を示したが、本発明の第３の実施の形態の表示装置に適用するためには、本実施の形態の電流駆動回路を、出力端子Ｏ２から出力端子Ｏｎまでに対し、それぞれ備えるようにすればよい。
【００４３】
ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力電流が等しい場合、ｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでによってｎ個のスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでのうちのオンする個数を変えることにより、ｎ階調変化できる駆動電流を得ることができ、さらに、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでの折り返し電流のミラー比をバイナリで重み付けすることにより、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力電流は、重み付けされて、ｉをｎまでの自然数とすれば、２＾（ｉ−１）・ＩＲＥＦと表すことができる。したがって、２＾ｎ階調変化できる駆動電流を得ることができる。
【００４４】
以上説明したように、本発明の第４の実施の形態の電流駆動回路によれば、ｎ階調変化できる駆動電流と２＾ｎ階調変化できる駆動電流を得ることができるという効果が得られる。
【００４５】
次に本発明の第５の実施の形態の電流駆動回路の構成について図６を参照して説明する。図６は、本発明の第５の実施の形態の電流駆動回路の構成図である。図６に示す本発明の第５の実施の形態の電流駆動回路は、図１に示す本発明の第１の実施の形態の電流駆動回路をｎ（ｎは２以上の自然数）個備えて、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの出力端を１つの出力端子Ｏ１に接続している。図６に示す構成と図１に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００４６】
ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの構成は同一である。即ち、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ０３からＰチャネル型ＭＯＳトランジスタＭ０２ｎ−１までとは同一であり、Ｐチャネル型ＭＯＳトランジスタＭ１１と、Ｐチャネル型ＭＯＳトランジスタＭ２１からＰチャネル型ＭＯＳトランジスタＭｎ１までとは同一であり、Ｐチャネル型ＭＯＳトランジスタＭ０２と、Ｐチャネル型ＭＯＳトランジスタＭ０４からＰチャネル型ＭＯＳトランジスタＭ０２ｎまでとは同一であり、Ｐチャネル型ＭＯＳトランジスタＭ１２と、Ｐチャネル型ＭＯＳトランジスタＭ２２からＰチャネル型ＭＯＳトランジスタＭｎ２までとは同一であり、基準電流源Ｉ１と、基準電流源Ｉ２から基準電流源Ｉｎまでとは同一であり、スイッチ手段ＳＷ１と、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでとは同一である。
【００４７】
図６に示すように、ｎ個のＰチャネル型ＭＯＳトランジスタＭ１２、Ｐチャネル型ＭＯＳトランジスタＭ２２からＰチャネル型ＭＯＳトランジスタＭｎ２までのそれぞれのドレイン端が出力端子Ｏ１に共通に接続され、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ１が接続される。これにより、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでを用いて有機ＥＬ素子Ｚ１の駆動電流を階調制御することができるようになる。
【００４８】
なお、本実施の形態では、１つの有機ＥＬ素子に階調制御された駆動電流を供給する構成を示したが、本発明の第３の実施の形態の表示装置に適用するためには、本実施の形態の電流駆動回路を、出力端子Ｏ２から出力端子Ｏｎまでに対し、それぞれ備えるようにすればよい。
【００４９】
ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの出力電流が等しい場合、ｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでによってｎ個のスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでのうちのオンする個数を変えることにより、ｎ階調変化できる駆動電流を得ることができ、さらに、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでの基準電流源の定電流値をバイナリで重み付けすることにより、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの出力電流は、重み付けされて、ｉをｎまでの自然数とすれば、２＾（ｉ−１）・ＩＲＥＦと表すことができる。したがって、２＾ｎ階調変化できる駆動電流を得ることができる。
【００５０】
以上説明したように、本発明の第５の実施の形態の電流駆動回路によれば、ｎ階調変化できる駆動電流と２＾ｎ階調変化できる駆動電流を得ることができるという効果が得られる。
【００５１】
次に本発明の第６の実施の形態の電流駆動回路の構成について図７、図８及び図９を参照して説明する。図７は、本発明の第６の実施の形態の電流駆動回路の構成図であり、図８は、図７の詳細な構成図であり、図９は、図８のデコード動作の説明図である。図７に示す本発明の第６の実施の形態の電流駆動回路の構成と図５に示す本発明の第４の実施の形態の電流駆動回路の構成との相違部分は、ｎ個のスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでを、複数のスイッチ手段を含むｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでに変更し、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでを、ｎ個の電流出力部３１、電流出力部３２から電流出力部３ｎまでに変更した部分のみであり他の構成部分は同一であるため、図７に示す構成と図５に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００５２】
図５に示す本発明の第４の実施の形態の電流駆動回路は、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれにスイッチ手段を１つしか備えていないため、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力電流が等しくｎ階調制御を行う場合、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでがｎビットのバイナリコードであるときには、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでとスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでとを対応させるためのデコーダが外部に必要となる。そこで、そのデコーダを不要とするために本実施の形態では、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでのデコード動作を行うためのスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでを備えている。
【００５３】
さらに図８及び図９により詳細に説明する。図８は、図７のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでの構成の詳細な具体例として、３ビットの階調データ信号Ｄ１、階調データ信号Ｄ２及び階調データ信号Ｄ３により７個の電流出力部を制御する構成を示し、図９は、階調データ信号と、オンとなるスイッチ手段と、駆動電流ＩＯＵＴとの関係を示している。
【００５４】
スイッチ群ＳＧ１は、互いに並列接続されたスイッチ手段ＳＷ１１とスイッチ手段ＳＷ１２とスイッチ手段ＳＷ１３とを備え、スイッチ手段ＳＷ１１の両端がＰチャネル型ＭＯＳトランジスタＭ１１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ１２のソース端との間に接続される。
【００５５】
スイッチ群ＳＧ２は、常時オン状態のスイッチ手段ＳＷ２１と、互いに並列接続されてスイッチ手段ＳＷ２１と直列接続されたスイッチ手段ＳＷ２２とスイッチ手段ＳＷ２３と、を備え、スイッチ手段ＳＷ２１の一端とスイッチ手段ＳＷ２２の一端とがＰチャネル型ＭＯＳトランジスタＭ２１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ２２のソース端との間に接続される。
【００５６】
スイッチ群ＳＧ３は、スイッチ手段ＳＷ３３と、互いに直列接続されてスイッチ手段ＳＷ３３と並列接続されたスイッチ手段ＳＷ３１とスイッチ手段ＳＷ３２と、を備え、スイッチ手段ＳＷ３３の両端がＰチャネル型ＭＯＳトランジスタＭ３１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ３２のソース端との間に接続される。
【００５７】
スイッチ群ＳＧ４は、互いに直列接続された常時オン状態のスイッチ手段ＳＷ４１と常時オン状態のスイッチ手段ＳＷ４２とスイッチ手段ＳＷ４３とを備え、スイッチ手段ＳＷ４１の一端とスイッチ手段ＳＷ４３の一端とがＰチャネル型ＭＯＳトランジスタＭ４１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ４２のソース端との間に接続される。
【００５８】
スイッチ群ＳＧ５は、スイッチ手段ＳＷ５３と、互いに並列接続されてスイッチ手段ＳＷ５３と直列接続されたスイッチ手段ＳＷ５１とスイッチ手段ＳＷ５２と、を備え、スイッチ手段ＳＷ５１の一端とスイッチ手段ＳＷ５３の一端とがＰチャネル型ＭＯＳトランジスタＭ５１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ５２のソース端との間に接続される。
【００５９】
スイッチ群ＳＧ６は、互いに直列接続された常時オン状態のスイッチ手段ＳＷ６１とスイッチ手段ＳＷ６２とスイッチ手段ＳＷ６３とを備え、スイッチ手段ＳＷ６１の一端とスイッチ手段ＳＷ６３の一端とがＰチャネル型ＭＯＳトランジスタＭ６１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ６２のソース端との間に接続される。
【００６０】
スイッチ群ＳＧ７は、互いに直列接続されたスイッチ手段ＳＷ７１とスイッチ手段ＳＷ７２とスイッチ手段ＳＷ７３とを備え、スイッチ手段ＳＷ７１の一端とスイッチ手段ＳＷ７３の一端とがＰチャネル型ＭＯＳトランジスタＭ７１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ７２のソース端との間に接続される。なお、以上の構成において、常時オン状態のスイッチ手段は、省略することもできる。
【００６１】
そして、スイッチ手段ＳＷ１１、スイッチ手段ＳＷ３１、スイッチ手段ＳＷ５１及びスイッチ手段ＳＷ７１は、３ビットのＬＳＢである階調データ信号Ｄ１によりオンオフ制御され、スイッチ手段ＳＷ１２、スイッチ手段ＳＷ２２、スイッチ手段ＳＷ３２、スイッチ手段ＳＷ５２、スイッチ手段ＳＷ６２及びスイッチ手段ＳＷ７２は、階調データ信号Ｄ２によりオンオフ制御され、スイッチ手段ＳＷ１３、スイッチ手段ＳＷ２３、スイッチ手段ＳＷ３３、スイッチ手段ＳＷ４３、スイッチ手段ＳＷ５３、スイッチ手段ＳＷ６３及びスイッチ手段ＳＷ７３は、３ビットのＭＳＢである階調データ信号Ｄ３によりオンオフ制御される。
【００６２】
以上の構成により、図９に示すように、３ビットバイナリコードである階調データ信号Ｄ１、階調データ信号Ｄ２及び階調データ信号Ｄ３を（０００）から（１１１）まで変化させると、基準電流源Ｉ１の定電流ＩＲＥＦを可変ステップとする０から７ＩＲＥＦまでの駆動電流ＩＯＵＴが得られる。なお、図９では、便宜上、階調データ信号が論理１のときスイッチ手段がオンするように示したが、スイッチ手段がＰチャネル型ＭＯＳトランジスタで構成される場合は、論理１が論理レベルＬに対応する。また、図８では、３ビットの階調データ信号Ｄ１、階調データ信号Ｄ２及び階調データ信号Ｄ３により７個の電流出力部を制御する構成を示したが、複数のスイッチ手段を含むｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでを備えて、ｎ個の電流出力部３１、電流出力部３２から電流出力部３ｎまでに拡張することは極めて容易である。
【００６３】
なお、スイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでの構成を、図６に示す本発明の第５の実施の形態の電流駆動回路の構成にも適用できることは明らかである。
【００６４】
以上説明したように、本発明の第６の実施の形態の電流駆動回路によれば、デコード動作を行うためのスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでを備える構成としたことにより、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでがｎビットのバイナリコードであっても直結してｎ階調制御を行うことができるという効果が得られる。
【００６５】
次に本発明の第７の実施の形態の電流駆動回路の構成について図１０を参照して説明する。図１０は、本発明の第７の実施の形態の電流駆動回路の構成図である。図１０に示す本発明の第７の実施の形態の電流駆動回路の構成と図７に示す本発明の第６の実施の形態の電流駆動回路の構成との相違部分は、複数のスイッチ手段を含むｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでにおいて、各スイッチ群に含まれて互いに直列接続されているスイッチ手段のうちの一部を、そのスイッチ群が接続されたカレントミラー回路のＰチャネル型ＭＯＳトランジスタのソース側に移した部分のみであり他の構成部分は同一であるため、図１０に示す構成と図７に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００６６】
バイアス発生部４０は、図７に示すバイアス発生部１０のＰチャネル型ＭＯＳトランジスタＭ０１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ００を接続した構成であり、電流出力部５１は、図７に示す電流出力部３１のＰチャネル型ＭＯＳトランジスタＭ１１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ０１を接続した構成であり、電流出力部５２は、図７に示す電流出力部３２のＰチャネル型ＭＯＳトランジスタＭ２１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ０２を接続した構成であり、以下同様に、電流出力部５ｎは、図７に示す電流出力部３ｎのＰチャネル型ＭＯＳトランジスタＭｎ１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ０ｎを接続した構成である。バイアス発生部４０の常時オン状態のスイッチ手段ＳＷ００は、カレントミラー動作を高精度にするため、スイッチ手段ＳＷ０１、スイッチ手段ＳＷ０２からスイッチ手段ＳＷ０ｎまでのオン抵抗（Ｐチャネル型ＭＯＳトランジスタのソースドレイン抵抗）と同じオン抵抗（Ｐチャネル型ＭＯＳトランジスタのソースドレイン抵抗）を接続するためのものである。そして、一部のスイッチ手段が除かれたため、ｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでをｎ個のスイッチ群ＳＧ０１、スイッチ群ＳＧ０２からスイッチ群ＳＧ０ｎまでに変更している。
【００６７】
図８の構成によれば、ｎ＝７であるから、例えば、互いに並列接続されたスイッチ手段ＳＷ１１とスイッチ手段ＳＷ１２とスイッチ手段ＳＷ１３とがスイッチ手段ＳＷ０１であり、常時オン状態のスイッチ手段ＳＷ２１がスイッチ手段ＳＷ０２であり、以下同様に、スイッチ手段ＳＷ７１がスイッチ手段ＳＷ０７である。
【００６８】
以上説明したように、本発明の第７の実施の形態の電流駆動回路によれば、本発明の第６の実施の形態の電流駆動回路と同じ効果が得られる。
【００６９】
【発明の効果】
本発明による効果は、高精度の駆動電流を得ることができ、かつ、サージ電流の発生を抑えることができる電流駆動回路、及び、その電流駆動回路を備える表示装置、を実現することができることである。
【００７０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電流駆動回路の構成図である。
【図２】本発明の第１の実施の形態の電流駆動回路の動作の説明図である。
【図３】本発明の第２の実施の形態の電流駆動回路の構成図である。
【図４】本発明の第３の実施の形態の表示装置の構成図である。
【図５】本発明の第４の実施の形態の電流駆動回路の構成図である。
【図６】本発明の第５の実施の形態の電流駆動回路の構成図である。
【図７】本発明の第６の実施の形態の電流駆動回路の構成図である。
【図８】図７の詳細な構成図である。
【図９】図８のデコード動作の説明図である。
【図１０】本発明の第７の実施の形態の電流駆動回路の構成図である。
【図１１】従来例の電流駆動回路の構成図である。
【図１２】従来例の電流駆動回路の動作の説明図である。
【符号の説明】
１０ バイアス発生部
１１ 電流出力部
１２ 電流出力部
１ｎ 電流出力部
２１ 電流駆動回路
２２ 電流駆動回路
２ｎ 電流駆動回路
３１ 電流出力部
３２ 電流出力部
３ｎ 電流出力部
４０ バイアス発生部
５１ 電流出力部
５２ 電流出力部
５ｎ 電流出力部
６０ 信号処理回路
６１ 電流駆動回路
６２ 走査回路
６３ 有機ＥＬ素子
６４ 画像データ信号
６５ 階調データ信号
６６ 走査制御信号
Ｍ０１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０３ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０４ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０２ｎ−１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０２ｎ Ｐチャネル型ＭＯＳトランジスタ
Ｍ１１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ１２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ２１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ２２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ３１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ３２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ４１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ４２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ５１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ５２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ６１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ６２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ７１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ７２ Ｐチャネル型ＭＯＳトランジスタ
Ｍｎ１ Ｐチャネル型ＭＯＳトランジスタ
Ｍｎ２ Ｐチャネル型ＭＯＳトランジスタ
ＳＷ１ スイッチ手段
ＳＷ２ スイッチ手段
ＳＷｎ スイッチ手段
ＳＧ１ スイッチ群
ＳＧ２ スイッチ群
ＳＧｎ スイッチ群
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ手段
ＳＷ２１、ＳＷ２２、ＳＷ２３ スイッチ手段
ＳＷ３１、ＳＷ３２、ＳＷ３３ スイッチ手段
ＳＷ４１、ＳＷ４２、ＳＷ４３ スイッチ手段
ＳＷ５１、ＳＷ５２、ＳＷ５３ スイッチ手段
ＳＷ６１、ＳＷ６２、ＳＷ６３ スイッチ手段
ＳＷ７１、ＳＷ７２、ＳＷ７３ スイッチ手段
ＳＷ００ スイッチ手段
ＳＷ０１ スイッチ手段
ＳＷ０２ スイッチ手段
ＳＷ０ｎ スイッチ手段
ＳＧ０１ スイッチ群
ＳＧ０２ スイッチ群
ＳＧ０ｎ スイッチ群
Ａ 接点
Ｂ 接点
Ｄ１ 階調データ信号
Ｄ２ 階調データ信号
Ｄｎ 階調データ信号
Ｉ１ 基準電流源
Ｉ２ 基準電流源
Ｉｎ 基準電流源
Ｏ１ 出力端子
Ｏ２ 出力端子
Ｏｎ 出力端子
Ｚ１ 有機ＥＬ素子
Ｚ２ 有機ＥＬ素子
Ｚｎ 有機ＥＬ素子
【発明の属する技術分野】
本発明は、電流駆動回路及び表示装置に関し、特に有機ＥＬ素子の電流駆動回路及び表示装置に関する。
【０００２】
【従来の技術】
有機ＥＬ素子は、駆動電流によって発光輝度が決定されるため、複数の有機ＥＬ素子がマトリクス状に配置された表示装置では、電圧駆動するよりも電流駆動した方が、発光輝度のばらつきを小さくすることができる。従来、有機ＥＬ素子の電流駆動回路として、例えば図１１に示す構成が用いられる。図１１は、従来例の電流駆動回路の構成図である。図１１に示すように、従来例の電流駆動回路は、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ１１と、基準電流源Ｉ１と、スイッチ手段ＳＷ１と、出力端子Ｏ１と、を備え、出力端子Ｏ１には負荷としての有機ＥＬ素子Ｚ１が接続される。そして、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とは、カレントミラー回路を構成して基準電流源Ｉ１が発生する電流ＩＲＥＦを高電位側電源ＶＤＤから折り返し、スイッチ手段ＳＷ１を介して出力端子Ｏ１に接続された有機ＥＬ素子Ｚ１に供給するようになっている。スイッチ手段ＳＷ１は、例えばＰチャネル型ＭＯＳトランジスタにより構成され、１ビットの階調データ信号Ｄ１によりオンオフされる。スイッチ手段ＳＷ１がオンされると、駆動電流ＩＯＵＴとしてカレントミラー回路の所定の折り返し電流が有機ＥＬ素子Ｚ１に供給されて有機ＥＬ素子Ｚ１が点灯し、スイッチ手段ＳＷ１がオフされると、駆動電流ＩＯＵＴが０となって有機ＥＬ素子Ｚ１が消灯する。また、バイポーラトランジスタを用いた同様の構成は、例えば特許文献１に記載されている。
【０００３】
【特許文献１】
特開２００１−４２８２７号公報（図７）
【０００４】
【発明が解決しようとする課題】
ところが、図１１に示す従来例の電流駆動回路図は、カレントミラー回路の出力端であるＰチャネル型ＭＯＳトランジスタＭ１１のドレイン端と出力端子Ｏ１との間にスイッチ手段ＳＷ１が接続される構成であるため、スイッチ手段ＳＷ１がオフ状態のとき、スイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差は、ほぼ高電位側電源ＶＤＤの電位ＶＤＤと低電位側電源としてのグラウンドとの差、即ち電圧ＶＤＤに近い非常に大きなものとなり、このため、スイッチ手段ＳＷ１がオフ状態からオン状態に変化したときに図１２に示すような大きなサージ電流が発生するという問題が起こる。さらに、図１１に示す従来例の電流駆動回路図は、基本的なカレントミラー回路を用いているため、高精度の折り返し電流を得ることができないという問題も起こる。
【０００５】
本発明はかかる問題点に鑑みてなされたものであって、高精度の駆動電流を得ることができ、かつ、サージ電流の発生を抑えることができる電流駆動回路、及び、その電流駆動回路を備える表示装置、を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の電流駆動回路は、カレントミラー回路と、前記カレントミラー回路に基準電流を入力する電流源と、前記カレントミラー回路の出力電流が入力されるスイッチ手段と、前記スイッチ手段の出力電流を駆動電流として出力するカスコード回路と、を備えることを特徴とする。
【０００７】
また、ゲート端とドレイン端とが互いに接続された第１のトランジスタと、ソース端が前記第１のトランジスタの前記ドレイン端に接続されゲート端とドレイン端とが互いに接続された第２のトランジスタと、前記第２のトランジスタに基準電流を流す電流源と、を含むバイアス発生部と、ゲート端が前記第１のトランジスタの前記ゲート端に接続された第３のトランジスタと、ゲート端が前記第２のトランジスタの前記ゲート端に接続された第４のトランジスタと、前記第３のトランジスタのドレイン端と前記第４のトランジスタのソース端との間に設けられたスイッチ手段と、を含む電流出力部と、を備えることを特徴とする。
【０００８】
また、複数の前記電流出力部と、前記複数の前記電流出力部のそれぞれの前記第４のトランジスタのドレイン端が接続された端子と、を備えることを特徴とする。
【０００９】
また、前記複数の前記電流出力部のそれぞれは、重み付けされた電流を出力することを特徴とする。
【００１０】
また、複数の本発明の電流駆動回路と、前記複数の前記電流駆動回路のそれぞれの前記第４のトランジスタのドレイン端が接続された端子と、を備えることを特徴とする。
【００１１】
また、前記複数の前記電流駆動回路のそれぞれは、重み付けされた電流を出力することを特徴とする。
【００１２】
また、前記スイッチ手段は、制御信号によりオンオフされることを特徴とする。
【００１３】
また、前記制御信号は、表示装置の階調データ信号であることを特徴とする。
【００１４】
また、前記スイッチ手段は、ＭＯＳトランジスタであることを特徴とする。
【００１５】
また、前記スイッチ手段は、複数のスイッチ手段を含むスイッチ群であって、前記スイッチ群は、表示装置の階調データ信号のデコードを行うことを特徴とする。
【００１６】
また、前記第３のトランジスタのソース端に接続されたスイッチ手段を備えることを特徴とする。
【００１７】
また、前記第１のトランジスタのソース端に接続された常時オン状態のスイッチ手段を備えることを特徴とする。
【００１８】
さらに、本発明の表示装置は、マトリクス状に配置された有機ＥＬ素子と、前記有機ＥＬ素子に駆動電流を流すための電流駆動回路及び走査回路と、画像データ信号が入力されて前記電流駆動回路に階調データ信号を与えるとともに前記走査回路に走査制御信号を与える信号処理回路と、を備える表示装置であって、前記電流駆動回路として本発明の電流駆動回路を備えることを特徴とする。
【００１９】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第１の実施の形態の電流駆動回路の構成について図１を参照して説明する。図１は、本発明の第１の実施の形態の電流駆動回路の構成図である。図１に示すように、本発明の第１の実施の形態の電流駆動回路は、バイアス発生部１０と、電流出力部１１と、を備える。
【００２０】
バイアス発生部１０は、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ０２と、基準電流源Ｉ１と、を備える。Ｐチャネル型ＭＯＳトランジスタＭ０１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端とＰチャネル型ＭＯＳトランジスタＭ０１のドレイン端とは、互いに接続される。Ｐチャネル型ＭＯＳトランジスタＭ０２のソース端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のドレイン端に接続され、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端とＰチャネル型ＭＯＳトランジスタＭ０２のドレイン端とは、互いに接続される。基準電流源Ｉ１は、Ｐチャネル型ＭＯＳトランジスタＭ０２のドレイン端と低電位側電源としてのグラウンドとの間に接続され、Ｐチャネル型ＭＯＳトランジスタＭ０２に定電流ＩＲＥＦを流す。
【００２１】
電流出力部１１は、Ｐチャネル型ＭＯＳトランジスタＭ１１と、スイッチ手段ＳＷ１と、Ｐチャネル型ＭＯＳトランジスタＭ１２と、出力端子Ｏ１と、を備える。Ｐチャネル型ＭＯＳトランジスタＭ１１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭ１１のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端に接続される。Ｐチャネル型ＭＯＳトランジスタＭ１２のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端に接続され、Ｐチャネル型ＭＯＳトランジスタＭ１２のドレイン端は、出力端子Ｏ１に接続される。スイッチ手段ＳＷ１は、Ｐチャネル型ＭＯＳトランジスタＭ１１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ１２のソース端との間に設けられる。即ち、スイッチ手段ＳＷ１のオンオフ路の一端である接点Ａは、Ｐチャネル型ＭＯＳトランジスタＭ１１のドレイン端に接続され、スイッチ手段ＳＷ１のオンオフ路の他端である接点Ｂは、Ｐチャネル型ＭＯＳトランジスタＭ１２のソース端に接続される。スイッチ手段ＳＷ１は、例えばＰチャネル型ＭＯＳトランジスタにより構成され、そのＰチャネル型ＭＯＳトランジスタのソースドレイン路がスイッチ手段ＳＷ１のオンオフ路となり、そのＰチャネル型ＭＯＳトランジスタのゲート端には、１ビットの階調データ信号Ｄ１が与えられる。スイッチ手段ＳＷ１は、オンオフ制御信号である階調データ信号Ｄ１によりオンオフされる。
【００２２】
そして、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ１が接続される。
【００２３】
次に動作について説明する。Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とは、カレントミラー回路として動作を行い、Ｐチャネル型ＭＯＳトランジスタＭ０２とＰチャネル型ＭＯＳトランジスタＭ１２とは、カスコード回路として動作を行い、基準電流源Ｉ１は、カスコード回路のＰチャネル型ＭＯＳトランジスタＭ０２を介してカレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ０１に定電流ＩＲＥＦを入力する動作を行う。ここでは、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とのチャネル長及びチャネル幅を同一とし、Ｐチャネル型ＭＯＳトランジスタＭ０２とＰチャネル型ＭＯＳトランジスタＭ１２とのチャネル長及びチャネル幅を同一とするが、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ１１とのチャネル長チャネル幅比を変えてミラー比を変えてもよいし、さらに、Ｐチャネル型ＭＯＳトランジスタＭ０１とＰチャネル型ＭＯＳトランジスタＭ０２とのチャネル長及びチャネル幅は同一とするが、同一でなくてもよい。カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ０１に定電流ＩＲＥＦが入力されると、定電流ＩＲＥＦと等倍の電流がカレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ１１から折り返し出力されてスイッチ手段ＳＷ１に入力される。そして、階調データ信号Ｄ１が論理Ｌレベルとなってスイッチ手段ＳＷ１がオンされると、カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ１１の出力電流がスイッチ手段ＳＷ１から出力されてカスコード回路のＰチャネル型ＭＯＳトランジスタＭ１２に入力され、カスコード回路のＰチャネル型ＭＯＳトランジスタＭ１２は、スイッチ手段ＳＷ１の出力電流を駆動電流ＩＯＵＴとして出力端子Ｏ１に出力して有機ＥＬ素子Ｚ１を点灯させる。また、階調データ信号Ｄ１が論理Ｈレベルとなってスイッチ手段ＳＷ１がオフされると、カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ１１の出力電流がスイッチ手段ＳＷ１により遮断され、カスコード回路のＰチャネル型ＭＯＳトランジスタＭ１２が出力端子Ｏ１に出力する駆動電流ＩＯＵＴが０となって、有機ＥＬ素子Ｚ１は消灯する。
【００２４】
次にスイッチ手段ＳＷ１がオフ状態のときのスイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差について説明する。Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２には、共に基準電流源Ｉ１からの定電流ＩＲＥＦが流れ、Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２は、共に飽和領域で動作しているため、μ、ＣＯＸ、λ、Ｌ、Ｗをそれぞれキャリア移動度、ゲート酸化膜容量、チャネル変調効果係数、Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２のチャネル長、そのチャネル幅とし、ＶＴＨ１、ＶＧＳ１、ＶＤＳ１、ＶＴＨ２、ＶＧＳ２、ＶＤＳ２をそれぞれＰチャネル型ＭＯＳトランジスタＭ０１のしきい値電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲートソース間電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０１のドレインソース間電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０２のしきい値電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲートソース間電圧の絶対値、Ｐチャネル型ＭＯＳトランジスタＭ０２のドレインソース間電圧の絶対値とし、β＝μ・ＣＯＸとすれば、次の式１、式２に示す関係式が得られる。なお、以下の数式においては、・は乗算、／は除算、ａ＾ｂはａのｂ乗、√（ａ）はａの平方根を表す。
【００２５】
ＩＲＥＦ＝（１／２）・β・（Ｗ／Ｌ）・（ＶＧＳ１−ＶＴＨ１）＾２・（１＋λ・ＶＤＳ１）・・・式１（但しこの場合ＶＧＳ１＝ＶＤＳ１）
ＩＲＥＦ＝（１／２）・β・（Ｗ／Ｌ）・（ＶＧＳ２−ＶＴＨ２）＾２・（１＋λ・ＶＤＳ２）・・・式２（但しこの場合ＶＧＳ２＝ＶＤＳ２）
チャネル変調効果係数λの値は非常に小さな値であるため、簡単化のために無視すれば、式１及び式２を変形して、Ｐチャネル型ＭＯＳトランジスタＭ０１及びＰチャネル型ＭＯＳトランジスタＭ０２のゲートソース間電圧は、次の式３、式４のように表すことができる。
【００２６】
ＶＧＳ１＝ＶＴＨ１＋√（（２ＩＲＥＦ／β）・（Ｌ／Ｗ））・・・式３
ＶＧＳ２＝ＶＴＨ２＋√（（２ＩＲＥＦ／β）・（Ｌ／Ｗ））・・・式４
スイッチ手段ＳＷ１がオフ状態のときの接点Ａの電位をＶＡとし、スイッチ手段ＳＷ１がオフ状態のときの接点Ｂの電位をＶＢとすれば、電位ＶＡは、高電位側電源ＶＤＤの電位ＶＤＤにほぼ等しくなり、Ｐチャネル型ＭＯＳトランジスタＭ１２のしきい値電圧は、Ｐチャネル型ＭＯＳトランジスタＭ０２のしきい値電圧ＶＴＨ２と等しいので、電位ＶＢは、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート電位即ち（ＶＤＤ−ＶＧＳ１−ＶＧＳ２）よりは高く、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート電位よりＶＴＨ２分高い電位即ち（ＶＤＤ−ＶＧＳ１−ＶＧＳ２＋ＶＴＨ２）よりは低い電位となる。したがって、式３、式４により、スイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差（ＶＡ−ＶＢ）は、最大でもおよそ次の式５のように表すことができる。
【００２７】
ＶＡ−ＶＢ＝ＶＴＨ１＋ＶＴＨ２＋２√（（２ＩＲＥＦ／β）・（Ｌ／Ｗ））・・・式５
スイッチ手段ＳＷ１がオフ状態のときのスイッチ手段ＳＷ１の接点Ａと接点Ｂとの間の電位差は、図１１に示す従来例の電流駆動回路では、ほぼ電圧ＶＤＤであったが、本実施の形態の電流駆動回路では、式５に示すように、ＶＴＨ１及びＶＴＨ２が僅かな値であり、ＩＲＥＦを適宜設定しても電圧ＶＤＤよりはるかに小さくできることがわかる。これにより、図２に示すように、スイッチ手段ＳＷ１がオフ状態からオン状態に変化したときの駆動電流ＩＯＵＴのサージ電流の発生が抑えられる。
【００２８】
なお、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ０２と、Ｐチャネル型ＭＯＳトランジスタＭ１１と、Ｐチャネル型ＭＯＳトランジスタＭ１２と、をＮチャネル型ＭＯＳトランジスタに変更して電源電圧の高低を逆にした構成に変更することができ、スイッチ手段ＳＷ１をＮチャネル型ＭＯＳトランジスタに変更することもできる。
【００２９】
以上説明したように、本発明の第１の実施の形態の電流駆動回路によれば、カスコード型カレントミラー回路の構成としたことにより高精度の駆動電流ＩＯＵＴを得ることができ、かつ、スイッチ手段ＳＷ１をＰチャネル型ＭＯＳトランジスタＭ１１とＰチャネル型ＭＯＳトランジスタＭ１２との間に設ける構成としたことによりスイッチ手段ＳＷ１がオフ状態からオン状態に変化したときの駆動電流ＩＯＵＴのサージ電流を抑えることができるという効果が得られ、さらに、サージ電流が抑えられて駆動電流ＩＯＵＴが安定するまでの時間が短縮されることにより高速動作が可能になるという効果が得られる。
【００３０】
次に本発明の第２の実施の形態の電流駆動回路の構成について図３を参照して説明する。図３は、本発明の第２の実施の形態の電流駆動回路の構成図である。図３に示す本発明の第２の実施の形態の電流駆動回路の構成と図１に示す本発明の第１の実施の形態の電流駆動回路の構成との相違部分は、マトリクス型有機ＥＬ表示装置に適用できるように電流出力部を複数備えるように変更した部分のみであり他の構成部分は同一であるため、図３に示す構成と図１に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００３１】
図３に示すように、本発明の第２の実施の形態の電流駆動回路は、バイアス発生部１０と、ｎ（ｎは２以上の自然数）個の電流出力部１１、電流出力部１２から電流出力部１ｎまでと、を備える。
【００３２】
電流出力部１２は、Ｐチャネル型ＭＯＳトランジスタＭ２１と、スイッチ手段ＳＷ２と、Ｐチャネル型ＭＯＳトランジスタＭ２２と、出力端子Ｏ２と、を備える。Ｐチャネル型ＭＯＳトランジスタＭ２１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭ２１のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端に接続される。Ｐチャネル型ＭＯＳトランジスタＭ２２のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端に接続され、Ｐチャネル型ＭＯＳトランジスタＭ２２のドレイン端は、出力端子Ｏ２に接続される。スイッチ手段ＳＷ２は、Ｐチャネル型ＭＯＳトランジスタＭ２１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ２２のソース端との間に設けられる。スイッチ手段ＳＷ２は、例えばＰチャネル型ＭＯＳトランジスタにより構成され、そのＰチャネル型ＭＯＳトランジスタのソースドレイン路がスイッチ手段ＳＷ２のオンオフ路となり、そのＰチャネル型ＭＯＳトランジスタのゲート端には、１ビットの階調データ信号Ｄ２が与えられる。スイッチ手段ＳＷ２は、オンオフ制御信号である階調データ信号Ｄ２によりオンオフされる。
【００３３】
そして、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ２が接続され、階調データ信号Ｄ２が論理Ｌレベルとなってスイッチ手段ＳＷ２がオンされると、有機ＥＬ素子Ｚ２が点灯し、階調データ信号Ｄ２が論理Ｈレベルとなってスイッチ手段ＳＷ２がオフされると、有機ＥＬ素子Ｚ２は消灯する。
【００３４】
以下同様にして、電流出力部１ｎは、Ｐチャネル型ＭＯＳトランジスタＭｎ１と、スイッチ手段ＳＷｎと、Ｐチャネル型ＭＯＳトランジスタＭｎ２と、出力端子Ｏｎと、を備える。Ｐチャネル型ＭＯＳトランジスタＭｎ１のソース端は、高電位側電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭｎ１のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０１のゲート端に接続される。Ｐチャネル型ＭＯＳトランジスタＭｎ２のゲート端は、Ｐチャネル型ＭＯＳトランジスタＭ０２のゲート端に接続され、Ｐチャネル型ＭＯＳトランジスタＭｎ２のドレイン端は、出力端子Ｏｎに接続される。スイッチ手段ＳＷｎは、Ｐチャネル型ＭＯＳトランジスタＭｎ１のドレイン端とＰチャネル型ＭＯＳトランジスタＭｎ２のソース端との間に設けられる。スイッチ手段ＳＷｎは、例えばＰチャネル型ＭＯＳトランジスタにより構成され、そのＰチャネル型ＭＯＳトランジスタのソースドレイン路がスイッチ手段ＳＷｎのオンオフ路となり、そのＰチャネル型ＭＯＳトランジスタのゲート端には、１ビットの階調データ信号Ｄｎが与えられる。スイッチ手段ＳＷｎは、オンオフ制御信号である階調データ信号Ｄｎによりオンオフされる。
【００３５】
そして、出力端子Ｏｎとグラウンドとの間には、負荷としての有機ＥＬ素子Ｚｎが接続され、階調データ信号Ｄｎが論理Ｌレベルとなってスイッチ手段ＳＷｎがオンされると、有機ＥＬ素子Ｚｎが点灯し、階調データ信号Ｄｎが論理Ｈレベルとなってスイッチ手段ＳＷｎがオフされると、有機ＥＬ素子Ｚｎは消灯する。
【００３６】
以上説明したように、本発明の第２の実施の形態の電流駆動回路によれば、バイアス発生部１０の基準電流源Ｉ１によりｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでにそれぞれ同じ駆動電流を発生させてｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでによりスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでをオンオフする構成としたことにより、ｎ個の有機ＥＬ素子Ｚ１、有機ＥＬ素子Ｚ２から有機ＥＬ素子Ｚｎまでを同時に個別に駆動することができるようになるという効果が得られる。
【００３７】
次に本発明の第３の実施の形態の表示装置の構成について図４を参照して説明する。図４は、本発明の第３の実施の形態の表示装置の構成図である。図４に示すように、本発明の第３の実施の形態の表示装置は、信号処理回路６０と、電流駆動回路６１と、走査回路６２と、マトリクス状にｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列配置された有機ＥＬ素子６３と、を備える。信号処理回路６０は、１画面分の画像データ信号６４が入力されると、順次１行分の階調データ信号６５を電流駆動回路６１に与え、１行分の階調データ信号６５を出力する毎に走査制御信号６６を走査回路６２に与える。ｎビットの階調データ信号６５の各ビットは、１行分のｎ個の有機ＥＬ素子６３に１対１で対応し、各ビットの論理レベルにより対応する有機ＥＬ素子６３の点灯又は消灯が指定される。電流駆動回路６１は、階調データ信号６５の各ビットに１対１で対応するｎ個の出力端子Ｏ１から出力端子Ｏｎまでを備え、対応するビットが論理Ｌレベルのときその出力端子から駆動電流が有機ＥＬ素子６３の正極端子に流し込まれ、対応するビットが論理Ｈレベルのときその出力端子から駆動電流は流されない。有機ＥＬ素子６３の負極端子は、１行分のｎ個ずつ共通に走査回路６２の出力端子Ｃ１から出力端子Ｃｍまでに接続され、走査制御信号６６により出力端子Ｃ１からＣｍまでの１つには順次低電位側電源としてのグラウンドのレベルが出力される。そして、ｍ行ｎ列の有機ＥＬ素子６３のうち、正極端子に駆動電流が流し込まれ、負極端子にグラウンドのレベルが与えられた有機ＥＬ素子６３のみが点灯し、残りは消灯する。
【００３８】
電流駆動回路６１には、図３に示す本発明の第２の実施の形態の電流駆動回路が適用され、階調データ信号６５は、図３に示すｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでとなる。
【００３９】
以上説明したように、本発明の第３の実施の形態の表示装置によれば、サージ電流が抑えられた高精度の駆動電流を高速出力する本発明の第２の実施の形態の電流駆動回路を備えることにより、高品質で高速表示可能な表示装置を実現することができるという効果が得られる。
【００４０】
次に本発明の第４の実施の形態の電流駆動回路の構成について図５を参照して説明する。図５は、本発明の第４の実施の形態の電流駆動回路の構成図である。図５に示す本発明の第４の実施の形態の電流駆動回路の構成と図３に示す本発明の第２の実施の形態の電流駆動回路の構成との相違部分は、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力端を１つの出力端子Ｏ１に接続するように変更した部分のみであり他の構成部分は同一であるため、図５に示す構成と図３に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００４１】
図５に示すように、ｎ個のＰチャネル型ＭＯＳトランジスタＭ１２、Ｐチャネル型ＭＯＳトランジスタＭ２２からＰチャネル型ＭＯＳトランジスタＭｎ２までのそれぞれのドレイン端が出力端子Ｏ１に共通に接続され、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ１が接続される。これにより、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでを用いて有機ＥＬ素子Ｚ１の駆動電流を階調制御することができるようになる。
【００４２】
なお、本実施の形態では、１つの有機ＥＬ素子に階調制御された駆動電流を供給する構成を示したが、本発明の第３の実施の形態の表示装置に適用するためには、本実施の形態の電流駆動回路を、出力端子Ｏ２から出力端子Ｏｎまでに対し、それぞれ備えるようにすればよい。
【００４３】
ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力電流が等しい場合、ｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでによってｎ個のスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでのうちのオンする個数を変えることにより、ｎ階調変化できる駆動電流を得ることができ、さらに、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでの折り返し電流のミラー比をバイナリで重み付けすることにより、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力電流は、重み付けされて、ｉをｎまでの自然数とすれば、２＾（ｉ−１）・ＩＲＥＦと表すことができる。したがって、２＾ｎ階調変化できる駆動電流を得ることができる。
【００４４】
以上説明したように、本発明の第４の実施の形態の電流駆動回路によれば、ｎ階調変化できる駆動電流と２＾ｎ階調変化できる駆動電流を得ることができるという効果が得られる。
【００４５】
次に本発明の第５の実施の形態の電流駆動回路の構成について図６を参照して説明する。図６は、本発明の第５の実施の形態の電流駆動回路の構成図である。図６に示す本発明の第５の実施の形態の電流駆動回路は、図１に示す本発明の第１の実施の形態の電流駆動回路をｎ（ｎは２以上の自然数）個備えて、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの出力端を１つの出力端子Ｏ１に接続している。図６に示す構成と図１に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００４６】
ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの構成は同一である。即ち、Ｐチャネル型ＭＯＳトランジスタＭ０１と、Ｐチャネル型ＭＯＳトランジスタＭ０３からＰチャネル型ＭＯＳトランジスタＭ０２ｎ−１までとは同一であり、Ｐチャネル型ＭＯＳトランジスタＭ１１と、Ｐチャネル型ＭＯＳトランジスタＭ２１からＰチャネル型ＭＯＳトランジスタＭｎ１までとは同一であり、Ｐチャネル型ＭＯＳトランジスタＭ０２と、Ｐチャネル型ＭＯＳトランジスタＭ０４からＰチャネル型ＭＯＳトランジスタＭ０２ｎまでとは同一であり、Ｐチャネル型ＭＯＳトランジスタＭ１２と、Ｐチャネル型ＭＯＳトランジスタＭ２２からＰチャネル型ＭＯＳトランジスタＭｎ２までとは同一であり、基準電流源Ｉ１と、基準電流源Ｉ２から基準電流源Ｉｎまでとは同一であり、スイッチ手段ＳＷ１と、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでとは同一である。
【００４７】
図６に示すように、ｎ個のＰチャネル型ＭＯＳトランジスタＭ１２、Ｐチャネル型ＭＯＳトランジスタＭ２２からＰチャネル型ＭＯＳトランジスタＭｎ２までのそれぞれのドレイン端が出力端子Ｏ１に共通に接続され、出力端子Ｏ１とグラウンドとの間には、負荷としての有機ＥＬ素子Ｚ１が接続される。これにより、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでを用いて有機ＥＬ素子Ｚ１の駆動電流を階調制御することができるようになる。
【００４８】
なお、本実施の形態では、１つの有機ＥＬ素子に階調制御された駆動電流を供給する構成を示したが、本発明の第３の実施の形態の表示装置に適用するためには、本実施の形態の電流駆動回路を、出力端子Ｏ２から出力端子Ｏｎまでに対し、それぞれ備えるようにすればよい。
【００４９】
ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの出力電流が等しい場合、ｎビットの階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでによってｎ個のスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでのうちのオンする個数を変えることにより、ｎ階調変化できる駆動電流を得ることができ、さらに、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでの基準電流源の定電流値をバイナリで重み付けすることにより、ｎ個の電流駆動回路２１、電流駆動回路２２から電流駆動回路２ｎまでのそれぞれの出力電流は、重み付けされて、ｉをｎまでの自然数とすれば、２＾（ｉ−１）・ＩＲＥＦと表すことができる。したがって、２＾ｎ階調変化できる駆動電流を得ることができる。
【００５０】
以上説明したように、本発明の第５の実施の形態の電流駆動回路によれば、ｎ階調変化できる駆動電流と２＾ｎ階調変化できる駆動電流を得ることができるという効果が得られる。
【００５１】
次に本発明の第６の実施の形態の電流駆動回路の構成について図７、図８及び図９を参照して説明する。図７は、本発明の第６の実施の形態の電流駆動回路の構成図であり、図８は、図７の詳細な構成図であり、図９は、図８のデコード動作の説明図である。図７に示す本発明の第６の実施の形態の電流駆動回路の構成と図５に示す本発明の第４の実施の形態の電流駆動回路の構成との相違部分は、ｎ個のスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでを、複数のスイッチ手段を含むｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでに変更し、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでを、ｎ個の電流出力部３１、電流出力部３２から電流出力部３ｎまでに変更した部分のみであり他の構成部分は同一であるため、図７に示す構成と図５に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００５２】
図５に示す本発明の第４の実施の形態の電流駆動回路は、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれにスイッチ手段を１つしか備えていないため、ｎ個の電流出力部１１、電流出力部１２から電流出力部１ｎまでのそれぞれの出力電流が等しくｎ階調制御を行う場合、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでがｎビットのバイナリコードであるときには、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでとスイッチ手段ＳＷ１、スイッチ手段ＳＷ２からスイッチ手段ＳＷｎまでとを対応させるためのデコーダが外部に必要となる。そこで、そのデコーダを不要とするために本実施の形態では、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでのデコード動作を行うためのスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでを備えている。
【００５３】
さらに図８及び図９により詳細に説明する。図８は、図７のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでの構成の詳細な具体例として、３ビットの階調データ信号Ｄ１、階調データ信号Ｄ２及び階調データ信号Ｄ３により７個の電流出力部を制御する構成を示し、図９は、階調データ信号と、オンとなるスイッチ手段と、駆動電流ＩＯＵＴとの関係を示している。
【００５４】
スイッチ群ＳＧ１は、互いに並列接続されたスイッチ手段ＳＷ１１とスイッチ手段ＳＷ１２とスイッチ手段ＳＷ１３とを備え、スイッチ手段ＳＷ１１の両端がＰチャネル型ＭＯＳトランジスタＭ１１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ１２のソース端との間に接続される。
【００５５】
スイッチ群ＳＧ２は、常時オン状態のスイッチ手段ＳＷ２１と、互いに並列接続されてスイッチ手段ＳＷ２１と直列接続されたスイッチ手段ＳＷ２２とスイッチ手段ＳＷ２３と、を備え、スイッチ手段ＳＷ２１の一端とスイッチ手段ＳＷ２２の一端とがＰチャネル型ＭＯＳトランジスタＭ２１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ２２のソース端との間に接続される。
【００５６】
スイッチ群ＳＧ３は、スイッチ手段ＳＷ３３と、互いに直列接続されてスイッチ手段ＳＷ３３と並列接続されたスイッチ手段ＳＷ３１とスイッチ手段ＳＷ３２と、を備え、スイッチ手段ＳＷ３３の両端がＰチャネル型ＭＯＳトランジスタＭ３１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ３２のソース端との間に接続される。
【００５７】
スイッチ群ＳＧ４は、互いに直列接続された常時オン状態のスイッチ手段ＳＷ４１と常時オン状態のスイッチ手段ＳＷ４２とスイッチ手段ＳＷ４３とを備え、スイッチ手段ＳＷ４１の一端とスイッチ手段ＳＷ４３の一端とがＰチャネル型ＭＯＳトランジスタＭ４１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ４２のソース端との間に接続される。
【００５８】
スイッチ群ＳＧ５は、スイッチ手段ＳＷ５３と、互いに並列接続されてスイッチ手段ＳＷ５３と直列接続されたスイッチ手段ＳＷ５１とスイッチ手段ＳＷ５２と、を備え、スイッチ手段ＳＷ５１の一端とスイッチ手段ＳＷ５３の一端とがＰチャネル型ＭＯＳトランジスタＭ５１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ５２のソース端との間に接続される。
【００５９】
スイッチ群ＳＧ６は、互いに直列接続された常時オン状態のスイッチ手段ＳＷ６１とスイッチ手段ＳＷ６２とスイッチ手段ＳＷ６３とを備え、スイッチ手段ＳＷ６１の一端とスイッチ手段ＳＷ６３の一端とがＰチャネル型ＭＯＳトランジスタＭ６１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ６２のソース端との間に接続される。
【００６０】
スイッチ群ＳＧ７は、互いに直列接続されたスイッチ手段ＳＷ７１とスイッチ手段ＳＷ７２とスイッチ手段ＳＷ７３とを備え、スイッチ手段ＳＷ７１の一端とスイッチ手段ＳＷ７３の一端とがＰチャネル型ＭＯＳトランジスタＭ７１のドレイン端とＰチャネル型ＭＯＳトランジスタＭ７２のソース端との間に接続される。なお、以上の構成において、常時オン状態のスイッチ手段は、省略することもできる。
【００６１】
そして、スイッチ手段ＳＷ１１、スイッチ手段ＳＷ３１、スイッチ手段ＳＷ５１及びスイッチ手段ＳＷ７１は、３ビットのＬＳＢである階調データ信号Ｄ１によりオンオフ制御され、スイッチ手段ＳＷ１２、スイッチ手段ＳＷ２２、スイッチ手段ＳＷ３２、スイッチ手段ＳＷ５２、スイッチ手段ＳＷ６２及びスイッチ手段ＳＷ７２は、階調データ信号Ｄ２によりオンオフ制御され、スイッチ手段ＳＷ１３、スイッチ手段ＳＷ２３、スイッチ手段ＳＷ３３、スイッチ手段ＳＷ４３、スイッチ手段ＳＷ５３、スイッチ手段ＳＷ６３及びスイッチ手段ＳＷ７３は、３ビットのＭＳＢである階調データ信号Ｄ３によりオンオフ制御される。
【００６２】
以上の構成により、図９に示すように、３ビットバイナリコードである階調データ信号Ｄ１、階調データ信号Ｄ２及び階調データ信号Ｄ３を（０００）から（１１１）まで変化させると、基準電流源Ｉ１の定電流ＩＲＥＦを可変ステップとする０から７ＩＲＥＦまでの駆動電流ＩＯＵＴが得られる。なお、図９では、便宜上、階調データ信号が論理１のときスイッチ手段がオンするように示したが、スイッチ手段がＰチャネル型ＭＯＳトランジスタで構成される場合は、論理１が論理レベルＬに対応する。また、図８では、３ビットの階調データ信号Ｄ１、階調データ信号Ｄ２及び階調データ信号Ｄ３により７個の電流出力部を制御する構成を示したが、複数のスイッチ手段を含むｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでを備えて、ｎ個の電流出力部３１、電流出力部３２から電流出力部３ｎまでに拡張することは極めて容易である。
【００６３】
なお、スイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでの構成を、図６に示す本発明の第５の実施の形態の電流駆動回路の構成にも適用できることは明らかである。
【００６４】
以上説明したように、本発明の第６の実施の形態の電流駆動回路によれば、デコード動作を行うためのスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでを備える構成としたことにより、階調データ信号Ｄ１、階調データ信号Ｄ２から階調データ信号Ｄｎまでがｎビットのバイナリコードであっても直結してｎ階調制御を行うことができるという効果が得られる。
【００６５】
次に本発明の第７の実施の形態の電流駆動回路の構成について図１０を参照して説明する。図１０は、本発明の第７の実施の形態の電流駆動回路の構成図である。図１０に示す本発明の第７の実施の形態の電流駆動回路の構成と図７に示す本発明の第６の実施の形態の電流駆動回路の構成との相違部分は、複数のスイッチ手段を含むｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでにおいて、各スイッチ群に含まれて互いに直列接続されているスイッチ手段のうちの一部を、そのスイッチ群が接続されたカレントミラー回路のＰチャネル型ＭＯＳトランジスタのソース側に移した部分のみであり他の構成部分は同一であるため、図１０に示す構成と図７に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００６６】
バイアス発生部４０は、図７に示すバイアス発生部１０のＰチャネル型ＭＯＳトランジスタＭ０１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ００を接続した構成であり、電流出力部５１は、図７に示す電流出力部３１のＰチャネル型ＭＯＳトランジスタＭ１１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ０１を接続した構成であり、電流出力部５２は、図７に示す電流出力部３２のＰチャネル型ＭＯＳトランジスタＭ２１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ０２を接続した構成であり、以下同様に、電流出力部５ｎは、図７に示す電流出力部３ｎのＰチャネル型ＭＯＳトランジスタＭｎ１のソース端と高電位側電源ＶＤＤとの間にスイッチ手段ＳＷ０ｎを接続した構成である。バイアス発生部４０の常時オン状態のスイッチ手段ＳＷ００は、カレントミラー動作を高精度にするため、スイッチ手段ＳＷ０１、スイッチ手段ＳＷ０２からスイッチ手段ＳＷ０ｎまでのオン抵抗（Ｐチャネル型ＭＯＳトランジスタのソースドレイン抵抗）と同じオン抵抗（Ｐチャネル型ＭＯＳトランジスタのソースドレイン抵抗）を接続するためのものである。そして、一部のスイッチ手段が除かれたため、ｎ個のスイッチ群ＳＧ１、スイッチ群ＳＧ２からスイッチ群ＳＧｎまでをｎ個のスイッチ群ＳＧ０１、スイッチ群ＳＧ０２からスイッチ群ＳＧ０ｎまでに変更している。
【００６７】
図８の構成によれば、ｎ＝７であるから、例えば、互いに並列接続されたスイッチ手段ＳＷ１１とスイッチ手段ＳＷ１２とスイッチ手段ＳＷ１３とがスイッチ手段ＳＷ０１であり、常時オン状態のスイッチ手段ＳＷ２１がスイッチ手段ＳＷ０２であり、以下同様に、スイッチ手段ＳＷ７１がスイッチ手段ＳＷ０７である。
【００６８】
以上説明したように、本発明の第７の実施の形態の電流駆動回路によれば、本発明の第６の実施の形態の電流駆動回路と同じ効果が得られる。
【００６９】
【発明の効果】
本発明による効果は、高精度の駆動電流を得ることができ、かつ、サージ電流の発生を抑えることができる電流駆動回路、及び、その電流駆動回路を備える表示装置、を実現することができることである。
【００７０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電流駆動回路の構成図である。
【図２】本発明の第１の実施の形態の電流駆動回路の動作の説明図である。
【図３】本発明の第２の実施の形態の電流駆動回路の構成図である。
【図４】本発明の第３の実施の形態の表示装置の構成図である。
【図５】本発明の第４の実施の形態の電流駆動回路の構成図である。
【図６】本発明の第５の実施の形態の電流駆動回路の構成図である。
【図７】本発明の第６の実施の形態の電流駆動回路の構成図である。
【図８】図７の詳細な構成図である。
【図９】図８のデコード動作の説明図である。
【図１０】本発明の第７の実施の形態の電流駆動回路の構成図である。
【図１１】従来例の電流駆動回路の構成図である。
【図１２】従来例の電流駆動回路の動作の説明図である。
【符号の説明】
１０ バイアス発生部
１１ 電流出力部
１２ 電流出力部
１ｎ 電流出力部
２１ 電流駆動回路
２２ 電流駆動回路
２ｎ 電流駆動回路
３１ 電流出力部
３２ 電流出力部
３ｎ 電流出力部
４０ バイアス発生部
５１ 電流出力部
５２ 電流出力部
５ｎ 電流出力部
６０ 信号処理回路
６１ 電流駆動回路
６２ 走査回路
６３ 有機ＥＬ素子
６４ 画像データ信号
６５ 階調データ信号
６６ 走査制御信号
Ｍ０１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０３ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０４ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０２ｎ−１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ０２ｎ Ｐチャネル型ＭＯＳトランジスタ
Ｍ１１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ１２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ２１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ２２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ３１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ３２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ４１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ４２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ５１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ５２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ６１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ６２ Ｐチャネル型ＭＯＳトランジスタ
Ｍ７１ Ｐチャネル型ＭＯＳトランジスタ
Ｍ７２ Ｐチャネル型ＭＯＳトランジスタ
Ｍｎ１ Ｐチャネル型ＭＯＳトランジスタ
Ｍｎ２ Ｐチャネル型ＭＯＳトランジスタ
ＳＷ１ スイッチ手段
ＳＷ２ スイッチ手段
ＳＷｎ スイッチ手段
ＳＧ１ スイッチ群
ＳＧ２ スイッチ群
ＳＧｎ スイッチ群
ＳＷ１１、ＳＷ１２、ＳＷ１３ スイッチ手段
ＳＷ２１、ＳＷ２２、ＳＷ２３ スイッチ手段
ＳＷ３１、ＳＷ３２、ＳＷ３３ スイッチ手段
ＳＷ４１、ＳＷ４２、ＳＷ４３ スイッチ手段
ＳＷ５１、ＳＷ５２、ＳＷ５３ スイッチ手段
ＳＷ６１、ＳＷ６２、ＳＷ６３ スイッチ手段
ＳＷ７１、ＳＷ７２、ＳＷ７３ スイッチ手段
ＳＷ００ スイッチ手段
ＳＷ０１ スイッチ手段
ＳＷ０２ スイッチ手段
ＳＷ０ｎ スイッチ手段
ＳＧ０１ スイッチ群
ＳＧ０２ スイッチ群
ＳＧ０ｎ スイッチ群
Ａ 接点
Ｂ 接点
Ｄ１ 階調データ信号
Ｄ２ 階調データ信号
Ｄｎ 階調データ信号
Ｉ１ 基準電流源
Ｉ２ 基準電流源
Ｉｎ 基準電流源
Ｏ１ 出力端子
Ｏ２ 出力端子
Ｏｎ 出力端子
Ｚ１ 有機ＥＬ素子
Ｚ２ 有機ＥＬ素子
Ｚｎ 有機ＥＬ素子
Claims (12)
- ゲート端とドレイン端とが互いに接続された第１のトランジスタと、ソース端が前記第１のトランジスタの前記ドレイン端に接続されゲート端とドレイン端とが互いに接続された第２のトランジスタと、前記第２のトランジスタに基準電流を流す電流源と、を含むバイアス発生部と、ゲート端が前記第１のトランジスタの前記ゲート端に接続された第３のトランジスタと、ゲート端が前記第２のトランジスタの前記ゲート端に接続された第４のトランジスタと、前記第３のトランジスタのドレイン端と前記第４のトランジスタのソース端との間に設けられたスイッチ手段と、を含む電流出力部と、を備えることを特徴とする電流駆動回路。
- 複数の前記電流出力部と、前記複数の前記電流出力部のそれぞれの前記第４のトランジスタのドレイン端が接続された端子と、を備えることを特徴とする請求項１記載の電流駆動回路。
- 前記複数の前記電流出力部のそれぞれは、重み付けされた電流を出力することを特徴とする請求項２記載の電流駆動回路。
- 複数の請求項１記載の電流駆動回路と、前記複数の前記電流駆動回路のそれぞれの前記第４のトランジスタのドレイン端が接続された端子と、を備えることを特徴とする電流駆動回路。
- 前記複数の前記電流駆動回路のそれぞれは、重み付けされた電流を出力することを特徴とする請求項４記載の電流駆動回路。
- 前記スイッチ手段は、制御信号によりオンオフされることを特徴とする請求項１記載の電流駆動回路。
- 前記制御信号は、表示装置の階調データ信号であることを特徴とする請求項６記載の電流駆動回路。
- 前記スイッチ手段は、ＭＯＳトランジスタであることを特徴とする請求項１記載の電流駆動回路。
- 前記スイッチ手段は、複数のスイッチ手段を含むスイッチ群であって、前記スイッチ群は、表示装置の階調データ信号のデコードを行うことを特徴とする請求項２又は請求項４記載の電流駆動回路。
- 前記第３のトランジスタのソース端に接続されたスイッチ手段を備えることを特徴とする請求項９記載の電流駆動回路。
- 前記第１のトランジスタのソース端に接続された常時オン状態のスイッチ手段を備えることを特徴とする請求項１０記載の電流駆動回路。
- マトリクス状に配置された有機ＥＬ素子と、前記有機ＥＬ素子に駆動電流を流すための電流駆動回路及び走査回路と、画像データ信号が入力されて前記電流駆動回路に階調データ信号を与えるとともに前記走査回路に走査制御信号を与える信号処理回路と、を備える表示装置であって、前記電流駆動回路として請求項１記載の電流駆動回路を備えることを特徴とする表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003080098A JP4464062B2 (ja) | 2003-03-24 | 2003-03-24 | 電流駆動回路及び表示装置 |
| TW093106384A TWI238985B (en) | 2003-03-24 | 2004-03-10 | Current drive circuit and display |
| US10/801,819 US7443391B2 (en) | 2003-03-24 | 2004-03-17 | Current drive circuit and display |
| KR1020040019346A KR100565932B1 (ko) | 2003-03-24 | 2004-03-22 | 전류 구동 회로 및 디스플레이 장치 |
| CNB2004100085699A CN100356427C (zh) | 2003-03-24 | 2004-03-24 | 电流驱动电路和显示器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003080098A JP4464062B2 (ja) | 2003-03-24 | 2003-03-24 | 電流駆動回路及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004287162A JP2004287162A (ja) | 2004-10-14 |
| JP4464062B2 true JP4464062B2 (ja) | 2010-05-19 |
Family
ID=32984917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003080098A Expired - Fee Related JP4464062B2 (ja) | 2003-03-24 | 2003-03-24 | 電流駆動回路及び表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7443391B2 (ja) |
| JP (1) | JP4464062B2 (ja) |
| KR (1) | KR100565932B1 (ja) |
| CN (1) | CN100356427C (ja) |
| TW (1) | TWI238985B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102060749B1 (ko) * | 2018-11-15 | 2019-12-30 | 주식회사 사피엔반도체 | 공통 임피던스 영향이 개선된 led 구동 장치 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101065825B1 (ko) * | 2003-04-25 | 2011-09-20 | 티피오 디스플레이스 코포레이션 | 능동형 매트릭스 디스플레이 판넬을 구동하기 위한 방법과디바이스 |
| US7372882B2 (en) * | 2004-04-28 | 2008-05-13 | Renesas Technology Corp. | Driving circuit for and semiconductor device for driving laser diode |
| KR100688803B1 (ko) * | 2004-11-23 | 2007-03-02 | 삼성에스디아이 주식회사 | 전류 범위 제어회로, 데이터 구동부 및 발광 표시장치 |
| TW200630937A (en) * | 2005-02-16 | 2006-09-01 | Ind Tech Res Inst | Driving circuit of light emitting element |
| KR101139527B1 (ko) * | 2005-06-27 | 2012-05-02 | 엘지디스플레이 주식회사 | 유기전계발광소자 및 유기전계발광 표시장치 |
| JP2007065230A (ja) * | 2005-08-31 | 2007-03-15 | Oki Electric Ind Co Ltd | 電流ドライバ回路及びそれを用いた表示装置 |
| JP2007187714A (ja) * | 2006-01-11 | 2007-07-26 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
| US8330492B2 (en) * | 2006-06-02 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| JP5578805B2 (ja) | 2008-05-19 | 2014-08-27 | キヤノン株式会社 | 半導体集積回路の保護回路及びその駆動方法 |
| US7777573B2 (en) * | 2008-05-29 | 2010-08-17 | Himax Technologies Limited | Operational amplifier having adjustable bias current and related source driver of display thereof |
| JP5403592B2 (ja) | 2009-03-24 | 2014-01-29 | フリースケール セミコンダクター インコーポレイテッド | 電流駆動回路 |
| CN102495296B (zh) * | 2011-11-24 | 2015-01-21 | 思瑞浦微电子科技（苏州）有限公司 | 电流源建立时间检测电路 |
| CN103018531B (zh) | 2012-12-11 | 2015-04-08 | 京东方科技集团股份有限公司 | 一种电流检测电路、温度补偿装置及显示装置 |
| JP5933466B2 (ja) * | 2013-02-15 | 2016-06-08 | パナソニック株式会社 | 電流出力回路および無線通信装置 |
| DE102014226495B4 (de) | 2014-12-18 | 2018-03-08 | Dialog Semiconductor (Uk) Limited | Gestapelte Energieversorgung für einen reduzierten Stromverbrauch |
| CN105425896B (zh) * | 2015-12-25 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 电流镜电路 |
| CN106933295A (zh) * | 2015-12-31 | 2017-07-07 | 北京同方微电子有限公司 | 一种快速电流镜电路 |
| DE102016223354B4 (de) * | 2016-11-24 | 2022-06-02 | Infineon Technologies Ag | Schalt-Schaltungsanordnung, Gleichspannungsschnittstelle und Verfahren zum Betreiben einer Schalt-Schaltungsanordnung |
| TWI691947B (zh) * | 2019-03-28 | 2020-04-21 | 大陸商北京集創北方科技股份有限公司 | Led顯示器驅動電路及led顯示器 |
| TWI699747B (zh) * | 2019-04-26 | 2020-07-21 | 大陸商北京集創北方科技股份有限公司 | 驅動電流供應電路、led顯示驅動裝置及led顯示裝置 |
| CN111354300A (zh) * | 2019-08-14 | 2020-06-30 | Tcl科技集团股份有限公司 | 一种驱动电路、驱动方法及显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783241B2 (ja) * | 1996-02-20 | 1998-08-06 | 日本電気株式会社 | 発光素子駆動回路 |
| JPH10222128A (ja) * | 1997-02-12 | 1998-08-21 | Matsushita Electric Ind Co Ltd | 有機ｅｌディスプレイ装置 |
| JP2001042827A (ja) | 1999-08-03 | 2001-02-16 | Pioneer Electronic Corp | ディスプレイ装置及びディスプレイパネルの駆動回路 |
| CN1141690C (zh) * | 2000-11-28 | 2004-03-10 | 凌阳科技股份有限公司 | 具有自动箝位预充电功能的定电流驱动电路 |
| CN1168062C (zh) * | 2000-11-28 | 2004-09-22 | 凌阳科技股份有限公司 | 可程序规划驱动电路 |
| JP2002351430A (ja) | 2001-05-30 | 2002-12-06 | Mitsubishi Electric Corp | 表示装置 |
| JP3791355B2 (ja) * | 2001-06-04 | 2006-06-28 | セイコーエプソン株式会社 | 駆動回路、及び駆動方法 |
| JP2003005710A (ja) * | 2001-06-25 | 2003-01-08 | Nec Corp | 電流駆動回路及び画像表示装置 |
| JP5226920B2 (ja) | 2001-08-24 | 2013-07-03 | 旭化成エレクトロニクス株式会社 | ディスプレイパネル駆動回路 |
-
2003
- 2003-03-24 JP JP2003080098A patent/JP4464062B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-10 TW TW093106384A patent/TWI238985B/zh not_active IP Right Cessation
- 2004-03-17 US US10/801,819 patent/US7443391B2/en not_active Expired - Fee Related
- 2004-03-22 KR KR1020040019346A patent/KR100565932B1/ko not_active IP Right Cessation
- 2004-03-24 CN CNB2004100085699A patent/CN100356427C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102060749B1 (ko) * | 2018-11-15 | 2019-12-30 | 주식회사 사피엔반도체 | 공통 임피던스 영향이 개선된 led 구동 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1532791A (zh) | 2004-09-29 |
| KR20040084690A (ko) | 2004-10-06 |
| TWI238985B (en) | 2005-09-01 |
| CN100356427C (zh) | 2007-12-19 |
| KR100565932B1 (ko) | 2006-03-30 |
| TW200421239A (en) | 2004-10-16 |
| US7443391B2 (en) | 2008-10-28 |
| US20040189275A1 (en) | 2004-09-30 |
| JP2004287162A (ja) | 2004-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4464062B2 (ja) | 電流駆動回路及び表示装置 | |
| CN111065187B (zh) | 电流调节器 | |
| TW594634B (en) | Data driver | |
| KR100520299B1 (ko) | 전류 가산형 디지털/아날로그 컨버터 및 전류 가산형디지털/아날로그 변환방법 | |
| JP4598861B2 (ja) | 電流スイッチ回路及びそれを用いたｄ／ａコンバータ、半導体集積回路及び通信機器 | |
| KR100761304B1 (ko) | 발광 소자 구동 회로 | |
| US9323273B2 (en) | Current steering mode digital-to-analog converter circuit configured to generate variable output current | |
| JP3967774B2 (ja) | Ｒ／２ｒディジタル―アナログ変換器のための改良されたスイッチ・アーキテクチャ | |
| TWI362024B (en) | Driver circuit of amoled with gamma correction | |
| Lu et al. | A 10-b two-stage DAC with an area-efficient multiple-output voltage selector and a linearity-enhanced DAC-embedded op-amp for LCD column driver ICs | |
| KR100708243B1 (ko) | 디스플레이 패널의 전류구동 회로 및 장치 | |
| JP2005208242A (ja) | 発光素子駆動回路 | |
| Lu et al. | A 10-bit two-stage R-DAC with isolating source followers for TFT-LCD and AMOLED column-driver ICs | |
| WO2007148581A1 (ja) | 発光ダイオード駆動回路 | |
| US7145531B2 (en) | Electronic circuit, electronic device, electro-optical apparatus, and electronic unit | |
| TWI355643B (en) | A datadriver and method for an oled display | |
| CN106057129B (zh) | 一种amoled显示驱动电路及其驱动方法 | |
| TW200417959A (en) | Data driver used in a current-driving display device | |
| TWI231927B (en) | D/A converter for current-driven type source driving circuit in active-type matrix OLED | |
| US7728750B2 (en) | Display panel driver | |
| US7639168B1 (en) | Systems and methods for switch resistance control in digital to analog converters (DACs) | |
| WO2017144605A1 (en) | Digital-to-analog converter and method for digital-to-analog conversion | |
| Jeon et al. | 56.4: A Cascaded‐Dividing Current DAC with Fine Pitch for High‐Resolution AMOLED Display Drivers | |
| US20240242651A1 (en) | Digital-to-analog converter, data driver, and display device | |
| JP7353512B2 (ja) | デジタルアナログ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060213 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091008 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4464062 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |