JP5839896B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP5839896B2
JP5839896B2 JP2011191370A JP2011191370A JP5839896B2 JP 5839896 B2 JP5839896 B2 JP 5839896B2 JP 2011191370 A JP2011191370 A JP 2011191370A JP 2011191370 A JP2011191370 A JP 2011191370A JP 5839896 B2 JP5839896 B2 JP 5839896B2
Authority
JP
Japan
Prior art keywords
transistor
wiring
period
signal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011191370A
Other languages
English (en)
Other versions
JP2012078805A (ja
JP2012078805A5 (ja
Inventor
木村　肇
肇 木村
敦司 梅崎
敦司 梅崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011191370A priority Critical patent/JP5839896B2/ja
Publication of JP2012078805A publication Critical patent/JP2012078805A/ja
Publication of JP2012078805A5 publication Critical patent/JP2012078805A5/ja
Application granted granted Critical
Publication of JP5839896B2 publication Critical patent/JP5839896B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Description

技術分野は、ゲートドライバ回路を有する半導体装置に関する。
アクティブマトリクス方式で駆動する表示装置は、スイッチとして機能する素子（トランジスタ等）が設けられた画素を複数有する画素部と、ソースドライバ回路及びゲートドライバ回路を含むドライバ回路と、を有する。ソースドライバ回路は、スイッチとして機能する素子がオンの時に、当該素子が設けられた画素にビデオ信号を出力する。ゲートドライバ回路は、スイッチとして機能する素子のスイッチングを制御する。
ゲートドライバ回路は、画素部に近接して設けられる。画素部の一辺に近接してゲートドライバ回路が設けられる場合、画素部が占める領域が表示装置の片側に偏ることがある。そのため、ゲートドライバ回路を画素部の左右に分割した構成を有する表示装置が提案されている。
例として、特許文献１で開示される表示装置の構成を図５８に示す。図５８に示す表示装置では、表示領域の左右周辺領域に、第１のゲートドライバ回路５１０８及び第２のゲートドライバ回路５１１０が、左右対称にそれぞれ配置される。
第１のゲートドライバ回路５１０８は、表示領域の左側周辺領域に配置されている。第１のゲートドライバ回路５１０８は、奇数番目のゲートライン（ＧＬ１、ＧＬ３乃至ＧＬｎ＋１）にそれぞれの出力端子が連結された複数のシフトレジスタ（ＳＲＣ１、ＳＲＣ３、乃至ＳＲＣｎ＋１）により構成される。第２のゲートドライバ回路５１１０は、表示領域の右側周辺領域に配置されている。第２のゲートドライバ回路５１１０は、偶数番目のゲートライン（ＧＬ２、ＧＬ４、・・・、ＧＬｎ）にそれぞれの出力端子が連結された複数のシフトレジスタ（ＳＲＣ２、ＳＲＣ４、・・・、ＳＲＣｎ）により構成される。
第１のゲートドライバ回路５１０８によって、画素部５１０２の奇数行に配列された画素とソースドライバ回路５１１２の電気的な接続が制御され、第２のゲートドライバ回路５１１０によって、画素部５１０２の偶数行に配列された画素とソースドライバ回路５１１２の電気的な接続が制御される。
特開２００３−０７６３４６号公報
図５８を参照して説明した表示装置のように、ゲートドライバ回路を画素部の左右に分割した構成を有する表示装置では、ゲート線（「ゲート信号線」ともいう。）が選択される期間（「選択期間」ともいう。）において、第１のゲートドライバ回路及び第２のゲートドライバ回路の一方からゲート線に信号が出力される。また、ゲート線が選択されない期間（「非選択期間」ともいう。）では、第１のゲートドライバ回路及び第２のゲートドライバ回路の両方から、ゲート線に信号が出力されない。
本発明の一態様では、選択期間においてゲート信号線に出力される信号の遅延又はなまりが低減された半導体装置を提供することを課題とする。
または、本発明の一態様では、第１のゲートドライバ回路及び第２のゲートドライバ回路が有するトランジスタの劣化が抑制された半導体装置を提供することを課題とする。
または、本発明の一態様では、ゲート信号線の電位の立ち上がり時間又は立ち下がり時間が短い半導体装置を提供することを課題とする。
本発明の一態様は、ゲート信号線と、ゲート信号線に選択信号及び非選択信号を出力する、第１のゲートドライバ回路及び第２のゲートドライバ回路と、ゲート信号線と電気的に接続され、選択信号及び非選択信号が入力される複数の画素と、を有する半導体装置であって、ゲート信号線が選択される期間において、第１のゲートドライバ回路及び第２のゲートドライバ回路の双方は、ゲート信号線に選択信号を出力し、ゲート信号線が選択されない期間において、第１のゲートドライバ回路及び第２のゲートドライバ回路の一方は、ゲート信号線に非選択信号を出力し、第１のゲートドライバ回路及び第２のゲートドライバ回路の他方は、ゲート信号線に選択信号及び非選択信号を出力しない。
また、第１のゲートドライバ回路及び第２のゲートドライバ回路は、複数の画素を有する画素部を挟んで配置されてもよい。
また、半導体装置は、選択信号が出力されたゲート信号線に対応する画素にビデオ信号を書き込むソースドライバ回路を有していてもよい。
本発明の一態様は、選択期間においてゲート信号線に出力される信号の遅延又はなまりが低減された半導体装置を提供することができる。
または、本発明の一態様は、第１のゲートドライバ回路及び第２のゲートドライバ回路が有するトランジスタの劣化が抑制された半導体装置を提供することができる。
または、本発明の一態様は、ゲート信号線の電位の立ち上がり時間又は立ち下がり時間が短い半導体装置を提供することができる。
半導体装置の構成の一例を示す図、及び半導体装置の動作の一例を示すタイミングチャート。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 ゲートドライバ回路の構成の一例及び動作の一例を説明するための図。 ゲートドライバ回路が行う各動作の一例に対応する模式図。 ゲートドライバ回路の動作の一例を示すタイミングチャート。 ゲートドライバ回路の動作の一例を示すタイミングチャート。 ゲートドライバ回路の動作の一例を示すタイミングチャート。 ゲートドライバ回路の構成の一例及び動作の一例を説明するための図。 ゲートドライバ回路の構成の一例及び動作の一例を説明するための図。 ゲートドライバ回路の構成の一例を説明するための図。 ゲートドライバ回路の動作の一例を説明するための図。 ゲートドライバ回路の動作の一例を説明するための図。 ゲートドライバ回路の構成の一例及び動作の一例を説明するための図。 ゲートドライバ回路の動作の一例を説明するための図。 半導体装置の回路図の一例を示す図。 半導体装置の動作の一例を示すタイミングチャート。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を示すタイミングチャート。 半導体装置の動作の一例を示すタイミングチャート。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の動作の一例を示すタイミングチャート。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を示すタイミングチャート。 半導体装置の回路図の一例を示す図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の回路図の一例を示す図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 半導体装置の動作の一例を説明するための図。 表示装置の構成の一例及び画素の構成の一例を示す図。 シフトレジスタの回路図の一例を示す図。 シフトレジスタの回路図の一例を示す図。 シフトレジスタの動作の一例を示すタイミングチャート。 ソースドライバ回路の構成の一例を示す図、及びソースドライバ回路の動作の一例を示すタイミングチャート。 保護回路の回路図の一例を示す図。 保護回路を設けた半導体装置の構成の一例を示す図。 表示装置の構造の一例、及びトランジスタの構造の一例を示す図。 表示装置の構成の一例を示す図。 半導体装置のレイアウト図を示す図。 電子機器の一例を説明するための図。 電気機器の一例、及び半導体装置の応用例を説明するための図。 表示装置の構成を示す図。 比較例の半導体装置の回路図を示す図。 回路シミュレーションによる計算結果を示す図。 回路シミュレーションによる計算結果を示す図。
本発明を説明するための実施の形態の一例について、図面を参照して以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではないものとする。なお、図面を参照するにあたり、異なる図面間において、同じものを指し示す符号を共通して用いる場合がある。また、異なる図面間において、同様のものを指し示す際には同じハッチパターンを使用し、符号を付さない場合がある。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、本明細書において用いる「第ｋ」（ｋは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
なお、一般に、二点間における電位の差（電位差ともいう。）を電圧という。しかし、電子回路では、回路図等において、ある一点の電位と基準となる電位（基準電位ともいう。）との電位差を用いることがある。また、電圧と電位はいずれも、単位としてボルト（Ｖ）を用いることがある。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準電位との電位差を、当該一点の電圧として用いる場合がある。
なお、本明細書において、トランジスタは少なくとも３つの端子（ソース、ドレイン、及びゲート）を有し、１つの端子の電位により他の２つの端子間の導通が制御される構成を有する。また、トランジスタの構造や動作条件等によって、トランジスタのソースとドレインが互いに入れ替わる場合がある。
なお、ソースとは、ソース電極の一部若しくは全部、又は、ソース配線の一部若しくは全部のことをいう。また、ソース電極とソース配線とを区別せずに、ソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。また、ドレインとは、ドレイン電極の一部若しくは全部、又は、ドレイン配線の一部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずに、ドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。また、ゲートとは、ゲート電極の一部若しくは全部、又は、ゲート配線の一部若しくは全部のことをいう。また、ゲート電極とゲート配線とを区別せずに、ゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。
なお、本明細書において、「ＡとＢとが接続されている」とは、ＡとＢとが直接接続されているものの他に、電気的に接続されているものを含むものとする。具体的には、トランジスタ等のスイッチとして機能する素子を介してＡとＢとが接続され、当該スイッチとして機能する素子が、導通状態であるときにＡとＢとが概略同電位である場合や、抵抗素子を介してＡとＢとが接続され、当該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の所定の動作に影響を与えない程度である場合等、回路の動作を説明する上で、ＡとＢとの間の部分が、同じノードであると捉えて差し支えない状態にある場合に、ＡとＢとが接続されているという。
なお、本明細書において、「概ね」とは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工程のばらつきによる誤差、又は測定誤差等の、様々な誤差を含むものとする。
なお、本明細書において、Ｌレベルの信号（「Ｌ信号」ともいう。）の電位をＶ１とし、Ｈレベルの信号（「Ｈ信号」ともいう。）の電位をＶ２（Ｖ２＞Ｖ１）とする。また、「Ｌ信号の電位」、「Ｌレベルの電位」、又は「電圧Ｖ１」と記載する場合は、これらの電位が概ねＶ１であるものとし、「Ｈ信号の電位」、「Ｈレベルの電位」、又は「電圧Ｖ２」と記載する場合は、これらの電位が概ねＶ２であるものとする。
（実施の形態１）
本実施の形態では、ゲートドライバ回路（「ゲートドライバ」ともいう。）を有する半導体装置について、図１（Ａ）〜図３（Ｃ）を参照して説明する。
図１（Ａ）に、ゲートドライバ回路を有する半導体装置の構成の一例を示す。また、図１（Ｂ）は、半導体装置の動作の一例を示すタイミングチャートである。なお、半導体装置は、ゲートドライバ回路の他にも、ソースドライバ回路（「ソースドライバ」ともいう。）、制御回路等を有していてもよい。
図１（Ａ）において、半導体装置は、画素部５０と、第１のゲートドライバ回路５１と、第２のゲートドライバ回路５２と、第１のゲートドライバ回路５１及び第２のゲートドライバ回路５２に接続されたゲート線５４（「ゲート信号線」ともいう。）を有する。図１（Ａ）では、半導体装置が有する複数のゲート線Ｇ１〜ゲート線Ｇｍ（ｍは自然数）のうち、ゲート線Ｇｉ〜ゲート線Ｇｉ＋２（ｉは１〜ｍ−２のいずれか一つ）を示している。
ゲート線５４が選択される場合、ゲートドライバ回路５１及びゲートドライバ回路５２から、ゲート線５４にＨ信号が入力される。このように、ゲートドライバ回路５１及びゲートドライバ回路５２の両方からＨ信号が入力されることによって、ゲート線５４の電位の立ち上がり時間又は立ち下がり時間を短くすることができ、また、ゲート線５４に出力される信号の遅延又はなまりを低減することができる。
一方、ゲート線５４が選択されない場合、ゲートドライバ回路５１及びゲートドライバ回路５２の一方から、ゲート線５４にＬ信号が出力され、他方からはゲート線５４に信号が出力されない。よって、当該他方のゲートドライバ回路が有するトランジスタの一部又は全てをオフにすることができる。
また、図１（Ａ）に示す半導体装置の動作の一例について、以下に説明する。図２（Ａ）〜図２（Ｃ）はｋフレーム目、図３（Ａ）〜図３（Ｃ）はｋ＋１フレーム目における半導体装置の動作の一例を示す。
なお、図２（Ａ）〜図３（Ｃ）において、矢印は、ゲートドライバ回路（第１のゲートドライバ回路５１又は第２のゲートドライバ回路５２）がゲート線５４に信号を出力することを意味し、×印は、ゲートドライバ回路がゲート線５４に信号を出力しないことを意味する。
ここで、ゲートドライバ回路がゲート線５４に出力する信号の種類によって、矢印の向きを使い分ける。ゲートドライバ回路がゲート線５４に、信号（例えば、非選択信号）を出力する場合は、矢印の向きをゲート線５４からゲートドライバ回路への方向とする。一方、ゲートドライバ回路がゲート線５４に、上記信号（例えば、非選択信号）とは別の信号（例えば、選択信号）を出力する場合は、矢印の向きをゲートドライバ回路からゲート線５４への方向とする。
図２（Ａ）に示すように、ｋフレーム目において、ゲート線Ｇｉが選択され、ゲート線Ｇｉ＋１及びゲート線Ｇｉ＋２が選択されない場合（図１（Ｂ）の期間ｋ＿ｉに対応）、ゲートドライバ回路５１及びゲートドライバ回路５２からゲート線ＧｉにＨ信号が出力される。また、ゲートドライバ回路５１からゲート線Ｇｉ＋１及びゲート線Ｇｉ＋２にＬ信号が出力され、ゲートドライバ回路５２からゲート線Ｇｉ＋１及びゲート線Ｇｉ＋２に信号が出力されない。よって、ゲートドライバ回路５２が有するトランジスタの一部又は全てをオフにすることができる。
次に、図３（Ａ）に示すように、ｋ＋１フレーム目において、ゲート線Ｇｉが選択され、ゲート線Ｇｉ＋１及びゲート線Ｇｉ＋２が選択されない場合（図１（Ｂ）の期間ｋ＋１＿ｉに対応）、ゲートドライバ回路５１及びゲートドライバ回路５２からゲート線ＧｉにＨ信号が出力される。また、ゲートドライバ回路５１からゲート線Ｇｉ＋１及びゲート線Ｇｉ＋２に信号が出力されず、ゲートドライバ回路５２からゲート線Ｇｉ＋１及びゲート線Ｇｉ＋２にＬ信号が出力される。よって、ゲートドライバ回路５１が有するトランジスタの一部又は全てをオフにすることができる。
同様に、図２（Ｂ）に示すように、ｋフレーム目において、ゲート線Ｇｉ＋１が選択され、ゲート線Ｇｉ及びゲート線Ｇｉ＋２が選択されない場合、ゲートドライバ回路５１及びゲートドライバ回路５２からゲート線Ｇｉ＋１にＨ信号が出力される。また、ゲートドライバ回路５１からゲート線Ｇｉ及びゲート線Ｇｉ＋２にＬ信号が出力され、ゲートドライバ回路５２からゲート線Ｇｉ及びゲート線Ｇｉ＋２に信号が出力されない。よって、ゲートドライバ回路５２が有するトランジスタの一部又は全てをオフにすることができる。
次に、図３（Ｂ）に示すように、ｋ＋１フレーム目において、ゲート線Ｇｉ＋１が選択され、ゲート線Ｇｉ及びゲート線Ｇｉ＋２が選択されない場合、ゲートドライバ回路５１及びゲートドライバ回路５２からゲート線Ｇｉ＋１にＨ信号が出力される。また、ゲートドライバ回路５１からゲート線Ｇｉ及びゲート線Ｇｉ＋２に信号が出力されず、ゲートドライバ回路５２からゲート線Ｇｉ及びゲート線Ｇｉ＋２にＬ信号が出力される。よって、ゲートドライバ回路５１が有するトランジスタの一部又は全てをオフにすることができる。
同様に、図２（Ｃ）に示すように、ｋフレーム目において、ゲート線Ｇｉ＋２が選択され、ゲート線Ｇｉ及びゲート線Ｇｉ＋１が選択されない場合、ゲートドライバ回路５１及びゲートドライバ回路５２からゲート線Ｇｉ＋２にＨ信号が出力される。また、ゲートドライバ回路５１からゲート線Ｇｉ及びゲート線Ｇｉ＋１にＬ信号が出力され、ゲートドライバ回路５２からゲート線Ｇｉ及びゲート線Ｇｉ＋１に信号が出力されない。よって、ゲートドライバ回路５２が有するトランジスタの一部又は全てをオフにすることができる。
次に、図３（Ｃ）に示すように、ｋ＋１フレーム目において、ゲート線Ｇｉ＋２が選択され、ゲート線Ｇｉ及びゲート線Ｇｉ＋１が選択されない場合、ゲートドライバ回路５１及びゲートドライバ回路５２からゲート線Ｇｉ＋２にＨ信号が出力される。また、ゲートドライバ回路５１からゲート線Ｇｉ及びゲート線Ｇｉ＋１に信号が出力されず、ゲートドライバ回路５２からゲート線Ｇｉ及びゲート線Ｇｉ＋１にＬ信号が出力される。よって、ゲートドライバ回路５１が有するトランジスタの一部又は全てをオフにすることができる。
このようにして、選択されないゲート線５４には、ゲートドライバ回路５１及びゲートドライバ回路５２の一方からは信号が出力されないので、当該一方のゲートドライバ回路が有するトランジスタの一部又は全てをオフにすることができる。よって、当該トランジスタの劣化を抑制することができる。
（実施の形態２）
本実施の形態では、ゲートドライバ回路の構成及び動作について説明する。
＜ゲートドライバ回路の構成＞
ゲートドライバ回路の構成について、図４（Ａ）を参照して説明する。
図４（Ａ）に、ゲートドライバ回路の構成の一例を示す。ゲートドライバ回路は、回路１０Ａと回路１０Ｂとを有する。なお、図４（Ａ）では、ゲートドライバ回路が、回路１０Ａと回路１０Ｂの２つの回路を有する場合を示しているが、ゲートドライバ回路が、回路１０Ａと回路１０Ｂを含む３つ以上の回路を有していてもよい。
回路１０Ａは配線１１と接続され、回路１０Ｂは配線１１と接続される。
配線１１に回路１０Ａ又は回路１０Ｂから信号が入力され、配線１１は、信号線としての機能を有する。なお、回路１０Ａ及び回路１０Ｂとは別の回路から、配線１１に信号が入力されてもよい。
なお、図４（Ａ）のゲートドライバ回路を、画素部を有する表示装置に用いる場合、配線１１は画素部に延伸して配置され、画素部を構成する画素のトランジスタ（例えば、スイッチングトランジスタ、選択トランジスタ等）のゲートと接続される。この場合、配線１１はゲート線（「ゲート信号線」ともいう。）、走査線、又は電源線としての機能を有する。
または、配線１１に回路１０Ａ又は回路１０Ｂから一定の電圧が供給され、配線１１は、電源線としての機能を有する。なお、回路１０Ａ及び回路１０Ｂとは別の回路から、配線１１に電圧が入力されてもよい。
次に、回路１０Ａと回路１０Ｂの機能について説明する。
回路１０Ａは、配線１１に信号（例えば、選択信号又は非選択信号）を出力するタイミングを制御する機能を有する。または、回路１０Ａは、配線１１に信号を出力しないタイミングを制御する機能を有する。または、回路１０Ａは、ある期間において配線１１に信号（例えば、非選択信号）を出力し、別の期間では配線１１に別の信号（例えば、選択信号）を出力する機能を有する。または、回路１０Ａは、ある期間において配線１１に信号（例えば、選択信号又は非選択信号）を出力し、別の期間において配線１１に信号を出力しない機能を有する。
このように、回路１０Ａは、駆動回路、又は制御回路としての機能を有する。なお、回路１０Ａは、配線１１にさらに別の信号を出力してもよい。この場合、回路１０Ａは、配線１１に３種類以上の信号を出力することができる。
回路１０Ｂは、配線１１に信号（例えば、選択信号又は非選択信号）を出力するタイミングを制御する機能を有する。または、回路１０Ｂは、配線１１に信号を出力しないタイミングを制御する機能を有する。または、回路１０Ｂは、ある期間において配線１１に信号（例えば、非選択信号）を出力し、別の期間では配線１１に別の信号（例えば、選択信号）を出力する機能を有する。または、回路１０Ｂは、ある期間において配線１１に信号（例えば、選択信号又は非選択信号）を出力し、別の期間において配線１１に信号を出力しない機能を有する。
このように、回路１０Ｂは、駆動回路、又は制御回路としての機能を有する。なお、回路１０Ｂは、配線１１にさらに別の信号を出力してもよい。この場合、回路１０Ｂは、配線１１に３種類以上の信号を出力することができる。
＜ゲートドライバ回路の動作＞
図４（Ａ）のゲートドライバ回路の動作について、図４（Ｂ）及び図５（Ａ）〜図５（Ｉ）を参照して説明する。
図４（Ｂ）に、ゲートドライバ回路の動作の一例を示す。図４（Ｂ）では、ゲートドライバ回路が行う各動作における、回路１０Ａの出力信号ＯＵＴＡ及び回路１０Ｂの出力信号ＯＵＴＢを示している。図５（Ａ）〜図５（Ｉ）は、図４（Ａ）のゲートドライバ回路が行う各動作の一例に対応する模式図である。
なお、図４（Ａ）のゲートドライバ回路は、回路１０Ａと回路１０Ｂのそれぞれが、配線１１に信号（例えば、非選択信号）を出力する場合と、回路１０Ａと回路１０Ｂのそれぞれが、配線１１に当該信号とは別の信号（例えば、選択信号）を出力する場合と、回路１０Ａと回路１０Ｂのそれぞれが、配線１１に信号（例えば、非選択信号及び選択信号）を出力しない場合と、を適宜組み合わせることによって、図４（Ｂ）に示す９つの動作を行うことができる。
本実施の形態では、上記９つの動作について説明する。なお、図４（Ａ）のゲートドライバ回路は、９つの動作の全てを行う必要はなく、９つの動作の一部を選択して行うことができる。また、図４（Ａ）のゲートドライバ回路は、この９つの動作以外の動作を行ってもよい。
なお、図４（Ｂ）において、「○」は、回路（回路１０Ａ又は回路１０Ｂ）が配線１１に信号（例えば、非選択信号）を出力することを意味する。「◎」は、回路が配線１１に当該信号とは別の信号（例えば、選択信号）を出力することを意味する。「×」は、回路が配線１１に信号（例えば、非選択信号及び選択信号）を出力しないことを意味する。
なお、図５（Ａ）〜図５（Ｉ）の模式図において、矢印は、回路（回路１０Ａ又は回路１０Ｂ）が配線１１に信号を出力することを意味し、×印は、回路が配線１１に信号を出力しないことを意味する。ここで、回路が配線１１に出力する信号の種類によって、矢印の向きを使い分ける。回路が配線１１に、信号（例えば、非選択信号）を出力する場合は、矢印の向きを配線１１から回路への方向とする。一方、回路が配線１１に、上記信号（例えば、非選択信号）とは別の信号（例えば、選択信号）を出力する場合は、矢印の向きを回路から配線１１への方向とする。
なお、図５（Ａ）〜図５（Ｉ）の模式図において、矢印の向きは、電流の向き及び電流が生じることを示すものではなく、回路（回路１０Ａ又は回路１０Ｂ）から配線１１に信号が出力されることを意味する。なお、電流の向きは、配線１１の電位によって決まる。また、回路から出力される信号の電位と配線１１の電位とがおおむね等しいと、電流が生じない又は電流が微少になることがある。
図４（Ａ）のゲートドライバ回路の動作の一例について、以下に説明する。
図５（Ａ）の動作１では、回路１０Ａは配線１１に信号（例えば、非選択信号）を出力し、回路１０Ｂは配線１１に信号（例えば、非選択信号）を出力する。図５（Ｂ）の動作２では、回路１０Ａは配線１１に信号（例えば、非選択信号）を出力し、回路１０Ｂは配線１１に信号を出力しない。図５（Ｃ）の動作３では、回路１０Ａは配線１１に信号を出力せず、回路１０Ｂは配線１１に信号（例えば、非選択信号）を出力する。図５（Ｄ）の動作４では、回路１０Ａは配線１１に信号を出力せず、回路１０Ｂは配線１１に信号を出力しない。
図５（Ｅ）の動作５では、回路１０Ａは配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ｂは配線１１に別の信号（例えば、選択信号）を出力する。図５（Ｆ）の動作６では、回路１０Ａは配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ｂは配線１１に信号を出力しない。図５（Ｇ）の動作７では、回路１０Ａは配線１１に信号を出力せず、回路１０Ｂは配線１１に別の信号（例えば、選択信号）を出力する。図５（Ｈ）の動作８では、回路１０Ａは配線１１に信号（例えば、非選択信号）を出力し、回路１０Ｂは配線１１に別の信号（例えば、選択信号）を出力する。図５（Ｉ）の動作９では、回路１０Ａは配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ｂは配線１１に信号（例えば、非選択信号）を出力する。
以上のように、図４（Ａ）のゲートドライバ回路は、様々な動作を行うことができる。次に、それぞれの動作における利点について説明する。
動作１及び動作５において、回路１０Ａと回路１０Ｂが配線１１に同じ信号を出力することにより、配線１１の電位をノイズが少なく安定した値にすることができる。例えば、配線１１と接続された画素に本来書き込まれるべきでない信号（例えば、別の行の画素に入力されるビデオ信号）が書き込まれるのを防止することができる。または、配線１１と接続された画素が保持するビデオ信号の電位が変化するのを防止することができる。これらの結果、表示装置の表示品位の向上を図ることができる。
また、動作１及び動作５において、回路１０Ａと回路１０Ｂが配線１１に同じ信号を出力することにより、配線１１の電位の変化を急峻にする（例えば、立ち上がり時間を短くする又は立ち下がり時間を短くする）ことができる。よって、配線１１の電位のなまりを低減することができる。例えば、配線１１と接続された画素に本来書き込まれるべきでない信号（例えば、前の行の画素に入力されるビデオ信号）が書き込まれるのを防止することができる。この結果、クロストークを低減することができるので、表示装置の表示品位の向上を図ることができる。
動作８及び動作９において、回路１０Ａと回路１０Ｂが配線１１に別々の信号（例えば、選択信号及び非選択信号）を出力することにより、配線１１の電位を、回路１０Ａが出力する信号の電位と、回路１０Ｂが出力する信号の電位との間の電位にすることができる。そのため、配線１１の電位を精度良く制御することができる。
動作２、動作３、動作６、及び動作７において、回路１０Ａ及び回路１０Ｂの一方から配線１１に信号を出力することにより、回路１０Ａと回路１０Ｂの他方は信号を出力しないため、当該信号を出力しない回路が有するトランジスタをオフにすることができる。よって、当該トランジスタの劣化を抑制することができる。
動作４において、回路１０Ａ及び回路１０Ｂから配線１１に信号を出力しないため、回路１０Ａと回路１０Ｂが有するトランジスタをオフにすることができる。よって、当該トランジスタの劣化を抑制することができる。
上記のように、動作２、動作３、動作４、動作６、動作７において、トランジスタの劣化を抑制することができるため、トランジスタの半導体層として、非晶質半導体若しくは微結晶半導体等の非単結晶半導体、有機半導体、又は酸化物半導体等の、劣化しやすい材料を用いることができる。よって、半導体装置を作製する際に、工程数を削減し、歩留まりを高くし、又はコストを削減することができる。また、半導体装置の作製方法が容易になるため、表示装置を大型にすることができる。
また、動作２、動作３、動作４、動作６、動作７において、トランジスタの劣化を抑制することができるため、トランジスタの劣化を考慮してトランジスタのチャネル幅を大きくする必要がない。このため、トランジスタのチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。特に、本実施の形態のゲートドライバ回路を表示装置に用いる場合、ゲートドライバ回路のレイアウト面積を小さくすることができるので、画素の解像度を高くすることができる。
また、上記のように、動作２、動作３、動作４、動作６、動作７において、トランジスタのチャネル幅を小さくすることができるので、ゲートドライバ回路の負荷を小さくすることができる。そのため、本実施の形態のゲートドライバ回路に信号等を供給する回路（例えば、外部回路）の電流供給能力を小さくすることができる。この結果、当該信号等を供給する回路の規模を小さくすること、又は、当該信号等を供給する回路として用いられるＩＣチップの数を減らすことができる。また、ゲートドライバ回路の負荷を小さくすることができるため、ゲートドライバ回路の消費電力を低減することができる。
次に、図４（Ａ）のゲートドライバ回路の動作が、図５（Ａ）〜図５（Ｉ）で示す動作１〜動作９のうちのいくつかを組み合わせて行われる場合の、タイミングチャートについて以下に説明する。
ここで、図４（Ａ）のゲートドライバ回路の動作を示すタイミングチャートは、複数の期間を有する。各期間、又は、ある期間から別の期間に移行する期間において、図４（Ａ）のゲートドライバ回路は、図５（Ａ）〜図５（Ｉ）で示す動作１〜動作９のいずれかを行うことができる。また、図４（Ａ）のゲートドライバ回路は、図５（Ａ）〜図５（Ｉ）で示す動作１〜動作９以外の動作を行ってもよい。
図６（Ａ）〜図６（Ｌ）は、ゲートドライバ回路の動作の一例を示すタイミングチャートである。図６（Ａ）〜図６（Ｌ）のタイミングチャートでは、期間ａと期間ｂと期間ｃとを順に有し、それ以外に期間ｄを有する。なお、図６（Ａ）〜図６（Ｌ）では、期間ａ〜期間ｄがこの順に配置されているが、期間ａ〜期間ｄの配置の順番はこれに限定されない。また、タイミングチャートは、期間ａ〜期間ｄ以外の期間を有していてもよい。
また、図６（Ａ）〜図６（Ｌ）のタイミングチャートにおいて、実線は回路（回路１０Ａ又は回路１０Ｂ）が配線１１に信号を出力していることを意味し、点線は回路が配線１１に信号を出力していないことを意味する。
図６（Ａ）に示すタイミングチャートを参照して、期間ａ、期間ａから期間ｂに移行する期間、期間ｂ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおける、図４（Ａ）のゲートドライバ回路の動作について説明する。
期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、図４（Ａ）のゲートドライバ回路は図５（Ｂ）の動作２を行う。つまり、期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、回路１０Ａは配線１１に信号（例えば、非選択信号）を出力し、回路１０Ｂは配線１１に信号を出力しない。
期間ａから期間ｂに移行する期間、及び期間ｂにおいて、図４（Ａ）のゲートドライバ回路は図５（Ｆ）の動作６を行う。つまり、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、回路１０Ａは配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ｂは配線１１に信号を出力しない。
このように、期間ａ、期間ａから期間ｂに移行する期間、期間ｂ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、回路１０Ｂは、配線１１に信号を出力しない。そのため、回路１０Ｂが有するトランジスタの劣化を抑制することができる。また、回路１０Ｂにおいて、信号を出力しないためのスイッチを設ける、又は、トランジスタをオフにする等、簡単な回路設計によって、回路１０Ｂの消費電力を低減することができる。
なお、図６（Ａ）に示すタイミングチャートにおいて、期間ａ、期間ａから期間ｂに移行する期間、期間ｂ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄのうちの少なくとも一つにおいて、回路１０Ａは、配線１１に信号を出力しなくてもよい。
また、図６（Ｂ）に示すように、回路１０Ｂは、期間ａから期間ｂに移行する期間において、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｃ）に示すように、回路１０Ｂは、期間ａにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間において、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｄ）に示すように、回路１０Ｂは、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｅ）に示すように、回路１０Ｂは、期間ａにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｆ）に示すように、回路１０Ｂは、期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｇ）に示すように、回路１０Ｂは、期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力し、期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｈ）に示すように、回路１０Ｂは、期間ｂから期間ｃに移行する期間、及び期間ｃにおいて、配線１１に信号（例えば、非選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｉ）に示すように、回路１０Ｂは、期間ｂから期間ｃに移行する期間、及び期間ｃにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｊ）に示すように、回路１０Ｂは、期間ａから期間ｂに移行する期間において、配線１１に別の信号（例えば、選択信号）を出力し、期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｋ）に示すように、回路１０Ｂは、期間ａ、及び期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図６（Ｌ）に示すように、回路１０Ｂは、期間ａ、期間ｂから期間ｃに移行する期間、及び期間ｃにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
なお、上記の説明において、選択信号及び非選択信号は、回路１０Ａ及び回路１０Ｂが出力する信号の一例であって、互いに異なる信号であればよい。
次に、図４（Ａ）のゲートドライバ回路の動作が、図５（Ａ）〜図５（Ｉ）で示す動作１〜動作９のうちのいくつかを組み合わせて行われる場合の、図６（Ａ）〜図６（Ｌ）とは異なるタイミングチャートについて以下に説明する。
図７（Ａ）〜図７（Ｌ）は、ゲートドライバ回路の動作の一例を示すタイミングチャートである。
図７（Ａ）に示すタイミングチャートを参照して、期間ａ、期間ａから期間ｂに移行する期間、期間ｂ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおける、図４（Ａ）のゲートドライバ回路の動作について説明する。
期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、図４（Ａ）のゲートドライバ回路は図５（Ｃ）の動作３を行う。つまり、期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、回路１０Ａは配線１１に信号を出力せず、回路１０Ｂは配線１１に信号（例えば、非選択信号）を出力する。
期間ａから期間ｂに移行する期間、及び期間ｂにおいて、図４（Ａ）のゲートドライバ回路は図５（Ｇ）の動作７を行う。つまり、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、回路１０Ａは配線１１に信号を出力せず、回路１０Ｂは配線１１に別の信号（例えば、選択信号）を出力する。
このように、期間ａ、期間ａから期間ｂに移行する期間、期間ｂ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、回路１０Ａは、配線１１に信号を出力しない。そのため、回路１０Ａが有するトランジスタの劣化を抑制することができる。また、回路１０Ａにおいて、信号を出力しないためのスイッチを設ける、又は、トランジスタをオフにする等、簡単な回路設計によって、回路１０Ａの消費電力を低減することができる。
なお、図７（Ａ）に示すタイミングチャートにおいて、期間ａ、期間ａから期間ｂに移行する期間、期間ｂ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄのうちの少なくとも一つにおいて、回路１０Ｂは、配線１１に信号を出力しなくてもよい。
また、図７（Ｂ）に示すように、回路１０Ａは、期間ａから期間ｂに移行する期間において、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｃ）に示すように、回路１０Ａは、期間ａにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間において、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｄ）に示すように、回路１０Ａは、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｅ）に示すように、回路１０Ａは、期間ａにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｆ）に示すように、回路１０Ａは、期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｇ）に示すように、回路１０Ａは、期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力し、期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｈ）に示すように、回路１０Ａは、期間ｂから期間ｃに移行する期間、及び期間ｃにおいて、配線１１に信号（例えば、非選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｉ）に示すように、回路１０Ａは、期間ｂから期間ｃに移行する期間、及び期間ｃにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｊ）に示すように、回路１０Ａは、期間ａから期間ｂに移行する期間において、配線１１に別の信号（例えば、選択信号）を出力し、期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｋ）に示すように、回路１０Ａは、期間ａ、及び期間ｂから期間ｃに移行する期間において、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
また、図７（Ｌ）に示すように、回路１０Ａは、期間ａ、期間ｂから期間ｃに移行する期間、及び期間ｃにおいて、配線１１に信号（例えば、非選択信号）を出力し、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、配線１１に別の信号（例えば、選択信号）を出力してもよい。これにより、配線１１の電位の変化を急峻にすることができる。
なお、上記の説明において、選択信号及び非選択信号は、回路１０Ａ及び回路１０Ｂが出力する信号の一例であって、互いに異なる信号であればよい。
次に、図４（Ａ）のゲートドライバ回路の動作が、図５（Ａ）〜図５（Ｉ）で示す動作１〜動作９のうちのいくつかを組み合わせて行われる場合の、図６（Ａ）〜図６（Ｌ）及び図７（Ａ）〜図７（Ｌ）とは異なるタイミングチャートについて以下に説明する。
図８（Ａ）〜図８（Ｅ）は、ゲートドライバ回路の動作の一例を示すタイミングチャートである。
図８（Ａ）〜図８（Ｃ）のタイミングチャートは、期間Ｔ１と期間Ｔ２とを有する。また、図８（Ａ）及び図８（Ｃ）では、期間Ｔ１と期間Ｔ２とが交互に配置されているが、図８（Ｂ）に示すように、複数の期間Ｔ１と複数の期間Ｔ２とが交互に配置されていてもよい。また、期間Ｔ１及び期間Ｔ２以外の期間を有していてもよい。
図８（Ａ）のタイミングチャートを参照して、期間Ｔ１と期間Ｔ２における、図４（Ａ）のゲートドライバ回路の動作について説明する。
期間Ｔ１では、図６（Ａ）に示すタイミングチャートを用いている。そのため、期間Ｔ１では、回路１０Ｂが有するトランジスタの劣化を抑制することができる。また、期間Ｔ２では、図７（Ａ）に示すタイミングチャートを用いている。そのため、期間Ｔ２では、回路１０Ａが有するトランジスタの劣化を抑制することができる。
このように、図８（Ａ）では、回路１０Ｂが有するトランジスタの劣化を抑制することができる期間Ｔ１と、回路１０Ａが有するトランジスタの劣化を抑制することができる期間Ｔ２とが、交互に配置されている。
ここで、回路１０Ａと回路１０Ｂとが同様の構成を有する場合、期間Ｔ１と期間Ｔ２との長さを概ね等しくすることにより、回路１０Ａが有するトランジスタと回路１０Ｂが有するトランジスタとの劣化の度合いを概ね等しくすることができる。これにより、期間Ｔ１と期間Ｔ２とを交互に配置することによって回路１０Ａと回路１０Ｂの動作が切り替わっても、配線１１の電位の変化をおおむね等しくすることができる。
したがって、図４（Ａ）のゲートドライバ回路を、ビデオ信号を保持する画素を有する表示装置に用い、配線１１の電位によってビデオ信号が変化する場合（例えば、フィードスルー、容量結合等）、回路１０Ａと回路１０Ｂの動作が切り替わっても、配線１１に接続された画素が保持するビデオ信号の変化を概ね等しくすることができる。よって、画素の輝度又は透過率等を概ね等しくすることができるので、表示品位の向上を図ることができる。
また、期間Ｔ１では、図６（Ａ）〜図６（Ｌ）に示すタイミングチャートのいずれを用いてもよく、期間Ｔ２では、図７（Ａ）〜図７（Ｌ）に示すタイミングチャートのいずれを用いてもよい。例えば、図８（Ｃ）に示すように、期間Ｔ１では図６（Ｋ）のタイミングチャートを用い、期間Ｔ２では図７（Ｋ）のタイミングチャートを用いてもよい。
次に、図６（Ａ）〜図６（Ｌ）、図７（Ａ）〜図７（Ｌ）、図８（Ａ）、及び図８（Ｃ）に示す期間ｄにおける、図４（Ａ）のゲートドライバ回路の動作の一例を示すタイミングチャートについて、図８（Ｄ）を参照して説明する。
図８（Ｄ）は、期間ｄにおけるゲートドライバ回路の動作の一例を示すタイミングチャートである。
図６（Ａ）〜図６（Ｌ）、図７（Ａ）〜図７（Ｌ）、図８（Ａ）、及び図８（Ｃ）に示すタイミングチャートにおいて、期間ｄを複数の期間に分割する。例えば、図８（Ｄ）に示すように、期間ｄを、期間ｄ１と期間ｄ２の２つの期間に分割する。ただし、期間ｄの分割数などはこれに限定されず、期間ｄを３つ以上の期間に分割してもよい。また、図８（Ｄ）では、期間ｄ１と期間ｄ２とが交互に配置されているが、複数の期間ｄ１と複数の期間ｄ２とが交互に配置されていてもよい。
図８（Ｄ）のタイミングチャートを参照して、期間ｄ１と期間ｄ２における、図４（Ａ）のゲートドライバ回路の動作について説明する。
期間ｄ１において、ゲートドライバ回路は図５（Ｂ）の動作２を行う。つまり、期間ｄ１において、回路１０Ａは配線１１に信号を出力し、回路１０Ｂは配線１１に信号を出力しない。また、期間ｄ２において、ゲートドライバ回路は図５（Ｃ）の動作３を行う。つまり、期間ｄ２において、回路１０Ａは配線１１に信号を出力せず、回路１０Ｂは配線１１に信号を出力する。
このように、回路１０Ａと回路１０Ｂのそれぞれが有するトランジスタのゲートに信号を入力することができるので、それぞれのトランジスタの劣化を抑制することができる。よって、回路１０Ａと回路１０Ｂの動作が切り替わっても、配線１１の電位の変化をおおむね等しくすることができる。
したがって、図４（Ａ）のゲートドライバ回路を、ビデオ信号を保持する画素を有する表示装置に用い、配線１１の電位によってビデオ信号が変化する場合（例えば、フィードスルー、容量結合等）、回路１０Ａと回路１０Ｂの動作が切り替わっても、配線１１に接続された画素が保持するビデオ信号の変化を概ね等しくすることができる。よって、画素の輝度又は透過率等を概ね等しくすることができるので、表示品位の向上を図ることができる。
次に、図４（Ａ）のゲートドライバ回路の動作の他の一例を示すタイミングチャートについて説明する。
図６（Ａ）〜図６（Ｌ）、図７（Ａ）〜図７（Ｌ）、図８（Ａ）、図８（Ｃ）、及び図８（Ｄ）において、回路１０Ａの出力信号ＯＵＴＡの電位及び回路１０Ｂの出力信号ＯＵＴＢの電位は、それぞれの期間において一定である。または、ある期間において、出力信号の電位が複数の値を有していてもよい。例えば、図８（Ｅ）に示すように、期間ｄにおいて、回路１０Ａの出力信号ＯＵＴＡの電位及び回路１０Ｂの出力信号ＯＵＴＢの電位のそれぞれが、交互に繰り返される二つの値を有していてもよい。
また、期間ｄにおける出力信号ＯＵＴＡの電位及び出力信号ＯＵＴＢの電位のそれぞれを、アナログ的に変化させてもよい。
以上のように、図４（Ａ）のゲートドライバ回路は、様々な動作を行うことができる。
＜ゲートドライバ回路の他の構成＞
次に、図４（Ａ）とは異なるゲートドライバ回路の構成について、図９（Ａ）を参照して説明する。
図９（Ａ）に、ゲートドライバ回路の構成の一例を示す。ゲートドライバ回路は、回路１０Ａと、回路１０Ｂと、回路１０Ｃと、回路１０Ｄとを有する。回路１０Ｃ及び回路１０Ｄはそれぞれ、回路１０Ａ又は回路１０Ｂと同様の機能を有していてもよい。
なお、図９（Ａ）のゲートドライバ回路は、回路１０Ａ〜回路１０Ｄがそれぞれ、配線１１に信号（例えば、非選択信号）を出力する場合と、回路１０Ａ〜回路１０Ｄがそれぞれ、配線１１に当該信号とは別の信号（例えば、選択信号）を出力する場合と、回路１０Ａ〜回路１０Ｄがそれぞれ、配線１１に信号（例えば、非選択信号及び選択信号）を出力しない場合と、を適宜組み合わせることによって、様々な動作を行うことができる。
なお、図９（Ａ）では、ゲートドライバ回路が配線１１と接続される４つの回路（回路１０Ａ〜回路１０Ｄ）を有する場合について説明したが、本実施の形態のゲートドライバ回路の構成は、これに限定されない。本実施の形態のゲートドライバ回路がＮ（Ｎは自然数）個の回路を有していてもよい。なお、Ｎ個の回路のそれぞれは、回路１０Ａ又は回路１０Ｂと同様の機能を有していてもよい。
＜ゲートドライバ回路の動作＞
図９（Ａ）のゲートドライバ回路の動作について、図９（Ｂ）を参照して説明する。図９（Ｂ）に、ゲートドライバ回路の動作の一例を示す。
動作１では、回路１０Ａは、配線１１に信号（例えば、非選択信号）を出力し、回路１０Ｂ、回路１０Ｃ、及び回路１０Ｄは、配線１１に信号を出力しない。動作２では、回路１０Ｂは、配線１１に信号（例えば、非選択信号）を出力し、回路１０Ａ、回路１０Ｃ、及び回路１０Ｄは、配線１１に信号を出力しない。動作３では、回路１０Ｃは、配線１１に信号（例えば、非選択信号）を出力し、回路１０Ａ、回路１０Ｂ、及び回路１０Ｄは、配線１１に信号を出力しない。動作４では、回路１０Ｄは、配線１１に信号（例えば、非選択信号）を出力し、回路１０Ａ、回路１０Ｂ、及び回路１０Ｃは、配線１１に信号を出力しない。
動作５では、回路１０Ａ及び回路１０Ｃは、配線１１に信号（例えば、非選択信号）を出力し、回路１０Ｂ及び回路１０Ｄは、配線１１に信号を出力しない。動作６では、回路１０Ｂ及び回路１０Ｄは、配線１１に信号（例えば、非選択信号）を出力し、回路１０Ａ及び回路１０Ｃは、配線１１に信号を出力しない。動作７では、回路１０Ａ、回路１０Ｂ、回路１０Ｃ、及び回路１０Ｄは、配線１１に信号（例えば、非選択信号）を出力する。動作８では、回路１０Ａ、回路１０Ｂ、回路１０Ｃ、及び回路１０Ｄは、配線１１に信号を出力しない。
動作９では、回路１０Ａは、配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ｂ、回路１０Ｃ、及び回路１０Ｄは、配線１１に信号を出力しない。動作１０では、回路１０Ｂは、配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ａ、回路１０Ｃ、及び回路１０Ｄは、配線１１に信号を出力しない。動作１１では、回路１０Ｃは、配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ａ、回路１０Ｂ、及び回路１０Ｄは、配線１１に信号を出力しない。動作１２では、回路１０Ｄは、配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ａ、回路１０Ｂ、及び回路１０Ｃは、配線１１に信号を出力しない。
動作１３では、回路１０Ａ及び回路１０Ｃは、配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ｂ及び回路１０Ｄは、配線１１に信号を出力しない。動作１４では、回路１０Ｂ及び回路１０Ｄは、配線１１に別の信号（例えば、選択信号）を出力し、回路１０Ａ及び回路１０Ｃは、配線１１に信号を出力しない。動作１５では、回路１０Ａ、回路１０Ｂ、回路１０Ｃ、及び回路１０Ｄは、配線１１に別の信号（例えば、選択信号）を出力する。
以上のように、図９（Ａ）のゲートドライバ回路は、様々な動作を行うことができる。
なお、本実施の形態のゲートドライバ回路が有する回路（回路１０Ａ、回路１０Ｂ、等）の数が多いほど、すなわち、回路の個数を示すＮが大きいほど、各回路が信号を出力する回数を減らすことができる。よって、各回路が有するトランジスタの劣化を抑制することができる。ただし、Ｎが大きすぎると回路規模が大きくなってしまうため、Ｎを６よりも小さくし、好ましくはＮを４よりも小さくし、さらに好ましくは、Ｎ＝２とするとよい。
また、本実施の形態のゲートドライバ回路を表示装置に用いる場合、表示装置の額縁を左右で概ね等しくするために、Ｎが偶数であることが好ましい。また、画素部を挟んで両側に配置される回路の数を等しくするために、Ｎが偶数であることが好ましい。
（実施の形態３）
本実施の形態では、ゲートドライバ回路の構成及び動作について説明する。
＜ゲートドライバ回路の構成＞
ゲートドライバ回路の構成について、以下に説明する。
図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、及び図１１（Ｂ）に、ゲートドライバ回路の構成の一例を示す。ゲートドライバ回路は、回路１００Ａと回路１００Ｂとを有する。
回路１００Ａは、スイッチ１０１Ａ及びスイッチ１０２Ａを有する。スイッチ１０１Ａは、配線１１２Ａと配線１１１との間に接続される。スイッチ１０２Ａは、配線１１３Ａと配線１１１との間に接続される。
回路１００Ｂは、スイッチ１０１Ｂ及びスイッチ１０２Ｂを有する。スイッチ１０１Ｂは、配線１１２Ｂと配線１１１との間に接続される。スイッチ１０２Ｂは、配線１１３Ｂと配線１１１との間に接続される。
ここで、図１０（Ｂ）及び図１１（Ｂ）に示すように、配線１１２Ａと配線１１１との間の経路を経路１２１Ａ、配線１１３Ａと配線１１１との間の経路を経路１２２Ａ、配線１１２Ｂと配線１１１との間の経路を経路１２１Ｂ、配線１１３Ｂと配線１１１との間の経路を経路１２２Ｂとする。
なお、ＡとＢとの間の経路と記載する場合、ＡとＢとの間には、スイッチが接続されてもよい。また、ＡとＢとの間には、スイッチの他にも、素子（例えば、トランジスタ、ダイオード、抵抗素子、又は容量素子等）、又は回路（例えば、バッファ回路、インバータ回路、又はシフトレジスタ回路等）が接続されてもよい。または、ＡとＢとの間には、スイッチと直列に、又はスイッチと並列に、素子（例えば、抵抗素子、又はトランジスタ等）が接続されてもよい。
なお、回路１００Ａ、回路１００Ｂ、及び配線１１１はそれぞれ、実施の形態２の回路１０Ａ、回路１０Ｂ、及び配線１１に対応し、同様の機能を有する。
次に、配線１１２Ａ、配線１１３Ａ、配線１１２Ｂ、及び配線１１３Ｂについて説明する。
配線１１２Ａ及び配線１１２Ｂにクロック信号ＣＫ１が入力される場合、配線１１２Ａ及び配線１１２Ｂは、信号線又はクロック信号線（「クロック線」、「クロック供給線」ともいう。）としての機能を有する。または、配線１１２Ａ及び配線１１２Ｂに一定の電圧が供給される場合、配線１１２Ａ及び配線１１２Ｂは、電源線としての機能を有する。
なお、配線１１２Ａと配線１１２Ｂに同じ信号又は同じ電圧が入力される場合、配線１１２Ａと配線１１２Ｂを接続してもよい。また、この場合、図１１（Ａ）に示すように、配線１１２Ａと配線１１２Ｂとに同じ配線１１２を用いてもよい。または、配線１１２Ａと配線１１２Ｂには、別々の信号又は別々の電圧が供給されてもよい。
配線１１３Ａ及び配線１１３Ｂに電源電圧、基準電圧、グランド電圧、アース、又は負電源電位等の機能を有する電圧Ｖ１が供給される場合、配線１１３Ａ及び配線１１３Ｂは、電源線又はグランドとしての機能を有する。または、配線１１３Ａ及び配線１１３Ｂに信号が入力される場合、配線１１３Ａ及び配線１１３Ｂは、信号線としての機能を有する。
なお、配線１１３Ａと配線１１３Ｂに同じ信号又は同じ電圧が供給される場合、配線１１３Ａと配線１１３Ｂを接続してもよい。また、この場合、図１１（Ａ）に示すように、配線１１３Ａと配線１１３Ｂとに同じ配線１１３を用いてもよい。または、配線１１３Ａと配線１１３Ｂには、別々の信号又は別々の電圧が供給されてもよい。
次に、スイッチ１０１Ａ、スイッチ１０２Ａ、スイッチ１０１Ｂ、及びスイッチ１０２Ｂについて説明する。
スイッチ１０１Ａは、配線１１２Ａと配線１１１とが導通するタイミングを制御する機能を有する。または、スイッチ１０１Ａは、配線１１２Ａの電位を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ａは、配線１１２Ａに供給される信号又は電圧等（例えば、クロック信号ＣＫ１、クロック信号ＣＫ２、又は電圧Ｖ２）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ａは、信号又は電圧等を配線１１１に供給しないタイミングを制御する機能を有する。または、スイッチ１０１Ａは、Ｈ信号（例えば、クロック信号ＣＫ１）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ａは、Ｌ信号（例えば、クロック信号ＣＫ１）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ａは、配線１１１の電位を上昇させるタイミングを制御する機能を有する。または、スイッチ１０１Ａは、配線１１１の電位を減少させるタイミングを制御する機能を有する。または、スイッチ１０１Ａは、配線１１１の電位を維持するタイミングを制御する機能を有する。
なお、クロック信号ＣＫ２がクロック信号ＣＫ１の反転信号に相当する場合、クロック信号ＣＫ１とクロック信号ＣＫ２は、互いに反転した信号、又は位相が概ね１８０°ずれた信号とするとよい。
また、クロック信号ＣＫ１又はクロック信号ＣＫ２は、平衡であっても非平衡（「不平衡」ともいう。）であってもよい。平衡とは、１周期のうち、Ｈレベルになる期間とＬレベルになる期間とが概ね等しいことをいう。非平衡とは、Ｈレベルになる期間とＬレベルになる期間とが異なることをいう。
なお、クロック信号ＣＫ１及びクロック信号ＣＫ２が非平衡であり、且つクロック信号ＣＫ２がクロック信号ＣＫ１の反転信号ではない場合は、クロック信号ＣＫ１のＨレベルになる期間とクロック信号ＣＫ２がＨレベルになる期間との長さを、概ね等しくしてもよい。
スイッチ１０２Ａは、配線１１３Ａと配線１１１とが導通するタイミングを制御する機能を有する。または、スイッチ１０２Ａは、配線１１３Ａの電位を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０２Ａは、配線１１３Ａに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０２Ａは、信号又は電圧等を配線１１１に供給しないタイミングを制御する機能を有する。または、スイッチ１０２Ａは、電圧Ｖ１を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０２Ａは、配線１１１の電位を減少させるタイミングを制御する機能を有する。または、スイッチ１０２Ａは、配線１１１の電位を維持するタイミングを制御する機能を有する。
スイッチ１０１Ｂは、配線１１２Ｂと配線１１１とが導通するタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、配線１１２Ｂの電位を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、配線１１２Ｂに供給される信号又は電圧等（例えば、クロック信号ＣＫ１、クロック信号ＣＫ２、又は電圧Ｖ２）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、信号又は電圧等を配線１１１に供給しないタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、Ｈ信号（例えば、クロック信号ＣＫ１）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、Ｌ信号（例えば、クロック信号ＣＫ１）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、配線１１１の電位を上昇させるタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、配線１１１の電位を減少させるタイミングを制御する機能を有する。または、スイッチ１０１Ｂは、配線１１１の電位を維持するタイミングを制御する機能を有する。
スイッチ１０２Ｂは、配線１１３Ｂと配線１１１とが導通するタイミングを制御する機能を有する。または、スイッチ１０２Ｂは、配線１１３Ｂの電位を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０２Ｂは、配線１１３Ｂに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０２Ｂは、信号又は電圧等を配線１１１に供給しないタイミングを制御する機能を有する。または、スイッチ１０２Ｂは、電圧Ｖ１を配線１１１に供給するタイミングを制御する機能を有する。または、スイッチ１０２Ｂは、配線１１１の電位を減少させるタイミングを制御する機能を有する。または、スイッチ１０２Ｂは、配線１１１の電位を維持するタイミングを制御する機能を有する。
＜ゲートドライバ回路の動作＞
次に、図１０（Ａ）のゲートドライバ回路の動作について、以下に説明する。
図１０（Ｃ）に、図１０（Ａ）のゲートドライバ回路が行う動作の一例を示す。図１０（Ｃ）では、ゲートドライバ回路が行う各動作における、スイッチ１０１Ａ、スイッチ１０２Ａ、スイッチ１０１Ｂ、及びスイッチ１０２Ｂの状態（オン又はオフ）を示す。これらのスイッチのオンとオフとを組み合わせることによって、図１０（Ａ）のゲートドライバ回路は、様々な動作を行うことができる。
図１０（Ａ）のゲートドライバ回路の各動作について、図１０（Ｃ）、及び図１２（Ａ）〜図１３（Ｅ）を参照して説明する。ここでは、実施の形態２で説明した図５（Ａ）〜図５（Ｇ）で示す動作１〜動作７を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
まず、図５（Ａ）の動作１を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１２（Ａ）の動作１ａに示すように、スイッチ１０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。よって、配線１１２Ａの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。スイッチ１０２Ａはオンになるので、配線１１３Ａと配線１１１とは導通状態になる。よって、配線１１３Ａの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。スイッチ１０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。よって、配線１１２Ｂの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。また、スイッチ１０２Ｂはオンになるので、配線１１３Ｂと配線１１１とは導通状態になる。よって、配線１１３Ｂの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。
よって、回路１００Ａ及び回路１００Ｂから配線１１１に電位が供給されることにより、図５（Ａ）の動作１を実現することができる。
また、図１２（Ａ）の動作１ａにおいて、図１２（Ｂ）の動作１ｂに示すように、スイッチ１０１Ａ及びスイッチ１０１Ｂをオフにしてもよい。または、図１２（Ａ）の動作１ａにおいて、図１２（Ｃ）の動作１ｃに示すように、スイッチ１０２Ａ及びスイッチ１０２Ｂをオフにしてもよい。または、図１２（Ａ）の動作１ａにおいて、スイッチ１０１Ａ、スイッチ１０２Ａ、スイッチ１０１Ｂ、及びスイッチ１０２Ｂのいずれか一つをオフにしてもよい。または、図１２（Ａ）の動作１ａにおいて、スイッチ１０１Ａ及びスイッチ１０２Ｂをオフにしてもよい。または、図１２（Ａ）の動作１ａにおいて、スイッチ１０１Ｂ及びスイッチ１０２Ａをオフにしてもよい。
次に、図５（Ｂ）の動作２を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１２（Ｄ）の動作２ａに示すように、スイッチ１０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。よって、配線１１２Ａの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。スイッチ１０２Ａはオンになるので、配線１１３Ａと配線１１１とは導通状態になる。よって、配線１１３Ａの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。また、スイッチ１０２Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
よって、回路１００Ａから配線１１１に電位が供給され、回路１００Ｂから配線１１１に電位が供給されないことにより、図５（Ｂ）の動作２を実現することができる。
なお、図１２（Ｄ）の動作２ａにおいて、図１２（Ｅ）の動作２ｂに示すように、スイッチ１０２Ａをオフにしてもよい。または、図１２（Ｄ）の動作２ａにおいて、図１２（Ｆ）の動作２ｃに示すように、スイッチ１０１Ａをオフにしてもよい。
次に、図５（Ｃ）の動作３を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１２（Ｇ）の動作３ａに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。よって、配線１１２Ｂの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。また、スイッチ１０２Ｂはオンになるので、配線１１３Ｂと配線１１１とは導通状態になる。よって、配線１１３Ｂの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。
よって、回路１００Ａから配線１１１に電位が供給されず、回路１００Ｂから配線１１１に電位が供給されることにより、図５（Ｃ）の動作３を実現することができる。
なお、図１２（Ｇ）の動作３ａにおいて、図１２（Ｈ）の動作３ｂに示すように、スイッチ１０２Ｂをオフにしてもよい。または、図１２（Ｇ）の動作３ａにおいて、図１３（Ａ）の動作３ｃに示すように、スイッチ１０１Ｂをオフにしてもよい。
次に、図５（Ｄ）の動作４を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１３（Ｂ）の動作４ａに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。また、スイッチ１０２Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
よって、回路１００Ａ及び回路１００Ｂから配線１１１に電位が供給されないことにより、図５（Ｄ）の動作４を実現することができる。
次に、図５（Ｅ）の動作５を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１３（Ｃ）の動作５ａに示すように、スイッチ１０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。よって、配線１１２Ａの別の電位（例えば、クロック信号ＣＫ２）は、配線１１１に供給される。スイッチ１０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。よって、配線１１２Ｂの別の電位（例えば、クロック信号ＣＫ２）は、配線１１１に供給される。また、スイッチ１０２Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
よって、回路１００Ａ及び回路１００Ｂから配線１１１に別の電位が供給されることにより、図５（Ｅ）の動作５を実現することができる。
次に、図５（Ｆ）の動作６を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１３（Ｄ）の動作６ａに示すように、スイッチ１０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。よって、配線１１２Ａの別の電位（例えば、クロック信号ＣＫ２）は、配線１１１に供給される。スイッチ１０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。また、スイッチ１０２Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
よって、回路１００Ａから配線１１１に別の電位が供給され、回路１００Ｂから配線１１１に電位が出力されないことにより、図５（Ｆ）の動作６を実現することができる。
次に、図５（Ｇ）の動作７を実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
図１３（Ｅ）の動作７ａに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。よって、配線１１２Ｂの別の電位（例えば、クロック信号ＣＫ２）は、配線１１１に供給される。また、スイッチ１０２Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
よって、回路１００Ａから配線１１１に電位が供給されず、回路１００Ｂから配線１１１に別の電位が供給されることにより、図５（Ｇ）の動作７を実現することができる。
以上のように、スイッチ１０１Ａ、スイッチ１０２Ａ、スイッチ１０１Ｂ、及びスイッチ１０２Ｂのオンとオフとを制御することによって、実施の形態２の図５（Ａ）〜図５（Ｇ）を参照して説明したゲートドライバ回路の動作を実現することができる。
なお、図１２（Ａ）の動作１ａ、図１２（Ｄ）の動作２ａ、及び図１２（Ｇ）の動作３ａにおいて、配線１１２Ａ及び配線１１２Ｂの電位は、概ね等しいことが好ましい。また、配線１１３Ａ及び配線１１３Ｂの電位は概ね等しいことが好ましい。例えば、配線１１３Ａ及び配線１１３Ｂに電圧Ｖ１が供給される場合、クロック信号ＣＫ１はＬレベルであることが好ましい。
また、図１３（Ｃ）の動作５ａ、図１３（Ｄ）の動作６ａ、及び図１３（Ｅ）の動作７ａにおいて、配線１１３Ａ及び配線１１３Ｂの電位がＶ１である場合、配線１１２Ａ及び配線１１２Ｂの電位は、概ねＶ２であることが好ましい。例えば、配線１１２Ａ及び配線１１２Ｂに入力されるクロック信号ＣＫ２は、Ｈレベルであることが好ましい。
次に、実施の形態２で説明した図６（Ａ）〜図６（Ｌ）、及び図７（Ａ）〜図７（Ｌ）に示すタイミングチャートを実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
なお、実施の形態２では、任意の期間における図４（Ａ）のゲートドライバ回路の動作について図５（Ａ）〜（Ｉ）を参照して説明したが、当該動作を実現するために、図１０（Ａ）のゲートドライバ回路は、当該任意の期間において図１０（Ｃ）に示す動作のいずれかを行うことができる。例えば、図５（Ａ）に示す動作１を実現するために、図１０（Ａ）のゲートドライバ回路は、図１０（Ｃ）に示す動作１ａ、動作１ｂ、及び動作１ｃ（図１２（Ａ）、図１２（Ｂ）、及び図１２（Ｃ）に対応）のいずれかを行うことができる。
まず、図６（Ａ）に示すタイミングチャートを実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
実施の形態２で説明したように、期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、図１０（Ａ）のゲートドライバ回路は図５（Ｂ）に示す動作２を行う。よって、当該動作２を実現するために、期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作２ａ、動作２ｂ、及び動作２ｃ（図１２（Ｄ）、図１２（Ｅ）、及び図１２（Ｆ）に対応）のいずれかを行うことができる。
また、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、図１０（Ａ）のゲートドライバ回路は図５（Ｆ）の動作６を行う。よって、当該動作６を実現するために、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作６ａ（図１３（Ｄ）に対応）を行うことができる。
このようにして、図１０（Ａ）のゲートドライバ回路が、図６（Ａ）に示すタイミングチャートに対応する動作を行うことができる。
なお、図６（Ａ）のタイミングチャートにおいて、期間ａ、及び期間ｂから期間ｃに移行する期間において、回路１００Ｂが、配線１１１に信号（例えば、非選択信号）を出力する場合、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作１ａ、動作１ｂ、及び動作１ｃ（図１２（Ａ）、図１２（Ｂ）、及び図１２（Ｃ）に対応）のいずれかを行うことができる。
また、図６（Ａ）のタイミングチャートにおいて、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、回路１００Ｂが、配線１１１に別の信号（例えば、選択信号）を出力する場合、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作５ａ（図１３（Ｃ）に対応）を行うことができる。
このようにして、図１０（Ａ）のゲートドライバ回路が、図６（Ｋ）に示すタイミングチャートに対応する動作を行うことができる。
同様にして、図１０（Ａ）のゲートドライバ回路は、図１０（Ｃ）で説明した動作のいずれかを行うことにより、図６（Ｂ）〜図６（Ｊ）、及び図６（Ｌ）に示すタイミングチャートを実現することができる。
次に、図７（Ａ）に示すタイミングチャートを実現するための、図１０（Ａ）のゲートドライバ回路の動作について説明する。
実施の形態２で説明したように、期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、図１０（Ａ）のゲートドライバ回路は図５（Ｃ）に示す動作３を行う。よって、当該動作３を実現するために、期間ａ、期間ｂから期間ｃに移行する期間、期間ｃ、及び期間ｄにおいて、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作３ａ、動作３ｂ、及び動作３ｃ（図１２（Ｇ）、図１２（Ｈ）、及び図１３（Ａ）に対応）のいずれかを行うことができる。
また、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、図１０（Ａ）のゲートドライバ回路は図５（Ｇ）の動作７を行う。よって、当該動作７を実現するために、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作７ａ（図１３（Ｅ）に対応）を行うことができる。
このようにして、図１０（Ａ）のゲートドライバ回路が、図７（Ａ）に示すタイミングチャートに対応する動作を行うことができる。
なお、図７（Ａ）のタイミングチャートにおいて、期間ａ、及び期間ｂから期間ｃに移行する期間において、回路１００Ａが、配線１１１に信号（例えば、非選択信号）を出力する場合、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作１ａ、動作１ｂ、及び動作１ｃ（図１２（Ａ）、図１２（Ｂ）、及び図１２（Ｃ）に対応）のいずれかを行うことができる。
また、図７（Ａ）のタイミングチャートにおいて、期間ａから期間ｂに移行する期間、及び期間ｂにおいて、回路１００Ａが、配線１１１に別の信号（例えば、選択信号）を出力する場合、図１０（Ａ）のゲートドライバ回路は、例えば、図１０（Ｃ）に示す動作５ａ（図１３（Ｃ）に対応）を行うことができる。
このようにして、図１０（Ａ）のゲートドライバ回路が、図７（Ｋ）に示すタイミングチャートに対応する動作を行うことができる。
同様にして、図１０（Ａ）のゲートドライバ回路は、図１０（Ｃ）で説明した動作のいずれかを行うことにより、図７（Ｂ）〜図７（Ｊ）、及び図７（Ｌ）に示すタイミングチャートを実現することができる。
以上のように、図１０（Ａ）のゲートドライバ回路は、図１０（Ｃ）に示す動作を組み合わせることによって、図６（Ａ）〜図６（Ｌ）、及び図７（Ａ）〜図７（Ｌ）に示すタイミングチャートを実現することができる。
＜ゲートドライバ回路の構成＞
次に、図１０（Ａ）とは異なるゲートドライバ回路の構成について、以下に説明する。ここでは、ゲートドライバ回路が、回路１００Ａ又は回路１００Ｂと同様の機能を有するＮ（Ｎは自然数）個の回路を有する場合について説明する。
図１１（Ｃ）に、ゲートドライバ回路の構成の一例を示す。ゲートドライバ回路は、回路１００Ａ、回路１００Ｂ、回路１００Ｃ、及び回路１００Ｄを有する。回路１００Ｃ及び回路１００Ｄは、回路１００Ａ又は回路１００Ｂと同様の機能を有する。
回路１００Ｃは、スイッチ１０１Ｃ及びスイッチ１０２Ｃを有する。そして、スイッチ１０１Ｃは、配線１１２Ｃと配線１１１との間に接続され、スイッチ１０２Ｃは、配線１１３Ｃと配線１１１との間に接続される。スイッチ１０１Ｃは、スイッチ１０１Ａ又はスイッチ１０１Ｂと同様の機能を有する。スイッチ１０２Ｃは、スイッチ１０２Ａ又はスイッチ１０２Ｂと同様の機能を有する。配線１１２Ｃは、配線１１２Ａ又は配線１１２Ｂと同様の機能を有し、同様の信号又は電圧が入力される。配線１１３Ｃは、配線１１３Ａ又は配線１１３Ｂと同様の機能を有し、同様の信号又は電圧が入力される。
回路１００Ｄは、スイッチ１０１Ｄ及びスイッチ１０２Ｄを有する。そして、スイッチ１０１Ｄは、配線１１２Ｄと配線１１１との間に接続され、スイッチ１０２Ｄは、配線１１３Ｄと配線１１１との間に接続される。スイッチ１０１Ｄは、スイッチ１０１Ａ又はスイッチ１０１Ｂと同様の機能を有する。スイッチ１０２Ｄは、スイッチ１０２Ａ又はスイッチ１０２Ｂと同様の機能を有する。配線１１２Ｄは、配線１１２Ａ又は配線１１２Ｂと同様の機能を有し、同様の信号又は電圧が入力される。配線１１３Ｄは、配線１１３Ａ又は配線１１３Ｂと同様の機能を有し、同様の信号又は電圧が入力される。
図１４（Ａ）に、ゲートドライバ回路の別の構成の一例を示す。ゲートドライバ回路は、回路１００Ａ及び回路１００Ｂを有する。
回路１００Ａは、スイッチ１０１Ａ及びスイッチ１０２Ａに加え、スイッチ１０３Ａを有する。スイッチ１０３Ａは、配線１１３Ａと配線１１１との間に接続される。スイッチ１０３Ａは、スイッチ１０２Ａと同様の動作を行うことができる。
回路１００Ｂは、スイッチ１０１Ｂ及びスイッチ１０２Ｂに加え、スイッチ１０３Ｂを有する。スイッチ１０３Ｂは、配線１１３Ｂと配線１１１との間に接続される。スイッチ１０３Ｂは、スイッチ１０２Ｂと同様の動作を行うことができる。
＜ゲートドライバ回路の動作＞
図１４（Ａ）のゲートドライバ回路の動作について、図１４（Ｂ）、及び図１５（Ａ）〜図１５（Ｅ）を参照して説明する。ここでは、実施の形態２で説明した図５（Ａ）〜図５（Ｇ）で示す動作１〜動作７を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
まず、図５（Ａ）の動作１を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作１ｄに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａ及びスイッチ１０３Ａはオンになるので、配線１１３Ａと配線１１１とは導通状態になる。よって、配線１１３Ａの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオンになるので、配線１１３Ｂと配線１１１とは導通状態になる。よって、配線１１３Ｂの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。
なお、図１４（Ｂ）の動作１ｄにおいて、図１４（Ｂ）の動作１ｅに示すように、スイッチ１０３Ａ及びスイッチ１０３Ｂをオフにしてもよい。または、図１４（Ｂ）の動作１ｄにおいて、図１４（Ｂ）の動作１ｆに示すように、スイッチ１０２Ａ及びスイッチ１０２Ｂをオフにしてもよい。または、図１４（Ｂ）の動作１ｄ、動作１ｅ、及び動作１ｆにおいて、スイッチ１０１Ａ又はスイッチ１０１Ｂをオンにしてもよい。
次に、図５（Ｂ）の動作２を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作２ｄに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａ及びスイッチ１０３Ａはオンになるので、配線１１３Ａと配線１１１とは導通状態になる。よって、配線１１３Ａの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
なお、図１４（Ｂ）の動作２ｄにおいて、図１４（Ｂ）の動作２ｅ（図１５（Ａ）に対応）に示すように、スイッチ１０３Ａをオフにしてもよい。または、図１４（Ｂ）の動作２ｄにおいて、図１４（Ｂ）の動作２ｆ（図１５（Ｂ）に対応）に示すように、スイッチ１０２Ａをオフにしてもよい。または、図１４（Ｂ）の動作２ｄ、動作２ｅ、及び動作２ｆにおいて、スイッチ１０１Ａをオンにしてもよい。
次に、図５（Ｃ）の動作３を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作３ｄに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａ及びスイッチ１０３Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオンになるので、配線１１３Ｂと配線１１１とは導通状態になる。よって、配線１１３Ｂの電位（例えば、電圧Ｖ１）は、配線１１１に供給される。
なお、図１４（Ｂ）の動作３ｄにおいて、図１４（Ｂ）の動作３ｅ（図１５（Ｃ）に対応）に示すように、スイッチ１０３Ｂをオフにしてもよい。または、図１４（Ｂ）の動作３ｄにおいて、図１４（Ｂ）の動作３ｆ（図１５（Ｄ）に対応）に示すように、スイッチ１０２Ｂをオフにしてもよい。または、図１４（Ｂ）の動作３ｄ、動作３ｅ、及び動作３ｆにおいて、スイッチ１０１Ｂをオンにしてもよい。
次に、図５（Ｄ）の動作４を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作４ｂに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａ及びスイッチ１０３Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
次に、図５（Ｅ）の動作５を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作５ｂ（図１５（Ｅ）に対応）に示すように、スイッチ１０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。よって、配線１１２Ａの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。スイッチ１０２Ａ及びスイッチ１０３Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。よって、配線１１２Ｂの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
次に、図５（Ｆ）の動作６を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作６ｂに示すように、スイッチ１０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。よって、配線１１２Ａの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。スイッチ１０２Ａ及びスイッチ１０３Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
次に、図５（Ｇ）の動作７を実現するための、図１４（Ａ）のゲートドライバ回路の動作について説明する。
図１４（Ｂ）の動作７ｂに示すように、スイッチ１０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。スイッチ１０２Ａ及びスイッチ１０３Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。スイッチ１０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。よって、配線１１２Ｂの電位（例えば、クロック信号ＣＫ１）は、配線１１１に供給される。スイッチ１０２Ｂ及びスイッチ１０３Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
以上のように、スイッチ１０１Ａ、スイッチ１０２Ａ、スイッチ１０３Ａ、スイッチ１０１Ｂ、スイッチ１０２Ｂ、及びスイッチ１０３Ｂのオンとオフとを制御することによって、実施の形態２の図５（Ａ）〜図５（Ｇ）を参照して説明したゲートドライバ回路の動作を実現することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したゲートドライバ回路を有する半導体装置について説明する。
＜半導体装置の構成＞
本実施の形態の半導体装置の構成の一例について、図１６（Ａ）を参照して説明する。図１６（Ａ）に、半導体装置の回路図の一例を示す。図１６（Ａ）の半導体装置は、ゲートドライバを構成する回路２００Ａ及び回路２００Ｂを有する。
回路２００Ａは、トランジスタ２０１Ａ、トランジスタ２０２Ａ、及び回路３００Ａを有する。回路２００Ｂは、トランジスタ２０１Ｂ、トランジスタ２０２Ｂ、及び回路３００Ｂを有する。
なお、図１６（Ａ）において、トランジスタ２０１Ａ、トランジスタ２０２Ａ、トランジスタ２０１Ｂ、及びトランジスタ２０２Ｂは、Ｎチャネル型トランジスタとして説明する。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回った場合にオンになる。
なお、これらのトランジスタは、Ｐチャネル型トランジスタであってもよい。Ｐチャネル型トランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を下回った場合にオンになる。
トランジスタ２０１Ａは、第１の端子が配線１１２Ａと接続され、第２の端子が配線１１１と接続される。トランジスタ２０２Ａは、第１の端子が配線１１３Ａと接続され、第２の端子が配線１１１と接続される。回路３００Ａは、配線１１３Ａ、配線１１４Ａ、配線１１５Ａ、配線１１６Ａ、トランジスタ２０１Ａのゲート、及びトランジスタ２０２Ａのゲートと接続される。なお、回路３００Ａは、配線１１３Ａ〜配線１１６Ａの全てと接続される必要はなく、配線１１３Ａ〜配線１１６Ａのいずれかと接続されない構成としてもよい。
なお、トランジスタ２０１Ａのゲートと回路３００Ａとの接続箇所をノードＡ１、トランジスタ２０２Ａのゲートと回路３００Ａとの接続箇所をノードＡ２、と示す。また、ノードＡ１の電位のことを電位Ｖａ１、ノードＡ２の電位のことを電位Ｖａ２とも示す。
トランジスタ２０１Ｂは、第１の端子が配線１１２Ｂと接続され、第２の端子が配線１１１と接続される。トランジスタ２０２Ｂは、第１の端子が配線１１３Ｂと接続され、第２の端子が配線１１１と接続される。回路３００Ｂは、配線１１３Ｂ、配線１１４Ｂ、配線１１５Ｂ、配線１１６Ｂ、トランジスタ２０１Ｂのゲート、及びトランジスタ２０２Ｂのゲートと接続される。なお、回路３００Ｂは、配線１１３Ｂ〜配線１１６Ｂの全てと接続される必要はなく、配線１１３Ｂ〜配線１１６Ｂのいずれかと接続されない構成としてもよい。
なお、トランジスタ２０１Ｂのゲートと回路３００Ｂとの接続箇所をノードＢ１、トランジスタ２０２Ｂのゲートと回路３００Ｂとの接続箇所をノードＢ２、と示す。また、ノードＢ１の電位のことを電位Ｖｂ１、ノードＢ２の電位のことを電位Ｖｂ２とも示す。
次に、配線１１１、配線１１４Ａ、配線１１５Ａ、配線１１６Ａ、配線１１４Ｂ、配線１１５Ｂ、及び配線１１６Ｂについて説明する。
配線１１１には、回路２００Ａから信号ＯＵＴＡが出力され、回路２００Ｂから信号ＯＵＴＢが出力される。
配線１１１は画素部に延伸して配置され、ゲート信号線（「ゲート線」ともいう。）、走査線、又は信号線としての機能を有する。よって、信号ＯＵＴＡ及び信号ＯＵＴＢは、ゲート信号、走査信号、又は選択信号に相当する。
また、半導体装置が回路２００Ａを複数有する場合、配線１１１は、別の段（例えば、次段）の回路２００Ａの配線１１４Ａと接続されてもよい。この場合、信号ＯＵＴＡは、転送用の信号又はスタート信号に相当する。また、半導体装置が回路２００Ａを複数有する場合、配線１１１は、別の段（例えば、前段）の回路２００Ａの配線１１６Ａと接続されてもよい。この場合、信号ＯＵＴＡは、リセット信号に相当する。
また、半導体装置が回路２００Ｂを複数有する場合、配線１１１は、別の段（例えば、次段）の回路２００Ｂの配線１１４Ｂと接続されてもよい。この場合、信号ＯＵＴＢは、転送用の信号又はスタート信号に相当する。また、半導体装置が回路２００Ｂを複数有する場合、配線１１１は、別の段（例えば、前段）の回路２００Ｂの配線１１６Ｂと接続されてもよい。この場合、信号ＯＵＴＢは、リセット信号に相当する。
配線１１４Ａ及び配線１１４Ｂには、スタート信号ＳＰが入力される。よって、配線１１４Ａ及び配線１１４Ｂは、信号線としての機能を有する。
また、半導体装置が回路２００Ａを複数有する場合、配線１１４Ａは、別の段（例えば、前段）の回路２００Ａの配線１１１と接続されてもよい。この場合、配線１１４Ａは、ゲート信号線（「ゲート線」ともいう。）、走査線、又は信号線としての機能を有する。よって、スタート信号ＳＰは、ゲート信号、走査信号、又は選択信号に相当する。
また、半導体装置が回路２００Ｂを複数有する場合、配線１１４Ｂは、別の段（例えば、前段）の回路２００Ｂの配線１１１と接続されてもよい。この場合、配線１１４Ｂは、ゲート信号線（「ゲート線」ともいう。）、信号線、又は走査線としての機能を有する。よって、スタート信号ＳＰは、ゲート信号、選択信号、又は走査信号に相当する。
なお、配線１１４Ａと配線１１４Ｂに同じ信号が入力される場合、配線１１４Ａと配線１１４Ｂとが接続されてもよい。また、この場合、配線１１４Ａと配線１１４Ｂとに同じ配線を用いてもよい。または、配線１１４Ａと配線１１４Ｂに、別々の信号が入力されてもよい。
配線１１５Ａには、信号ＳＥＬＡが入力され、配線１１５Ｂには、信号ＳＥＬＢが入力される。
信号ＳＥＬＡと信号ＳＥＬＢは、互いに反転した信号、又は位相が概ね１８０°ずれた信号とするとよい。そして、信号ＳＥＬＡ及び信号ＳＥＬＢが、ある期間毎（例えば、フレーム期間毎）にＨレベルとＬレベルとを繰り返す場合、信号ＳＥＬＡ及び信号ＳＥＬＢは、制御信号、クロック信号、又はクロック制御信号に相当する。よって、配線１１５Ａ及び配線１１５Ｂは、信号線、制御線、又はクロック信号線（「クロック線」、「クロック供給線」ともいう。）としての機能を有する。また、信号ＳＥＬＡ及び信号ＳＥＬＢは、数フレーム毎、電源が投入される毎、又はランダムに、ＨレベルとＬレベルとを繰り返してもよい。また、同じ期間に、信号ＳＥＬＡと信号ＳＥＬＢとの両方を、Ｈレベル又はＬレベルとしてもよい。
配線１１６Ａ及び配線１１６Ｂには、リセット信号ＲＥが入力される。よって、配線１１６Ａ及び配線１１６Ｂは、信号線としての機能を有する。
また、半導体装置が回路２００Ａを複数有する場合、配線１１６Ａは、別の段（例えば、次段）の回路２００Ａの配線１１１と接続されてもよい。この場合、配線１１６Ａは、ゲート信号線（「ゲート線」ともいう。）、信号線、又は走査線としての機能を有する。よって、リセット信号ＲＥは、ゲート信号、選択信号、又は走査信号に相当する。
また、半導体装置が回路２００Ｂを複数有する場合、配線１１６Ｂは、別の段（例えば、次段）の回路２００Ｂの配線１１１と接続されてもよい。この場合、配線１１６Ｂは、ゲート信号線（「ゲート線」ともいう。）、信号線、又は走査線としての機能を有する。よって、リセット信号ＲＥは、ゲート信号、選択信号、又は走査信号に相当する。
なお、配線１１６Ａと配線１１６Ｂに同じ信号が入力される場合、配線１１６Ａと配線１１６Ｂとが接続されてもよい。また、この場合、配線１１６Ａと配線１１６Ｂとに同じ配線を用いてもよい。または、配線１１６Ａと配線１１６Ｂに、別々の信号が入力されてもよい。
次に、トランジスタ２０１Ａ、トランジスタ２０２Ａ、回路３００Ａ、トランジスタ２０１Ｂ、トランジスタ２０２Ｂ、及び回路３００Ｂについて説明する。
トランジスタ２０１Ａは、実施の形態３で説明したスイッチ１０１Ａと同様の機能を有する。または、トランジスタ２０１Ａは、ブートストラップ動作を行う機能を有していてもよい。または、トランジスタ２０１Ａは、ノードＡ１の電位をブートストラップ動作によって上昇させる機能を有していてもよい。
このように、トランジスタ２０１Ａは、スイッチとしての機能、又はバッファとしての機能等を有する。なお、トランジスタ２０１Ａは、ノードＡ１の電位に応じて制御されてもよい。
トランジスタ２０２Ａは、実施の形態３で説明したスイッチ１０２Ａと同様の機能を有する。なお、トランジスタ２０２Ａは、ノードＡ２の電位に応じて制御されてもよい。
回路３００Ａは、ノードＡ１の電位又はノードＡ２の電位を制御する機能を有する。または、回路３００Ａは、ノードＡ１又はノードＡ２に、信号又は電圧等を供給するタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１又はノードＡ２に、信号又は電圧等を供給しないタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１又はノードＡ２に、Ｈ信号又は電圧Ｖ２を供給するタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１又はノードＡ２に、Ｌ信号又は電圧Ｖ１を供給するタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１の電位又はノードＡ２の電位を上昇させるタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１の電位又はノードＡ２の電位を減少させるタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１の電位又はノードＡ２の電位を維持するタイミングを制御する機能を有する。または、回路３００Ａは、ノードＡ１又はノードＡ２を浮遊状態にするタイミングを制御する機能を有する。
なお、回路３００Ａは、スタート信号ＳＰ、信号ＳＥＬＡ、又はリセット信号ＲＥに応じて制御されてもよい。または、回路３００Ａは、前述の信号（スタート信号ＳＰ、信号ＳＥＬＡ、及びリセット信号ＲＥ）とは別の信号（例えば、信号ＯＵＴＡ、クロック信号ＣＫ１、又はクロック信号ＣＫ２等）に応じて制御されてもよい。
トランジスタ２０１Ｂは、実施の形態３で説明したスイッチ１０１Ｂと同様の機能を有する。または、トランジスタ２０１Ｂは、ブートストラップ動作を行う機能を有していてもよい。または、トランジスタ２０１Ｂは、ノードＢ１の電位をブートストラップ動作によって上昇させる機能を有していてもよい。
このように、トランジスタ２０１Ｂは、スイッチとしての機能、又はバッファとしての機能等を有する。なお、トランジスタ２０１Ｂは、ノードＢ１の電位に応じて制御されてもよい。
トランジスタ２０２Ｂは、実施の形態３で説明したスイッチ１０２Ｂと同様の機能を有する。なお、トランジスタ２０２Ｂは、ノードＢ２の電位に応じて制御されてもよい。
回路３００Ｂは、ノードＢ１の電位又はノードＢ２の電位を制御する機能を有する。または、回路３００Ｂは、ノードＢ１又はノードＢ２に、信号又は電圧等を供給するタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１又はノードＢ２に、信号又は電圧等を供給しないタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１又はノードＢ２に、Ｈ信号又は電圧Ｖ２を供給するタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１又はノードＢ２に、Ｌ信号又は電圧Ｖ１を供給するタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１の電位又はノードＢ２の電位を上昇させるタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１の電位又はノードＢ２の電位を減少させるタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１の電位又はノードＢ２の電位を維持するタイミングを制御する機能を有する。または、回路３００Ｂは、ノードＢ１又はノードＢ２を浮遊状態にするタイミングを制御する機能を有する。
なお、回路３００Ｂは、スタート信号ＳＰ、信号ＳＥＬＢ、又はリセット信号ＲＥに応じて制御されてもよい。または、回路３００Ｂは、前述の信号（スタート信号ＳＰ、信号ＳＥＬＢ、及びリセット信号ＲＥ）とは別の信号（例えば、信号ＯＵＴＢ、クロック信号ＣＫ１、又はクロック信号ＣＫ２等）に応じて制御されてもよい。
＜半導体装置の動作＞
図１６（Ａ）の半導体装置の動作の一例について、図１７に示すタイミングチャートを参照して説明する。また、図１８（Ａ）〜図２３はそれぞれ、図１６（Ａ）の半導体装置の動作の一例を説明するための図及び動作の一例を示すタイミングチャートである。なお、上記実施の形態で説明した内容と共通するところは、その説明を省略する。
まず、期間ａ１において、図１８（Ａ）に示すように、スタート信号ＳＰがＨレベルになる。このスタート信号ＳＰがＨレベルになるタイミングで、回路３００Ａは、Ｈ信号又は電圧Ｖ２をノードＡ１に供給し始める。よって、ノードＡ１の電位は上昇する。このとき、ノードＡ１の電位が上昇するので、回路３００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ２に供給する。よって、ノードＡ２の電位は減少して、Ｌレベルになる。すると、トランジスタ２０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。
その後、ノードＡ１の電位は上昇し続ける。やがて、ノードＡ１の電位がＶ１＋Ｖｔｈ２０１Ａ（Ｖｔｈ２０１Ａ：トランジスタ２０１Ａのしきい値電圧）まで上昇すると、トランジスタ２０１Ａはオンになるので、配線１１２Ａと配線１１１とは導通状態になる。すると、Ｌレベルのクロック信号ＣＫ１が、トランジスタ２０１Ａを介して配線１１１に供給される。この結果、信号ＯＵＴＡはＬレベルになる。
その後、ノードＡ１の電位はさらに上昇する。やがて、回路３００Ａは、ノードＡ１への信号又は電圧の供給を止めるので、回路３００ＡとノードＡ１とは非導通状態になる。この結果、ノードＡ１は、浮遊状態になり、ノードＡ１の電位は、Ｖ１＋Ｖｔｈ２０１Ａ＋Ｖｘ（Ｖｘは正の数）に維持される。
なお、期間ａ１において、回路３００Ａは、ノードＡ１への信号又は電圧の供給を止めるかわりに、Ｖ１＋Ｖｔｈ２０１Ａ＋Ｖｘの電圧をノードＡ１に供給し続けてもよい。
一方、期間ａ１において、スタート信号ＳＰがＨレベルになるタイミングで、回路３００Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ１に供給し始める。よって、ノードＢ１の電位は上昇する。このとき、信号ＳＥＬＢがＬレベルなので、又はノードＢ１の電位が上昇するので、回路３００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ２に供給する。よって、ノードＢ２の電位は減少して、Ｌレベルになる。すると、トランジスタ２０２Ｂはオフになるので、配線１１３Ｂと配線１１１とは非導通状態になる。
その後、ノードＢ１の電位は上昇し続ける。やがて、ノードＢ１の電位がＶ１＋Ｖｔｈ２０１Ｂ（Ｖｔｈ２０１Ｂ：トランジスタ２０１Ｂのしきい値電圧）まで上昇すると、トランジスタ２０１Ｂはオンになるので、配線１１２Ｂと配線１１１とは導通状態になる。すると、Ｌレベルのクロック信号ＣＫ１が、トランジスタ２０１Ｂを介して配線１１１に供給される。この結果、信号ＯＵＴＢはＬレベルになる。
その後、ノードＢ１の電位はさらに上昇する。やがて、回路３００Ｂは、ノードＢ１への信号又は電圧の供給を止めるので、回路３００ＢとノードＢ１とは非導通状態になる。この結果、ノードＢ１は、浮遊状態になり、ノードＢ１の電位は、Ｖ１＋Ｖｔｈ２０１Ｂ＋Ｖｘに維持される。
なお、期間ａ１において、回路３００Ｂは、ノードＢ１への信号又は電圧の供給を止めるかわりに、Ｖ１＋Ｖｔｈ２０１Ｂ＋Ｖｘの電圧をノードＢ１に供給し続けてもよい。
次に、期間ｂ１において、図１８（Ｂ）に示すように、スタート信号ＳＰがＬレベルになる。よって、回路３００Ａは、信号又は電圧をノードＡ１に供給しない状態に保たれる。よって、ノードＡ１は浮遊状態を保持しているので、ノードＡ１の電位は、Ｖ１＋Ｖｔｈ２０１Ａ＋Ｖｘに維持される。つまり、トランジスタ２０１Ａはオンの状態を保持するので、配線１１２Ａと配線１１１とは導通状態を保持する。
また、ノードＡ１の電位が期間ａ１において上昇した値に保たれるので、回路３００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ２に供給する状態に保たれる。よって、トランジスタ２０２Ａはオフの状態を保持するので、配線１１３Ａと配線１１１とは非導通状態を保持する。
このとき、クロック信号ＣＫ１はＬレベルからＨレベルに上昇する。すると、Ｈレベルのクロック信号ＣＫ１が、トランジスタ２０１Ａを介して配線１１１に供給されるので、配線１１１の電位が上昇する。すると、ノードＡ１は浮遊状態を保持しているので、ノードＡ１の電位は、トランジスタ２０１Ａのゲートと第２の端子との間の寄生容量によって、Ｖ２＋Ｖｔｈ２０２Ａ＋Ｖｘ（Ｖｔｈ２０２Ａ：トランジスタ２０２Ａのしきい値電圧）まで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１１の電位は、Ｖ２まで上昇するので、信号ＯＵＴＡはＨレベルになる。
一方、期間ｂ１において、スタート信号ＳＰがＬレベルになるので、回路３００Ｂは、信号又は電圧をノードＢ１に供給しない状態に保たれる。よって、ノードＢ１は浮遊状態を保持しているので、ノードＢ１の電位は、Ｖ１＋Ｖｔｈ２０１Ｂ＋Ｖｘに維持される。つまり、トランジスタ２０１Ｂはオンの状態を保持するので、配線１１２Ｂと配線１１１とは導通状態を保持する。
また、信号ＳＥＬＢがＬレベルなので、又はノードＢ１の電位が期間ａ１において上昇した値に保たれるので、回路３００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ２に供給する状態に保たれる。よって、トランジスタ２０２Ｂはオフの状態を保持するので、配線１１３Ｂと配線１１１とは非導通状態を保持する。
このとき、クロック信号ＣＫ１はＬレベルからＨレベルに上昇する。すると、Ｈレベルのクロック信号ＣＫ１が、トランジスタ２０１Ｂを介して配線１１１に供給されるので、配線１１１の電位が上昇する。すると、ノードＢ１は浮遊状態を保持しているので、ノードＢ１の電位は、トランジスタ２０１Ｂのゲートと第２の端子との間の寄生容量によって、Ｖ２＋Ｖｔｈ２０２Ｂ＋Ｖｘ（Ｖｔｈ２０２Ｂ：トランジスタ２０２Ｂのしきい値電圧）まで上昇する。いわゆる、ブートストラップ動作である。こうして、配線１１１の電位は、Ｖ２まで上昇するので、信号ＯＵＴＢはＨレベルになる。
次に、期間ｃ１において、図１９（Ａ）に示すように、リセット信号ＲＥがＨレベルになる。このリセット信号ＲＥがＨレベルになるタイミングで、回路３００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ１に供給する。よって、ノードＡ１の電位は、電圧Ｖ１になるように減少する。すると、トランジスタ２０１Ａはオフになるので、配線１１２Ａと配線１１１とは非導通状態になる。一方、ノードＡ１の電位が減少するので、回路３００Ａは、Ｈ信号又は電圧Ｖ２をノードＡ２に供給する。よって、ノードＡ２の電位は上昇する。すると、トランジスタ２０２Ａはオンになるので、配線１１３Ａと配線１１１とは導通状態になる。この結果、電圧Ｖ１は、トランジスタ２０２Ａを介して配線１１１に供給される。こうして、配線１１１の電位は減少するので、信号ＯＵＴＡはＬレベルになる。
なお、期間ｃ１において、クロック信号ＣＫ１がＬレベルになるタイミングは、トランジスタ２０１Ａがオフになるタイミングよりも早い場合がある。そのため、トランジスタ２０１Ａがオフになるまでは、Ｌレベルのクロック信号ＣＫ１が、トランジスタ２０１Ａを介して配線１１１に供給されるとよい。また、トランジスタ２０１Ａのチャネル幅を大きくすると、信号ＯＵＴＡの立ち下がり時間を短くすることができる。
期間ｃ１において、配線１１１に関しては、電圧Ｖ１がトランジスタ２０２Ａを介して配線１１１に供給される場合と、Ｌレベルのクロック信号ＣＫ１がトランジスタ２０１Ａを介して配線１１１に供給される場合と、電圧Ｖ１がトランジスタ２０２Ａを介して配線１１１に供給され、且つＬレベルのクロック信号ＣＫ１がトランジスタ２０１Ａを介して配線１１１に供給される場合と、の三つのパターンがある。
一方、期間ｃ１において、リセット信号ＲＥがＨレベルになるタイミングで、回路３００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ１に供給する。よって、ノードＢ１の電位は、電圧Ｖ１になるように減少する。すると、トランジスタ２０１Ｂはオフになるので、配線１１２Ｂと配線１１１とは非導通状態になる。一方、信号ＳＥＬＢはＬレベルに維持されているので、回路３００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ２に供給する状態に保たれる。よって、ノードＢ２の電位はＬレベルに維持される。すると、トランジスタ２０２Ｂはオフの状態を保持するので、配線１１３Ｂと配線１１１とは非導通状態を保持する。
なお、期間ｃ１において、クロック信号ＣＫ１がＬレベルになるタイミングは、トランジスタ２０１Ｂがオフになるタイミングよりも早い場合がある。そのため、トランジスタ２０１Ｂがオフになるまでは、Ｌレベルのクロック信号ＣＫ１が、トランジスタ２０１Ｂを介して配線１１１に供給されるとよい。また、トランジスタ２０１Ｂのチャネル幅を大きくすると、信号ＯＵＴＢの立ち下がり時間を短くすることができる。
次に、期間ｄ１において、図１９（Ｂ）に示すように、回路３００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ１に供給する状態に保たれる。よって、ノードＡ１の電位はＬレベルに維持される。すると、トランジスタ２０１Ａはオフの状態に保たれるので、配線１１２Ａと配線１１１とは非導通状態を保持する。
また、回路３００Ａは、Ｈ信号又は電圧Ｖ２をノードＡ２に供給する状態に保たれる。よって、ノードＡ２の電位はＨレベルに維持される。すると、トランジスタ２０２Ａはオンの状態に保たれるので、配線１１３Ａと配線１１１とは導通状態を保持する。この結果、電圧Ｖ１が、トランジスタ２０２Ａを介して配線１１１に供給される状態に保たれる。
一方、期間ｄ１において、回路３００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ１に供給する状態に保たれる。よって、ノードＢ１の電位はＬレベルに維持される。すると、トランジスタ２０１Ｂはオフの状態に保たれるので、配線１１２Ｂと配線１１１とは非導通状態を保持する。
また、回路３００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ２に供給する状態に保たれる。よって、ノードＢ２の電位はＬレベルに維持される。すると、トランジスタ２０２Ｂはオフの状態に保たれるので、配線１１３Ｂと配線１１１とは非導通状態を保持する。
次に、期間ａ２における半導体装置の動作は、図２０（Ａ）に示すように、期間ａ１における半導体装置の動作と同様である。ただし、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところが異なる。
次に、期間ｂ２における半導体装置の動作は、図２０（Ｂ）に示すように、期間ｂ１における半導体装置の動作と同様である。ただし、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところが異なる。
次に、期間ｃ２における半導体装置の動作について、図２１（Ａ）を参照して説明する。期間ｃ１における半導体装置の動作とは、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところが異なる。
信号ＳＥＬＡがＬレベルになるので、回路３００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ２に供給する。よって、トランジスタ２０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。
一方、信号ＳＥＬＢがＨレベルになるので、回路３００Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ２に供給する。よって、トランジスタ２０２Ｂはオンになるので、配線１１３Ｂと配線１１１とは導通状態になる。すると、電圧Ｖ１が、トランジスタ２０２Ｂを介して配線１１１に供給される。
なお、期間ｃ２において、クロック信号ＣＫ１がＬレベルになるタイミングは、トランジスタ２０１Ａがオフになるタイミングよりも早い場合がある。そのため、トランジスタ２０１Ａがオフになるまでは、Ｌレベルのクロック信号ＣＫ１が、トランジスタ２０１Ａを介して配線１１１に供給されるとよい。また、トランジスタ２０１Ａのチャネル幅を大きくすると、信号ＯＵＴＡの立ち下がり時間を短くすることができる。
なお、期間ｃ２において、クロック信号ＣＫ１がＬレベルになるタイミングは、トランジスタ２０１Ｂがオフになるタイミングよりも早い場合がある。そのため、トランジスタ２０１Ｂがオフになるまでは、Ｌレベルのクロック信号ＣＫ１が、トランジスタ２０１Ｂを介して配線１１１に供給されるとよい。また、トランジスタ２０１Ｂのチャネル幅を大きくすると、信号ＯＵＴＢの立ち下がり時間を短くすることができる。
期間ｃ２において、配線１１１に関しては、電圧Ｖ１がトランジスタ２０２Ｂを介して配線１１１に供給される場合と、Ｌレベルのクロック信号ＣＫ１がトランジスタ２０１Ｂを介して配線１１１に供給される場合と、電圧Ｖ１がトランジスタ２０２Ｂを介して配線１１１に供給され、且つＬレベルのクロック信号ＣＫ１がトランジスタ２０１Ｂを介して配線１１１に供給される場合と、の三つのパターンがある。
次に、期間ｄ２における半導体装置の動作について、図２１（Ｂ）を参照して説明する。期間ｄ１における半導体装置の動作とは、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところが異なる。
信号ＳＥＬＡがＬレベルになるので、回路３００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ２に供給する。よって、トランジスタ２０２Ａはオフになるので、配線１１３Ａと配線１１１とは非導通状態になる。
一方、信号ＳＥＬＢがＨレベルになるので、回路３００Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ２に供給する。よって、トランジスタ２０２Ｂはオンになるので、配線１１３Ｂと配線１１１とは導通状態になる。すると、電圧Ｖ１が、トランジスタ２０２Ｂを介して配線１１１に供給される。
以上のように、トランジスタ２０２Ａとトランジスタ２０２Ｂのうち、交互にオンにすることによって、それぞれのトランジスタの特性劣化を抑制することができる。そのため、トランジスタの半導体層として、非晶質半導体若しくは微結晶半導体等の非単結晶半導体、有機半導体、又は酸化物半導体等の、劣化しやすい材料を用いることができる。よって、半導体装置を作製する際に、工程数を削減し、歩留まりを高くし、又はコストを削減することができる。また、本実施の形態の半導体装置を表示装置に用いる場合、半導体装置の作製方法が容易になるため、表示装置を大型にすることができる。
また、トランジスタの特性劣化を抑制することができるため、トランジスタの劣化を考慮してトランジスタのチャネル幅を大きくする必要がない。このため、トランジスタのチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。特に、本実施の形態の半導体装置を表示装置に用いる場合、ゲートドライバ回路のレイアウト面積を小さくすることができるので、画素の解像度を高くすることができる。また、トランジスタのチャネル幅を小さくすることができるので、ゲートドライバ回路の負荷を小さくすることができる。そのため、ゲートドライバ回路を有するドライバ回路の消費電力を低減することができる。
また、期間ｂ１と期間ｂ２において、Ｈレベルのクロック信号ＣＫ１が、トランジスタ２０１Ａとトランジスタ２０１Ｂとを介して配線１１１に供給されるので、配線１１１に供給される信号の立ち上がり時間又は立ち下がり時間を短くすることができる。よって、選択された行に属する画素に、別の行に属する画素へのビデオ信号が書き込まれるのを防止することができる。この結果、クロストークを低減することができるので、表示装置の表示品位の向上を図ることができる。
また、配線１１１に供給される信号の立ち上がり時間又は立ち下がり時間を短くすることができるため、走査信号がスタート信号等に相当する場合、ゲートドライバ回路の駆動周波数を高くすることができる。よって、本実施の形態の半導体装置を表示装置に用いる場合、表示装置を大型にすることができ、又は画素の解像度を高くすることができる。
なお、期間Ｔ１における信号ＯＵＴＡ及び信号ＯＵＴＢの波形は、図６（Ｋ）のタイミングチャートに対応する。なお、期間Ｔ１における信号ＯＵＴＡ及び信号ＯＵＴＢの波形としては、図６（Ａ）〜図６（Ｌ）を用いることができる。
なお、期間Ｔ２における信号ＯＵＴＡ及び信号ＯＵＴＢの波形は、図７（Ｋ）のタイミングチャートに対応する。なお、期間Ｔ２における信号ＯＵＴＡ及び信号ＯＵＴＢの波形としては、図７（Ａ）〜図７（Ｌ）を用いることができる。
なお、クロック信号ＣＫ１を、非平衡とすることができる。図２２は、１周期のうち、Ｈレベルになる期間がＬレベルになる期間よりも短い場合の、半導体装置の動作の一例を示すタイミングチャートである。図２２のタイミングチャートでは、期間ｃ１又は期間ｃ２において、Ｌレベルのクロック信号ＣＫ１を配線１１１に供給することができるので、信号ＯＵＴＡ及び信号ＯＵＴＢの立ち下がり時間を短くすることができる。特に、配線１１１が画素部に延伸して形成される場合、画素への本来書き込まれるべきでないビデオ信号の書き込みを防止することができる。また、１周期のうち、Ｈレベルになる期間をＬレベルになる期間よりも長くしてもよい。
なお、半導体装置には、多相のクロック信号を用いることができる。例えば、半導体装置には、ｎ（ｎは自然数）相のクロック信号を用いることができる。ｎ相のクロック信号とは、周期がそれぞれ１／ｎ周期ずつずれたｎ個のクロック信号を指す。図２３は、半導体装置に３相のクロック信号を用いる場合の、半導体装置の動作の一例を示すタイミングチャートである。
なお、ｎが大きいほど、クロック周波数が低くなるので、消費電力の低減を図ることができる。ただし、ｎが大きすぎると、信号の数が増えるので、レイアウト面積が大きくなる、又は、外部回路の規模が大きくなる。よって、ｎを８よりも小さくし、好ましくはｎを６よりも小さく、さらに好ましくはｎ＝４又はｎ＝３とする。
なお、期間ｃ１、期間ｄ１、期間ｃ２、又は期間ｄ２において、トランジスタ２０２Ａとトランジスタ２０２Ｂとを、同時にオンにすることができる。このため、電圧Ｖ１を、トランジスタ２０２Ａとトランジスタ２０２Ｂとを介して配線１１１に供給すると、配線１１１のノイズを低減することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
なお、期間ａ１、期間ｂ１、期間ａ２、又は期間ｂ２において、トランジスタ２０１Ａ及びトランジスタ２０１Ｂの一方をオンにすることができる。例えば、期間ａ１及び期間ｂ１において、トランジスタ２０１Ａをオンにし、トランジスタ２０１Ｂをオフにすることができる。または、期間ａ２及び期間ｂ２において、トランジスタ２０１Ａをオフにし、トランジスタ２０１Ｂをオンにすることができる。よって、トランジスタ２０１Ａとトランジスタ２０１Ｂとが、それぞれオンになる回数が少なくなるので、それぞれのトランジスタの劣化を抑制することができる。
このような駆動方法を実現するために、例えば、期間Ｔ１において、配線１１４Ｂに入力される信号をＬレベルに維持し、期間Ｔ２において、配線１１４Ａに入力される信号をＬレベルに維持するとよい。別の例として、回路２００Ａには、期間Ｔ１において、信号ＳＥＬＡに応じてノードＡ１の電位をＬレベルに維持する機能を有する回路を設け、回路２００Ｂには、期間Ｔ２において、信号ＳＥＬＢに応じてノードＢ１の電位をＬレベルに維持する機能を有する回路を設けるとよい。
＜トランジスタのサイズ＞
次に、トランジスタのチャネル幅、チャネル長等の、トランジスタのサイズについて説明する。なお、トランジスタのチャネル幅と記載する場合、トランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）比と言い換えることがある。
トランジスタ２０１Ａのチャネル幅と、トランジスタ２０１Ｂのチャネル幅とは、概ね等しいことが好ましい。または、トランジスタ２０２Ａのチャネル幅と、トランジスタ２０２Ｂのチャネル幅とは、概ね等しいことが好ましい。
このように、トランジスタのチャネル幅を概ね等しくすることによって、電流供給能力を概ね等しくし、又は、トランジスタの劣化の程度を概ね等しくすることができる。よって、選択されるトランジスタが切り替わっても、出力される信号ＯＵＴの波形を概ね等しくすることができる。
なお、同様の理由で、トランジスタ２０１Ａのチャネル長と、トランジスタ２０１Ｂのチャネル長とは、概ね等しいことが好ましい。または、トランジスタ２０２Ａのチャネル長と、トランジスタ２０２Ｂのチャネル長とは、概ね等しいことが好ましい。
なお、トランジスタ２０１Ａ又はトランジスタ２０１Ｂに接続されるゲート信号線の負荷が大きい場合、回路２００Ａにおいて、回路２００Ａが有する他のトランジスタよりもトランジスタ２０１Ａのチャネル幅を大きくし、又は、回路２００Ｂにおいて、回路２００Ｂが有する他のトランジスタよりもトランジスタ２０１Ｂのチャネル幅を大きくすることが好ましい。
なお、トランジスタ２０１Ａ又はトランジスタ２０１Ｂが駆動するゲート信号線の負荷が大きい場合、トランジスタ２０１Ａ又はトランジスタ２０１Ｂのチャネル幅を大きくすることが好ましい。具体的には、トランジスタ２０１Ａのチャネル幅及びトランジスタ２０１Ｂのチャネル幅を、好ましくは１０００μｍ〜３００００μｍ、より好ましくは２０００μｍ〜２００００μｍ、さらに好ましくは３０００μｍ〜８０００μｍ又は１００００μｍ〜１８０００μｍとするとよい。
＜半導体装置の構成＞
次に、本実施の形態の半導体装置の構成の一例について、図１６（Ａ）とは異なる半導体装置の回路図の一例を、図１６（Ｂ）、及び図２４（Ａ）〜図２５（Ｂ）を参照して説明する。
図１６（Ｂ）、及び図２４（Ａ）〜図２５（Ｂ）に、半導体装置の回路図の一例を示す。
図１６（Ｂ）に示す半導体装置は、図１６（Ａ）に示す半導体装置が有するトランジスタ２０１Ａのゲートと第２の端子との間に容量素子２０３Ａを接続した構成に対応する。または、トランジスタ２０１Ｂのゲートと第２の端子との間に容量素子２０３Ｂを接続した構成に対応する。
このような構成とすることによって、ブートストラップ動作時に、ノードＡ１の電位又はノードＢ１の電位が上昇しやすくなる。よって、トランジスタ２０１Ａのゲートとソースとの間の電位差（Ｖｇｓ）又はトランジスタ２０１Ｂのゲートとソースとの間の電位差（Ｖｇｓ）を大きくすることができる。この結果、トランジスタ２０１Ａ又はトランジスタ２０１Ｂのチャネル幅を小さくすることができる。または、信号ＯＵＴＡ又は信号ＯＵＴＢの立ち下がり時間又は立ち上がり時間を短くすることができる。
容量素子２０３Ａ及び容量素子２０３Ｂとしては、例えばＭＯＳ容量を用いることができる。なお、容量素子２０３Ａ及び容量素子２０３Ｂの一方の電極の材料は、トランジスタ２０１Ａ及びトランジスタ２０１Ｂのゲートとそれぞれ同様な材料であることが好ましい。または、容量素子２０３Ａ及び容量素子２０３Ｂの他方の電極の材料は、トランジスタ２０１Ａ及びトランジスタ２０１Ｂのソース又はドレインとそれぞれ同様な材料であることが好ましい。このような材料を用いることによって、レイアウト面積を小さくすることができ、又は、容量値を大きくすることができる。
なお、容量素子２０３Ａの容量値と容量素子２０３Ｂの容量値は、概ね等しいことが好ましい。または、容量素子２０３Ａと容量素子２０３Ｂにおいて、一方の電極と他方の電極とが重なる面積は、概ね等しいことが好ましい。このような構成とすることによって、回路２００Ａから配線１１１に信号が入力される場合と、回路２００Ｂから配線１１１に信号が入力される場合とで、配線１１１に入力される信号の波長を概ね等しくすることができる。
また、図１６（Ａ）及び図１６（Ｂ）に示す半導体装置において、図２４（Ａ）に示すように、トランジスタ２０１Ａを、一方の電極（例えば、正極）がノードＡ１と接続され、他方の電極（例えば、負極）が配線１１１と接続されるダイオード２１１Ａと置き換えてもよい。または、トランジスタ２０２Ａを、一方の電極（例えば、正極）が配線１１１と接続され、他方の電極（例えば、負極）がノードＡ２と接続されるダイオード２１２Ａと置き換えてもよい。
また、トランジスタ２０１Ｂを、一方の電極（例えば、正極）がノードＢ１と接続され、他方の電極（例えば、負極）が配線１１１と接続されるダイオード２１１Ｂと置き換えてもよい。または、トランジスタ２０２Ｂを、一方の電極（例えば、正極）が配線１１１と接続され、他方の電極（例えば、負極）がノードＢ２と接続されるダイオード２１２Ｂと置き換えてもよい。
また、図１６（Ａ）及び図１６（Ｂ）に示す半導体装置において、図２４（Ｂ）に示すように、トランジスタ２０１Ａの第１の端子は、ノードＡ１に接続されてもよい。また、トランジスタ２０２Ａの第１の端子は、ノードＡ２に接続され、トランジスタ２０２Ａのゲートは、配線１１１と接続されてもよい。
又は、トランジスタ２０１Ｂの第１の端子は、ノードＢ１に接続されてもよい。また、トランジスタ２０２Ｂの第１の端子は、ノードＢ２に接続され、トランジスタ２０２Ｂのゲートは、配線１１１と接続されてもよい。
次に、信号ＯＵＴＡとは別に転送用の信号を生成する構成を有する、又は信号ＯＵＴＢとは別に転送用の信号を生成する構成を有する半導体装置の一例を、図２５（Ａ）及び図２５（Ｂ）を参照して説明する。
半導体装置が、複数の回路（回路２００Ａ及び回路２００Ｂを含む）を有する場合、転送用の信号を、配線１１１に入力せずに、次段の回路にスタート信号として入力することにより、転送用の信号の遅延又はなまりを、信号ＯＵＴＡ又は信号ＯＵＴＢよりも小さくすることができる。したがって、遅延又はなまりが低減された信号を用いて半導体装置を駆動することができるので、半導体装置の出力信号の遅延を低減することができる。または、ノードＡ１又はノードＢ１を充電するタイミングを早くすることができるので、動作範囲を広くすることができる。また、転送用の信号を、配線１１１に出力してもよい。
このため、図１６（Ａ）、図１６（Ｂ）、図２４（Ａ）、及び図２４（Ｂ）に示す半導体装置において、図２５（Ａ）に示すように、回路２００Ａに、第１の端子が配線１１２Ａと接続され、第２の端子が配線１１７Ａと接続され、ゲートがノードＡ１と接続される、トランジスタ２０４Ａを設けてもよい。また、回路２００Ｂに、第１の端子が配線１１２Ｂと接続され、第２の端子が配線１１７Ｂと接続され、ゲートがノードＢ１と接続される、トランジスタ２０４Ｂを設けてもよい。
又は、図１６（Ａ）、図１６（Ｂ）、図２４（Ａ）、及び図２４（Ｂ）に示す半導体装置において、図２５（Ｂ）に示すように、回路２００Ａに、第１の端子が配線１１３Ａと接続され、第２の端子が配線１１７Ａと接続され、ゲートがノードＡ２と接続される、トランジスタ２０５Ａを設けてもよい。また、回路２００Ｂに、第１の端子が配線１１３Ｂと接続され、第２の端子が配線１１７Ｂと接続され、ゲートがノードＢ２と接続される、トランジスタ２０５Ｂを設けてもよい。
なお、トランジスタ２０４Ａはトランジスタ２０１Ａと同様の機能を有し、同じ極性を有することが好ましい。また、トランジスタ２０５Ａはトランジスタ２０２Ａと同様の機能を有し、同じ極性を有することが好ましい。また、トランジスタ２０４Ｂはトランジスタ２０１Ｂと同様の機能を有し、同じ極性を有することが好ましい。また、トランジスタ２０５Ｂはトランジスタ２０２Ｂと同様の機能を有し、同じ極性を有することが好ましい。なお、トランジスタ２０４Ａ、トランジスタ２０４Ｂ、トランジスタ２０５Ａ、及びトランジスタ２０５Ｂは、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれを用いてもよい。
なお、半導体装置が有する複数の回路が接続される場合、配線１１７Ａは、別の段（例えば、次段）の半導体装置の配線１１４Ａと接続されてもよい。また、配線１１７Ｂは、別の段（例えば、次段）の半導体装置の配線１１４Ｂと接続されてもよい。このような構成を有することにより、配線１１７Ａ及び配線１１７Ｂは、信号線としての機能を有する。
なお、半導体装置が有する複数の回路が接続される場合、配線１１７Ａは、別の段（例えば、前段）の半導体装置の配線１１６Ａと接続されてもよい。また、配線１１７Ｂは、別の段（例えば、前段）の半導体装置の配線１１６Ｂと接続されてもよい。また、配線１１７Ａは、画素部に延伸して配置されてもよい。また、配線１１７Ｂは、画素部に延伸して配置されてもよい。このような構成を有することにより、配線１１７Ａ及び配線１１７Ｂは、ゲート信号線又は走査線としての機能を有する。
＜半導体装置の構成＞
次に、本実施の形態の半導体装置の構成の一例について、図１６（Ａ）、図１６（Ｂ）、及び図２４（Ａ）〜図２５（Ｂ）とは異なる半導体装置の回路図の一例について、図２６を参照して説明する。
図２６に示す半導体装置は、図１６（Ａ）に示す半導体装置において、トランジスタ２０７Ａとトランジスタ２０７Ｂを設けた構成に対応する。
トランジスタ２０７Ａは、第１の端子が配線１１３Ａと接続され、第２の端子が配線１１１と接続され、ゲートが回路３００Ａと接続されている。また、トランジスタ２０７Ｂは、第１の端子が配線１１３Ｂと接続され、第２の端子が配線１１１と接続され、ゲートが回路３００Ｂと接続されている。
なお、トランジスタ２０７Ａのゲートと回路３００Ａとの接続箇所をノードＡ３、トランジスタ２０７Ｂのゲートと回路３００Ｂとの接続箇所をノードＢ３、と示す。
なお、トランジスタ２０７Ａはトランジスタ２０２Ａと同様の機能を有することが好ましい。また、トランジスタ２０７Ｂはトランジスタ２０２Ｂと同様の機能を有することが好ましい。
＜半導体装置の動作＞
図２６の半導体装置の動作の一例について、図２７に示すタイミングチャートを参照して説明する。また、図２８（Ａ）〜図２９（Ｂ）は、図２６の半導体装置の動作の一例を説明するための図である。
トランジスタ２０２Ａとトランジスタ２０７Ａは、期間Ｔ１において、１ゲート選択期間毎、又はクロック信号ＣＫ１の半周期毎に、交互にオンになる。例えば、期間ｄ１のうちクロック信号ＣＫ１がＨレベルになる期間では、図２８（Ａ）に示すように、トランジスタ２０２Ａがオンになり、トランジスタ２０７Ａがオフになる。一方、期間ｄ１のうちクロック信号ＣＫ１がＬレベルになる期間では、図２８（Ｂ）に示すように、トランジスタ２０２Ａがオフになり、トランジスタ２０７Ａがオンになる。
また、トランジスタ２０２Ｂとトランジスタ２０７Ｂは、期間Ｔ２において、１ゲート選択期間毎、又はクロック信号ＣＫ１の半周期毎に、交互にオンになる。例えば、期間ｄ２のうちクロック信号ＣＫ１がＨレベルになる期間では、図２９（Ａ）に示すように、トランジスタ２０２Ｂがオンになり、トランジスタ２０７Ｂがオフになる。一方、期間ｄ２のうちクロック信号ＣＫ１がＬレベルになる期間では、図２９（Ｂ）に示すように、トランジスタ２０２Ｂがオフになり、トランジスタ２０７Ｂがオンになる。
このように、期間Ｔ１において、トランジスタ２０２Ａとトランジスタ２０７Ａとが交互にオンになり、期間Ｔ２において、トランジスタ２０２Ｂとトランジスタ２０７Ｂとが交互にオンになる。これにより、各トランジスタがオンになる時間を短くすることができるため、各トランジスタの劣化を抑制することができる。
又は、ノードＡ２及びノードＡ３の一方に、クロック信号ＣＫ２（例えば、クロック信号ＣＫ１の反転信号）が入力される配線が接続されていてもよい。また、ノードＢ２及びノードＢ３の一方に、クロック信号ＣＫ２が入力される配線が接続されていてもよい。
又は、同じ期間（例えば、期間ｂ１又は期間ｂ２）において、トランジスタ２０２Ａ、トランジスタ２０７Ａ、トランジスタ２０２Ｂ、及びトランジスタ２０７Ｂは、オフであってもよい。または、同じ期間（例えば、期間ａ１又は期間ａ２）において、トランジスタ２０２Ａ、トランジスタ２０７Ａ、トランジスタ２０２Ｂ、及びトランジスタ２０７Ｂの二つ以上のトランジスタがオンであってもよい。
又は、トランジスタ２０２Ａとトランジスタ２０７Ａがオンになる順番は任意に設定してもよく、また、トランジスタ２０２Ｂとトランジスタ２０７Ｂがオンになる順番は任意に設定してもよい。
次に、図２６の半導体装置の動作の一例について、図２７とは異なるタイミングチャートについて、図３０を参照して説明する。
トランジスタ２０２Ａ、トランジスタ２０７Ａ、トランジスタ２０２Ｂ、及びトランジスタ２０７Ｂは、１フレーム期間毎にオンであってもよい。図３０において、期間Ｔ１のうち、トランジスタ２０２Ａがオンになる期間を期間Ｔ１ａ、トランジスタ２０７Ａがオンになる期間を期間Ｔ１ｂと示す。また、期間Ｔ２のうち、トランジスタ２０２Ｂがオンになる期間を期間Ｔ２ａ、トランジスタ２０７Ｂがオンになる期間を期間Ｔ２ｂと示す。
なお、図３０のタイミングチャートでは、期間Ｔ１ａ、期間Ｔ２ａ、期間Ｔ１ｂ、及び期間Ｔ２ｂが順番に配置される場合について示しているが、これらの期間の順番は任意に設定してもよい。例えば、期間Ｔ１ａ、期間Ｔ１ｂ、期間Ｔ２ａ、期間Ｔ２ｂの順に配置、複数期間ずつ配置、又はランダムに配置されてもよい。
期間Ｔ１ａの期間ｄ１では、ノードＡ２の電位はＨレベルになり、ノードＡ３の電位（ノードＡ３の電位のことを電位Ｖａ３とも示す）、ノードＢ２の電位、及びノードＢ３の電位（ノードＢ３の電位のことを電位Ｖｂ３とも示す）はＬレベルになる。したがって、図２８（Ａ）に示すように、トランジスタ２０２Ａがオンになり、トランジスタ２０７Ａ、トランジスタ２０２Ｂ、及びトランジスタ２０７Ｂがオフになる。
期間Ｔ１ｂの期間ｄ１では、ノードＡ３の電位はＨレベルになり、ノードＡ２の電位、ノードＢ２の電位、及びノードＢ３の電位はＬレベルになる。したがって、図２８（Ｂ）に示すように、トランジスタ２０７Ａがオンになり、トランジスタ２０２Ａ、トランジスタ２０２Ｂ、及びトランジスタ２０７Ｂがオフになる。
期間Ｔ２ａの期間ｄ２では、ノードＢ２の電位はＨレベルになり、ノードＡ２の電位、ノードＡ３の電位、及びノードＢ３の電位はＬレベルになる。したがって、図２９（Ａ）に示すように、トランジスタ２０２Ｂがオンになり、トランジスタ２０２Ａ、トランジスタ２０７Ａ、及びトランジスタ２０７Ｂがオフになる。
期間Ｔ２ｂの期間ｄ２では、ノードＢ３の電位はＨレベルになり、ノードＡ２の電位、ノードＡ３の電位、及びノードＢ２の電位はＬレベルになる。したがって、図２９（Ｂ）に示すように、トランジスタ２０７Ｂがオンになり、トランジスタ２０２Ａ、トランジスタ２０７Ａ、及びトランジスタ２０２Ｂがオフになる。
図２６に示す半導体装置が上記の動作を行うことによって、トランジスタがオンになる時間を短くすることができる。または、トランジスタの導通状態を制御するための信号の周波数を低くすることができるので、消費電力を小さくすることができる。
又は、第１の端子が配線１１３Ａと接続され、第２の端子が配線１１１と接続されるトランジスタを複数設けてもよい。当該複数のトランジスタは、トランジスタ２０２Ａ又はトランジスタ２０７Ａと同様の機能を有する。そして、これら複数のトランジスタを、１ゲート選択期間毎、又は１フレーム毎等に、順番にオンにすればよい。
また、第１の端子が配線１１３Ｂと接続され、第２の端子が配線１１１と接続されるトランジスタを複数設けてもよい。当該複数のトランジスタは、トランジスタ２０２Ｂ又はトランジスタ２０７Ｂと同様の機能を有する。そして、これら複数のトランジスタを、１ゲート選択期間毎、又は１フレーム毎等に、順番にオンにすればよい。
このような複数トランジスタを設けることによって、それぞれのトランジスタがオンになる時間を短くすることができるので、それぞれのトランジスタの劣化を抑制することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明したゲートドライバ回路を有する半導体装置について説明する。
＜半導体装置の構成＞
本実施の形態の半導体装置の構成について、図３１（Ａ）及び図３１（Ｂ）を参照して説明する。図３１（Ａ）及び図３１（Ｂ）に、半導体装置の回路図の一例を示す。
図３１（Ａ）において、回路３００Ａは、トランジスタ３０１Ａ、トランジスタ３０２Ａ、及び回路４００Ａを有する。回路３００Ｂは、トランジスタ３０１Ｂ、トランジスタ３０２Ｂ、及び回路４００Ｂを有する。
トランジスタ３０１Ａ、トランジスタ３０２Ａ、回路４００Ａ、トランジスタ３０１Ｂ、トランジスタ３０２Ｂ、及び回路４００Ｂの構成の一例について、図３１（Ａ）を参照して説明する。ここで、トランジスタ３０１Ａ、トランジスタ３０２Ａ、トランジスタ３０１Ｂ、及びトランジスタ３０２Ｂは、Ｎチャネル型トランジスタとして説明する。なお、これらのトランジスタは、Ｐチャネル型トランジスタであってもよい。
トランジスタ３０１Ａは、第１の端子が配線１１４Ａと接続され、第２の端子がノードＡ１と接続され、ゲートが配線１１４Ａと接続される。トランジスタ３０２Ａは、第１の端子が配線１１３Ａと接続され、第２の端子がノードＡ１と接続され、ゲートが配線１１６Ａと接続される。回路４００Ａは、配線１１５Ａ、ノードＡ１、配線１１３Ａ、及びノードＡ２と接続される。
トランジスタ３０１Ｂは、第１の端子が配線１１４Ｂと接続され、第２の端子がノードＢ１と接続され、ゲートが配線１１４Ｂと接続される。トランジスタ３０２Ｂは、第１の端子が配線１１３Ｂと接続され、第２の端子がノードＢ１と接続され、ゲートが配線１１６Ｂと接続される。回路４００Ｂは、配線１１５Ｂ、ノードＢ１、配線１１３Ｂ、及びノードＢ２と接続される。
次に、トランジスタ３０１Ａ、トランジスタ３０２Ａ、回路４００Ａ、トランジスタ３０１Ｂ、トランジスタ３０２Ｂ、及び回路４００Ｂの機能の一例について説明する。
トランジスタ３０１Ａは、配線１１４ＡとノードＡ１とが導通するタイミングを制御する機能を有する。または、トランジスタ３０１Ａは、配線１１４Ａの電位をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０１Ａは、配線１１４Ａに供給される信号又は電圧等（例えば、スタート信号ＳＰ、クロック信号ＣＫ１、クロック信号ＣＫ２、信号ＳＥＬＡ、信号ＳＥＬＢ、又は電圧Ｖ２）をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０１Ａは、信号又は電圧等をノードＡ１に供給しないタイミングを制御する機能を有する。または、トランジスタ３０１Ａは、Ｈ信号又は電圧Ｖ２をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０１Ａは、ノードＡ１の電位を上昇させるタイミングを制御する機能を有する。または、トランジスタ３０１Ａは、ノードＡ１を浮遊状態にするタイミングを制御する機能を有する。
このように、トランジスタ３０１Ａは、スイッチ、整流素子、ダイオード、又はダイオード接続のトランジスタ等としての機能を有する。なお、トランジスタ３０１Ａは、スタート信号ＳＰに応じて制御されてもよい。
トランジスタ３０２Ａは、配線１１３ＡとノードＡ１とが導通するタイミングを制御する機能を有する。または、トランジスタ３０２Ａは、配線１１３Ａの電位をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０２Ａは、配線１１３Ａに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０２Ａは、電圧Ｖ１をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０２Ａは、ノードＡ１の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ３０２Ａは、ノードＡ１の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ３０２Ａは、スイッチとしての機能を有する。なお、トランジスタ３０２Ａは、リセット信号ＲＥに応じて制御されてもよい。
回路４００Ａは、ノードＡ２の電位を制御する機能を有する。または、回路４００Ａは、信号又は電圧等をノードＡ２に供給するタイミングを制御する機能を有する。または、回路４００Ａは、信号又は電圧等をノードＡ２に供給しないタイミングを制御する機能を有する。または、回路４００Ａは、Ｈ信号又は電圧Ｖ２をノードＡ２に供給するタイミングを制御する機能を有する。または、回路４００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ２に供給するタイミングを制御する機能を有する。または、回路４００Ａは、ノードＡ２の電位を上昇させるタイミングを制御する機能を有する。または、回路４００Ａは、ノードＡ２の電位を減少させるタイミングを制御する機能を有する。または、回路４００Ａは、ノードＡ２の電位を維持するタイミングを制御する機能を有する。
このように、回路４００Ａは、制御回路としての機能を有する。なお、回路４００Ａは、信号ＳＥＬＡ、又はノードＡ１の電位に応じて制御されてもよい。
トランジスタ３０１Ｂは、配線１１４ＢとノードＢ１とが導通するタイミングを制御する機能を有する。または、トランジスタ３０１Ｂは、配線１１４Ｂの電位をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０１Ｂは、配線１１４Ｂに供給される信号又は電圧等（例えば、スタート信号ＳＰ、クロック信号ＣＫ１、クロック信号ＣＫ２、信号ＳＥＬＡ、信号ＳＥＬＢ、又は電圧Ｖ２）をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０１Ｂは、信号又は電圧等をノードＢ１に供給しないタイミングを制御する機能を有する。または、トランジスタ３０１Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０１Ｂは、ノードＢ１の電位を上昇させるタイミングを制御する機能を有する。または、トランジスタ３０１Ｂは、ノードＢ１を浮遊状態にするタイミングを制御する機能を有する。
このように、トランジスタ３０１Ｂは、スイッチ、整流素子、ダイオード、又はダイオード接続のトランジスタ等としての機能を有する。なお、トランジスタ３０１Ｂは、スタート信号ＳＰに応じて制御されてもよい。
トランジスタ３０２Ｂは、配線１１３ＢとノードＢ１とが導通するタイミングを制御する機能を有する。または、トランジスタ３０２Ｂは、配線１１３Ｂの電位をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０２Ｂは、配線１１３Ｂに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０２Ｂは、電圧Ｖ１をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ３０２Ｂは、ノードＢ１の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ３０２Ｂは、ノードＢ１の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ３０２Ｂは、スイッチとしての機能を有する。なお、トランジスタ３０２Ｂは、リセット信号ＲＥに応じて制御されてもよい。
回路４００Ｂは、ノードＢ２の電位を制御する機能を有する。または、回路４００Ｂは、信号又は電圧等をノードＢ２に供給するタイミングを制御する機能を有する。または、回路４００Ｂは、信号又は電圧等をノードＢ２に供給しないタイミングを制御する機能を有する。または、回路４００Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ２に供給するタイミングを制御する機能を有する。または、回路４００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ２に供給するタイミングを制御する機能を有する。または、回路４００Ｂは、ノードＢ２の電位を上昇させるタイミングを制御する機能を有する。または、回路４００Ｂは、ノードＢ２の電位を減少させるタイミングを制御する機能を有する。または、回路４００Ｂは、ノードＢ２の電位を維持するタイミングを制御する機能を有する。
このように、回路４００Ｂは、制御回路としての機能を有する。なお、回路４００Ｂは、信号ＳＥＬＢ、又はノードＢ１の電位に応じて制御されてもよい。
次に、回路４００Ａ及び回路４００Ｂの構成の一例について、図３１（Ｂ）を参照して説明する。
回路４００Ａは、トランジスタ４０１Ａ及びトランジスタ４０２Ａを有する。回路４００Ｂは、トランジスタ４０１Ｂ及びトランジスタ４０２Ｂを有する。
トランジスタ４０１Ａ、トランジスタ４０２Ａ、トランジスタ４０１Ｂ、及びトランジスタ４０２Ｂの構成の一例について、図３１（Ｂ）を参照して説明する。ここで、トランジスタ４０１Ａ、トランジスタ４０２Ａ、トランジスタ４０１Ｂ、及びトランジスタ４０２Ｂは、Ｎチャネル型トランジスタとして説明する。なお、これらのトランジスタは、Ｐチャネル型トランジスタであってもよい。
トランジスタ４０１Ａは、第１の端子が配線１１５Ａと接続され、第２の端子がノードＡ２と接続され、ゲートが配線１１５Ａと接続される。トランジスタ４０２Ａは、第１の端子が配線１１３Ａと接続され、第２の端子がノードＡ２と接続され、ゲートがノードＡ１と接続される。
トランジスタ４０１Ｂは、第１の端子が配線１１５Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートが配線１１５Ｂと接続される。トランジスタ４０２Ｂは、第１の端子が配線１１３Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートがノードＢ１と接続される。
次に、トランジスタ４０１Ａ、トランジスタ４０２Ａ、トランジスタ４０１Ｂ、及びトランジスタ４０２Ｂの機能の一例について説明する。
トランジスタ４０１Ａは、配線１１５ＡとノードＡ２とが導通するタイミングを制御する機能を有する。または、トランジスタ４０１Ａは、配線１１５Ａの電位をノードＡ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０１Ａは、配線１１５Ａに供給される信号又は電圧等（例えば、信号ＳＥＬＡ、又は電圧Ｖ２）をノードＡ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０１Ａは、信号又は電圧をノードＡ２に供給しないタイミングを制御する機能を有する。または、トランジスタ４０１Ａは、Ｈ信号又は電圧Ｖ２等をノードＡ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０１Ａは、ノードＡ２の電位を上昇させるタイミングを制御する機能を有する。
このように、トランジスタ４０１Ａは、スイッチ、整流素子、ダイオード、又はダイオード接続のトランジスタ等としての機能を有する。なお、トランジスタ４０１Ａは、信号ＳＥＬＡに応じて制御されてもよい。
トランジスタ４０２Ａは、配線１１３ＡとノードＡ２とが導通するタイミングを制御する機能を有する。または、トランジスタ４０２Ａは、配線１１３Ａの電位をノードＡ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０２Ａは、配線１１３Ａに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＡ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０２Ａは、電圧Ｖ１をノードＡ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０２Ａは、ノードＡ２の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ４０２Ａは、ノードＡ２の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ４０２Ａは、スイッチとしての機能を有する。なお、トランジスタ４０２Ａは、ノードＡ１の電位又は配線１１１の電位に応じて制御されてもよい。
トランジスタ４０１Ｂは、配線１１５ＢとノードＢ２とが導通するタイミングを制御する機能を有する。または、トランジスタ４０１Ｂは、配線１１５Ｂの電位をノードＢ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０１Ｂは、配線１１５Ｂに供給される信号又は電圧等（例えば、信号ＳＥＬＢ、又は電圧Ｖ２）をノードＢ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０１Ｂは、信号又は電圧をノードＢ２に供給しないタイミングを制御する機能を有する。または、トランジスタ４０１Ｂは、Ｈ信号又は電圧Ｖ２等をノードＢ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０１Ｂは、ノードＢ２の電位を上昇させるタイミングを制御する機能を有する。
このように、トランジスタ４０１Ｂは、スイッチ、整流素子、ダイオード、又はダイオード接続のトランジスタ等としての機能を有する。なお、トランジスタ４０１Ｂは、信号ＳＥＬＢに応じて制御されてもよい。
トランジスタ４０２Ｂは、配線１１３ＢとノードＢ２とが導通するタイミングを制御する機能を有する。または、トランジスタ４０２Ｂは、配線１１３Ｂの電位をノードＢ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０２Ｂは、配線１１３Ｂに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＢ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０２Ｂは、電圧Ｖ１をノードＢ２に供給するタイミングを制御する機能を有する。または、トランジスタ４０２Ｂは、ノードＢ２の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ４０２Ｂは、ノードＢ２の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ４０２Ｂは、スイッチとしての機能を有する。なお、トランジスタ４０２Ｂは、ノードＢ１の電位又は配線１１１の電位に応じて制御されてもよい。
＜半導体装置の動作＞
次に、図３１（Ｂ）の半導体装置の動作の一例について、図３２（Ａ）〜図３５（Ｂ）を参照して説明する。図３２（Ａ）〜図３５（Ｂ）は、順に、実施の形態４で説明した期間ａ１、期間ｂ１、期間ｃ１、期間ｄ１、期間ａ２、期間ｂ２、期間ｃ２、期間ｄ２における半導体装置の模式図に相当する。
なお、図３１（Ｂ）の半導体装置のうち、図１６（Ａ）の半導体装置と共通する部分における動作については、図１７のタイミングチャートを参照して説明する。
まず、図３２（Ａ）に示すように、期間ａ１において、スタート信号ＳＰがＨレベルになる。よって、トランジスタ３０１Ａはオンになるので、配線１１４ＡとノードＡ１とは導通状態になる。すると、Ｈレベルのスタート信号ＳＰは、トランジスタ３０１Ａを介してノードＡ１に供給されるので、ノードＡ１の電位が上昇する。
やがて、ノードＡ１の電位が、トランジスタ３０１Ａのゲートの電位（例えば、電圧Ｖ２）から、トランジスタ３０１Ａの閾値電圧（Ｖｔｈ３０１Ａ）を引いた値（Ｖ２−Ｖｔｈ３０１Ａ）になったところで、トランジスタ３０１Ａはオフになる。よって、配線１１４ＡとノードＡ１とは非導通状態になるため、ノードＡ１の電位が上昇する。ノードＡ１の電位が上昇すると、トランジスタ４０２Ａはオンになるので、配線１１３ＡとノードＡ２とは導通状態になる。すると、電圧Ｖ１は、トランジスタ４０２Ａを介してノードＡ２に供給される。
また、期間ａ１において、信号ＳＥＬＡはＨレベルになる。よって、トランジスタ４０１Ａはオンになるので、配線１１５ＡとノードＡ２とは導通状態になる。この結果、Ｈレベルの信号ＳＥＬＡは、トランジスタ４０１Ａを介してノードＡ２に供給される。ここで、トランジスタ４０２Ａの電流供給能力をトランジスタ４０１Ａの電流供給能力よりも大きくする（例えば、トランジスタ４０２Ａのチャネル幅をトランジスタ４０１Ａのチャネル幅よりも大きくする）ことによって、ノードＡ２の電位はＬレベルになる。
なお、期間ａ１において、リセット信号ＲＥはＬレベルになる。よって、トランジスタ３０２Ａはオフになるので、配線１１３ＡとノードＡ１とは非導通状態になる。
一方、期間ａ１において、スタート信号ＳＰがＨレベルになる。よって、トランジスタ３０１Ｂはオンになるので、配線１１４ＢとノードＢ１とは導通状態になる。すると、Ｈレベルのスタート信号ＳＰは、トランジスタ３０１Ｂを介してノードＢ１に供給されるので、ノードＢ１の電位が上昇する。
やがて、ノードＢ１の電位が、トランジスタ３０１Ｂのゲートの電位（例えば、電圧Ｖ２）から、トランジスタ３０１Ｂの閾値電圧（Ｖｔｈ３０１Ｂ）を引いた値（Ｖ２−Ｖｔｈ３０１Ｂ）になったところで、トランジスタ３０１Ｂはオフになる。よって、配線１１４ＢとノードＢ１とは非導通状態になるため、ノードＢ１の電位が上昇する。ノードＢ１の電位が上昇すると、トランジスタ４０２Ｂはオンになるので、配線１１３ＢとノードＢ２とは導通状態になる。すると、電圧Ｖ１は、トランジスタ４０２Ｂを介してノードＢ２に供給される。
また、期間ａ１において、信号ＳＥＬＢはＬレベルになる。よって、トランジスタ４０１Ｂはオフになるので、配線１１５ＢとノードＢ２とは非導通状態になる。この結果、ノードＢ２の電位はＬレベルになる。
なお、期間ａ１において、リセット信号ＲＥはＬレベルになる。よって、トランジスタ３０２Ｂはオフになるので、配線１１３ＢとノードＢ１とは非導通状態になる。
次に、図３２（Ｂ）に示すように、期間ｂ１において、スタート信号ＳＰはＬレベルになる。よって、トランジスタ３０１Ａはオフの状態を保持するので、配線１１４ＡとノードＡ１とは非導通状態を保持する。
また、期間ｂ１において、リセット信号ＲＥはＬレベルに維持されている。よって、トランジスタ３０２Ａはオフの状態を保持するので、配線１１３ＡとノードＡ１とは非導通状態を保持する。ノードＡ１の電位は、ブートストラップ動作によって上昇する。よって、トランジスタ４０２Ａはオンの状態を保持するので、配線１１３ＡとノードＡ２とは導通状態を保持する。
また、期間ｂ１において、信号ＳＥＬＡはＨレベルに維持されている。よって、トランジスタ４０１Ａはオンの状態を保持するので、配線１１５ＡとノードＡ２とは導通状態を保持する。この結果、ノードＡ２の電位はＬレベルに維持される。
一方、期間ｂ１において、スタート信号ＳＰがＬレベルになると、トランジスタ３０１Ｂはオフの状態を保持するので、配線１１４ＢとノードＢ１とは非導通状態を保持する。
また、期間ｂ１において、リセット信号ＲＥはＬレベルに維持されている。よって、トランジスタ３０２Ｂはオフの状態を保持するので、配線１１３ＢとノードＢ１とは非導通状態を保持する。ノードＢ１の電位は、ブートストラップ動作によって上昇する。よって、トランジスタ４０２Ｂはオンの状態を保持するので、配線１１３ＢとノードＢ２とは導通状態を保持する。
また、期間ｂ１において、信号ＳＥＬＢはＬレベルに維持されている。よって、トランジスタ４０１Ｂはオフの状態を保持するので、配線１１５ＢとノードＢ２とは非導通状態を保持する。この結果、ノードＢ２の電位はＬレベルに維持される。
次に、図３３（Ａ）に示すように、期間ｃ１において、スタート信号ＳＰはＬレベルに維持されている。よって、トランジスタ３０１Ａはオフの状態を保持するので、配線１１４ＡとノードＡ１とは非導通状態を保持する。
また、期間ｃ１において、リセット信号ＲＥはＨレベルになる。よって、トランジスタ３０２Ａはオンになるので、配線１１３ＡとノードＡ１とは導通状態になる。すると、電圧Ｖ１は、トランジスタ３０２Ａを介してノードＡ１に供給されるので、ノードＡ１の電位は減少し、Ｌレベルになる。ノードＡ１の電位がＬレベルになると、トランジスタ４０２Ａはオフになるので、配線１１３ＡとノードＡ２とは非導通状態になる。
また、期間ｃ１において、信号ＳＥＬＡはＨレベルに維持されている。よって、トランジスタ４０１Ａはオンの状態を保持するので、配線１１５ＡとノードＡ２とは導通状態を保持する。すると、Ｈレベルの信号ＳＥＬＡは、トランジスタ４０１Ａを介してノードＡ２に供給されるので、ノードＡ２の電位は上昇し、Ｈレベルになる。
一方、期間ｃ１において、スタート信号ＳＰはＬレベルに維持されている。よって、トランジスタ３０１Ｂはオフの状態を保持するので、配線１１４ＢとノードＢ１とは非導通状態を保持する。
また、期間ｃ１において、リセット信号ＲＥはＨレベルになる。よって、トランジスタ３０２Ｂはオンになるので、配線１１３ＢとノードＢ１とは導通状態になる。すると、電圧Ｖ１は、トランジスタ３０２Ｂを介してノードＢ１に供給されるので、ノードＢ１の電位は減少し、Ｌレベルになる。ノードＢ１の電位がＬレベルになると、トランジスタ４０２Ｂはオフになるので、配線１１３ＢとノードＢ２とは非導通状態になる。
また、期間ｃ１において、信号ＳＥＬＢはＬレベルに維持されている。よって、トランジスタ４０１Ｂはオフの状態を保持するので、配線１１５ＢとノードＢ２とは非導通状態を保持する。この結果、ノードＢ２は浮遊状態になるので、ノードＢ２の電位はＬレベルに維持される。
次に、図３３（Ｂ）に示すように、期間ｄ１において、スタート信号ＳＰはＬレベルに維持されている。よって、トランジスタ３０１Ａはオフの状態を保持するので、配線１１４ＡとノードＡ１とは非導通状態を保持する。
また、期間ｄ１において、リセット信号ＲＥはＬレベルになる。よって、トランジスタ３０２Ａはオフになるので、配線１１３ＡとノードＡ１とは非導通状態になる。すると、ノードＡ１は浮遊状態になり、ノードＡ１の電位はＬレベルに維持される。よって、トランジスタ４０２Ａはオフの状態を保持するので、配線１１３ＡとノードＡ２とは非導通状態を保持する。
また、期間ｄ１において、信号ＳＥＬＡはＨレベルに維持されている。よって、トランジスタ４０１Ａはオンの状態を保持するので、配線１１５ＡとノードＡ２とは導通状態を保持する。すると、Ｈレベルの信号ＳＥＬＡは、トランジスタ４０１Ａを介してノードＡ２に供給されるので、ノードＡ２の電位は上昇し、Ｈレベルになる。
一方、期間ｄ１において、スタート信号ＳＰはＬレベルに維持されている。よって、トランジスタ３０１Ｂはオフの状態を保持するので、配線１１４ＢとノードＢ１とは非導通状態を保持する。
また、期間ｄ１において、リセット信号ＲＥはＬレベルになる。よって、トランジスタ３０２Ｂはオフになるので、配線１１３ＢとノードＢ１とは非導通状態になる。すると、ノードＢ１は浮遊状態になり、ノードＢ１の電位はＬレベルに維持される。よって、トランジスタ４０２Ｂはオフの状態を保持するので、配線１１３ＢとノードＢ２とは非導通状態を保持する。
また、期間ｄ１において、信号ＳＥＬＢはＬレベルに維持されている。よって、トランジスタ４０１Ｂはオフの状態を保持するので、配線１１５ＢとノードＢ２とは非導通状態を保持する。この結果、ノードＡ２は浮遊状態を保持するので、ノードＢ２の電位はＬレベルに維持される。
次に、期間ａ２における半導体装置の動作について、図３４（Ａ）を参照して説明する。図３２（Ａ）に示す期間ａ１における半導体装置と動作と異なるところは、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところである。
よって、トランジスタ４０１Ａはオフになるので、配線１１５ＡとノードＡ２とは非導通状態になる。
一方、トランジスタ４０１Ｂはオンになるので、配線１１５ＢとノードＢ２とは導通状態になる。よって、Ｈレベルの信号ＳＥＬＢが、トランジスタ４０１Ｂを介してノードＢ２に供給される。ここで、トランジスタ４０２Ｂの電流供給能力をトランジスタ４０１Ｂの電流供給能力よりも大きくする（例えば、トランジスタ４０２Ｂのチャネル幅をトランジスタ４０１Ｂのチャネル幅よりも大きくする）ことによって、ノードＢ２の電位はＬレベルになる。
次に、期間ｂ２における半導体装置の動作について、図３４（Ｂ）を参照して説明する。図３２（Ｂ）に示す期間ｂ１における半導体装置と動作と異なるところは、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところである。
よって、トランジスタ４０１Ａはオフの状態を保持するので、配線１１５ＡとノードＡ２とは非導通状態になる。
一方、トランジスタ４０１Ｂはオンの状態を保持するので、配線１１５ＢとノードＢ２とは導通状態を保持する。
次に、期間ｃ２における半導体装置の動作について、図３５（Ａ）を参照して説明する。図３３（Ａ）に示す期間ｃ１における半導体装置と動作と異なるところは、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところである。
よって、トランジスタ４０１Ａはオフの状態を保持するので、配線１１５ＡとノードＡ２とは非導通状態になる。すると、ノードＡ２は浮遊状態になるので、その電位はＬレベルに維持される。
一方、トランジスタ４０１Ｂはオンの状態を保持するので、配線１１５ＢとノードＢ２とは導通状態を保持する。よって、Ｈレベルの信号ＳＥＬＢが、トランジスタ４０１Ｂを介してノードＢ２に供給されるので、ノードＢ２の電位は上昇する。
次に、期間ｄ２における半導体装置の動作について、図３５（Ｂ）を参照して説明する。図３３（Ｂ）に示す期間ｄ１における半導体装置と動作と異なるところは、信号ＳＥＬＡがＬレベルになり、信号ＳＥＬＢがＨレベルになるところである。
よって、トランジスタ４０１Ａはオフの状態を保持するので、配線１１５ＡとノードＡ２とは非導通状態になる。すると、ノードＡ２は浮遊状態になるので、その電位はＬレベルに維持される。
一方、トランジスタ４０１Ｂはオンの状態を維持するので、配線１１５ＢとノードＢ２とは導通状態を保持する。よって、Ｈレベルの信号ＳＥＬＢは、トランジスタ４０１Ｂを介してノードＢ２に供給されるので、ノードＢ２の電位はＨレベルに維持される。
＜トランジスタのサイズ＞
次に、トランジスタの、チャネル幅、チャネル長等の、トランジスタのサイズについて説明する。
トランジスタ３０１Ａのチャネル幅と、トランジスタ３０１Ｂのチャネル幅とは、概ね等しいことが好ましい。または、トランジスタ３０２Ａのチャネル幅と、トランジスタ３０２Ｂのチャネル幅とは、概ね等しいことが好ましい。または、トランジスタ４０１Ａのチャネル幅と、トランジスタ４０１Ｂのチャネル幅とは、概ね等しいことが好ましい。または、トランジスタ４０２Ａのチャネル幅と、トランジスタ４０２Ｂのチャネル幅とは、概ね等しいことが好ましい。
このように、トランジスタのチャネル幅を概ね等しくすることによって、電流供給能力を概ね等しくし、又は、トランジスタの劣化の程度を概ね等しくすることができる。よって、選択されるトランジスタが切り替わっても、出力される信号ＯＵＴの波形を概ね等しくすることができる。
なお、同様の理由で、トランジスタ３０１Ａのチャネル長と、トランジスタ３０１Ｂのチャネル長とは、概ね等しいことが好ましい。または、トランジスタ３０２Ａのチャネル長と、トランジスタ３０２Ｂのチャネル長とは、概ね等しいことが好ましい。または、トランジスタ４０１Ａのチャネル長と、トランジスタ４０１Ｂのチャネル長とは、概ね等しいことが好ましい。または、トランジスタ４０２Ａのチャネル長と、トランジスタ４０２Ｂのチャネル長とは、概ね等しいことが好ましい。
具体的には、トランジスタ３０１Ａのチャネル幅及びトランジスタ３０１Ｂのチャネル幅を、好ましくは５００μｍ〜３０００μｍ、より好ましくは８００μｍ〜２５００μｍ、さらに好ましくは１０００μｍ〜２０００μｍとするとよい。
また、トランジスタ３０２Ａのチャネル幅及びトランジスタ３０２Ｂのチャネル幅を、好ましくは１００μｍ〜３０００μｍ、より好ましくは３００μｍ〜２０００μｍ、さらに好ましくは３００μｍ〜１０００μｍとするとよい。
また、トランジスタ４０１Ａのチャネル幅及びトランジスタ４０１Ｂのチャネル幅を、好ましくは１００μｍ〜２０００μｍ、より好ましくは２００μｍ〜１５００μｍ、さらに好ましくは３００μｍ〜７００μｍとするとよい。
また、トランジスタ４０２Ａのチャネル幅及びトランジスタ４０２Ｂのチャネル幅は、好ましくは３００μｍ〜３０００μｍ、より好ましくは５００μｍ〜２０００μｍ、さらに好ましくは７００μｍ〜１５００μｍとするとよい。
＜半導体装置の構成＞
次に、本実施の形態の半導体装置の回路の一例について、図３１（Ｂ）とは異なる半導体装置の回路図の一例を、図３６（Ａ）〜図４１（Ｂ）を参照して説明する。
図３６（Ａ）〜図４１（Ｂ）に、半導体装置の回路図の一例を示す。
図３６（Ａ）に示す半導体装置は、図３１（Ｂ）に示す半導体装置が有するトランジスタ２０２Ａの第１の端子とトランジスタ３０２Ａの第１の端子とトランジスタ４０２Ａの第１の端子とが、別々の配線と接続された構成に対応する。または、図３１（Ｂ）に示す半導体装置が有するトランジスタ２０２Ｂの第１の端子とトランジスタ３０２Ｂの第１の端子とトランジスタ４０２Ｂの第１の端子とが、別々の配線と接続された構成に対応する。
図３６（Ａ）では、配線１１３Ａは、配線１１３Ａ＿１〜配線１１３Ａ＿３という複数の配線に分割される。配線１１３Ｂは、配線１１３Ｂ＿１〜配線１１３Ｂ＿３という複数の配線に分割される。トランジスタ２０２Ａの第１の端子は配線１１３Ａ＿１と接続され、トランジスタ３０２Ａの第１の端子は配線１１３Ａ＿２と接続され、トランジスタ４０２Ａの第１の端子は配線１１３Ａ＿３と接続される。トランジスタ２０２Ｂの第１の端子は配線１１３Ｂ＿１と接続され、トランジスタ３０２Ｂの第１の端子は配線１１３Ｂ＿２と接続され、トランジスタ４０２Ｂの第１の端子は配線１１３Ｂ＿３と接続される。
なお、配線１１３Ａ＿１〜配線１１３Ａ＿３は、配線１１３Ａと同様の機能を有し、配線１１３Ｂ＿１〜配線１１３Ｂ＿３は、配線１１３Ｂと同様の機能を有する。一例として、配線１１３Ａ＿１〜配線１１３Ａ＿３及び配線１１３Ｂ＿１〜配線１１３Ｂ＿３には、電圧Ｖ１等の電圧を供給することができる。または、配線１１３Ａ＿１〜配線１１３Ａ＿３には、別々の電圧又は別々の信号を供給してもよい。または、配線１１３Ｂ＿１〜配線１１３Ｂ＿３には、別々の電圧又は別々の信号を供給してもよい。
また、図３１（Ｂ）及び図３６（Ａ）に示す構成において、図３７（Ａ）に示すように、トランジスタ３０２Ａを、一方の電極（例えば、正極）がノードＡ１と接続され、他方の電極（例えば、負極）が配線１１６Ａと接続されるダイオード３１２Ａと置き換えてもよい。または、トランジスタ４０２Ａを、一方の電極（例えば、正極）がノードＡ２と接続され、他方の電極（例えば、負極）がノードＡ１と接続されるダイオード４１２Ａと置き換えてもよい。
また、トランジスタ３０２Ｂを、一方の電極（例えば、正極）がノードＢ１と接続され、他方の電極（例えば、負極）が配線１１６Ｂと接続されるダイオード３１２Ｂと置き換えてもよい。または、トランジスタ４０２Ｂを、一方の電極（例えば、正極）がノードＢ２と接続され、他方の電極（例えば、負極）がノードＢ１と接続されるダイオード４１２Ｂと置き換えてもよい。
また、図３１（Ｂ）及び図３６（Ａ）に示す構成において、図３７（Ｂ）に示すように、トランジスタ３０２Ａの第１の端子が配線１１６Ａと接続され、トランジスタ３０２ＡのゲートがノードＡ１と接続されてもよい。または、トランジスタ４０２Ａの第１の端子がノードＡ１と接続され、トランジスタ４０２ＡのゲートがノードＡ２と接続されてもよい。
また、トランジスタ３０２Ｂの第１の端子が配線１１６Ｂと接続され、トランジスタ３０２ＢのゲートがノードＢ１と接続されてもよい。または、トランジスタ４０２Ｂの第１の端子がノードＢ１と接続され、トランジスタ４０２ＢのゲートがノードＢ２と接続されてもよい。
また、図３１（Ｂ）、図３６（Ａ）、図３７（Ａ）、及び図３７（Ｂ）に示す構成において、図３８（Ａ）に示すように、トランジスタ４０２Ａのゲートが配線１１１と接続されてもよい。また、トランジスタ４０２Ｂのゲートが配線１１１と接続されてもよい。
また、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図３８（Ａ）に示す構成において、図３８（Ｂ）に示すように、トランジスタ３０１Ａの第１の端子が配線１１８Ａと接続され、トランジスタ３０１Ａのゲートが配線１１４Ａと接続されてもよい。また、トランジスタ３０１Ｂの第１の端子が配線１１８Ｂと接続され、トランジスタ３０１Ｂのゲートが配線１１４Ｂと接続されてもよい。
又は、トランジスタ３０１Ａの第１の端子は、配線１１４Ａと接続され、トランジスタ３０１Ａのゲートは、配線１１８Ａと接続されてもよい。また、トランジスタ３０１Ｂの第１の端子は、配線１１４Ｂと接続され、トランジスタ３０１Ｂのゲートは、配線１１８Ｂと接続されてもよい。
なお、配線１１８Ａ及び配線１１８Ｂに電圧Ｖ２が供給される場合、配線１１８Ａ及び配線１１８Ｂは、電源線としての機能を有する。または、配線１１８Ａ及び配線１１８Ｂには、クロック信号ＣＫ２が入力されてもよい。または、配線１１８Ａと配線１１８Ｂに、別々の電圧又は別々の信号が供給されてもよい。
なお、配線１１８Ａと配線１１８Ｂに同じ電圧が入力される場合、配線１１８Ａと配線１１８Ｂとが接続されてもよい。また、この場合、配線１１８Ａと配線１１８Ｂとに同じ配線を用いてもよい。
また、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図３８（Ｂ）に示す構成において、図３９（Ａ）に示すように、トランジスタ４０１Ａを抵抗素子４０３Ａと置き換えてもよい。抵抗素子４０３Ａは、配線１１５ＡとノードＡ２との間に接続される。また、図３９（Ｂ）に示すように、トランジスタ４０１Ｂを抵抗素子４０３Ｂと置き換えてもよい。抵抗素子４０３Ｂは、配線１１５ＢとノードＢ２との間に接続される。
図３９（Ａ）及び図３９（Ｂ）に示す構成とすることによって、期間ｃ１及び期間ｄ１において、ノードＢ２に、Ｌレベルの信号ＳＥＬＢを供給することができる。または、期間ｃ２及び期間ｄ２において、ノードＡ２に、Ｌレベルの信号ＳＥＬＡを供給することができる。よって、ノードＡ２の電位及びノードＢ２の電位を固定することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
また、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図３８（Ｂ）に示す構成において、図３９（Ｃ）に示すように、第１の端子が配線１１５Ａと接続され、第２の端子がノードＡ２と接続され、ゲートがノードＡ２と接続されるトランジスタ４０４Ａを設けてもよい。また、図３９（Ｄ）に示すように、第１の端子が配線１１５Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートがノードＢ２と接続されるトランジスタ４０４Ｂを設けてもよい。
図３９（Ｃ）及び図３９（Ｄ）に示す構成とすることによって、図３９（Ａ）及び図３９（Ｂ）の場合と同様に、ノードＡ２の電位及びノードＢ２の電位を固定することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
また、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図３９（Ｄ）に示す構成において、図３９（Ｅ）に示すように、回路４００Ａは、第１の端子が配線１１５Ａと接続され、第２の端子がノードＡ２と接続され、ゲートがトランジスタ４０１Ａの第２の端子とトランジスタ４０２Ａの第２の端子との接続箇所と接続されるトランジスタ４０５Ａと、第１の端子が配線１１３Ａと接続され、第２の端子がノードＡ２と接続され、ゲートがノードＡ１と接続されるトランジスタ４０６Ａと、を有していてもよい。
また、図３９（Ｆ）に示すように、回路４００Ｂは、第１の端子が配線１１５Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートがトランジスタ４０１Ｂの第２の端子とトランジスタ４０２Ｂの第２の端子との接続箇所と接続されるトランジスタ４０５Ｂと、第１の端子が配線１１３Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートがノードＢ１と接続されるトランジスタ４０６Ｂと、を有していてもよい。
図３９（Ｅ）及び図３９（Ｆ）に示す構成とすることによって、ノードＡ２の電位又はノードＢ２の電位をＶ２にすることができるので、信号の振幅を大きくすることができる。
又は、トランジスタ４０１Ａの第１の端子と、トランジスタ４０５Ａの第１の端子とは、別々の配線と接続されてもよい。一例として、図４０（Ａ）において、配線１１５Ａが配線１１５Ａ＿１及び１１５Ａ＿２という複数の配線に分割され、トランジスタ４０１Ａの第１の端子が配線１１５Ａ＿１と接続され、トランジスタ４０５Ａの第１の端子が配線１１５Ａ＿２と接続される。この場合、配線１１５Ａ＿１及び１１５Ａ＿２の一方に信号ＳＥＬＡを入力し、他方に電圧Ｖ２を供給すればよい。
又は、トランジスタ４０１Ｂの第１の端子と、トランジスタ４０５Ｂの第１の端子とは、別々の配線と接続されてもよい。一例として、図４０（Ｂ）において、配線１１５Ｂが配線１１５Ｂ＿１及び１１５Ｂ＿２という複数の配線に分割され、トランジスタ４０１Ｂの第１の端子が配線１１５Ｂ＿１と接続され、トランジスタ４０５Ｂの第１の端子が配線１１５Ｂ＿２と接続される。この場合、配線１１５Ｂ＿１及び１１５Ｂ＿２の一方に信号ＳＥＬＢを入力し、他方に電圧Ｖ２を供給すればよい。
図４０（Ａ）及び図４０（Ｂ）に示す構成とすることによって、期間ｃ１及び期間ｄ１において、ノードＢ２に、Ｌレベルの信号ＳＥＬＢを供給することができる。または、期間ｃ２及び期間ｄ２において、ノードＡ２に、Ｌレベルの信号ＳＥＬＡを供給することができる。よって、ノードＡ２の電位及びノードＢ２の電位を固定することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
また、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図３９（Ｄ）に示す構成において、図４０（Ｃ）に示すように、回路４００Ａは、第１の端子が配線１１８Ａと接続され、第２の端子がノードＡ２と接続され、ゲートが配線１１８Ａと接続されるトランジスタ４０７Ａと、第１の端子が配線１１３Ａと接続され、第２の端子がノードＡ２と接続され、ゲートがノードＡ１と接続されるトランジスタ４０８Ａと、第１の端子が配線１１３Ａと接続され、第２の端子がノードＡ２と接続され、ゲートが配線１１５Ａと接続されるトランジスタ４０９Ａと、を有していてもよい。
また、図４０（Ｄ）に示すように、回路４００Ｂは、第１の端子が配線１１８Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートが配線１１８Ｂと接続されるトランジスタ４０７Ｂと、第１の端子が配線１１３Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートがノードＢ１と接続されるトランジスタ４０８Ｂと、第１の端子が配線１１３Ｂと接続され、第２の端子がノードＢ２と接続され、ゲートが配線１１５Ｂと接続されるトランジスタ４０９Ｂと、を有していてもよい。
図４０（Ｃ）及び図４０（Ｄ）に示す構成とすることによって、期間ｃ１及び期間ｄ１において、ノードＢ２に、Ｌレベルの信号ＳＥＬＢを供給することができる。または、期間ｃ２及び期間ｄ２において、ノードＡ２に、Ｌレベルの信号ＳＥＬＡを供給することができる。よって、ノードＡ２の電位及びノードＢ２の電位を固定することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
また、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図４０（Ｄ）に示す構成において、図４１（Ａ）に示すように、トランジスタ２０６Ａ及び回路５００Ａを設けてもよい。回路５００Ａは、トランジスタ５０１Ａ及びトランジスタ５０２Ａを有する。
トランジスタ２０６Ａは、第１の端子が配線１１３Ａと接続され、第２の端子がノードＡ１と接続される。トランジスタ５０１Ａは、第１の端子が配線１１８Ａと接続され、第２の端子がトランジスタ２０６Ａのゲートと接続され、ゲートが配線１１８Ａと接続される。トランジスタ５０２Ａは、第１の端子が配線１１３Ａと接続され、第２の端子がトランジスタ２０６Ａのゲートと接続され、ゲートがノードＡ１と接続される。
また、図４１（Ａ）に示すように、トランジスタ２０６Ｂ及び回路５００Ｂを設けてもよい。回路５００Ｂは、トランジスタ５０１Ｂ及びトランジスタ５０２Ｂを有する。
トランジスタ２０６Ｂは、第１の端子が配線１１３Ｂと接続され、第２の端子がノードＢ１と接続される。トランジスタ５０１Ｂは、第１の端子が配線１１８Ｂと接続され、第２の端子がトランジスタ２０６Ｂのゲートと接続され、ゲートが配線１１８Ｂと接続される。トランジスタ５０２Ｂは、第１の端子が配線１１３Ｂと接続され、第２の端子がトランジスタ２０６Ｂのゲートと接続され、ゲートがノードＢ１と接続される。
なお、図４１（Ａ）において、トランジスタ２０６Ａのゲートと、トランジスタ５０１Ａの第２の端子と、トランジスタ５０２Ａの第２の端子との接続箇所をノードＡ３と示す。また、トランジスタ２０６Ｂのゲートと、トランジスタ５０１Ｂの第２の端子と、トランジスタ５０２Ｂの第２の端子との接続箇所をノードＢ３と示す。
また、トランジスタ５０２Ａのゲートは、配線１１１と接続されてもよい。また、トランジスタ５０２Ｂのゲートは、配線１１１と接続されてもよい。
別の例として、図４１（Ｂ）に示すように、回路５００Ａを省略し、トランジスタ２０６ＡのゲートがノードＡ２と接続されてもよい。また、回路５００Ｂを省略し、トランジスタ２０６ＢのゲートがノードＢ２と接続されてもよい。図４１（Ｂ）に示す構成とすることによって、回路規模を小さくすることができるので、レイアウト面積を小さくすること、又は消費電力を削減することができる。
次に、トランジスタ２０６Ａ、回路５００Ａ、トランジスタ５０１Ａ、トランジスタ５０２Ａ、トランジスタ２０６Ｂ、回路５００Ｂ、トランジスタ５０１Ｂ、トランジスタ５０２Ｂの機能の一例について、図４１（Ａ）及び図４１（Ｂ）を参照して説明する。
トランジスタ２０６Ａは、配線１１３ＡとノードＡ１とが導通するタイミングを制御する機能を有する。または、トランジスタ２０６Ａは、配線１１３Ａの電位をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ２０６Ａは、配線１１３Ａに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ２０６Ａは、電圧Ｖ１をノードＡ１に供給するタイミングを制御する機能を有する。または、トランジスタ２０６Ａは、ノードＡ１の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ２０６Ａは、ノードＡ１の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ２０６Ａは、スイッチとしての機能を有する。なお、トランジスタ２０６Ａは、ノードＡ３の電位に応じて制御されてもよい。
回路５００Ａは、ノードＡ３の電位を制御する機能を有する。または、回路５００Ａは、信号又は電圧等をノードＡ３に供給するタイミングを制御する機能を有する。または、回路５００Ａは、信号又は電圧等をノードＡ３に供給しないタイミングを制御する機能を有する。または、回路５００Ａは、Ｈ信号又は電圧Ｖ２をノードＡ３に供給するタイミングを制御する機能を有する。または、回路５００Ａは、Ｌ信号又は電圧Ｖ１をノードＡ３に供給するタイミングを制御する機能を有する。または、回路５００Ａは、ノードＡ３の電位を上昇させるタイミングを制御する機能を有する。または、回路５００Ａは、ノードＡ３の電位を減少させるタイミングを制御する機能を有する。または、回路５００Ａは、ノードＡ３の電位を維持するタイミングを制御する機能を有する。または、回路５００Ａは、ノードＡ１の電位を反転してノードＡ３に出力するタイミングを制御する機能を有する。
このように、回路５００Ａは、制御回路、又はインバータ回路としての機能を有する。なお、回路５００Ａは、ノードＡ１の電位に応じて制御されてもよい。
トランジスタ５０１Ａは、配線１１８ＡとノードＡ３とが導通するタイミングを制御する機能を有する。または、トランジスタ５０１Ａは、配線１１８Ａの電位をノードＡ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０１Ａは、配線１１８Ａに供給される信号又は電圧等（例えば、電圧Ｖ２）をノードＡ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０１Ａは、信号又は電圧等をノードＡ３に供給しないタイミングを制御する機能を有する。または、トランジスタ５０１Ａは、Ｈ信号又は電圧Ｖ２をノードＡ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０１Ａは、ノードＡ３の電位を上昇させるタイミングを制御する機能を有する。
このように、トランジスタ５０１Ａは、スイッチ、整流素子、ダイオード、又はダイオード接続のトランジスタ等としての機能を有する。
トランジスタ５０２Ａは、配線１１３ＡとノードＡ３とが導通するタイミングを制御する機能を有する。または、トランジスタ５０２Ａは、配線１１３Ａの電位をノードＡ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０２Ａは、配線１１３Ａに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＡ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０２Ａは、電圧Ｖ１をノードＡ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０２Ａは、ノードＡ３の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ５０２Ａは、ノードＡ３の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ５０２Ａは、スイッチとしての機能を有する。
トランジスタ２０６Ｂは、配線１１３ＢとノードＢ１とが導通するタイミングを制御する機能を有する。または、トランジスタ２０６Ｂは、配線１１３Ｂの電位をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ２０６Ｂは、配線１１３Ｂに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ２０６Ｂは、電圧Ｖ１をノードＢ１に供給するタイミングを制御する機能を有する。または、トランジスタ２０６Ｂは、ノードＢ１の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ２０６Ｂは、ノードＢ１の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ２０６Ｂは、スイッチとしての機能を有する。なお、トランジスタ２０６Ｂは、ノードＢ３の電位に応じて制御されてもよい。
回路５００Ｂは、ノードＢ３の電位を制御する機能を有する。または、回路５００Ｂは、信号又は電圧等をノードＢ３に供給するタイミングを制御する機能を有する。または、回路５００Ｂは、信号又は電圧等をノードＢ３に供給しないタイミングを制御する機能を有する。または、回路５００Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ３に供給するタイミングを制御する機能を有する。または、回路５００Ｂは、Ｌ信号又は電圧Ｖ１をノードＢ３に供給するタイミングを制御する機能を有する。または、回路５００Ｂは、ノードＢ３の電位を上昇させるタイミングを制御する機能を有する。または、回路５００Ｂは、ノードＢ３の電位を減少させるタイミングを制御する機能を有する。または、回路５００Ｂは、ノードＢ３の電位を維持するタイミングを制御する機能を有する。または、回路５００Ｂは、ノードＢ１の電位を反転してノードＢ３に出力するタイミングを制御する機能を有する。
このように、回路５００Ｂは、制御回路、又はインバータ回路としての機能を有する。なお、回路５００Ｂは、ノードＢ１の電位に応じて制御されてもよい。
トランジスタ５０１Ｂは、配線１１８ＢとノードＢ３とが導通するタイミングを制御する機能を有する。または、トランジスタ５０１Ｂは、配線１１８Ｂの電位をノードＢ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０１Ｂは、配線１１８Ｂに供給される信号又は電圧等（例えば、電圧Ｖ２）をノードＢ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０１Ｂは、信号又は電圧等をノードＢ３に供給しないタイミングを制御する機能を有する。または、トランジスタ５０１Ｂは、Ｈ信号又は電圧Ｖ２をノードＢ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０１Ｂは、ノードＢ３の電位を上昇させるタイミングを制御する機能を有する。
このように、トランジスタ５０１Ｂは、スイッチ、整流素子、ダイオード、又はダイオード接続のトランジスタ等としての機能を有する。
トランジスタ５０２Ｂは、配線１１３ＢとノードＢ３とが導通するタイミングを制御する機能を有する。または、トランジスタ５０２Ｂは、配線１１３Ｂの電位をノードＢ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０２Ｂは、配線１１３Ｂに供給される信号又は電圧等（例えば、クロック信号ＣＫ２、又は電圧Ｖ１）をノードＢ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０２Ｂは、電圧Ｖ１をノードＢ３に供給するタイミングを制御する機能を有する。または、トランジスタ５０２Ｂは、ノードＢ３の電位を減少させるタイミングを制御する機能を有する。または、トランジスタ５０２Ｂは、ノードＢ３の電位を維持するタイミングを制御する機能を有する。
このように、トランジスタ５０２Ｂは、スイッチとしての機能を有する。
＜半導体装置の動作＞
次に、図４１（Ａ）の半導体装置の動作について、図４２（Ａ）〜図４５（Ｂ）を参照して説明する。図４２（Ａ）〜図４５（Ｂ）は、順に、期間ａ１、期間ｂ１、期間ｃ１、期間ｄ１、期間ａ２、期間ｂ２、期間ｃ２、期間ｄ２における半導体装置の模式図に相当する。
期間ａ１、期間ｂ１、期間ａ２、及び期間ｂ２では、ノードＡ１は、Ｈレベルの電位になる。よって、回路５００Ａは、回路４００Ａと同様に、ノードＡ３にＬ信号を出力する。すると、トランジスタ２０６Ａはオフになるので、配線１１３ＡとノードＡ１とは非導通状態になる。
具体的には、期間ａ１、期間ｂ１、期間ａ２、及び期間ｂ２において、トランジスタ５０２Ａはオンになるので、配線１１３ＡとノードＡ３とは導通状態になる。よって、電圧Ｖ１は、トランジスタ５０２Ａを介してノードＡ３に供給される。このとき、トランジスタ５０１Ａはオンになるので、配線１１８ＡとノードＡ３とは導通状態になる。よって、電圧Ｖ２は、トランジスタ５０１Ａを介してノードＡ３に供給される。
ここで、トランジスタ５０２Ａの電流供給能力をトランジスタ５０１Ａの電流供給能力よりも大きくする（例えば、トランジスタ５０２Ａのチャネル幅をトランジスタ５０１Ａのチャネル幅よりも大きくする）ことによって、ノードＡ３の電位はＬレベルになる。
また、期間ａ１、期間ｂ１、期間ａ２、及び期間ｂ２では、ノードＢ１は、Ｈレベルの電位になる。よって、回路５００Ｂは、回路４００Ｂと同様に、ノードＢ３にＬ信号を出力する。すると、トランジスタ２０６Ｂはオフになるので、配線１１３ＢとノードＢ１とは非導通状態になる。
具体的には、期間ａ１、期間ｂ１、期間ａ２、及び期間ｂ２において、トランジスタ５０２Ｂはオンになるので、配線１１３ＢとノードＢ３とは導通状態になる。よって、電圧Ｖ１は、トランジスタ５０２Ｂを介してノードＢ３に供給される。このとき、トランジスタ５０１Ｂはオンになるので、配線１１８ＢとノードＢ３とは導通状態になる。よって、電圧Ｖ２は、トランジスタ５０１Ｂを介してノードＢ３に供給される。
ここで、トランジスタ５０２Ｂの電流供給能力をトランジスタ５０１Ｂの電流供給能力よりも大きくする（例えば、トランジスタ５０２Ｂのチャネル幅をトランジスタ５０１Ｂのチャネル幅よりも大きくする）ことによって、ノードＢ３の電位はＬレベルになる。
期間ｃ１、期間ｄ１、期間ｃ２、及び期間ｄ２では、ノードＡ１は、Ｌレベルの電位になる。よって、回路５００Ａは、回路４００Ａと同様に、ノードＡ３にＨ信号を出力する。すると、トランジスタ２０６Ａはオンになるので、配線１１３ＡとノードＡ１とは導通状態になる。すると、電圧Ｖ１は、トランジスタ２０６Ａを介してノードＡ１に供給される。
具体的には、期間ｃ１、期間ｄ１、期間ｃ２、及び期間ｄ２において、トランジスタ５０２Ａはオフになるので、配線１１３ＡとノードＡ３とは非導通状態になる。このとき、トランジスタ５０１Ａはオンになるので、配線１１８ＡとノードＡ３とは導通状態になる。よって、電圧Ｖ２は、トランジスタ５０１Ａを介してノードＡ３に供給される。
また、期間ｃ１、期間ｄ１、期間ｃ２、及び期間ｄ２では、ノードＢ１は、Ｌレベルの電位になる。よって、回路５００Ｂは、回路４００Ｂと同様に、ノードＢ３にＨ信号を出力する。すると、トランジスタ２０６Ｂはオンになるので、配線１１３ＢとノードＢ１とは導通状態になる。すると、電圧Ｖ１は、トランジスタ２０６Ｂを介してノードＢ１に供給される。
具体的には、期間ｃ１、期間ｄ１、期間ｃ２、及び期間ｄ２において、トランジスタ５０２Ｂはオフになるので、配線１１３ＢとノードＢ３とは非導通状態になる。このとき、トランジスタ５０１Ｂはオンになるので、配線１１８ＢとノードＢ３とは導通状態になる。よって、電圧Ｖ２は、トランジスタ５０１Ｂを介してノードＢ３に供給される。
このように、期間ｃ１及び期間ｄ１において、トランジスタ２０６Ａはオンになるので、配線１１３ＡとノードＡ１とは導通状態になる。すると、電圧Ｖ１は、トランジスタ２０６Ａを介してノードＡ１に供給される。よって、ノードＡ１の電位を固定することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
また、期間ｃ２及び期間ｄ２において、トランジスタ２０６Ｂはオンになるので、配線１１３ＢとノードＢ１とは導通状態になる。すると、電圧Ｖ１は、トランジスタ２０６Ｂを介してノードＢ１に供給される。よって、ノードＢ１の電位を固定することができるので、ノイズの影響を受けにくい半導体装置を得ることができる。
＜トランジスタのサイズ＞
次に、トランジスタの、チャネル幅、チャネル長等の、トランジスタのサイズについて説明する。
トランジスタ５０１Ａのチャネル幅と、トランジスタ５０１Ｂのチャネル幅とは、概ね等しいことが好ましい。または、トランジスタ５０２Ａのチャネル幅と、トランジスタ５０２Ｂのチャネル幅とは、概ね等しいことが好ましい。
このように、トランジスタのチャネル幅を概ね等しくすることによって、電流供給能力を概ね等しくし、又は、トランジスタの劣化の程度を概ね等しくすることができる。よって、選択されるトランジスタが切り替わっても、出力される信号ＯＵＴの波形を概ね等しくすることができる。
なお、同様の理由で、トランジスタ５０１Ａのチャネル長と、トランジスタ５０１Ｂのチャネル長とは、概ね等しいことが好ましい。または、トランジスタ５０２Ａのチャネル長と、トランジスタ５０２Ｂのチャネル長とは、概ね等しいことが好ましい。
具体的には、トランジスタ５０１Ａのチャネル幅及びトランジスタ５０１Ｂのチャネル幅は、好ましくは１００μｍ〜２０００μｍ、より好ましくは２００μｍ〜１５００μｍ、さらに好ましくは３００μｍ〜７００μｍとするとよい。
また、トランジスタ５０２Ａのチャネル幅及びトランジスタ５０２Ｂのチャネル幅は、好ましくは３００μｍ〜３０００μｍ、より好ましくは５００μｍ〜２０００μｍ、さらに好ましくは７００μｍ〜１５００μｍとするとよい。
なお、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図４１（Ｂ）に示す構成において、トランジスタ３０２Ａの第２の端子は、配線１１１と接続されてもよく、トランジスタ３０２Ｂの第２の端子は、配線１１１と接続されてもよい。または、このような接続関係を実現するためのトランジスタを設けてもよい。このような構成とすることによって、信号ＯＵＴＡの立ち下がり時間、及び信号ＯＵＴＢの立ち下がり時間を短くすることができる。
又は、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図４１（Ｂ）に示す構成において、トランジスタ３０２Ａの第１の端子は、配線１１８Ａと接続され、トランジスタ３０２Ａの第２の端子は、ノードＡ２と接続され、トランジスタ３０２Ａのゲートは、配線１１６Ａと接続されていてもよい。また、トランジスタ３０２Ｂの第１の端子は、配線１１８Ｂと接続され、トランジスタ３０２Ｂの第２の端子は、ノードＢ２と接続され、トランジスタ３０２Ｂのゲートは、配線１１６Ｂと接続されていてもよい。または、このような接続関係を実現するためのトランジスタを設けてもよい。このような構成とすることによって、トランジスタ３０２Ａとトランジスタ３０２Ｂとに逆バイアスを印加することができるので、それぞれのトランジスタの劣化を抑制することができる。
なお、図３１（Ｂ）、図３６（Ａ）、及び図３７（Ａ）〜図４１（Ｂ）に示す構成において、図３６（Ｂ）に示すように、トランジスタとして、Ｐチャネル型トランジスタを用いてもよい。
図３６（Ｂ）において、トランジスタ２０１ｐＡ、トランジスタ２０２ｐＡ、トランジスタ３０１ｐＡ、トランジスタ３０２ｐＡ、トランジスタ４０１ｐＡ、及びトランジスタ４０２ｐＡは、Ｐチャネル型トランジスタであり、それぞれ、図３６（Ａ）におけるトランジスタ２０１Ａ、トランジスタ２０２Ａ、トランジスタ３０１Ａ、トランジスタ３０２Ａ、トランジスタ４０１Ａ、及びトランジスタ４０２Ａと同様の機能を有する。
また、図３６（Ｂ）において、トランジスタ２０１ｐＢ、トランジスタ２０２ｐＢ、トランジスタ３０１ｐＢ、トランジスタ３０２ｐＢ、トランジスタ４０１ｐＢ、及びトランジスタ４０２ｐＢは、Ｐチャネル型トランジスタであり、それぞれ、図３６（Ａ）におけるトランジスタ２０１Ｂ、トランジスタ２０２Ｂ、トランジスタ３０１Ｂ、トランジスタ３０２Ｂ、トランジスタ４０１Ｂ、及びトランジスタ４０２Ｂと同様の機能を有する。
なお、トランジスタがＰチャネル型トランジスタの場合、配線１１３Ａ及び配線１１３Ｂには、電圧Ｖ１が供給されている。また、この場合、信号ＯＵＴＡ、信号ＯＵＴＢ、クロック信号ＣＫ１、スタート信号ＳＰ、リセット信号ＲＥ、信号ＳＥＬＡ、信号ＳＥＬＢ、ノードＡ１の電位、ノードＡ２の電位、ノードＢ１の電位、及びノードＢ２の電位を示すタイミングチャートは、図１７のタイミングチャートを反転したものに対応する。
（実施の形態６）
本実施の形態では、ゲートドライバ回路（「ゲートドライバ」ともいう。）、及びゲートドライバ回路を有する表示装置について、図４６（Ａ）〜図４９を参照して説明する。
＜表示装置の構成＞
表示装置の構成の一例について、図４６（Ａ）〜図４６（Ｄ）を参照して説明する。図４６（Ａ）〜図４６（Ｄ）の表示装置は、回路１００１、回路１００２、回路１００３＿１、回路１００３＿２、画素部１００４、及び端子１００５を有する。
画素部１００４には、回路１００３＿１及び回路１００３＿２から延伸した複数の配線が配置される。当該複数の配線は、ゲート線（「ゲート信号線」ともいう。）、走査線、又は信号線としての機能を有する。また、画素部１００４には、回路１００２から延伸した複数の配線が配置される。当該複数の配線は、ビデオ信号線、データ線、信号線、又はソース線（「ソース信号線」ともいう。）としての機能を有する。そして、画素部１００４には、回路１００３＿１及び回路１００３＿２から延伸した複数の配線と、回路１００２から延伸した複数の配線とに対応して、複数の画素が配置される。
また、画素部１００４には、上記の配線の他にも、電源線、又は容量線等の機能を有する配線が配置されてもよい。
回路１００１は、回路１００２、回路１００３＿１、及び回路１００３＿２に、信号、電圧、又は電流等を供給するタイミングを制御する機能を有する。または、回路１００１は、回路１００２、回路１００３＿１、及び回路１００３＿２を制御する機能を有する。このように、回路１００１は、コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータとしての機能を有する。
回路１００２は、ビデオ信号を画素部１００４に供給するタイミングを制御する機能を有する。または、回路１００２は、画素部１００４が有する画素の輝度又は透過率等を制御する機能を有する。このように、回路１００２は、ソースドライバ回路、又は信号線駆動回路としての機能を有する。
回路１００３＿１は、上記実施の形態で説明した回路１０Ａ、回路１００Ａ、又は回路２００Ａと同様の機能を有する。また、回路１００３＿２は、上記実施の形態で説明した回路１０Ｂ、回路１００Ｂ、又は回路２００Ｂと同様の機能を有する。このように、回路１００３＿１及び回路１００３＿２はそれぞれ、ゲートドライバ回路としての機能を有する。
なお、図４６（Ａ）及び図４６（Ｂ）に示すように、回路１００１及び回路１００２を、画素部１００４が形成された基板１００６とは別の基板（例えば、半導体基板、又はＳＯＩ基板）に形成してもよい。また、回路１００３＿１及び回路１００３＿２を、画素部１００４と同じ基板に形成してもよい。
回路１００３＿１及び回路１００３＿２の駆動周波数が、回路１００１及び回路１００２と比較して低い場合には、回路１００３＿１及び回路１００３＿２を構成するトランジスタとして移動度の低いトランジスタを用いてもよい。そのため、回路１００３＿１及び回路１００３＿２を構成するトランジスタの半導体層として、非晶質半導体若しくは微結晶半導体等の非単結晶半導体、有機半導体、又は酸化物半導体等を用いることができる。よって、半導体装置を作製する際に、工程数を削減し、歩留まりを高くし、又はコストを削減することができる。また、半導体装置の作製方法が容易になるため、表示装置を大型にすることができる。
なお、図４６（Ａ）、図４６（Ｃ）、及び図４６（Ｄ）に示すように、回路１００３＿１と回路１００３＿２とを、画素部１００４を挟んで対峙して配置してもよい。例えば、図４６（Ａ）に示すように、回路１００３＿１は、画素部１００４の左側に配置され、回路１００３＿２は、画素部１００４の右側に配置される。または、図４６（Ｂ）に示すように、回路１００３＿１と回路１００３＿２とは、画素部１００４に対して同じ側（例えば左側又は右側）に配置してもよい。
なお、図４６（Ａ）及び図４６（Ｂ）に示す構成において、図４６（Ｃ）に示すように、回路１００２を画素部１００４と同じ基板１００６に形成してもよい。
なお、図４６（Ａ）〜図４６（Ｃ）に示す構成において、図４６（Ｄ）に示すように、回路１００２の一部（例えば、回路１００２ａ）を画素部１００４が設けられた基板１００６に形成し、回路１００２の別の一部（例えば、回路１００２ｂ）を基板１００６とは別の基板に形成してもよい。この場合、回路１００２ａとして、スイッチ、シフトレジスタ、又はセレクタ等の、比較的駆動周波数が低い回路を用いることが好ましい。
次に、表示装置の画素部が有する画素について、図４６（Ｅ）を参照して説明する。図４６（Ｅ）に画素の構成の一例を示す。
画素３０２０は、トランジスタ３０２１、液晶素子３０２２、及び容量素子３０２３を有する。トランジスタ３０２１は、第１の端子が配線３０３１と接続され、第２の端子が液晶素子３０２２の一方の電極及び容量素子３０２３の一方の電極と接続され、ゲートが配線３０３２と接続される。液晶素子３０２２の他方の電極は、電極３０３４と接続される。容量素子３０２３の他方の電極は、配線３０３３と接続される。
配線３０３１には、図４６（Ａ）〜図４６（Ｄ）に示す回路１００２からビデオ信号が入力される。よって、配線３０３１は、信号線、ビデオ信号線、又はソース線（「ソース信号線」ともいう。）としての機能を有する。
配線３０３２には、図４６（Ａ）〜図４６（Ｄ）に示す回路１００３＿１及び回路１００３＿２から、ゲート信号、走査信号、又は選択信号が入力される。よって、配線３０３２は、ゲート線（「ゲート信号線」ともいう。）、走査線、又は信号線としての機能を有する。
配線３０３３及び電極３０３４には、図４６（Ａ）〜図４６（Ｄ）に示す回路１００１から一定の電圧が供給される。よって、配線３０３３は、電源線、又は容量線としての機能を有する。また、電極３０３４は、共通電極、又は対向電極としての機能を有する。
なお、配線３０３１には、プリチャージ電圧が供給されてもよい。プリチャージ電圧は、電極３０３４に供給される電圧と概ね等しい値に設定するとよい。または、配線３０３３には、信号が入力されてもよい。このように、液晶素子３０２２に印加される電圧を制御することによって、ビデオ信号の振幅を小さくすることができ、また、反転駆動を実現することができる。または、電極３０３４に信号が入力されることにより、フレーム反転駆動を実現することができる。
トランジスタ３０２１は、配線３０３１と、液晶素子３０２２の一方の電極とが導通するタイミングを制御する機能を有する。または、画素にビデオ信号を書き込むタイミングを制御する機能を有する。このように、トランジスタ３０２１は、スイッチとしての機能を有する。
容量素子３０２３は、液晶素子３０２２の一方の電極の電位と、配線３０３３の電位との電位差を保持する機能を有する。または、液晶素子３０２２に印加される電圧が一定となるように保持する機能を有する。このように、容量素子３０２３は、保持容量としての機能を有する。
＜シフトレジスタの構成＞
次に、表示装置が有するゲートドライバ回路の構成について、以下に説明する。具体的には、ゲートドライバ回路が有するシフトレジスタの構成について、図４７及び図４８を参照して説明する。図４７及び図４８は、シフトレジスタの回路図の一例である。
図４７において、シフトレジスタ１１００Ａは、フリップフロップ１１０１Ａ＿１〜フリップフロップ１１０１Ａ＿Ｎ（Ｎは自然数）という複数のフリップフロップを有する。図４７に示すフリップフロップ１１０１Ａ＿１〜フリップフロップ１１０１Ａ＿Ｎとして、それぞれ、図１６（Ａ）に示す半導体装置が有する回路２００Ａを用いることができる。
また、シフトレジスタ１１００Ｂは、フリップフロップ１１０１Ｂ＿１〜フリップフロップ１１０１Ｂ＿Ｎ（Ｎは自然数）という複数のフリップフロップを有する。図４７に示すフリップフロップ１１０１Ｂ＿１〜フリップフロップ１１０１Ｂ＿Ｎとして、それぞれ、図１６（Ａ）に示す半導体装置が有する回路２００Ｂを用いることができる。
シフトレジスタ１１００Ａは、配線１１１１＿１〜配線１１１１＿Ｎ、配線１１１２Ａ、配線１１１３Ａ、配線１１１４Ａ、配線１１１５Ａ、配線１１１６Ａ、及び配線１１１９Ａと接続される。そして、フリップフロップ１１０１Ａ＿ｉ（ｉは、１〜Ｎのいずれか一つ）において、配線１１１、配線１１２Ａ、配線１１３Ａ、配線１１４Ａ、配線１１５Ａ、及び配線１１６Ａは、それぞれ、配線１１１１＿ｉ、配線１１１２Ａ、配線１１１３Ａ、配線１１１１＿ｉ−１、配線１１１５Ａ、配線１１１１＿ｉ＋１と接続される。
なお、配線１１２Ａを配線１１１２Ａと配線１１１９Ａの一方と接続させる際に、奇数段目のフリップフロップと、偶数段目のフリップフロップとで、配線１１２Ａの接続先を異ならせてもよい。
また、シフトレジスタ１１００Ｂは、配線１１１１＿１〜配線１１１１＿Ｎ、配線１１１２Ｂ、配線１１１３Ｂ、配線１１１４Ｂ、配線１１１５Ｂ、配線１１１６Ｂ、及び配線１１１９Ｂと接続される。そして、フリップフロップ１１０１Ｂ＿ｉ（ｉは、１〜Ｎのいずれか一つ）において、配線１１１、配線１１２Ｂ、配線１１３Ｂ、配線１１４Ｂ、配線１１５Ｂ、及び配線１１６Ｂは、それぞれ、配線１１１１＿ｉ、配線１１１２Ｂ、配線１１１３Ｂ、配線１１１１＿ｉ−１、配線１１１５Ｂ、配線１１１１＿ｉ＋１と接続される。
なお、配線１１２Ｂを配線１１１２Ｂと配線１１１９Ｂの一方と接続させる際に、奇数段目のフリップフロップと、偶数段目のフリップフロップとで、配線１１２Ｂの接続先を異ならせてもよい。
シフトレジスタ１１００Ａは、信号ＧＯＵＴＡ＿１〜信号ＧＯＵＴＡ＿Ｎを配線１１１１＿１〜配線１１１１＿Ｎに出力する。信号ＧＯＵＴＡ＿１〜信号ＧＯＵＴＡ＿Ｎは、それぞれ、フリップフロップ１１０１Ａ＿１〜フリップフロップ１１０１Ａ＿Ｎの出力信号であり、信号ＯＵＴＡに対応する。また、シフトレジスタ１１００Ｂは、信号ＧＯＵＴＢ＿１〜信号ＧＯＵＴＢ＿Ｎを配線１１１１＿１〜配線１１１１＿Ｎに出力する。信号ＧＯＵＴＢ＿１〜信号ＧＯＵＴＢ＿Ｎは、それぞれ、フリップフロップ１１０１Ｂ＿１〜フリップフロップ１１０１Ｂ＿Ｎの出力信号であり、信号ＯＵＴＢに対応する。よって、配線１１１１＿１〜配線１１１１＿Ｎは、配線１１１と同様の機能を有する。
配線１１１２Ａ及び配線１１１２Ｂには、信号ＧＣＫ１が入力され、配線１１１９Ａ及び配線１１１９Ｂには、信号ＧＣＫ２が入力される。信号ＧＣＫ１と信号ＧＣＫ２は、それぞれ、クロック信号ＣＫ１とクロック信号ＣＫ２に対応する。よって、配線１１１２Ａ及び配線１１１９Ａは、配線１１２Ａと同様の機能を有し、配線１１１２Ｂ及び配線１１１９Ｂは、配線１１２Ｂと同様の機能を有する。
配線１１１３Ａ及び配線１１１３Ｂには、電圧Ｖ１が供給される。よって、配線１１１３Ａは配線１１３Ａと同様の機能を有し、配線１１１３Ｂは配線１１３Ｂと同様の機能を有する。
配線１１１４Ａ及び配線１１１４Ｂには、信号ＧＳＰが入力される。信号ＧＳＰは、スタート信号ＳＰに対応する。よって、配線１１１４Ａは配線１１４Ａと同様の機能を有し、配線１１１４Ｂは配線１１４Ｂと同様の機能を有する。
配線１１１５Ａには、信号ＳＥＬＡが入力され、配線１１１５Ｂには、信号ＳＥＬＢが入力される。よって、配線１１１５Ａは配線１１５Ａと同様の機能を有し、配線１１１５Ｂは配線１１５Ｂと同様の機能を有する。
配線１１１６Ａ及び配線１１１６Ｂには、信号ＧＲＥが入力される。信号ＧＲＥは、リセット信号ＲＥに対応する。よって、配線１１１６Ａは配線１１６Ａと同様の機能を有し、配線１１１６Ｂは配線１１６Ｂと同様の機能を有する。
なお、配線１１１２Ａと配線１１１２Ｂに同じ信号が入力される場合、配線１１１２Ａと配線１１１２Ｂとが接続されてもよい。または、この場合、図４８に示すように、配線１１１２Ａと配線１１１２Ｂに同じ配線（配線１１１２）を用いてもよい。または、配線１１１２Ａと配線１１１２Ｂに、別々の信号又は別々の電圧を入力してもよい。
また、配線１１１３Ａと配線１１１３Ｂに同じ信号が入力される場合、配線１１１３Ａと配線１１１３Ｂとが接続されてもよい。または、この場合、図４８に示すように、配線１１１３Ａと配線１１１３Ｂに同じ配線（配線１１１３）を用いてもよい。または、配線１１１３Ａと配線１１１３Ｂに、別々の信号又は別々の電圧を入力してもよい。
また、配線１１１４Ａと配線１１１４Ｂに同じ信号が入力される場合、配線１１１４Ａと配線１１１４Ｂとが接続されてもよい。または、この場合、図４８に示すように、配線１１１４Ａと配線１１１４Ｂに同じ配線（配線１１１４）を用いてもよい。または、配線１１１４Ａと配線１１１４Ｂに、別々の信号又は別々の電圧を入力してもよい。
また、配線１１１６Ａと配線１１１６Ｂに同じ信号が入力される場合、配線１１１６Ａと配線１１１６Ｂとが接続されてもよい。または、この場合、図４８に示すように、配線１１１６Ａと配線１１１６Ｂに同じ配線（配線１１１６）を用いてもよい。または、配線１１１６Ａと配線１１１６Ｂに、別々の信号又は別々の電圧を入力してもよい。
また、配線１１１９Ａと配線１１１９Ｂに同じ信号が入力される場合、配線１１１９Ａと配線１１１９Ｂとが接続されてもよい。または、この場合、図４８に示すように、配線１１１９Ａと配線１１１９Ｂに同じ配線（配線１１１９）を用いてもよい。または、配線１１１９Ａと配線１１１９Ｂに、別々の信号又は別々の電圧を入力してもよい。
＜シフトレジスタの動作＞
シフトレジスタの動作の一例について、図４９を参照して説明する。図４９は、シフトレジスタの動作の一例を示すタイミングチャートである。図４９では、信号ＧＣＫ１、信号ＧＣＫ２、信号ＧＳＰ、信号ＧＲＥ、信号ＳＥＬＡ、信号ＳＥＬＢ、信号ＧＯＵＴＡ＿１〜信号ＧＯＵＴＡ＿Ｎ、及び信号ＧＯＵＴＢ＿１〜信号ＧＯＵＴＢ＿Ｎを示す。
まず、ｋ（ｋは自然数）フレーム目におけるフリップフロップ１１０１Ａ＿ｉの動作と、ｋ−１フレーム目におけるフリップフロップ１１０１Ｂ＿ｉの動作と、を説明する。
まず、信号ＧＯＵＴＡ＿ｉ−１及び信号ＧＯＵＴＢ＿ｉがＨレベルになる。すると、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ａ１における動作を開始する。よって、フリップフロップ１１０１Ａ＿ｉは配線１１１１＿ｉにＬ信号を出力し、フリップフロップ１１０１Ｂ＿ｉは配線１１１１＿ｉにＬ信号を出力する。
その後、信号ＧＣＫ１及び信号ＧＣＫ２が反転すると、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ｂ１における動作を開始する。よって、フリップフロップ１１０１Ａ＿ｉは配線１１１１＿ｉにＨ信号を出力し、フリップフロップ１１０１Ｂ＿ｉは配線１１１１＿ｉにＨ信号を出力する。
その後、信号ＧＣＫ１及び信号ＧＣＫ２が再び反転すると、信号ＧＯＵＴＡ＿ｉ＋１及び信号ＧＯＵＴＢ＿ｉ＋１はＨレベルになる。すると、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ｃ１における動作を開始する。よって、フリップフロップ１１０１Ａ＿ｉは、配線１１１１＿ｉにＬ信号を出力し、フリップフロップ１１０１Ｂ＿ｉは、配線１１１１＿ｉに信号を出力しない。
その後、再び、信号ＧＯＵＴＡ＿ｉ−１及び信号ＧＯＵＴＢ＿ｉがＨレベルになるまで、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ｄ１における動作を行う。よって、フリップフロップ１１０１Ａ＿ｉは配線１１１１＿ｉにＬ信号を出力し、フリップフロップ１１０１Ｂ＿ｉは配線１１１１＿ｉに信号を出力しない。
次に、ｋ＋１フレーム目におけるフリップフロップ１１０１Ａ＿ｉの動作と、ｋフレーム目におけるフリップフロップ１１０１Ｂ＿ｉの動作と、を説明する。
まず、信号ＧＯＵＴＡ＿ｉ−１及び信号ＧＯＵＴＢ＿ｉがＨレベルになる。すると、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ａ２における動作を開始する。よって、フリップフロップ１１０１Ａ＿ｉは配線１１１１＿ｉにＬ信号を出力し、フリップフロップ１１０１Ｂ＿ｉは配線１１１１＿ｉにＬ信号を出力する。
その後、信号ＧＣＫ１及び信号ＧＣＫ２が反転すると、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ｂ２における動作を開始する。よって、フリップフロップ１１０１Ａ＿ｉは配線１１１１＿ｉにＨ信号を出力し、フリップフロップ１１０１Ｂ＿ｉは配線１１１１＿ｉにＨ信号を出力する。
その後、信号ＧＣＫ１及び信号ＧＣＫ２が再び反転すると、信号ＧＯＵＴＡ＿ｉ＋１及び信号ＧＯＵＴＢ＿ｉ＋１はＨレベルになる。すると、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ｃ２における動作を開始する。よって、フリップフロップ１１０１Ａ＿ｉは、配線１１１１＿ｉに信号を出力せず、フリップフロップ１１０１Ｂ＿ｉは、配線１１１１＿ｉにＬ信号を出力する。
その後、再び、信号ＧＯＵＴＡ＿ｉ−１及び信号ＧＯＵＴＢ＿ｉがＨレベルになるまで、フリップフロップ１１０１Ａ＿ｉ及びフリップフロップ１１０１Ｂ＿ｉは、実施の形態４で説明した期間ｄ２における動作を行う。よって、フリップフロップ１１０１Ａ＿ｉは配線１１１１＿ｉに信号を出力せず、フリップフロップ１１０１Ｂ＿ｉは配線１１１１＿ｉにＬ信号を出力する。
（実施の形態７）
本実施の形態では、ソースドライバ回路（「ソースドライバ」ともいう。）について、図５０（Ａ）〜図５０（Ｄ）を参照して説明する。
図５０（Ａ）に、ソースドライバ回路の構成の一例を示す。ソースドライバ回路は、回路２００１及び回路２００２を有する。回路２００２は、回路２００２＿１〜回路２００２＿Ｎ（Ｎは自然数）という複数の回路を有する。回路２００２＿１〜回路２００２＿Ｎは、それぞれ、トランジスタ２００３＿１〜トランジスタ２００３＿ｋ（ｋは自然数）という複数のトランジスタを有する。トランジスタ２００３＿１〜トランジスタ２００３＿ｋとして、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタを用いることができる。また、トランジスタ２００３＿１〜トランジスタ２００３＿ｋをＣＭＯＳ型のスイッチとして用いることができる。
ソースドライバ回路が有する回路２００２＿１〜回路２００２＿Ｎの接続関係について、回路２００２＿１を例にして説明する。回路２００２＿１が有するトランジスタ２００３＿１〜トランジスタ２００３＿ｋは、第１の端子がそれぞれ、配線２００４＿１〜配線２００４＿ｋと接続され、第２の端子がそれぞれ、ソース線２００８＿１〜ソース線２００８＿ｋ（図５０（Ｂ）において、Ｓ１、Ｓ２、及びＳｋと示す。）と接続され、ゲートが配線２００５＿１と接続される。
回路２００１は、配線２００５＿１〜配線２００５＿Ｎに順番にＨ信号を出力するタイミングを制御する機能を有する。または、回路２００２＿１〜回路２００２＿Ｎを順番に選択する機能を有する。このように、回路２００１は、シフトレジスタとしての機能を有する。
又は、回路２００１は、配線２００５＿１〜配線２００５＿Ｎに様々な順番でＨ信号を出力することができる。または、回路２００２＿１〜回路２００２＿Ｎを様々な順番で選択することができる。このように、回路２００１は、デコーダとしての機能を有する。
回路２００２＿１は、配線２００４＿１〜配線２００４＿ｋとソース線２００８＿１〜ソース線２００８＿ｋとがそれぞれ導通するタイミングを制御する機能を有する。または、回路２００２＿１は、配線２００４＿１〜配線２００４＿ｋの電位をソース線２００８＿１〜ソース線２００８＿ｋに供給するタイミングを制御する機能を有する。このように、回路２００２＿１は、セレクタとしての機能を有する。なお、回路２００２＿２〜回路２００２＿Ｎは、回路２００２＿１と同様の機能を有する。
トランジスタ２００３＿１〜トランジスタ２００３＿Ｎは、それぞれ、配線２００４＿１〜配線２００４＿ｋとソース線２００８＿１〜ソース線２００８＿ｋとが導通するタイミングを制御する機能を有する。例えば、トランジスタ２００３＿１は、配線２００４＿１とソース線２００８＿１とが導通するタイミングを制御する機能を有する。または、トランジスタ２００３＿１〜トランジスタ２００３＿Ｎは、それぞれ、配線２００４＿１〜配線２００４＿ｋの電位をソース線２００８＿１〜ソース線２００８＿ｋに供給するタイミングを制御する機能を有する。例えば、トランジスタ２００３＿１は、配線２００４＿１の電位をソース線２００８＿１に供給するタイミングを制御する機能を有する。このように、トランジスタ２００３＿１〜トランジスタ２００３＿Ｎは、それぞれ、スイッチとしての機能を有する。
なお、配線２００４＿１〜配線２００４＿ｋのそれぞれに、ビデオ信号に応じたアナログ信号等の、ビデオ信号に対応する信号が入力される場合、配線２００４＿１〜配線２００４＿ｋは、信号線としての機能を有する。または、配線２００４＿１〜配線２００４＿ｋのそれぞれには、デジタル信号、アナログ電圧、又はアナログ電流が入力されてもよい。
次に、図５０（Ａ）に示すソースドライバ回路の動作の一例について、図５０（Ｂ）のタイミングチャートを参照して説明する。
図５０（Ｂ）に、信号２０１５＿１〜信号２０１５＿Ｎ、及び信号２０１４＿１〜信号２０１４＿ｋを示す。信号２０１５＿１〜信号２０１５＿Ｎはそれぞれ、回路２００１の出力信号であり、信号２０１４＿１〜信号２０１４＿ｋはそれぞれ、配線２００４＿１〜配線２００４＿ｋに入力される信号である。
なお、ソースドライバ回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間は、例えば、期間Ｔ０、及び期間Ｔ１〜期間ＴＮに分割される。期間Ｔ０は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であり、プリチャージ期間ともいう。期間Ｔ１〜期間ＴＮはそれぞれ、選択された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間ともいう。
まず、期間Ｔ０において、回路２００１は、Ｈ信号を配線２００５＿１〜配線２００５＿Ｎに出力する。すると、回路２００２＿１において、トランジスタ２００３＿１〜トランジスタ２００３＿ｋがオンになるので、配線２００４＿１〜配線２００４＿ｋと、ソース線２００８＿１〜ソース線２００８＿ｋとがそれぞれ導通状態になる。このとき、配線２００４＿１〜配線２００４＿ｋには、プリチャージ電圧Ｖｐが供給される。よって、プリチャージ電圧Ｖｐは、トランジスタ２００３＿１〜トランジスタ２００３＿ｋを介して、ソース線２００８＿１〜ソース線２００８＿ｋにそれぞれ出力される。プリチャージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属する画素がプリチャージされる。
期間Ｔ１〜期間ＴＮにおいて、回路２００１は、Ｈ信号を配線２００５＿１〜配線２００５＿Ｎに順番に出力する。例えば、期間Ｔ１において、回路２００１は、Ｈ信号を配線２００５＿１に出力する。すると、トランジスタ２００３＿１〜トランジスタ２００３＿ｋはオンになるので、配線２００４＿１〜配線２００４＿ｋと、ソース線２００８＿１〜ソース線２００８＿ｋとが導通状態になる。このとき、配線２００４＿１〜配線２００４＿ｋには、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は、それぞれ、トランジスタ２００３＿１〜トランジスタ２００３＿ｋを介して、選択された行に属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。このようにして、期間Ｔ１〜期間ＴＮにおいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号が書き込まれる。
以上のように、ビデオ信号が複数の列ずつ画素に書き込まれることによって、ビデオ信号の数、又はビデオ信号を画素に書き込むために要する配線の数を減らすことができる。よって、画素部が形成される基板と外部回路との接続数を減らすことができるので、歩留まりの向上、信頼性の向上、部品数の削減、又はコストの削減を図ることができる。
また、ビデオ信号が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることができる。よって、ビデオ信号の書き込み不足を防止することができるので、表示品位の向上を図ることができる。
なお、ｋを大きくすることによって、外部回路との接続数を減らすことができる。ただし、ｋが大きすぎると、画素への書き込み時間が短くなる。よって、好ましくはｋが６以上、より好ましくはｋが３以上、さらに好ましくはｋ＝２とする。
特に、画素の色要素がｎ（ｎは自然数）個である場合、ｋ＝ｎ、又はｋ＝ｎ×ｄ（ｄは自然数）であることが好ましい。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との三つに分割される場合、ｋ＝３、又はｋ＝３×ｄであることが好ましい。
また、画素がｍ（ｍは自然数）個のサブ画素（サブ画素のことをサブピクセル又は副画素ともいう。）に分割される場合、ｋ＝ｍ、又はｋ＝ｍ×ｄであることが好ましい。例えば、画素が２個のサブ画素に分割される場合、ｋ＝２であることが好ましい。または、画素の色要素がｎ個である場合、ｋ＝ｍ×ｎ、又はｋ＝ｍ×ｎ×ｄであることが好ましい。
また、ソースドライバ回路の構成の別の一例を、図５０（Ｃ）を参照して説明する。回路２００１の駆動周波数及び回路２００２の駆動周波数が低い場合は、回路２００１及び回路２００２を単結晶半導体で設けてもよいので、図５０（Ｃ）に示すように、回路２００１及び回路２００２を画素部２００７と同じ基板に形成することができる。この構成によって、画素部が形成される基板と外部回路との接続数を減らすことができるので、歩留まりの向上、信頼性の向上、部品数の削減、又はコストの削減を図ることができる。
さらに、ゲートドライバ回路２００６Ａ及びゲートドライバ回路２００６Ｂも画素部２００７と同じ基板に形成することによって、外部回路との接続数をさらに減らすことができる。なお、ゲートドライバ回路２００６Ａは、上記実施の形態で説明した回路１０Ａ、回路１００Ａ、又は回路２００Ａに対応し、ゲートドライバ回路２００６Ｂは、上記実施の形態で説明した回路１０Ｂ、回路１００Ｂ、又は回路２００Ｂに対応する。
また、ソースドライバ回路の構成の別の一例を、図５０（Ｄ）を参照して説明する。図５０（Ｄ）に示すように、回路２００１を画素部２００７とは別の基板に形成し、回路２００２を画素部２００７と同じ基板に形成してもよい。この構成によって、画素部が形成される基板と外部回路との接続数を減らすことができるので、歩留まりの向上、信頼性の向上、部品数の削減、又はコストの削減を図ることができる。また、画素部２００７と同じ基板に形成する回路が少なくなるので、額縁を小さくすることができる。
（実施の形態８）
表示装置において、画素に設けられた素子（例えば、トランジスタ、表示素子、容量素子）が静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）やノイズ等によって破壊されることを防止するために、ゲート線又はソース線に保護回路を設けることがある。
本実施の形態では、保護回路の構成、及び当該保護回路を用いた半導体装置の構成について説明する。
保護回路の回路図の一例について、図５１（Ａ）〜図５１（Ｇ）を参照して説明する。
保護回路として、図５１（Ａ）に示す保護回路３０００を用いてもよい。図５１（Ａ）に示す保護回路３０００は、配線３０１１に接続される画素に設けられた素子が静電気破壊やノイズ等によって破壊されることを防止するために設けられている。保護回路３０００は、トランジスタ３００１及びトランジスタ３００２を有する。トランジスタ３００１及びトランジスタ３００２には、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタを用いることができる。
トランジスタ３００１は、第１の端子が配線３０１２と接続され、第２の端子が配線３０１１と接続され、ゲートが配線３０１１と接続される。トランジスタ３００２は、第１の端子が配線３０１３と接続され、第２の端子が配線３０１１と接続され、ゲートが配線３０１３と接続される。
配線３０１１には、信号（例えば、走査信号、ビデオ信号、クロック信号、スタート信号、リセット信号、又は選択信号等）、並びに、電圧（例えば、負電源電位、グランド電圧、又は正電源電位等）が供給される。配線３０１２には、高電源電位（ＶＤＤ）が供給され、配線３０１３には、低電源電位（ＶＳＳ）（又は、グランド電圧）が供給される。
配線３０１１の電位が低電源電位（ＶＳＳ）〜高電源電位（ＶＤＤ）の間の値であれば、トランジスタ３００１及びトランジスタ３００２はオフになる。よって、配線３０１１に供給される信号又は電圧は、配線３０１１と接続される画素に供給される。
一方、静電気等の影響によって、配線３０１１に高電源電位（ＶＤＤ）よりも高い電位又は低電源電位（ＶＳＳ）よりも低い電位が供給される場合がある。この場合、この高電源電位（ＶＤＤ）よりも高い電位又は低電源電位（ＶＳＳ）よりも低い電位によって、配線３０１１と接続される画素に設けられた素子が破壊されることがある。
このような静電破壊を防止するために、静電気等の影響によって、配線３０１１に高電源電位（ＶＤＤ）よりも高い電位が供給される場合、トランジスタ３００１がオンになる。すると、配線３０１１の電荷は、トランジスタ３００１を介して配線３０１２に移動するので、配線３０１１の電位が減少する。
また、静電気等の影響によって、配線３０１１に低電源電位（ＶＳＳ）よりも低い電位が供給される場合、トランジスタ３００２がオンになる。すると、配線３０１１の電荷は、トランジスタ３００２を介して配線３０１３に移動するので、配線３０１１の電位が上昇する。
以上のように、保護回路３０００を設けることによって、配線３０１１と接続される画素が有する素子の静電気等による破壊を防ぐことができる。
なお、保護回路として、図５１（Ｂ）又は図５１（Ｃ）に示す保護回路３０００を用いてもよい。図５１（Ｂ）に示す構成は、図５１（Ａ）に示す構成においてトランジスタ３００２及び配線３０１３を省略したものに対応する。図５１（Ｃ）に示す構成は、図５１（Ａ）に示す構成においてトランジスタ３００１及び配線３０１２を省略したものに対応する。
また、保護回路として、図５１（Ｄ）に示す保護回路３０００を用いてもよい。図５１（Ｄ）に示す構成は、図５１（Ａ）に示す構成において、配線３０１１と配線３０１２との間にトランジスタ３００３が直列に接続され、配線３０１１と配線３０１３との間にトランジスタ３００４が直列に接続されたものに対応する。
図５１（Ｄ）において、トランジスタ３００３は、第１の端子が配線３０１２と接続され、第２の端子がトランジスタ３００１の第１の端子と接続され、ゲートがトランジスタ３００１の第１の端子と接続されている。トランジスタ３００４は、第１の端子が配線３０１３と接続され、第２の端子がトランジスタ３００２の第１の端子と接続され、ゲートが配線３０１３と接続されている。
また、保護回路として、図５１（Ｅ）に示す保護回路３０００を用いてもよい。図５１（Ｅ）に示す構成は、図５１（Ｄ）に示す構成において、トランジスタ３００１のゲートがトランジスタ３００３のゲートと接続され、トランジスタ３００２のゲートがトランジスタ３００４のゲートと接続されたものに対応する。
また、保護回路として、図５１（Ｆ）に示す保護回路３０００を用いてもよい。図５１（Ｆ）に示す構成は、図５１（Ａ）に示す構成において、配線３０１１と配線３０１２との間にトランジスタ３００１とトランジスタ３００３が並列に接続され、配線３０１１と配線３０１３との間にトランジスタ３００２とトランジスタ３００４が並列に接続されたものに対応する。
図５１（Ｆ）において、トランジスタ３００３は、第１の端子が配線３０１２と接続され、第２の端子が配線３０１１と接続され、ゲートが配線３０１１と接続されている。また、トランジスタ３００４は、第１の端子が配線３０１３と接続され、第２の端子が配線３０１１と接続され、ゲートが配線３０１３と接続されている。
また、保護回路として、図５１（Ｇ）に示す保護回路３０００を用いてもよい。図５１（Ｇ）に示す構成は、図５１（Ａ）に示す構成において、トランジスタ３００１のゲートと第１の端子との間に、容量素子３００５と抵抗素子３００６とを並列に接続し、トランジスタ３００２のゲートと第１の端子との間に、容量素子３００７と抵抗素子３００８とを並列に接続したものに対応する。
図５１（Ｇ）の構成を適用することによって、保護回路３０００自体の破壊又は劣化を防止することができる。
例えば、配線３０１１に電源電位よりも高い電圧が供給される場合、トランジスタ３００１のゲートとソースとの間の電位差（Ｖｇｓ）が大きくなる。よって、トランジスタ３００１がオン状態になるので、配線３０１１の電圧が減少する。しかし、トランジスタ３００１のゲートと第２の端子との間に大きな電圧が印加されるので、トランジスタ３００１が破壊又は劣化することがある。これを防止するために、容量素子３００５を用いてトランジスタ３００１のゲート電圧を上昇させ、トランジスタ３００１のゲートとソースとの間の電位差（Ｖｇｓ）を小さくする。
具体的には、トランジスタ３００１がオン状態になると、トランジスタ３００１の第１の端子の電圧が瞬間的に上昇する。そして、容量素子３００５の容量結合によって、トランジスタ３００１のゲート電圧が上昇する。このようにして、トランジスタ３００１のゲートとソースとの間の電位差（Ｖｇｓ）を小さくすることができるため、トランジスタ３００１の破壊又は劣化を抑制することができる。
同様に、配線３０１１に電源電位よりも低い電圧が供給される場合、トランジスタ３００２の第１の端子の電圧が瞬間的に減少する。そして、容量素子３００７の容量結合によって、トランジスタ３００２のゲート電圧が減少する。このようにして、トランジスタ３００２のゲートとソースとの間の電位差（Ｖｇｓ）を小さくすることができるため、トランジスタ３００２の破壊又は劣化を抑制することができる。
次に、保護回路を設けた半導体装置の構成について、図５２（Ａ）及び図５２（Ｂ）を用いて説明する。
図５２（Ａ）に、ゲート線に保護回路を設けた半導体装置の構成の一例を示す。図５２（Ａ）において、ゲート線３１０２＿１及びゲート線３１０２＿２はそれぞれ、図５１（Ａ）〜図５１（Ｇ）の配線３０１１に対応する。
配線３０１２及び配線３０１３は、ゲートドライバ回路３１００に接続される配線のいずれかと接続される。このような構成とすることにより、保護回路３０００を動作させるための電源電圧としてゲートドライバ回路の電源電圧を用いることができるため、電源電圧の種類、及び保護回路３０００に電源電圧を供給するための配線の数を減らすことができる。
図５２（Ｂ）に、ＦＰＣ等の外部から信号又は電圧が供給される端子に保護回路を設けた半導体装置の構成の一例を示す。図５２（Ｂ）において、配線３０１２及び配線３０１３は、外部端子のいずれかと接続される。例えば、配線３０１２が端子３１０１ａと接続される場合、端子３１０１ａに設けられる保護回路において、トランジスタ３００１を省略することができる。同様に、配線３０１３が端子３１０１ｂと接続される場合、端子３１０１ｂに設けられる保護回路において、トランジスタ３００２を省略することができる。また、端子３１０１ｃ、端子３１０１ｄに設けられる保護回路においても同様である。
このような構成とすることによって、トランジスタの数を減らすことができるので、レイアウト面積の縮小を図ることができる。
（実施の形態９）
本実施の形態では、トランジスタと表示素子を有する表示装置の構造、及びトランジスタの構造について、図５３（Ａ）〜図５３（Ｃ）を参照して説明する。
トランジスタとして、例えば電界効果トランジスタ又はバイポーラトランジスタが挙げられる。電界効果トランジスタとして、薄膜トランジスタ（「ＴＦＴ」ともいう。）を用いてもよい。また、電界効果トランジスタとして、トップゲート型のトランジスタ、又はボトムゲート型のトランジスタを用いてもよい。また、ボトムゲート型のトランジスタとしては、チャネルエッチ型のトランジスタ又はボトムコンタクト型（「逆コプレナ型」ともいう。）のトランジスタが挙げられる。また、電界効果トランジスタは、Ｎ型又はＰ型の導電型にしてもよい。
なお、電界効果トランジスタは、例えば、ゲート電極と、ソース領域、チャネル領域、及びドレイン領域を有する半導体層と、断面視においてゲート電極と半導体層との間に設けられたゲート絶縁層と、により構成される。半導体層は、半導体膜又は半導体基板を用いて形成される。
半導体膜又は半導体基板に適用される半導体材料としては、非晶質半導体、微結晶半導体、単結晶半導体、及び多結晶半導体が挙げられる。また、半導体材料として酸化物半導体を用いてもよい。
酸化物半導体としては、四元系金属酸化物（Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物等）、三元系金属酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物等）、及び、二元系金属酸化物等（Ｉｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｇａ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物等）が挙げられる。また、酸化物半導体として、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物等を用いることもできる。また、酸化物半導体として、上記酸化物半導体として用いることができる金属酸化物にＳｉＯ２を含ませた酸化物半導体を用いることもできる。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及び、Ｃｏから選ばれた一つ又は複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、Ｇａ及びＣｏ等が挙げられる。
図５３（Ａ）及び図５３（Ｂ）に、トランジスタと表示素子を有する表示装置の構造の一例を示す。トランジスタとして、図５３（Ａ）ではトップゲート型トランジスタ、図５３（Ｂ）ではボトムゲート型トランジスタを用いている。
図５３（Ａ）において、基板５２６０と、基板５２６０上に設けられた絶縁層５２６１と、絶縁層５２６１上に設けられ、領域５２６２ａ〜領域５２６２ｅを有する半導体層５２６２と、半導体層５２６２を覆うように設けられた絶縁層５２６３と、半導体層５２６２及び絶縁層５２６３上に設けられた導電層５２６４と、絶縁層５２６３及び導電層５２６４上に設けられ、開口部を有する絶縁層５２６５と、絶縁層５２６５上及び絶縁層５２６５の開口部に設けられた導電層５２６６と、を示す。
図５３（Ｂ）において、基板５３００と、基板５３００上に設けられた導電層５３０１と、導電層５３０１を覆うように設けられた絶縁層５３０２と、導電層５３０１及び絶縁層５３０２上に設けられた半導体層５３０３ａと、半導体層５３０３ａ上に設けられた半導体層５３０３ｂと、半導体層５３０３ｂ及び絶縁層５３０２上に設けられた導電層５３０４と、絶縁層５３０２及び導電層５３０４上に設けられ、開口部を有する絶縁層５３０５と、絶縁層５３０５上及び絶縁層５３０５の開口部に設けられた導電層５３０６と、を示す。
また、図５３（Ｃ）に、トランジスタの構造の他の一例を示す。図５３（Ｃ）において、領域５３５３及び領域５３５５を有する半導体基板５３５２と、半導体基板５３５２上に設けられた絶縁層５３５６と、半導体基板５３５２上に設けられた絶縁層５３５４と、絶縁層５３５６上に設けられた導電層５３５７と、絶縁層５３５４、絶縁層５３５６、及び導電層５３５７上に設けられ、開口部を有する絶縁層５３５８と、絶縁層５３５８上及び絶縁層５３５８の開口部に設けられた導電層５３５９と、を示す。図５３（Ｃ）では、領域５３５０と領域５３５１のそれぞれに、トランジスタが設けられる。図５３（Ｃ）に示すトランジスタの構造を、図５３（Ａ）及び図５３（Ｂ）に示すトランジスタに適用してもよい。
なお、図５３（Ａ）で示すように、導電層５２６６及び絶縁層５２６５上に設けられ、開口部を有する絶縁層５２６７と、絶縁層５２６７及び絶縁層５２６７の開口部に設けられた導電層５２６８と、絶縁層５２６７及び導電層５２６８上に設けられ、開口部を有する絶縁層５２６９と、絶縁層５２６９上及び絶縁層５２６９の開口部に設けられたＥＬ層５２７０と、絶縁層５２６９及びＥＬ層５２７０上に設けられた導電層５２７１と、を表示装置が有していてもよい。図５３（Ｂ）の表示装置についても同様である。
なお、図５３（Ｂ）に示すように、絶縁層５３０５及び導電層５３０６上に配置される液晶層５３０７と、液晶層５３０７上に設けられた導電層５３０８と、を表示装置が有していてもよい。図５３（Ａ）の表示装置についても同様である。
絶縁層５２６１は、下地膜として機能する。絶縁層５３５４は、素子間分離層（例えば、フィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、及び絶縁層５３５６は、ゲート絶縁膜として機能する。導電層５２６４、導電層５３０１、及び導電層５３５７は、ゲート電極として機能する。絶縁層５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜又は平坦化膜として機能する。導電層５２６６、導電層５３０４、及び導電層５３５９は、配線、トランジスタの電極、又は容量素子の電極として機能する。導電層５２６８及び導電層５３０６は、画素電極又は反射電極として機能する。絶縁層５２６９は、隔壁として機能する。導電層５２７１及び導電層５３０８は、対向電極又は共通電極として機能する。
基板５２６０及び基板５３００としては、ガラス基板、石英基板、半導体基板（例えば、シリコン基板、又は単結晶基板）、ＳＯＩ基板、プラスチック基板、金属基板、ステンレス基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、又は可撓性基板等を用いてもよい。
ガラス基板として、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等を用いても良い。可撓性基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の、可撓性を有する合成樹脂等を用いてもよい。他にも、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニル等）、繊維状な材料を含む紙、基材フィルム（ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、紙類等）等を用いてもよい。
半導体基板５３５２としては、ｎ型又はｐ型の導電型を有する単結晶シリコン基板を用いてもよい。または、当該単結晶シリコン基板の一部又は全部を半導体基板５３５２として用いてもよい。領域５３５３は、不純物元素が半導体基板５３５２に添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型の導電型を有する場合、領域５３５３はｎ型の導電型を有し、ｎウェルとして機能する。また、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３はｐ型の導電型を有し、ｐウェルとして機能する。領域５３５５は、不純物元素が半導体基板５３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお、半導体基板５３５２に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を設けてもよい。
絶縁層５２６１としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜等の、酸素又は窒素を有する膜、又はこれらの積層構造等がある。絶縁層５２６１が２層構造で設けられる場合の例としては、１層目の絶縁層として窒化珪素膜、２層目の絶縁層として酸化珪素膜を設けた絶縁層が挙げられる。絶縁層５２６１が３層構造で設けられる場合の例としては、１層目の絶縁層として酸化珪素膜、２層目の絶縁層として窒化珪素膜、３層目の絶縁層として酸化珪素膜を設けた絶縁層が挙げられる。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂとしては、非単結晶半導体（例えば、非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコン等）、単結晶半導体、化合物半導体若しくは酸化物半導体（例えば、ＺｎＯ、ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ（インジウム亜鉛酸化物）、ＩＴＯ（インジウム錫酸化物）、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ））、有機半導体、又はカーボンナノチューブ等を用いることができる。
また、領域５２６２ａは、不純物元素が半導体層５２６２に添加されていない真性の状態であり、チャネル領域として機能する。なお、領域５２６２ａに不純物元素を添加されてもよい。領域５２６２ａに添加される不純物元素は、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物元素の濃度よりも低いことが好ましい。領域５２６２ｂ及び領域５２６２ｄは、領域５２６２ｃ及び領域５２６２ｅよりも低濃度の不純物元素が半導体層５２６２に添加された領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。なお、領域５２６２ｂ及び領域５２６２ｄは省略してもよい。領域５２６２ｃ及び領域５２６２ｅは、高濃度の不純物元素が半導体層５２６２に添加された領域であり、ソース領域又はドレイン領域として機能する。
また、半導体層５３０３ｂは、不純物元素としてリン等が添加された半導体層であり、ｎ型の導電型を有する。なお、半導体層５３０３ａとして、酸化物半導体又は化合物半導体が用いられる場合、半導体層５３０３ｂを省略してもよい。
絶縁層５２６３及び絶縁層５３５６として、酸化珪素膜、窒化珪素膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜等の、酸素若しくは窒素を有する膜、又はこれらの積層構造を用いるとよい。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、導電層５３０４、導電層５３０６、導電層５３０８、導電層５３５７、及び導電層５３５９として、単層構造の導電膜、又はこれらの積層構造等を用いるとよい。当該導電膜として、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素（Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）によって構成される群、この群から選ばれた一つの元素の単体膜、又は、この群から選ばれた一つの元素若しくは複数の元素を含む化合物からなる膜、等を用いるとよい。なお、当該単体膜又は当該化合物は、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、又は酸素（Ｏ）等を含んでもよい。
上記化合物としては、前述した複数の元素から選ばれた一つの元素若しくは複数の元素を含む化合物（例えば、合金）、前述した複数の元素から選ばれた一つの元素若しくは複数の元素と窒素との化合物（例えば、窒化膜）、前述した複数の元素から選ばれた一つの元素若しくは複数の元素とシリコンとの化合物（例えばシリサイド膜）、又はナノチューブ材料等がある。合金としては、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、アルミニウムネオジム（Ａｌ−Ｎｄ）、アルミニウムタングステン（Ａｌ−Ｗ）、アルミニウムジルコニウム（Ａｌ−Ｚｒ）、アルミニウムチタン（Ａｌ−Ｔｉ）、アルミニウムセリウム（Ａｌ−Ｃｅ）、マグネシウム銀（Ｍｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）、モリブデンタングステン（Ｍｏ−Ｗ）、又はモリブデンタンタル（Ｍｏ−Ｔａ）等がある。窒化膜としては、窒化チタン、窒化タンタル、窒化モリブデン等がある。シリサイド膜としては、タングステンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミニウムシリコン、又はモリブデンシリコン等がある。ナノチューブ材料としては、カーボンナノチューブ、有機ナノチューブ、無機ナノチューブ、又は金属ナノチューブ等がある。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５８としては、単層構造の絶縁層、又はこれらの積層構造等を用いるとよい。当該絶縁層としては、酸化珪素膜、窒化珪素膜、若しくは酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜等の酸素若しくは窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、又は、シロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、若しくはアクリル等の有機材料からなる膜等がある。
ＥＬ層５２７０は、発光材料からなる発光層を有する。発光層の他にも、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送層、電子輸送材料からなる電子輸送層、電子注入材料からなる電子注入層、又はこれらの材料のうち複数の材料を混合した層、等を含んでいてもよい。導電層５２６８と、ＥＬ層５２７０と、導電層５２７１とで、有機ＥＬ素子が構成される。
液晶層５３０７は、複数の液晶分子を含む液晶を有する。液晶分子の状態は主に、画素電極と対向電極との間に印加される電圧により決定され、液晶の光の透過率が変化する。液晶として、例えば、電気制御複屈折型液晶（ＥＣＢ型液晶ともいう。）、二色性色素を添加した液晶（ＧＨ液晶ともいう。）、高分子分散型液晶、ディスコチック液晶等を用いることができる。また、液晶として、ブルー相を示す液晶を用いてもよい。ブルー相を示す液晶は、例えば、ブルー相を示す液晶とカイラル剤とを含む液晶組成物により構成される。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を用いることにより、動作速度を向上させることができる。
なお、絶縁層５３０５上及び導電層５３０６上には、配向膜として機能する絶縁層、突起部として機能する絶縁層等を設けてもよい。
なお、導電層５３０８上には、カラーフィルタ、ブラックマトリクス、又は突起部として機能する絶縁層等を形成してもよい。導電層５３０８の下には、配向膜として機能する絶縁層を形成してもよい。
本実施の形態の表示装置に対し、上記実施の形態で説明したゲートドライバ回路及び半導体装置を適用することができる。また、本実施の形態で説明したトランジスタを、上記実施の形態で説明したゲートドライバ回路及び半導体装置に用いることができる。特に、トランジスタの半導体層として、非晶質半導体若しくは微結晶半導体等の非単結晶半導体、有機半導体、又は酸化物半導体等を用いる場合であっても、上記実施の形態で説明したゲートドライバ回路及び半導体装置の構成を有することによって、トランジスタの劣化の抑制等の効果を得ることができる。
（実施の形態１０）
本実施の形態では、表示装置の構成について、図５４（Ａ）〜図５４（Ｃ）を参照して説明する。表示装置の構成の一例として、図５４（Ａ）には、表示装置の上面図、図５４（Ｂ）及び図５４（Ｃ）には、図５４（Ａ）のＡ−Ｂの断面図をそれぞれ示す。
図５４（Ａ）において、基板５４００に、駆動回路５３９２と画素部５３９３とが設けられている。駆動回路５３９２は、ゲートドライバ回路、又はソースドライバ回路等を有する。
図５４（Ｂ）には、基板５４００と、基板５４００上に設けられた導電層５４０１と、導電層５４０１を覆うように設けられた絶縁層５４０２と、導電層５４０１及び絶縁層５４０２上に設けられた半導体層５４０３ａと、半導体層５４０３ａ上に設けられた半導体層５４０３ｂと、半導体層５４０３ｂ及び絶縁層５４０２上に設けられた導電層５４０４と、絶縁層５４０２及び導電層５４０４上設けられ、開口部を有する絶縁層５４０５と、絶縁層５４０５上及び絶縁層５４０５の開口部に設けられた導電層５４０６と、絶縁層５４０５及び導電層５４０６上に配置される絶縁層５４０８と、絶縁層５４０５上に設けられた液晶層５４０７と、液晶層５４０７及び絶縁層５４０８上に設けられた導電層５４０９と、導電層５４０９上に設けられた基板５４１０と、を示す。
導電層５４０１は、ゲート電極として機能する。絶縁層５４０２は、ゲート絶縁膜として機能する。導電層５４０４は、配線、トランジスタの電極、又は容量素子の電極として機能する。絶縁層５４０５は、層間膜、又は平坦化膜として機能する。導電層５４０６は、配線、画素電極、又は反射電極として機能する。絶縁層５４０８は、シール材として機能する。導電層５４０９は、対向電極、又は共通電極として機能する。
ここで、駆動回路５３９２と、導電層５４０９との間には、寄生容量が生じることがある。この結果、駆動回路５３９２の出力信号又は各ノードの電位に、なまり、又は遅延等が生じてしまう。また、駆動回路５３９２の消費電力が大きくなってしまう。
一方、図５４（Ｂ）に示すように、駆動回路５３９２上に、シール材として機能し、且つ液晶層の誘電率よりも低い絶縁層５４０８を設けることによって、駆動回路５３９２と導電層５４０９との間に生じる寄生容量を低減することができる。したがって、駆動回路５３９２の出力信号又は各ノードの電位の、なまり、又は遅延等を低減することができる。または、駆動回路５３９２の消費電力を低減することができる。
また、図５４（Ｃ）に示すように、駆動回路５３９２の一部の上に、シール材として機能する絶縁層５４０８を設けることによっても、同様の効果が得られる。なお、寄生容量の影響が懸念されない場合は、絶縁層５４０８は設けなくてもよい。
なお、本実施の形態では、液晶層を有する液晶素子を設けた表示装置について説明しているが、表示装置の表示素子には、液晶素子の他にも、ＥＬ素子又は電気泳動素子等を用いることができる。
本実施の形態の表示装置では、駆動回路の寄生容量を小さくできるため、出力信号又は各ノードの電位の、遅延又はなまりを低減することができる。よって、トランジスタの電流供給能力を高くすることを要しないので、トランジスタのチャネル幅を小さくすることができる。したがって、駆動回路のレイアウト面積を小さくし、表示装置の狭額縁化又は高精細化を図ることができる。
（実施の形態１１）
本実施の形態では、半導体装置のレイアウト図（上面図ともいう。）について説明する。一例として、図５５に、図３１（Ｂ）に示す半導体装置のレイアウト図を示す。
図５５に示す半導体装置は、導電層９０１、半導体層９０２、導電層９０３、導電層９０４、及びコンタクトホール９０５を有する。なお、他の導電層又はコンタクトホール、もしくは絶縁膜等を有していてもよい。例えば、導電層９０１と導電層９０３とを接続するためのコンタクトホールを形成してもよい。
導電層９０１は、ゲート電極又は配線として機能する部分を含む。半導体層９０２は、トランジスタの半導体層として機能する部分を含む。導電層９０３は、配線、ソース、又はドレインとして機能する部分を含む。導電層９０４は、透明電極、画素電極、又は配線として機能する部分を含む。コンタクトホール９０５を介して、導電層９０１と導電層９０４とを接続する、又は導電層９０３と導電層９０４とを接続することができる。
なお、導電層９０１と導電層９０３とが重なる部分に半導体層９０２を形成することによって、導電層９０１と導電層９０３との間の寄生容量を小さくすることができるので、ノイズの低減を図ることができる。同様の理由で、導電層９０１と導電層９０４とが重なる部分、又は導電層９０３と導電層９０４とが重なる部分に、半導体層９０２を設けてもよい。
なお、導電層９０１の一部の上に導電層９０４を形成し、コンタクトホール９０５を介して、導電層９０１と導電層９０４とを接続されることによって、配線抵抗を下げることができる。
また、導電層９０１の一部の上に導電層９０３及び導電層９０４を形成し、コンタクトホール９０５を介して、導電層９０１と導電層９０４とが接続され、別のコンタクトホール９０５を介して、導電層９０３と導電層９０４とが接続されることによって、配線抵抗をさらに下げることができる。
また、導電層９０３の一部の上に導電層９０４を形成し、コンタクトホール９０５を介して、導電層９０３と導電層９０４とが接続されることによって、配線抵抗を下げることができる。
また、導電層９０４の一部の下に導電層９０１又は導電層９０３を形成し、コンタクトホール９０５を介して、導電層９０４と、導電層９０１又は導電層９０３とが接続されることによって、配線抵抗を下げることができる。
（実施の形態１２）
本実施の形態において、上記実施の形態で説明したゲートドライバ回路、半導体装置、又は表示装置を用いた電子機器の一例、及び半導体装置の応用例について、図５６（Ａ）〜図５７（Ｈ）を参照して説明する。
図５６（Ａ）〜図５６（Ｈ）、及び図５７（Ａ）〜図５７（Ｄ）は、電子機器の一例を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５、接続端子５００６、センサ５００７、マイクロフォン５００８等を有する。なお、操作キー５００５は、電源スイッチ又は操作スイッチを含む。なお、センサ５００７は、力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、又は赤外線を測定する機能を有する。
図５６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０等を有する。図５６（Ｂ）は記録媒体を備えた携帯型の画像再生装置（例えば、ＤＶＤ再生装置）であり、上述したものの他に、表示部５００２、記録媒体読込部５０１１等を有する。図５６（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、表示部５００２、支持部５０１２、イヤホン５０１３等を有する。図５６（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１等を有する。
図５６（Ｅ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４等を有する。図５６（Ｆ）は携帯型遊技機であり、上述したものの他に、表示部５００２、記録媒体読込部５０１１等を有する。図５６（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部等を有する。図５６（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７等を有する。
図５７（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８等を有する。図５７（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６等を有する。図５７（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１等を有する。図５７（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ等を有する。
また、図５６（Ａ）〜図５６（Ｈ）、及び図５７（Ａ）〜図５７（Ｄ）に示す電子機器は、上記以外に様々な機能を有していてもよい。
例えば、情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付、又は時刻等を表示する機能、ソフトウェア（プログラム等）によって処理を制御する機能、無線通信機能、無線通信機能を用いてコンピュータネットワークに接続する機能、無線通信機能を用いてデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有していてもよい。
さらに、複数の表示部を有する電子機器においては、一つの表示部に主として映像情報を表示し、別の一つの表示部に主として文字情報を表示する機能、又は、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能等を有していてもよい。
さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動又は手動で補正する機能、撮影した画像を記録媒体（外部に設置、又は電子機器に内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
本実施の形態において説明した電子機器は、何らかの情報を表示するための表示部を有する。本実施の形態の電子機器の表示部に、上記実施の形態で説明したゲートドライバ回路、半導体装置、又は表示装置を適用することによって、信頼性の向上、歩留まりの向上、コストの削減、表示部の大型化、表示部の高精細化、等を図ることができる。
次に、半導体装置の応用例を、図５７（Ｅ）〜図５７（Ｈ）を参照して説明する。
半導体装置を、建造物に設けた例について、図５７（Ｅ）及び図５７（Ｆ）を参照して説明する。また、半導体装置を、移動体と一体にして設けた例について、図５７（Ｇ）及び図５７（Ｈ）を参照して説明する。
図５７（Ｅ）において、半導体装置は、建造物である壁と一体にして設けている。図５７（Ｅ）において、半導体装置は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、建物の壁と一体となっているため、半導体装置を設置するためのスペースを広く要することなく設置できる。
図５７（Ｆ）において、半導体装置は、建造物であるユニットバス５０２７と一体にして設けられている。半導体装置を構成する表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
なお、図５７（Ｅ）及び図５７（Ｆ）では、建造物として壁及びユニットバスを挙げたが、他にも様々な建造物に半導体装置を設置することができる。
図５７（Ｇ）において、半導体装置は、自動車の車体５０２９の表示パネル５０２８に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、半導体装置はナビゲーション機能を有していてもよい。
図５７（Ｈ）において、半導体装置は、旅客用飛行機と一体にして設けられている。図５７（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、ヒンジ部５０３２を介して天井５０３０と一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
なお、図５７（Ｇ）及び図５７（Ｈ）では、移動体として自動車、飛行機を示したが、他にも自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶、等の様々な移動体に半導体装置を設置することができる。
本実施例では、２つのゲートドライバ回路を有する半導体装置において、ゲート信号線に出力される信号の遅延又はなまりが低減されることを、回路シミュレーションにより検証する。
回路シミュレーションでは、上記実施の形態５の図３１（Ｂ）で説明した半導体装置を用いた。図３１（Ｂ）に示す半導体装置において、配線１１１はゲート信号線、回路２００Ａ及び回路２００Ｂはそれぞれゲートドライバ回路に対応する。
また、図５９は、比較例として用いた半導体装置の回路図である。図５９において、回路６２００は、トランジスタ６２０１、トランジスタ６２０２、トランジスタ６３０１、トランジスタ６３０２、トランジスタ６４０１、及びトランジスタ６４０２を有する。
トランジスタ６２０１は、第１の端子が配線６１１２と接続され、第２の端子が配線６１１１と接続され、ゲートがノードＣ１と接続される。トランジスタ６２０２は、第１の端子が配線６１１３と接続され、第２の端子が配線６１１１と接続され、ゲートがノードＣ２と接続される。
トランジスタ６３０１は、第１の端子が配線６１１４と接続され、第２の端子がノードＣ１と接続され、ゲートが配線６１１４と接続される。トランジスタ６３０２は、第１の端子が配線６１１３と接続され、第２の端子がノードＣ１と接続され、ゲートが配線６１１６と接続される。トランジスタ６４０１は、第１の端子が配線６１１５と接続され、第２の端子がノードＣ２と接続され、ゲートが配線６１１５と接続される。トランジスタ６４０２は、第１の端子が配線６１１３と接続され、第２の端子がノードＣ２と接続され、ゲートがトランジスタ６２０１のゲートと接続される。
図６０（Ａ）〜図６１に、回路シミュレーションによる計算結果を示す。なお、計算ソフトには、ＰＳｐｉｃｅを用いた。また、トランジスタのしきい値電圧を５Ｖ、電界効果移動度を１ｃｍ２／Ｖｓと仮定した。さらに、クロック信号ＣＫ１の電圧振幅を３０Ｖ（Ｈレベルの電位を３０Ｖ、Ｌレベルの電位を０Ｖ）、接地電位を０Ｖと仮定した。
ここで、図３１（Ｂ）におけるトランジスタ２０１Ａ及びトランジスタ２０１Ｂと、図５９におけるトランジスタ６２０１とは、同じ特性のものを用いた。同様に、トランジスタ２０２Ａとトランジスタ２０２Ｂとトランジスタ６２０２、トランジスタ３０１Ａとトランジスタ３０１Ｂとトランジスタ６３０１、トランジスタ３０２Ａとトランジスタ３０２Ｂとトランジスタ６３０２、トランジスタ４０１Ａとトランジスタ４０１Ｂとトランジスタ６４０１、トランジスタ４０２Ａとトランジスタ４０２Ｂとトランジスタ６４０２、はそれぞれ同じ特性のものを用いた。
また、図３１（Ｂ）における配線１１３Ａ及び配線１１３Ｂと、図５９における配線６１１３には、同じ電圧を入力した。同様に、配線１１４Ａと配線１１４Ｂと配線６１１４には、同じスタートパルス（ＳＰ）を入力し、配線１１６Ａと配線１１６Ｂと配線６１１６には、同じリセット信号（ＲＥ）を入力した。また、配線１１５Ａには信号ＳＥＬＡを入力し、配線１１５Ｂには信号ＳＥＬＢを入力した。配線６１１５には一定の電圧を入力した。
図６０（Ａ）は、図３１（Ｂ）に示す回路図を用いた回路シミュレーションによる計算結果であり、図６０（Ｂ）は、図５９に示す回路図を用いた回路シミュレーションによる計算結果である。図６０（Ａ）において、ノードＡ１の電位Ｖａ１、ノードＡ２の電位Ｖａ２、ノードＢ１のＶｂ１、ノードＢ２のＶｂ２、配線１１１の出力信号（ＯＵＴ）の電位を示す。また、図６０（Ｂ）において、ノードＣ１の電位Ｖｃ１、ノードＣ２の電位Ｖｃ２、信号線６１１１の出力信号（ＯＵＴ）の電位を示す。
また、図６１を用いて、図６０（Ａ）における配線１１１の出力信号（ＯＵＴ）の電位と、図６０（Ｂ）における信号線６１１１の出力信号（ＯＵＴ）の電位とを比較する。
図６１に示すように、図６０（Ａ）の配線１１１に出力される出力信号（ＯＵＴ）の方が、図６０（Ｂ）の信号線６１１１に出力される出力信号（ＯＵＴ）よりも、遅延が低減されることが確認された。
１０Ａ 回路
１０Ｂ 回路
１０Ｃ 回路
１０Ｄ 回路
１１ 配線
５０ 画素部
５１ ゲートドライバ回路
５２ ゲートドライバ回路
５４ ゲート線
１００Ａ 回路
１００Ｂ 回路
１００Ｃ 回路
１００Ｄ 回路
１０１Ａ スイッチ
１０１Ｂ スイッチ
１０１Ｃ スイッチ
１０１Ｄ スイッチ
１０２Ａ スイッチ
１０２Ｂ スイッチ
１０２Ｃ スイッチ
１０２Ｄ スイッチ
１０３Ａ スイッチ
１０３Ｂ スイッチ
１１１ 配線
１１２ 配線
１１２Ａ 配線
１１２Ｂ 配線
１１２Ｃ 配線
１１２Ｄ 配線
１１３ 配線
１１３Ａ 配線
１１３Ｂ 配線
１１３Ｃ 配線
１１３Ｄ 配線
１１４Ａ 配線
１１４Ｂ 配線
１１５Ａ 配線
１１５Ｂ 配線
１１６Ａ 配線
１１６Ｂ 配線
１１７Ａ 配線
１１７Ｂ 配線
１１８Ａ 配線
１１８Ｂ 配線
１２１Ａ 経路
１２１Ｂ 経路
１２２Ａ 経路
１２２Ｂ 経路
２００Ａ 回路
２００Ｂ 回路
２０１Ａ トランジスタ
２０１Ｂ トランジスタ
２０１ｐＡ トランジスタ
２０１ｐＢ トランジスタ
２０２Ａ トランジスタ
２０２Ｂ トランジスタ
２０２ｐＡ トランジスタ
２０２ｐＢ トランジスタ
２０３Ａ 容量素子
２０３Ｂ 容量素子
２０４Ａ トランジスタ
２０４Ｂ トランジスタ
２０５Ａ トランジスタ
２０５Ｂ トランジスタ
２０６Ａ トランジスタ
２０６Ｂ トランジスタ
２０７Ａ トランジスタ
２０７Ｂ トランジスタ
２１１Ａ ダイオード
２１１Ｂ ダイオード
２１２Ａ ダイオード
２１２Ｂ ダイオード
３００Ａ 回路
３００Ｂ 回路
３０１Ａ トランジスタ
３０１Ｂ トランジスタ
３０１ｐＡ トランジスタ
３０１ｐＢ トランジスタ
３０２Ａ トランジスタ
３０２Ｂ トランジスタ
３０２ｐＡ トランジスタ
３０２ｐＢ トランジスタ
３１２Ａ ダイオード
３１２Ｂ ダイオード
４００Ａ 回路
４００Ｂ 回路
４０１Ａ トランジスタ
４０１Ｂ トランジスタ
４０１ｐＡ トランジスタ
４０１ｐＢ トランジスタ
４０２Ａ トランジスタ
４０２Ｂ トランジスタ
４０２ｐＡ トランジスタ
４０２ｐＢ トランジスタ
４０３Ａ 抵抗素子
４０３Ｂ 抵抗素子
４０４Ａ トランジスタ
４０４Ｂ トランジスタ
４０５Ａ トランジスタ
４０５Ｂ トランジスタ
４０６Ａ トランジスタ
４０６Ｂ トランジスタ
４０７Ａ トランジスタ
４０７Ｂ トランジスタ
４０８Ａ トランジスタ
４０８Ｂ トランジスタ
４０９Ａ トランジスタ
４０９Ｂ トランジスタ
４１２Ａ ダイオード
４１２Ｂ ダイオード
５００Ａ 回路
５００Ｂ 回路
５０１Ａ トランジスタ
５０１Ｂ トランジスタ
５０２Ａ トランジスタ
５０２Ｂ トランジスタ
９０１ 導電層
９０２ 半導体層
９０３ 導電層
９０４ 導電層
９０５ コンタクトホール
１００１ 回路
１００２ 回路
１００２ａ 回路
１００２ｂ 回路
１００３ 回路
１００４ 画素部
１００５ 端子
１００６ 基板
１１００Ａ シフトレジスタ
１１００Ｂ シフトレジスタ
１１０１Ａ フリップフロップ
１１０１Ｂ フリップフロップ
１１１１ 配線
１１１２ 配線
１１１２Ａ 配線
１１１２Ｂ 配線
１１１３ 配線
１１１３Ａ 配線
１１１３Ｂ 配線
１１１４ 配線
１１１４Ａ 配線
１１１４Ｂ 配線
１１１５Ａ 配線
１１１５Ｂ 配線
１１１６ 配線
１１１６Ａ 配線
１１１６Ｂ 配線
１１１９ 配線
１１１９Ａ 配線
１１１９Ｂ 配線
２００１ 回路
２００２ 回路
２００３ トランジスタ
２００４ 配線
２００５ 配線
２００６Ａ ゲートドライバ回路
２００６Ｂ ゲートドライバ回路
２００７ 画素部
２００８ ソース線
２０１４ 信号
２０１５ 信号
３０００ 保護回路
３００１ トランジスタ
３００２ トランジスタ
３００３ トランジスタ
３００４ トランジスタ
３００５ 容量素子
３００６ 抵抗素子
３００７ 容量素子
３００８ 抵抗素子
３０１１ 配線
３０１２ 配線
３０１３ 配線
３０２０ 画素
３０２１ トランジスタ
３０２２ 液晶素子
３０２３ 容量素子
３０３１ 配線
３０３２ 配線
３０３３ 配線
３０３４ 電極
３１００ ゲートドライバ回路
３１０１ａ 端子
３１０１ｂ 端子
３１０１ｃ 端子
３１０１ｄ 端子
３１０２ ゲート線
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５１０２ 画素部
５１０８ ゲートドライバ回路
５１１０ ゲートドライバ回路
５１１２ ソースドライバ回路
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２７０ ＥＬ層
５２７１ 導電層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３９２ 駆動回路
５３９３ 画素部
５４００ 基板
５４０１ 導電層
５４０２ 絶縁層
５４０３ａ 半導体層
５４０３ｂ 半導体層
５４０４ 導電層
５４０５ 絶縁層
５４０６ 導電層
５４０７ 液晶層
５４０８ 絶縁層
５４０９ 導電層
５４１０ 基板
６１１１ 配線
６１１２ 配線
６１１３ 配線
６１１４ 配線
６１１５ 配線
６１１６ 配線
６２００ 回路
６２０１ トランジスタ
６２０２ トランジスタ
６３０１ トランジスタ
６３０２ トランジスタ
６４０１ トランジスタ
６４０２ トランジスタ

Claims (6)

  1. ゲート信号線と、第１のゲートドライバ回路と、第２のゲートドライバ回路と、を有し、
    前記第１のゲートドライバ回路は、第１の選択信号を前記ゲート信号線に出力する機能を有し、
    前記第１のゲートドライバ回路は、第１の非選択信号を前記ゲート信号線に出力する機能を有し、
    前記第２のゲートドライバ回路は、第２の選択信号を前記ゲート信号線に出力する機能を有し、
    前記第２のゲートドライバ回路は、第２の非選択信号を前記ゲート信号線に出力する機能を有し、
    第１のフレーム期間は、第１の期間と、第２の期間と、第３の期間と、を有し、
    第２のフレーム期間は、第４の期間と、第５の期間と、第６の期間と、を有し、
    前記第１の期間において、前記第１のゲートドライバ回路は、前記第１の非選択信号を前記ゲート信号線に出力し、
    前記第１の期間において、前記第２のゲートドライバ回路は、出力をハイインピーダンスとし、
    前記第２の期間において、前記第１のゲートドライバ回路は、前記第１の選択信号を前記ゲート信号線に出力し、
    前記第２の期間において、前記第２のゲートドライバ回路は、前記第２の選択信号を前記ゲート信号線に出力し、
    前記第３の期間において、前記第１のゲートドライバ回路は、前記第１の非選択信号を前記ゲート信号線に出力し、
    前記第３の期間において、前記第２のゲートドライバ回路は、出力をハイインピーダンスとし、
    前記第４の期間において、前記第１のゲートドライバ回路は、出力をハイインピーダンスとし、
    前記第４の期間において、前記第２のゲートドライバ回路は、前記第２の非選択信号を前記ゲート信号線に出力し、
    前記第５の期間において、前記第１のゲートドライバ回路は、前記第１の選択信号を前記ゲート信号線に出力し、
    前記第５の期間において、前記第２のゲートドライバ回路は、前記第２の選択信号を前記ゲート信号線に出力し、
    前記第６の期間において、前記第１のゲートドライバ回路は、出力をハイインピーダンスとし、
    前記第６の期間において、前記第２のゲートドライバ回路は、前記第２の非選択信号を前記ゲート信号線に出力することを特徴とする表示装置。
  2. ゲート信号線と、第１のゲートドライバ回路と、第２のゲートドライバ回路と、を有し、
    前記第１のゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第２のゲートドライバ回路は、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第１の電源線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第２のクロック信号線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、第２の電源線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    第１のフレーム期間は、第１の期間と、第２の期間と、第３の期間と、を有し、
    第２のフレーム期間は、第４の期間と、第５の期間と、第６の期間と、を有し、
    前記第１の期間において、前記第１のトランジスタはオフであり、
    前記第１の期間において、前記第２のトランジスタはオンであり、
    前記第１の期間において、前記第３のトランジスタはオフであり、
    前記第１の期間において、前記第４のトランジスタはオフであり、
    前記第２の期間において、前記第１のトランジスタはオンであり、
    前記第２の期間において、前記第２のトランジスタはオフであり、
    前記第２の期間において、前記第３のトランジスタはオンであり、
    前記第２の期間において、前記第４のトランジスタはオフであり、
    前記第３の期間において、前記第１のトランジスタはオフであり、
    前記第３の期間において、前記第２のトランジスタはオンであり、
    前記第３の期間において、前記第３のトランジスタはオフであり、
    前記第３の期間において、前記第４のトランジスタはオフであり、
    前記第４の期間において、前記第１のトランジスタはオフであり、
    前記第４の期間において、前記第２のトランジスタはオフであり、
    前記第４の期間において、前記第３のトランジスタはオフであり、
    前記第４の期間において、前記第４のトランジスタはオンであり、
    前記第５の期間において、前記第１のトランジスタはオンであり、
    前記第５の期間において、前記第２のトランジスタはオフであり、
    前記第５の期間において、前記第３のトランジスタはオンであり、
    前記第５の期間において、前記第４のトランジスタはオフであり、
    前記第６の期間において、前記第１のトランジスタはオフであり、
    前記第６の期間において、前記第２のトランジスタはオフであり、
    前記第６の期間において、前記第３のトランジスタはオフであり、
    前記第６の期間において、前記第４のトランジスタはオンであることを特徴とする表示装置。
  3. ゲート信号線と、第１のゲートドライバ回路と、第２のゲートドライバ回路と、を有し、
    前記第１のゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記第２のゲートドライバ回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１のクロック信号線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第１の電源線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、第２のクロック信号線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第２の電源線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２の電源線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記ゲート信号線と電気的に接続され、
    第１のフレーム期間は、第１の期間と、第２の期間と、第３の期間と、を有し、
    第２のフレーム期間は、第４の期間と、第５の期間と、第６の期間と、を有し、
    前記第１の期間において、前記第１のトランジスタはオフであり、
    前記第１の期間において、前記第２のトランジスタ及び前記第３のトランジスタは交互にオンになり、
    前記第１の期間において、前記第４のトランジスタはオフであり、
    前記第１の期間において、前記第５のトランジスタ及び前記第６のトランジスタはオフであり、
    前記第２の期間において、前記第１のトランジスタはオンであり、
    前記第２の期間において、前記第２のトランジスタ及び前記第３のトランジスタはオフであり、
    前記第２の期間において、前記第４のトランジスタはオフであり、
    前記第２の期間において、前記第５のトランジスタ及び前記第６のトランジスタはオフであり、
    前記第３の期間において、前記第１のトランジスタはオフであり、
    前記第３の期間において、前記第２のトランジスタ及び前記第３のトランジスタは交互にオンになり、
    前記第３の期間において、前記第４のトランジスタはオフであり、
    前記第３の期間において、前記第５のトランジスタ及び前記第６のトランジスタはオフであり、
    前記第４の期間において、前記第１のトランジスタはオフであり、
    前記第４の期間において、前記第２のトランジスタ及び前記第３のトランジスタはオフであり、
    前記第４の期間において、前記第４のトランジスタはオフであり、
    前記第４の期間において、前記第５のトランジスタ及び前記第６のトランジスタは交互にオンになり、
    前記第５の期間において、前記第１のトランジスタはオフであり、
    前記第５の期間において、前記第２のトランジスタ及び前記第３のトランジスタはオフであり、
    前記第５の期間において、前記第４のトランジスタはオンであり、
    前記第５の期間において、前記第５のトランジスタ及び前記第６のトランジスタはオフであり、
    前記第６の期間において、前記第１のトランジスタはオフであり、
    前記第６の期間において、前記第２のトランジスタ及び前記第３のトランジスタはオフであり、
    前記第６の期間において、前記第４のトランジスタはオフであり、
    前記第６の期間において、前記第５のトランジスタ及び前記第６のトランジスタは交互にオンになることを特徴とする表示装置。
  4. 請求項２において、
    前記第１のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅と概ね等しく、
    前記第２のトランジスタのチャネル幅は、前記第４のトランジスタのチャネル幅と概ね等しく、
    前記第１のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長と概ね等しく、
    前記第２のトランジスタのチャネル長は、前記第４のトランジスタのチャネル長と概ね等しいことを特徴とする表示装置。
  5. 請求項４において、
    前記第１のトランジスタのチャネル幅は、前記第４のトランジスタのチャネル幅と概ね等しく、
    前記第２のトランジスタのチャネル幅は、前記第５のトランジスタのチャネル幅と概ね等しく、
    前記第１のトランジスタのチャネル長は、前記第４のトランジスタのチャネル長と概ね等しく、
    前記第２のトランジスタのチャネル長は、前記第５のトランジスタのチャネル長と概ね等しいことを特徴とする表示装置。
  6. 請求項２乃至請求項５のいずれか一項において、
    前記第１乃至第４のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする表示装置。
JP2011191370A 2010-09-09 2011-09-02 表示装置 Expired - Fee Related JP5839896B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011191370A JP5839896B2 (ja) 2010-09-09 2011-09-02 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010201621 2010-09-09
JP2010201621 2010-09-09
JP2011191370A JP5839896B2 (ja) 2010-09-09 2011-09-02 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015220048A Division JP6110462B2 (ja) 2010-09-09 2015-11-10 シフトレジスタ及び表示装置

Publications (3)

Publication Number Publication Date
JP2012078805A JP2012078805A (ja) 2012-04-19
JP2012078805A5 JP2012078805A5 (ja) 2014-10-09
JP5839896B2 true JP5839896B2 (ja) 2016-01-06

Family

ID=45806224

Family Applications (13)

Application Number Title Priority Date Filing Date
JP2011191370A Expired - Fee Related JP5839896B2 (ja) 2010-09-09 2011-09-02 表示装置
JP2015220048A Active JP6110462B2 (ja) 2010-09-09 2015-11-10 シフトレジスタ及び表示装置
JP2017012979A Withdrawn JP2017107221A (ja) 2010-09-09 2017-01-27 シフトレジスタ
JP2017099390A Active JP6259148B2 (ja) 2010-09-09 2017-05-19 表示装置
JP2019086996A Active JP6559924B1 (ja) 2010-09-09 2019-04-29 表示装置
JP2019131660A Withdrawn JP2019207418A (ja) 2010-09-09 2019-07-17 表示装置
JP2020173130A Active JP6811890B1 (ja) 2010-09-09 2020-10-14 表示装置
JP2020207770A Active JP6960514B2 (ja) 2010-09-09 2020-12-15 表示装置
JP2021166736A Active JP7015409B2 (ja) 2010-09-09 2021-10-11 表示装置
JP2022007580A Withdrawn JP2022064931A (ja) 2010-09-09 2022-01-21 表示装置
JP2022091009A Active JP7124243B1 (ja) 2010-09-09 2022-06-03 表示装置
JP2022127921A Active JP7196354B2 (ja) 2010-09-09 2022-08-10 表示装置
JP2022199093A Active JP7441929B2 (ja) 2010-09-09 2022-12-14 表示装置

Family Applications After (12)

Application Number Title Priority Date Filing Date
JP2015220048A Active JP6110462B2 (ja) 2010-09-09 2015-11-10 シフトレジスタ及び表示装置
JP2017012979A Withdrawn JP2017107221A (ja) 2010-09-09 2017-01-27 シフトレジスタ
JP2017099390A Active JP6259148B2 (ja) 2010-09-09 2017-05-19 表示装置
JP2019086996A Active JP6559924B1 (ja) 2010-09-09 2019-04-29 表示装置
JP2019131660A Withdrawn JP2019207418A (ja) 2010-09-09 2019-07-17 表示装置
JP2020173130A Active JP6811890B1 (ja) 2010-09-09 2020-10-14 表示装置
JP2020207770A Active JP6960514B2 (ja) 2010-09-09 2020-12-15 表示装置
JP2021166736A Active JP7015409B2 (ja) 2010-09-09 2021-10-11 表示装置
JP2022007580A Withdrawn JP2022064931A (ja) 2010-09-09 2022-01-21 表示装置
JP2022091009A Active JP7124243B1 (ja) 2010-09-09 2022-06-03 表示装置
JP2022127921A Active JP7196354B2 (ja) 2010-09-09 2022-08-10 表示装置
JP2022199093A Active JP7441929B2 (ja) 2010-09-09 2022-12-14 表示装置

Country Status (5)

Country Link
US (10) US9035923B2 (ja)
JP (13) JP5839896B2 (ja)
KR (7) KR101931929B1 (ja)
CN (2) CN102402933B (ja)
TW (9) TWI715956B (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140218274A1 (en) * 2013-02-07 2014-08-07 Innolux Corporation Display panel
US9583063B2 (en) 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2015187672A (ja) * 2014-03-27 2015-10-29 ソニー株式会社 表示装置、表示装置の駆動方法、及び、電子機器
US10235956B2 (en) 2014-04-22 2019-03-19 Sharp Kabushiki Kaisha Active-matrix substrate and display device including the same
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9940866B2 (en) * 2015-06-01 2018-04-10 Apple Inc. Electronic device having display with curved edges
CN105161066B (zh) * 2015-10-10 2018-11-23 深圳市华星光电技术有限公司 Goa驱动电路及其驱动方法
CN105528987B (zh) * 2016-02-04 2018-03-27 重庆京东方光电科技有限公司 栅极驱动电路及其驱动方法和显示装置
KR20180004370A (ko) * 2016-07-01 2018-01-11 삼성디스플레이 주식회사 화소 및 스테이지 회로와 이를 가지는 유기전계발광 표시장치
CN106531100B (zh) * 2016-12-15 2019-04-02 昆山龙腾光电有限公司 显示装置及驱动方法
WO2018148556A1 (en) * 2017-02-09 2018-08-16 L3 Technologies, Inc. Fault-tolerant liquid crystal displays for avionics systems
CN106652881B (zh) * 2017-03-14 2019-11-22 中山东颐光电科技有限公司 一种显示模组及其驱动方法
CN110520924B (zh) * 2017-04-11 2021-11-30 夏普株式会社 显示装置
CN106950775A (zh) * 2017-05-16 2017-07-14 京东方科技集团股份有限公司 一种阵列基板和显示装置
US11328681B2 (en) * 2017-07-24 2022-05-10 Sharp Kabushiki Kaisha Display device and drive method thereof
CN107634072B (zh) * 2017-10-25 2020-04-03 厦门天马微电子有限公司 阵列基板及显示面板
KR102559086B1 (ko) * 2017-12-12 2023-07-24 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
CN108535924B (zh) * 2018-04-19 2019-05-31 深圳市华星光电技术有限公司 液晶显示装置及其驱动方法
CN111223459B (zh) * 2018-11-27 2022-03-08 元太科技工业股份有限公司 移位寄存器以及栅极驱动电路
TWI682379B (zh) * 2018-12-25 2020-01-11 友達光電股份有限公司 閘極驅動電路及其顯示面板
CN109445137B (zh) * 2018-12-25 2020-04-14 惠科股份有限公司 一种显示装置的制造方法、修复方法和显示装置
CN111708230B (zh) * 2020-06-30 2022-09-30 厦门天马微电子有限公司 一种显示面板及显示装置
TWI763235B (zh) 2021-01-06 2022-05-01 友達光電股份有限公司 顯示面板
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
CN115762419A (zh) * 2021-09-03 2023-03-07 乐金显示有限公司 栅极驱动器以及包括栅极驱动器的显示装置
CN116564217A (zh) * 2022-01-28 2023-08-08 群创光电股份有限公司 电子装置

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214817A (ja) 1989-02-16 1990-08-27 Hitachi Ltd 液晶表示装置およびその駆動方法
JPH02253232A (ja) 1989-03-28 1990-10-12 Toshiba Corp マトリクス形表示パネルの駆動回路
JP3240837B2 (ja) 1994-05-24 2001-12-25 ソニー株式会社 表示用半導体装置
TW581906B (en) 1995-10-14 2004-04-01 Semiconductor Energy Lab Display apparatus and method
JP3800863B2 (ja) 1999-06-02 2006-07-26 カシオ計算機株式会社 表示装置
JP2001100696A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd アクティブマトリックス型ｅｌ表示装置
US6856307B2 (en) * 2000-02-01 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of driving the same
US7129918B2 (en) * 2000-03-10 2006-10-31 Semiconductor Energy Laboratory Co., Ltd. Electronic device and method of driving electronic device
TWI267049B (en) 2000-05-09 2006-11-21 Sharp Kk Image display device, and electronic apparatus using the same
JP2002032048A (ja) * 2000-05-09 2002-01-31 Sharp Corp 画像表示装置およびそれを用いた電子機器
SG114502A1 (en) 2000-10-24 2005-09-28 Semiconductor Energy Lab Light emitting device and method of driving the same
KR100733879B1 (ko) * 2000-12-30 2007-07-02 엘지.필립스 엘시디 주식회사 액정표시장치
JP4310939B2 (ja) 2001-06-29 2009-08-12 カシオ計算機株式会社 シフトレジスタ及び電子装置
JP2003114646A (ja) 2001-08-03 2003-04-18 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法。
KR100803163B1 (ko) 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
AU2003214699A1 (en) 2002-04-08 2003-10-27 Samsung Electronics Co., Ltd. Liquid crystal display device
KR100796298B1 (ko) * 2002-08-30 2008-01-21 삼성전자주식회사 액정표시장치
EP1575019B1 (en) 2002-12-19 2013-10-16 Semiconductor Energy Laboratory Co., Ltd. Driving method for light emitting device, and electronic equipment
US7369111B2 (en) 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TWI277934B (en) * 2003-10-28 2007-04-01 Novatek Microelectronics Corp Liquid crystal display panel and driving circuit thereof
KR100583318B1 (ko) * 2003-12-17 2006-05-25 엘지.필립스 엘시디 주식회사 액정표시장치의 게이트 구동장치 및 방법
US8144146B2 (en) * 2004-05-21 2012-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US7332742B2 (en) 2004-06-29 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
WO2006062212A1 (en) * 2004-12-06 2006-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus using the same
KR101137880B1 (ko) 2004-12-31 2012-04-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
KR100674976B1 (ko) 2005-06-03 2007-01-29 삼성전자주식회사 공유 회로를 이용하는 평판 표시 장치의 게이트 라인 구동장치 및 방법
KR20060134758A (ko) * 2005-06-23 2006-12-28 엘지.필립스 엘시디 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
KR101166819B1 (ko) 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR20070013013A (ko) 2005-07-25 2007-01-30 삼성전자주식회사 표시 장치
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5291874B2 (ja) * 2005-10-18 2013-09-18 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、表示装置
KR101157940B1 (ko) * 2005-12-08 2012-06-25 엘지디스플레이 주식회사 게이트 구동회로 및 이의 리페어방법
KR20070070928A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 구동 장치 및 이를 포함하는 액정 표시 장치
KR101197058B1 (ko) 2006-02-20 2012-11-06 삼성디스플레이 주식회사 표시 장치의 구동 장치
JP4997795B2 (ja) 2006-03-10 2012-08-08 カシオ計算機株式会社 マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置
JP5386069B2 (ja) 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US20080055200A1 (en) 2006-09-01 2008-03-06 Dong Young Lee High voltage gate driver ic with multi-function gating
JP2008061252A (ja) 2006-09-01 2008-03-13 Internatl Rectifier Corp 多機能ゲート付き高電圧ゲートドライバ集積回路
KR101272337B1 (ko) 2006-09-01 2013-06-07 삼성디스플레이 주식회사 부분 화면 표시가 가능한 표시장치 및 그 구동방법
JP3950912B2 (ja) * 2006-09-21 2007-08-01 株式会社日立製作所 表示装置
TWI585730B (zh) 2006-09-29 2017-06-01 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
TWI346929B (en) 2006-10-13 2011-08-11 Au Optronics Corp Gate driver and driving method of liquid crystal display device
JP2008129289A (ja) * 2006-11-20 2008-06-05 Sharp Corp 液晶表示装置および液晶駆動方法
JP2008140490A (ja) 2006-12-04 2008-06-19 Seiko Epson Corp シフトレジスタ、走査線駆動回路、電気光学装置及び電子機器
US20080211760A1 (en) * 2006-12-11 2008-09-04 Seung-Soo Baek Liquid Crystal Display and Gate Driving Circuit Thereof
TWI354262B (en) * 2006-12-14 2011-12-11 Au Optronics Corp Gate driving circuit and driving circuit unit ther
KR101326075B1 (ko) * 2007-01-12 2013-11-07 삼성디스플레이 주식회사 액정 표시 장치 및 이의 구동 방법
WO2008093458A1 (ja) * 2007-01-31 2008-08-07 Sharp Kabushiki Kaisha 表示装置
KR101337256B1 (ko) 2007-02-14 2013-12-05 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
US7814345B2 (en) * 2007-02-28 2010-10-12 Hewlett-Packard Development Company, L.P. Gate drive voltage selection for a voltage regulator
JP4912186B2 (ja) 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2008251094A (ja) 2007-03-30 2008-10-16 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP2008276849A (ja) 2007-04-27 2008-11-13 Mitsubishi Electric Corp 画像表示装置および半導体装置
KR101307414B1 (ko) * 2007-04-27 2013-09-12 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
KR101493276B1 (ko) * 2007-05-09 2015-02-16 삼성디스플레이 주식회사 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
JP4968681B2 (ja) 2007-07-17 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路とそれを用いた表示装置並びにその駆動方法
TW200905436A (en) * 2007-07-27 2009-02-01 Niko Semiconductor Co Ltd Gate electrode driving circuit with active voltage clamp
TWI357531B (en) * 2007-09-19 2012-02-01 Au Optronics Corp Gate-driving type liquid crystal display and pixel
JP5224241B2 (ja) * 2007-11-06 2013-07-03 Ｎｌｔテクノロジー株式会社 双方向シフトレジスタ、それを用いた表示装置
US8937614B2 (en) 2007-11-06 2015-01-20 Nlt Technologies, Ltd. Bidirectional shift register and display device using the same
TWI370438B (en) 2007-12-14 2012-08-11 Novatek Microelectronics Corp Pixel driving method and circuit
CN101878592B (zh) 2007-12-28 2012-11-07 夏普株式会社 半导体装置和显示装置
US8547368B2 (en) 2007-12-28 2013-10-01 Sharp Kabushiki Kaisha Display driving circuit having a memory circuit, display device, and display driving method
JP2009205706A (ja) 2008-02-26 2009-09-10 Sony Corp シフトレジスタ回路および表示装置ならびに電子機器
TWI374510B (en) * 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
KR101408260B1 (ko) 2008-04-25 2014-06-18 엘지디스플레이 주식회사 액정표시장치의 게이트 구동 회로
KR101366851B1 (ko) * 2008-04-25 2014-02-24 엘지디스플레이 주식회사 액정표시장치
US8248352B2 (en) * 2008-04-25 2012-08-21 Lg Display Co., Ltd. Driving circuit of liquid crystal display
US9129576B2 (en) 2008-05-06 2015-09-08 Himax Technologies Limited Gate driving waveform control
JP5527647B2 (ja) 2008-05-26 2014-06-18 Ｎｌｔテクノロジー株式会社 シフトレジスタ
CN101620841A (zh) 2008-06-30 2010-01-06 恩益禧电子股份有限公司 显示面板驱动方法及显示装置
JP2010033038A (ja) * 2008-06-30 2010-02-12 Nec Electronics Corp 表示パネル駆動方法及び表示装置
JP5434007B2 (ja) 2008-08-01 2014-03-05 カシオ計算機株式会社 フリップフロップ回路、シフトレジスタ及び電子機器
KR101493491B1 (ko) * 2008-09-03 2015-03-05 삼성디스플레이 주식회사 표시장치 및 이의 구동방법
JP2010086640A (ja) 2008-10-03 2010-04-15 Mitsubishi Electric Corp シフトレジスタ回路
US8232947B2 (en) * 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101291384B1 (ko) 2008-11-21 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101020627B1 (ko) 2008-12-18 2011-03-09 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
TWI398838B (zh) * 2008-12-31 2013-06-11 Innolux Corp 移位暫存單元、掃描驅動電路、顯示裝置及移位暫存單元之控制方法
KR101544052B1 (ko) 2009-02-11 2015-08-13 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
TWI386742B (zh) * 2009-04-14 2013-02-21 Au Optronics Corp 液晶顯示器及其液晶顯示面板的驅動方法
JP2010266490A (ja) * 2009-05-12 2010-11-25 Sony Corp 表示装置
KR102428303B1 (ko) 2009-06-25 2022-08-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5299776B2 (ja) * 2009-06-30 2013-09-25 Ｎｌｔテクノロジー株式会社 液晶表示素子、表示装置及びその駆動方法
CN101609718B (zh) 2009-07-20 2012-06-27 友达光电股份有限公司 移位寄存器
KR101590945B1 (ko) * 2009-11-17 2016-02-19 삼성디스플레이 주식회사 액정 표시 장치
KR101752834B1 (ko) * 2009-12-29 2017-07-03 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR20120075166A (ko) 2010-12-28 2012-07-06 삼성모바일디스플레이주식회사 액정표시장치 및 그의 구동 방법
US9029794B2 (en) * 2012-03-15 2015-05-12 Varian Medical Systems, Inc. X-ray matrix imager based on a multiple-gate-line driving scheme and a shared-gate-line driving scheme
KR101744598B1 (ko) 2014-12-31 2017-06-13 엔에이치엔엔터테인먼트 주식회사 통합 결제 서비스를 제공하는 클라우드 서비스 방법 및 시스템

Also Published As

Publication number Publication date
JP2022163161A (ja) 2022-10-25
TW201236005A (en) 2012-09-01
JP2023051948A (ja) 2023-04-11
KR102465577B1 (ko) 2022-11-10
KR20180136920A (ko) 2018-12-26
KR20200001577A (ko) 2020-01-06
US11688358B2 (en) 2023-06-27
JP2019207418A (ja) 2019-12-05
JP6110462B2 (ja) 2017-04-05
JP2021021952A (ja) 2021-02-18
JP6259148B2 (ja) 2018-01-10
US20120062528A1 (en) 2012-03-15
TWI615832B (zh) 2018-02-21
US10140942B2 (en) 2018-11-27
KR102061050B1 (ko) 2019-12-31
US20230335073A1 (en) 2023-10-19
JP6811890B1 (ja) 2021-01-13
JP2022064931A (ja) 2022-04-26
US9552761B2 (en) 2017-01-24
US20230052898A1 (en) 2023-02-16
CN102402933A (zh) 2012-04-04
TW201738874A (zh) 2017-11-01
KR20220038027A (ko) 2022-03-25
US20180286337A1 (en) 2018-10-04
JP7441929B2 (ja) 2024-03-01
TW201824242A (zh) 2018-07-01
US20150339971A1 (en) 2015-11-26
US9990894B2 (en) 2018-06-05
KR20230141665A (ko) 2023-10-10
US11501728B2 (en) 2022-11-15
JP2022122970A (ja) 2022-08-23
US20170116942A1 (en) 2017-04-27
US20190279586A1 (en) 2019-09-12
JP2019191586A (ja) 2019-10-31
JP2021063989A (ja) 2021-04-22
TW201624462A (zh) 2016-07-01
TWI663590B (zh) 2019-06-21
KR20120026453A (ko) 2012-03-19
TW201717188A (zh) 2017-05-16
US10957267B2 (en) 2021-03-23
KR20220155241A (ko) 2022-11-22
CN105845093B (zh) 2018-09-21
TWI810597B (zh) 2023-08-01
TW201942895A (zh) 2019-11-01
TWI614743B (zh) 2018-02-11
JP7124243B1 (ja) 2022-08-23
TW202141461A (zh) 2021-11-01
TW202215409A (zh) 2022-04-16
JP6559924B1 (ja) 2019-08-14
JP6960514B2 (ja) 2021-11-05
KR102374792B1 (ko) 2022-03-17
US10510310B2 (en) 2019-12-17
TW202336720A (zh) 2023-09-16
TWI746326B (zh) 2021-11-11
CN102402933B (zh) 2016-06-22
US20200118507A1 (en) 2020-04-16
JP2017198997A (ja) 2017-11-02
KR101931929B1 (ko) 2018-12-24
US20190108806A1 (en) 2019-04-11
TWI575502B (zh) 2017-03-21
JP2017107221A (ja) 2017-06-15
JP7196354B2 (ja) 2022-12-26
TWI537925B (zh) 2016-06-11
US10304402B2 (en) 2019-05-28
KR20210063288A (ko) 2021-06-01
CN105845093A (zh) 2016-08-10
KR102580713B1 (ko) 2023-09-21
JP2016076288A (ja) 2016-05-12
KR102257153B1 (ko) 2021-05-27
US20210210039A1 (en) 2021-07-08
JP2012078805A (ja) 2012-04-19
TWI715956B (zh) 2021-01-11
US9035923B2 (en) 2015-05-19
JP7015409B2 (ja) 2022-02-02
JP2022009004A (ja) 2022-01-14

Similar Documents

Publication Publication Date Title
JP6559924B1 (ja) 表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140825

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151110

R150 Certificate of patent or registration of utility model

Ref document number: 5839896

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees