JP4997795B2 - マトリックス表示装置の駆動回路及びそれを備えたマトリックス表示装置 - Google Patents
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複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置されるマトリックス表示装置における、前記走査線を走査する走査信号を前記各走査線に印加する走査信号転送回路を備える駆動回路であって、
前記走査信号転送回路は、
前記各走査線の一端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号をクロック信号に応じて各段に順次転送する第1のシフトレジスタ回路と、
前記各走査線の他端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号を前記クロック信号に応じて、前記第1のシフトレジスタ回路と同じタイミングで、各段に順次転送する第2のシフトレジスタ回路と、
を備え、
前記第1のシフトレジスタ回路の各段は、第1の信号保持回路と、前記クロック信号に応じた第1の出力信号を出力する第1の出力回路と、前記各走査線に前記走査信号を出力する第2の出力回路と、を有し、前記第1の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第1及び第2の出力回路に供給し、前記第1の出力回路は、前記第1の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2のシフトレジスタ回路の各段は、第2の信号保持回路と、前記クロック信号に応じた第2の出力信号を出力する第3の出力回路と、前記各走査線に前記走査信号を出力する第4の出力回路と、を有し、前記第2の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第3及び第4の出力回路に供給し、前記第3の出力回路は、前記第2の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2の出力回路は、第1の電流路を有し、前記第1の電流路の一端が前記各走査線の一端に接続され、前記第1の電流路の他端に前記クロック信号が印加され、制御端子に前記第1の信号保持回路に保持された信号に基づく信号が印加される第1のスイッチング素子のみを有し、
前記第4の出力回路は、第2の電流路を有し、前記第2の電流路の一端が前記各走査線の他端に接続され、前記第2の電流路の一端に前記各走査線のローレベル電源が接続され、制御端子に前記第2の信号保持回路に保持された信号に基づく信号が印加される第2のスイッチング素子のみを有し、
1つの前記走査線の一端に接続される前記第1の出力回路の前記第1のスイッチング素子の前記第1の電流路と、当該走査線の他端に接続される前記第4の出力回路の前記第2のスイッチング素子の前記第2の電流路とは、当該走査線を介して、直列に接続されていることを特徴とする。
複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置される表示パネルと、
前記走査線を走査する走査信号を前記各走査線に印加する走査信号転送回路を備える駆動回路と、
前記駆動回路の動作タイミングを制御する制御回路と、
を備え、
前記走査信号転送回路は、
前記各走査線の一端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号をクロック信号に応じて各段に順次転送する第1のシフトレジスタ回路と、
前記各走査線の他端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号を前記クロック信号に応じて、前記第1のシフトレジスタ回路と同じタイミングで、各段に順次転送する第2のシフトレジスタ回路と、
を備え、
前記第1のシフトレジスタ回路の各段は、第1の信号保持回路と、前記クロック信号に応じた第1の出力信号を出力する第1の出力回路と、前記各走査線に前記走査信号を出力する第2の出力回路と、を有し、前記第1の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第1及び第2の出力回路に供給し、前記第1の出力回路は、前記第1の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2のシフトレジスタ回路の各段は、第2の信号保持回路と、前記クロック信号に応じた第2の出力信号を出力する第3の出力回路と、前記各走査線に前記走査信号を出力する第4の出力回路と、を有し、前記第2の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第3及び第4の出力回路に供給し、前記第3の出力回路は、前記第2の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2の出力回路は、第1の電流路を有し、前記第1の電流路の一端が前記各走査線の一端に接続され、前記第1の電流路の他端に前記クロック信号が印加され、制御端子に前記第1の信号保持回路に保持された信号に基づく信号が印加される第1のスイッチング素子のみを有し、
前記第4の出力回路は、第2の電流路を有し、前記第2の電流路の一端が前記各走査線の他端に接続され、前記第2の電流路の一端に前記各走査線のローレベル電源が接続され、制御端子に前記第2の信号保持回路に保持された信号に基づく信号が印加される第2のスイッチング素子のみを有し、
1つの前記走査線の一端に接続される前記第1の出力回路の前記第1のスイッチング素子の前記第1の電流路と、当該走査線の他端に接続される前記第4の出力回路の前記第2のスイッチング素子の前記第2の電流路とは、当該走査線を介して、直列に接続されていることを特徴とする。
このように、信号遅延を積極的に利用することで、動作が好ましい順に確実に生じるようにして、異常な過渡電流が生じることもなく、素子劣化を低減し、またそれに起因するフリッカ、焼き付き等の表示劣化と、その経時的な変動を抑えることが可能になる。
Claims (6)
- 複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置されるマトリックス表示装置における、前記走査線を走査する走査信号を前記各走査線に印加する走査信号転送回路を備える駆動回路であって、
前記走査信号転送回路は、
前記各走査線の一端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号をクロック信号に応じて各段に順次転送する第1のシフトレジスタ回路と、
前記各走査線の他端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号を前記クロック信号に応じて、前記第1のシフトレジスタ回路と同じタイミングで、各段に順次転送する第2のシフトレジスタ回路と、
を備え、
前記第1のシフトレジスタ回路の各段は、第1の信号保持回路と、前記クロック信号に応じた第1の出力信号を出力する第1の出力回路と、前記各走査線に前記走査信号を出力する第2の出力回路と、を有し、前記第1の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第1及び第2の出力回路に供給し、前記第1の出力回路は、前記第1の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2のシフトレジスタ回路の各段は、第2の信号保持回路と、前記クロック信号に応じた第2の出力信号を出力する第3の出力回路と、前記各走査線に前記走査信号を出力する第4の出力回路と、を有し、前記第2の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第3及び第4の出力回路に供給し、前記第3の出力回路は、前記第2の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2の出力回路は、第1の電流路を有し、前記第1の電流路の一端が前記各走査線の一端に接続され、前記第1の電流路の他端に前記クロック信号が印加され、制御端子に前記第1の信号保持回路に保持された信号に基づく信号が印加される第1のスイッチング素子のみを有し、
前記第4の出力回路は、第2の電流路を有し、前記第2の電流路の一端が前記各走査線の他端に接続され、前記第2の電流路の一端に前記各走査線のローレベル電源が接続され、制御端子に前記第2の信号保持回路に保持された信号に基づく信号が印加される第2のスイッチング素子のみを有し、
1つの前記走査線の一端に接続される前記第1の出力回路の前記第1のスイッチング素子の前記第1の電流路と、当該走査線の他端に接続される前記第4の出力回路の前記第2のスイッチング素子の前記第2の電流路とは、当該走査線を介して、直列に接続されていることを特徴とするマトリックス表示装置の駆動回路。 - 前記第1のシフトレジスタ回路の各段は、当該段に転送された前記走査信号に対応した信号がハイレベルであるとき、前記第2の出力回路の前記第1のスイッチング素子により前記クロック信号と前記各走査線とを接続し、前記転送された前記走査信号がローレベルであるとき、前記第2の出力回路の前記第1のスイッチング素子により前記クロック信号と前記各走査線とを切断し、
前記第2のシフトレジスタ回路の各段は、当該段に転送された前記走査信号に対応した信号がハイレベルであるとき、前記第2のスイッチング素子により前記ローレベル電源と前記各走査線とを切断し、前記転送された前記走査信号がローレベルであるとき、前記第2のスイッチング素子により前記ローレベル電源と前記各走査線とを接続することを特徴とする請求項1に記載のマトリックス表示装置の駆動回路。 - 前記第1のスイッチング素子は、ソース電極またはドレイン電極の一方に前記クロック信号が印加され、ソース電極またはドレイン電極の他方が、前記各走査線の一端に接続された第1のトランジスタであり、
前記第2のスイッチング素子は、ソース電極またはドレイン電極の一方が、前記ローレベル電源に接続され、ソース電極またはドレイン電極の他方が、前記各走査線の他端に接続された第2のトランジスタである
ことを特徴とする請求項1に記載のマトリックス表示装置の駆動回路。 - 複数の信号線と複数の走査線とをマトリックス状に配置し、前記信号線と前記走査線の各交点に画素が配置される表示パネルと、
前記走査線を走査する走査信号を前記各走査線に印加する走査信号転送回路を備える駆動回路と、
前記駆動回路の動作タイミングを制御する制御回路と、
を備え、
前記走査信号転送回路は、
前記各走査線の一端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号をクロック信号に応じて各段に順次転送する第1のシフトレジスタ回路と、
前記各走査線の他端側に設けられ、縦続接続された複数段を有し、前記走査信号に対応した信号を前記クロック信号に応じて、前記第1のシフトレジスタ回路と同じタイミングで、各段に順次転送する第2のシフトレジスタ回路と、
を備え、
前記第1のシフトレジスタ回路の各段は、第1の信号保持回路と、前記クロック信号に応じた第1の出力信号を出力する第1の出力回路と、前記各走査線に前記走査信号を出力する第2の出力回路と、を有し、前記第1の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第1及び第2の出力回路に供給し、前記第1の出力回路は、前記第1の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2のシフトレジスタ回路の各段は、第2の信号保持回路と、前記クロック信号に応じた第2の出力信号を出力する第3の出力回路と、前記各走査線に前記走査信号を出力する第4の出力回路と、を有し、前記第2の信号保持回路は、入力信号を保持し、保持した信号に基づく信号を前記第3及び第4の出力回路に供給し、前記第3の出力回路は、前記第2の出力信号を、縦続接続された次の段に入力信号として印加するとともに、縦続接続された1つ前の段にリセット信号として印加し、
前記第2の出力回路は、第1の電流路を有し、前記第1の電流路の一端が前記各走査線の一端に接続され、前記第1の電流路の他端に前記クロック信号が印加され、制御端子に前記第1の信号保持回路に保持された信号に基づく信号が印加される第1のスイッチング素子のみを有し、
前記第4の出力回路は、第2の電流路を有し、前記第2の電流路の一端が前記各走査線の他端に接続され、前記第2の電流路の一端に前記各走査線のローレベル電源が接続され、制御端子に前記第2の信号保持回路に保持された信号に基づく信号が印加される第2のスイッチング素子のみを有し、
1つの前記走査線の一端に接続される前記第1の出力回路の前記第1のスイッチング素子の前記第1の電流路と、当該走査線の他端に接続される前記第4の出力回路の前記第2のスイッチング素子の前記第2の電流路とは、当該走査線を介して、直列に接続されていることを特徴とするマトリックス表示装置。 - 前記第1のスイッチング素子は、ソース電極またはドレイン電極の一方に前記クロック信号が印加され、ソース電極またはドレイン電極の他方が、前記各走査線の一端に接続される第1のトランジスタであり、
前記第2のスイッチング素子は、ソース電極またはドレイン電極の一方が、前記ローレベル電源に接続され、ソース電極またはドレイン電極の他方が、前記各走査線の他端に接続される第2のトランジスタである
ことを特徴とする請求項4に記載のマトリックス表示装置。 - 前記第1のシフトレジスタ回路の各段は、当該段に転送された前記走査信号に対応した信号がハイレベルであるとき、前記第2の出力回路の前記第1のスイッチング素子により前記クロック信号と前記各走査線とを接続し、前記転送された前記走査信号がローレベルであるとき、前記第2の出力回路の前記第1のスイッチング素子により前記クロック信号と前記各走査線とを切断し、
前記第2のシフトレジスタ回路の各段は、当該段に転送された前記走査信号に対応した信号がハイレベルであるとき、前記第2のスイッチング素子により前記ローレベル電源と前記各走査線とを切断し、前記転送された前記走査信号がローレベルであるとき、前記第2のスイッチング素子により前記ローレベル電源と前記各走査線とを接続することを特徴とする請求項4に記載のマトリックス表示装置。
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