KR101381657B1 - 액정 표시 장치 및 전자 기기 - Google Patents

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KR101381657B1
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아츠시 우메자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

시프트 레지스터 등에 사용되는 신규의 회로를 제공한다.
기본 구성은, 제 1 트랜지스터 내지 제 4 트랜지스터와, 제 1 배선 내지 제 4 배선을 갖는다. 제 1 배선에는 전원 전위 VDD가 공급되고, 제 2 배선에는 전원 전위 VSS가 공급되어 있다. 제 3 배선, 제 4 배선에는 2치의 값을 갖는 디지털 신호가 공급된다. 이 디지털 신호는, 고레벨일 때에는 전원 전위 VDD와 동전위가 되고, 저레벨일 때에는 전원 전위 VSS와 동전위이다. 제 3 배선과 제 4 배선의 전위의 조합은 4가지 있지만, 제 1 트랜지스터 내지 제 4 트랜지스터는, 어느 하나의 전위의 조합에 의해 오프시킬 수 있다. 요컨대, 정상적으로 온 상태가 되는 트랜지스터가 없기 때문에, 트랜지스터의 특성 열화를 억제할 수 있다.
Figure 112007040458596-pat00001
액정 표시 장치, 전자 기기, 트랜지스터,

Description

액정 표시 장치 및 전자 기기{Liquid crystal display device and electronic device}
도 1은 제 1 실시 형태를 설명하는 도면.
도 2는 제 1 실시 형태를 설명하는 도면.
도 3은 제 1 실시 형태를 설명하는 도면.
도 4는 제 1 실시 형태를 설명하는 도면.
도 5는 제 2 실시 형태를 설명하는 도면.
도 6은 제 2 실시 형태를 설명하는 도면.
도 7은 제 2 실시 형태를 설명하는 도면.
도 8은 제 2 실시 형태를 설명하는 도면.
도 9는 제 3 실시 형태를 설명하는 도면.
도 10은 제 3 실시 형태를 설명하는 도면.
도 11은 제 3 실시 형태를 설명하는 도면.
도 12는 제 3 실시 형태를 설명하는 도면.
도 13은 제 1 실시 형태를 설명하는 도면.
도 14는 제 1 실시 형태를 설명하는 도면.
도 15는 제 1 실시 형태를 설명하는 도면.
도 16은 제 1 실시 형태를 설명하는 도면.
도 17은 제 2 실시 형태를 설명하는 도면.
도 18은 제 2 실시 형태를 설명하는 도면.
도 19는 제 2 실시 형태를 설명하는 도면.
도 20은 제 2 실시 형태를 설명하는 도면.
도 21은 제 3 실시 형태를 설명하는 도면.
도 22는 제 3 실시 형태를 설명하는 도면.
도 23은 제 3 실시 형태를 설명하는 도면.
도 24는 제 3 실시 형태를 설명하는 도면.
도 25는 제 4 실시 형태를 설명하는 도면.
도 26은 제 4 실시 형태를 설명하는 도면.
도 27은 제 5 실시 형태를 설명하는 도면.
도 28은 제 5 실시 형태를 설명하는 도면.
도 29는 제 5 실시 형태를 설명하는 도면.
도 30은 제 5 실시 형태를 설명하는 도면.
도 31은 제 5 실시 형태를 설명하는 도면.
도 32는 제 5 실시 형태를 설명하는 도면.
도 33은 제 5 실시 형태를 설명하는 도면.
도 34는 제 5 실시 형태를 설명하는 도면.
도 35는 제 5 실시 형태를 설명하는 도면.
도 36은 제 6 실시 형태를 설명하는 도면.
도 37은 제 6 실시 형태를 설명하는 도면.
도 38은 제 6 실시 형태를 설명하는 도면.
도 39는 제 6 실시 형태를 설명하는 도면.
도 40은 제 6 실시 형태를 설명하는 도면.
도 41은 제 23 실시 형태를 설명하는 도면.
도 42는 제 23 실시 형태를 설명하는 도면.
도 43은 제 23 실시 형태를 설명하는 도면.
도 44는 제 5 실시 형태를 설명하는 도면.
도 45는 제 5 실시 형태를 설명하는 도면.
도 46은 제 5 실시 형태를 설명하는 도면.
도 47은 제 5 실시 형태를 설명하는 도면.
도 48은 제 6 실시 형태를 설명하는 도면.
도 49는 제 6 실시 형태를 설명하는 도면.
도 50은 제 6 실시 형태를 설명하는 도면.
도 51은 제 6 실시 형태를 설명하는 도면.
도 52는 제 6 실시 형태를 설명하는 도면.
도 53은 제 23 실시 형태를 설명하는 도면.
도 54는 제 23 실시 형태를 설명하는 도면.
도 55는 제 23 실시 형태를 설명하는 도면.
도 56은 제 7 실시 형태를 설명하는 도면.
도 57은 제 7 실시 형태를 설명하는 도면.
도 58은 제 7 실시 형태를 설명하는 도면.
도 59는 제 7 실시 형태를 설명하는 도면.
도 60은 제 8 실시 형태를 설명하는 도면.
도 61은 제 8 실시 형태를 설명하는 도면.
도 62는 제 9 실시 형태를 설명하는 도면.
도 63은 제 9 실시 형태를 설명하는 도면.
도 64는 제 9 실시 형태를 설명하는 도면.
도 65는 제 10 실시 형태를 설명하는 도면.
도 66은 제 10 실시 형태를 설명하는 도면.
도 67은 제 15 실시 형태를 설명하는 도면.
도 68은 제 16 실시 형태를 설명하는 도면.
도 69는 제 17 실시 형태를 설명하는 도면.
도 70은 제 18 실시 형태를 설명하는 도면.
도 71은 제 19 실시 형태를 설명하는 도면.
도 72는 제 20 실시 형태를 설명하는 도면.
도 73은 제 21 실시 형태를 설명하는 도면.
도 74는 제 22 실시 형태를 설명하는 도면.
도 75는 제 11 실시 형태를 설명하는 도면.
도 76은 제 12 실시 형태를 설명하는 도면.
도 77은 제 13 실시 형태를 설명하는 도면.
도 78은 제 14 실시 형태를 설명하는 도면.
본 발명은, 반도체 장치에 관한 것이다. 또한, 반도체 장치를 구비하는 표시 장치, 특히 반도체 장치를 구비하는 액정 표시 장치, 및 상기 액정 표시 장치를 구비하는 전자 기기에 관한 것이다.
최근, 액정 표시 장치나 발광 장치 등의 표시 장치는, 액정 텔레비전 등의 대형 표시 장치의 증가하기 때문에, 활발하게 개발이 진행되고 있다. 특히 절연체상에 비결정 반도체에 의해 형성된 트랜지스터를 사용하여, 화소 회로, 및 시프트 레지스터 회로 등을 포함하는 구동 회로(이하, 내부 회로라고 함)를 일체로 형성하는 기술은, 저소비전력화, 저비용화에 크게 공헌하기 때문에, 활발하게 개발이 진행되고 있다. 절연체상에 형성된 내부 회로는, FPC 등을 통해서 절연체의 밖에 배치된 컨트롤러 IC 등(이하, 외부 회로라고 함)과 접속되어, 그 동작이 제어되고 있다.
또한, 절연체상에 일체로 형성된 내부 회로로서, 비결정 반도체의 트랜지스터를 사용하여 구성되는 시프트 레지스터가 고안되어 있다(특허문헌 1 참조).
그렇지만, 비결정 반도체의 트랜지스터의 특성은, 온하는 시간, 또는 인가 전압에 따라서, 열화되어 버리는 문제가 있었다. 이것을 해결하기 위해서, 2개의 트랜지스터를 병렬로 접속하고, 트랜지스터를 차례로 온함으로써, 트랜지스터의 특성 열화를 억제하는 것이 고안되어 있다(비특허문헌 1 참조).
[특허문헌 1] 일본 공개특허공보 2004-78172호
[비특허문헌 1] SID '05 DIGEST P348 ~ P351
상기, 비특허문헌 1에서는, 자세한 구동방법이 개시되어 있지 않다. 또한, 병렬로 접속된 2개의 트랜지스터를 1개씩 제어하기 위해서는, 회로 규모가 큰 제어 회로가 필요하게 된다.
이러한 문제점을 감안하여, 본 발명에서는, 비교적 회로 규모가 작은 제어 회로를 사용한 플립플롭 회로, 시프트 레지스터, 및 이러한 시프트 레지스터를 구비하는 반도체 장치, 및 표시 장치, 및 상기 표시 장치를 구비하는 전자 기기를 제공하는 것을 목적으로 한다.
또한, 본 발명에서는, 종래 기술은 다른 트랜지스터의 특성 열화를 억제하는 구동방법을 사용한 플립플롭 회로, 시프트 레지스터, 및 이러한 시프트 레지스터를 구비하는 반도체 장치, 및 표시 장치, 및 상기 표시 장치를 구비하는 전자 기기를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 반도체 장치의 하나는, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터를 갖고, 상기 제 1 트랜지스터의 게이트 및 제 1 단자가 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 2 단자가 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 2 트랜지스터의 게이트가 제 2 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 1 단자가 제 4 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 2 단자가 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트가 제 3 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 1 단자가 상기 제 4 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 2 단자가 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 1 단자가 상기 제 4 배선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 2 단자가 제 5 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 구성이다.
상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 같은 도전형의 트랜지스터이어도 좋다. 또한, 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터의 반도체층에 비결정 반도체가 사용되고 있어도 좋다.
또, 상기 제 1 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 2 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
또한, 상기 제 1 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 3 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
본 발명의 반도체 장치의 하나는, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 7 트랜지스터와, 제 8 트랜지스터를 갖고, 상기 제 1 트랜지스터의 게이트가 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 1 단자가 제 2 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 2 단자가 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 8 트랜지스터의 게이트가 제 4 배선에 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 1 단자가 제 5 배선에 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 2 단자가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 6 트랜지스터의 게이트가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 6 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 6 트랜지스터의 제 2 단자가 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 5 트랜지스터의 게이트 및 제 1 단자가 상기 제 2 배선에 전기적으로 접속되고, 상기 제 5 트랜지스터의 제 2 단자가 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 7 트랜지스터의 게이트가 제 3 배선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 제 2 단자가 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 2 단자가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 2 단자가 제 6 배선에 전기적으로 접속되고, 상기 제 2 트랜 지스터의 제 1 단자가 상기 제 3 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 2 단자가 상기 제 6 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 구성이다.
또, 제 1 트랜지스터 내지 제 8 트랜지스터는 같은 도전형의 트랜지스터로 하여도 좋다. 또한, 상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터의 반도체층에 비결정 반도체가 사용되고 있어도 좋다.
또, 상기 제 5 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 6 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
또, 상기 제 5 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 7 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
또한, 본 발명의 반도체 장치는, 액정 표시 장치에 사용하여도 좋다.
본 발명의 액정 표시 장치의 하나는, 액정 소자를 갖는 화소와, 구동 회로를 갖고, 상기 구동 회로는, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터를 갖고, 상기 제 1 트랜지스터의 게이트 및 제 1 단자가 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 2 단자가 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 2 트랜지스터의 게이트가 제 2 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 1 단자가 제 4 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 2 단자가 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트가 제 3 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 1 단자가 상기 제 4 배선에 전기적 으로 접속되고, 제 3 트랜지스터의 제 2 단자가 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 1 단자가 상기 제 4 배선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 2 단자가 제 5 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 구성이다.
상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 같은 도전형의 트랜지스터이어도 좋다. 또한, 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터의 반도체층에 비결정 반도체가 사용되고 있어도 좋다.
또, 상기 제 1 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 2 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
또한, 상기 제 1 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 3 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
본 발명의 액정 표시 장치의 하나는, 액정 소자를 갖는 화소와, 구동 회로를 갖고, 상기 구동 회로는, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 7 트랜지스터와, 제 8 트랜지스터를 갖고, 상기 제 1 트랜지스터의 게이트가 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 1 단자가 제 2 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 2 단자가 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 8 트랜지스터의 게이트가 제 4 배선에 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 1 단자가 제 5 배선에 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 2 단자가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속 되고, 상기 제 6 트랜지스터의 게이트가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 6 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 6 트랜지스터의 제 2 단자가 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 5 트랜지스터의 게이트 및 제 1 단자가 상기 제 2 배선에 전기적으로 접속되고, 상기 제 5 트랜지스터의 제 2 단자가 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 7 트랜지스터의 게이트가 제 3 배선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 제 2 단자가 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 2 단자가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 1 단자가 상기 제 5 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 2 단자가 제 6 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 1 단자가 상기 제 3 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 2 단자가 상기 제 6 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 구성이다.
또, 제 1 트랜지스터 내지 제 8 트랜지스터는 같은 도전형의 트랜지스터로 하여도 좋다. 또한, 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터의 반도체층에 비결정 반도체가 사용되고 있어도 좋다.
또, 상기 제 5 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 6 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
또, 상기 제 5 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L은, 상기 제 7 트랜지스터의 채널 폭 W와 채널 길이 L의 비 W/L보다도 크게 하여도 좋다.
또, 본 발명에 개시하는 스위치는, 여러 가지의 형태를 사용할 수 있고, 일례로서, 전기적 스위치나 기계적인 스위치 등이 있다. 요컨대, 전류의 흐름을 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않고, 여러 가지를 사용할 수 있다. 예를 들면, 트랜지스터이어도 좋고, 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, 다이오드 접속의 트랜지스터 등)이어도 좋고, 사이리스터이어도 좋고, 그들을 조합한 논리 회로이어도 좋다. 따라서, 스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는, 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다. 단, 오프 전류가 적은 것이 바람직한 경우, 오프 전류가 적은 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터로서는, LDD 영역을 형성하고 있는 것이나 멀티게이트 구조로 하고 있는 것 등이 있다. 또한, 스위치로서 동작시키는 트랜지스터의 소스 단자의 전위가, 저전위측 전원(Vss, GND, 0V 등)에 가까운 상태로 동작하는 경우는 N 채널형을, 반대로, 소스 단자의 전위가, 고전위측 전원(Vdd 등)에 가까운 상태로 동작하는 경우는 P 채널형을 사용하는 것이 바람직하다. 이것은, 게이트 소스간 전압의 절대치를 크게 하는 것으로, 스위치로서, 동작하기 쉬워지기 때문이다.
또, N 채널형과 P 채널형의 양쪽을 사용하여, CMOS형의 스위치로 하여도 좋 다. CMOS형의 스위치로 하면, P 채널형 또는 N 채널형 중 어느 하나의 스위치가 도통하면 전류를 흘릴 수 있기 때문에, 스위치로서 기능하기 쉬워진다. 예를 들면, 스위치로의 입력 신호의 전압이 높은 경우이거나, 낮은 경우라도, 적절하게 전압을 출력시킬 수 있다. 또한, 스위치를 온·오프시키기 위한 신호의 전압 진폭치를 작게 할 수 있기 때문에, 소비전력을 작게 할 수도 있다.
또, 스위치로서 트랜지스터를 사용하는 경우는, 입력 단자(소스 단자 또는 드레인 단자의 한쪽)와, 출력 단자(소스 단자 또는 드레인 단자의 다른 쪽)와, 도통을 제어하는 단자(게이트 단자)를 갖고 있다. 한편, 스위치로서 다이오드를 사용하는 경우는, 도통을 제어하는 단자를 갖고 있지 않은 경우가 있다. 그 때문에, 단자를 제어하기 위한 배선을 적게 할 수 있다.
또, 본 발명에 있어서, 접속되어 있다는 것은, 전기적으로 접속되어 있는 경우와 기능적으로 접속되어 있는 경우와 직접 접속되어 있는 경우를 포함하기로 한다. 따라서, 본 발명이 개시하는 구성에 있어서, 소정의 접속 관계 이외의 것도 포함하기로 한다. 예를 들면, 어떤 부분과 어떤 부분의 사이에, 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치나 트랜지스터나 용량 소자나 인덕터나 저항 소자나 다이오드 등)가 1개 이상 배치되어 있어도 좋다. 또한, 기능적인 접속을 가능하게 하는 회로(예를 들면, 논리 회로(인버터나 NAND 회로나 NOR 회로 등)나 신호 변환 회로(DA 변환 회로나 AD 변환 회로나 감마 보정 회로 등)나 전위 레벨 변환 회로(승압 회로나 강압회로 등의 전원 회로나 H 신호나 L 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등)나 전압원이나 전류원이나 전환회로나 증폭 회로(OP 앰프나 차동 증폭 회로나 소스 팔로어 회로나 버퍼 회로 등, 신호 진폭이나 전류량 등을 크게 할 수 있는 회로 등)나 신호생성 회로나 기억 회로나 제어 회로 등)가 사이에 1개 이상 배치되어 있어도 좋다. 또는, 사이에 다른 소자나 다른 회로를 끼우지 않고, 직접 접속되고, 배치되어 있어도 좋다.
또, 소자나 회로를 사이에 개재하지 않고 접속되어 있는 경우만을 포함하는 경우는, 직접 접속되어 있다고 기재하기로 한다. 또한, 전기적으로 접속되어 있다고 기재하는 경우는, 전기적으로 접속되어 있는 경우(요컨대, 사이에 다른 소자를 두고 접속되어 있는 경우)와 기능적으로 접속되어 있는 경우(요컨대, 사이에 다른 회로를 두고 접속되어 있는 경우)와 직접 접속되어 있는 경우(요컨대, 사이에 다른 소자나 다른 회로를 두지 않고 접속되어 있는 경우)를 포함하기로 한다.
또, 표시 소자나 표시 장치나 발광 소자나 발광 장치는, 여러 가지의 형태를 사용하거나, 여러 가지의 소자를 가질 수 있다. 예를 들면, 표시 소자나 표시 장치나 발광 소자나 발광 장치로서는, EL 소자(유기 EL 소자, 무기 EL 소자 또는 유기물 및 무기물을 포함하는 EL 소자), 전자방출 소자, 액정 소자, 전자잉크, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노튜브, 등, 전기자기적 작용에 의해 콘트라스트가 변화하는 표시 매체를 적용할 수 있다. 또, EL 소자를 사용한 표시 장치로서는 EL 디스플레이, 전자 방출 소자를 사용한 표시 장치로서는 필드 이미션 디스플레이(FED)나 SED 방식 평면형 디스플레이(SED : Surface-conduction Electron-emitter Display) 등, 액정 소자를 사용한 표시 장치로서는 액정 디스플 레이, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 전자잉크를 사용한 표시 장치로서는 전자페이퍼가 있다.
또, 본 발명에 있어서, 트랜지스터는, 여러 가지 형태의 트랜지스터를 적용시킬 수 있다. 따라서, 적용 가능한 트랜지스터의 종류에 한정은 없다. 따라서, 예를 들면, 비정질 실리콘이나 다결정 실리콘으로 대표되는 비단결정 반도체막을 갖는 박막 트랜지스터(TFT) 등을 적용할 수 있다. 이들에 의해, 제조 온도가 높지 않아도 제조할 수 있거나, 저비용으로 제조할 수 있거나, 대형 기판상에 제조할 수 있거나, 투명 기판상에 제조할 수 있거나, 트랜지스터로 광을 투과시킬 수 있다. 또한, 반도체 기판이나 SOI 기판을 사용하여 형성되는 트랜지스터, MOS형 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 적용할 수 있다. 이들에 의해, 불균일함이 적은 트랜지스터를 제조할 수 있거나, 전류공급능력이 높은 트랜지스터를 제조할 수 있거나, 사이즈가 작은 트랜지스터를 제조할 수 있거나, 소비전력이 적은 회로를 구성할 수 있다. 또한, ZnO, a-InGaZnO, SiGe, GaAs 등의 화합물 반도체를 갖는 트랜지스터나, 또, 그들을 박막화한 박막 트랜지스터 등을 적용할 수 있다. 이들에 의해, 제조 온도가 높지 않아도 제조할 수 있거나, 실온에서 제조할 수 있거나, 내열성이 낮은 기판, 예를 들면 플라스틱기판이나 필름기판에 직접 트랜지스터를 형성할 수 있다. 또한, 잉크젯이나 인쇄법을 사용하여 제작한 트랜지스터 등을 적용할 수 있다. 이들에 의해, 실온에서 제조하는 것, 진공도가 낮은 상태로 제조하는 것, 또는 대형 기판으로 제조하는 것 등을 행할 수 있다. 또한, 마스크(레티클)를 사용하지 않아도 제조하는 것이 가능해지기 때문에, 트랜지스터 의 레이아웃을 용이하게 변경할 수 있다. 또한, 유기 반도체나 카본 나노튜브를 갖는 트랜지스터, 그 밖의 트랜지스터를 적용할 수 있다. 이들에 의해, 구부리는 것이 가능한 기판에 트랜지스터를 형성할 수 있다. 또, 비단결정 반도체막에는 수소 또는 할로겐이 포함되어 있어도 좋다. 또한, 트랜지스터는 여러 가지의 기판을 사용하여 형성할 수 있고, 기판의 종류는 특정한 것에 한정되지 않는다. 따라서 예를 들면, 기판으로서, 단결정 기판, SOI기판, 유리 기판, 석영 기판, 플라스틱기판, 종이기판, 셀로판기판, 석재기판, 스테인리스스틸기판, 스테인리스스틸 호일을 갖는 기판 등을 사용할 수 있다. 또한, 어떤 기판을 사용하여 트랜지스터를 형성하고, 그 후, 다른 기판으로 트랜지스터를 이동시켜, 다른 기판에 배치하도록 하여도 좋다. 이들의 기판을 사용함으로써, 특성이 좋은 트랜지스터를 형성하거나, 소비전력이 작은 트랜지스터를 형성하거나, 깨지기 어려운 장치로 하거나 또는 내열성을 갖게 할 수 있다.
또, 트랜지스터의 구성은, 여러 가지의 형태를 취할 수 있다. 특정한 구성에 한정되지 않는다. 예를 들면, 게이트 전극이 2개 이상으로 되어 있는 멀티게이트 구조를 사용하여도 좋다. 멀티게이트 구조로 하면, 채널 영역이 직렬로 접속되는 구성이 되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성이 된다. 멀티게이트 구조로 함으로써, 오프 전류를 저감하거나, 트랜지스터의 내압(耐庄)을 향상시켜 신뢰성을 좋게 하거나, 또는 포화영역에서 동작할 때에, 드레인·소스간 전압이 변화하여도, 드레인·소스간 전류가 그다지 변화하지 않고, 플랫의 특성으로 할 수 있다. 또한, 채널의 상하에 게이트 전극이 배치되어 있는 구조이어도 좋다. 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 채널 영역이 증가하기 때문에, 전류값을 크게 하거나 또는 공핍층(空乏層)이 생기기 쉬워져 S치를 작게 할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 구성이 된다. 또한, 채널의 위에 게이트 전극이 배치되어 있는 구조이어도 좋고, 채널의 아래에 게이트 전극이 배치되어 있는 구조이어도 좋고, 정(正)스태거 구조이어도 좋고, 역스태거 구조이어도 좋고, 채널 영역이 복수의 영역에 분리되고 있어도 좋고, 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋다. 또한, 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 좋다. 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있는 구조로 함으로써, 채널의 일부에 전하가 쌓여, 동작이 불안정해지는 것을 막을 수 있다. 또한, LDD 영역이 있어도 좋다. LDD 영역을 형성함으로써, 오프 전류를 저감하거나, 트랜지스터의 내압을 향상시켜 신뢰성을 좋게 하거나 또는 포화영역에서 동작할 때에, 드레인·소스간 전압이 변화하여도, 드레인·소스간 전류가 그다지 변화하지 않고, 플랫의 특성으로 할 수 있다.
또, 본 발명에 있어서의 트랜지스터는, 여러 가지 타입을 사용할 수 있어, 여러 가지의 기판을 사용하여 형성시킬 수 있다. 따라서, 회로 전체가, 유리 기판에 형성되어 있어도 좋고, 플라스틱기판에 형성되어 있어도 좋고, 단결정 기판에 형성되어 있어도 좋고, SOI 기판에 형성되어 있어도 좋고, 어떠한 기판에 형성되어 있어도 좋다. 회로 전체가 같은 기판에 형성되어 있는 것에 의해, 부품점수를 줄여 비용을 저감하거나, 회로 부품과의 접속 점수를 줄여 신뢰성을 향상시킬 수 있 다. 또는, 회로의 일부가, 어떤 기판에 형성되어 있고, 회로의 다른 일부가, 다른 기판에 형성되어 있어도 좋다. 요컨대, 회로 전체가 같은 기판상에 형성되어 있지 않아도 좋다. 예를 들면, 회로의 일부는, 유리 기판에 트랜지스터를 사용하여 형성하고, 회로의 다른 일부는, 단결정 기판에 형성하고, 그 IC 칩을 COG(Chip On Glass)로 접속하여 유리 기판상에 배치하여도 좋다. 또는, 그 IC 칩을 TAB(Tape Automated Bonding)나 프린트 기판을 사용하여 유리 기판과 접속하여도 좋다. 이와 같이, 회로의 일부가 같은 기판에 형성되어 있는 것에 의해, 부품점수를 줄여 비용을 저감하는 회로 부품과의 접속점수를 줄여 신뢰성을 향상시키거나 할 수 있다. 또한, 구동 전압이 높은 부분이나 구동 주파수가 높은 부분은, 소비전력이 커져 버리기 때문에, 그와 같은 부분은 같은 기판에 형성하지 않도록 하면, 소비전력이 높아지는 것을 막을 수 있다.
또, 본 발명에 있어서는, 1화소란, 밝기를 제어할 수 있는 요소 하나분을 나타내는 것으로 한다. 따라서, 일례로서는, 1화소란, 하나의 색 요소를 나타내는 것으로 하고, 그 색 요소 하나로 밝기를 표현한다. 따라서, 그때는, R(빨강) G(초록) B(파랑)의 색 요소로 이루어지는 컬러 표시 장치의 경우에는, 화상의 최소단위는, R의 화소와 G의 화소와 B의 화소의 3화소로 구성되는 것으로 한다. 또, 색 요소는, 3색에 한정되지 않고, 그 이상의 수를 사용하여도 좋고, RGB 이외의 색을 추가하여도 좋다. 예를 들면, 백색을 첨가하여, RGBW(W는 백)로 하여도 좋다. 또한, RGB에, 예를 들면, 옐로우, 청록색, 진홍색, 에나멜그린, 주색 등을 1색 이상 추가한 것이어도 좋다. 또한, 예를 들면 RGB의 중 적어도 1색에 관해서, 유사한 색을 추가하여도 좋다. 예를 들면, R, G, B1, B2로 하여도 좋다. B1과 B2는, 어느 쪽이나 청색이지만, 약간 주파수가 다르다. 이러한 색 요소를 사용함으로써, 더욱 실물에 가까운 표시를 할 수 있거나, 소비전력을 저감할 수 있다. 또한, 다른 예로서는, 1개의 색 요소에 관해서, 복수의 영역을 사용하여 밝기를 제어하는 경우는, 그 영역 하나분을 1화소로 한다. 따라서, 일례로서는, 면적 계조를 하는 경우, 하나의 색 요소에 관하여, 밝기를 제어하는 영역이 복수 있고, 그 전체로 계조를 표현하는 것이지만, 밝기를 제어하는 영역의 하나분을 1화소로 한다. 따라서, 그 경우는, 하나의 색 요소는, 복수의 화소로 구성되게 된다. 또한, 그 경우, 화소에 의해서, 표시에 기여하는 영역의 크기가 다른 경우가 있다. 또한, 하나의 색 요소에 대해 복수 있는, 밝기를 제어하는 영역에 있어서, 요컨대, 하나의 색 요소를 구성하는 복수의 화소에 있어서, 각각에 공급하는 신호를 약간 다르도록 하고, 시야각을 확대하도록 하여도 좋다. 또, 1화소(3색분)로 기재하는 경우는, R과 G와 B의 3화소분을 1화소라고 생각하는 경우로 한다. 1화소(1색분)라고 기재하는 경우는, 하나의 색 요소에 관하여, 복수의 화소가 있는 경우, 그들을 정리하여 1화소라고 생각하는 경우로 한다.
또, 본 발명에 있어서, 화소는, 매트릭스형으로 배치(배열)되어 있는 경우를 포함하고 있다. 여기에서, 화소가 매트릭스형으로 배치(배열)되어 있다는 것은, 세로방향 또는 가로방향에서, 직선상에 나란히 배치되어 있는 경우나, 들쭉날쭉한 선상에 나란히 있는 경우를 포함하고 있다. 따라서, 예를 들면 3색의 색 요소(예를 들면 RGB)로 풀컬러 표시를 하는 경우에, 스트라이프 배치되어 있는 경우나, 세 개의 색 요소의 도트가 소위 델타 배치되어 있는 경우도 포함하기로 한다. 또, 바이어 배치되어 있는 경우도 포함하고 있다. 또, 색 요소는, 3색에 한정되지 않고, 그 이상이어도 좋고, 예를 들면, RGBW(W는 백)나, RGB에, 옐로우, 청록색, 진홍색 등을 1색 이상 추가한 것 등이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 이것에 의해, 소비전력을 저하시키거나, 표시 소자의 수명을 연장시킬 수 있다.
또, 트랜지스터는, 각각, 게이트와, 드레인과, 소스를 포함하는 적어도 세개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역의 사이에 채널 영역을 갖고 있고, 드레인 영역과 채널 영역과 소스 영역을 통해서 전류가 흐를 수 있다. 여기에서, 소스와 드레인은, 트랜지스터의 구조나 동작 조건 등에 의해서 변하기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 본 발명에 있어서는, 소스 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각을 제 1 단자, 제 2 단자라고 표기하는 경우가 있다.
또, 트랜지스터는, 베이스와 이미터와 컬렉터를 포함하는 적어도 세개의 단자를 갖는 소자이어도 좋다. 이 경우도 마찬가지로, 이미터와 컬렉터를, 제 1 단자, 제 2 단자라고 표기하는 경우가 있다.
또, 게이트는, 게이트 전극과 게이트 배선(게이트선 또는 게이트 신호선 등이라고도 함)을 포함한 전체, 또는, 그들의 일부를 말한다. 게이트 전극은, 채널 영역이나 LDD(Lightly Doped Drain)영역 등을 형성하는 반도체와, 게이트 절연막을 통해서 오버랩되어 있는 부분의 도전막을 말한다. 게이트 배선은, 각 화소의 게이트 전극의 사이를 접속하거나 또는 게이트 전극과는 다른 배선을 접속하기 위한 배선을 말한다.
단, 게이트 전극으로서도 기능하고, 게이트 배선으로서도 기능하는 부분도 존재한다. 그와 같은 영역은, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 좋다. 요컨대, 게이트 전극과 게이트 배선을, 명확히 구별할 수 없는 영역도 존재한다. 예를 들면, 연신하여 배치되어 있는 게이트 배선과 오버랩되어 채널 영역이 있는 경우, 그 영역은 게이트 배선으로서 기능하고 있지만, 게이트 전극으로서도 기능하고 있게 된다. 따라서, 그와 같은 영역은, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 좋다.
또한, 게이트 전극과 같은 재료로 형성되어, 게이트 전극과 연결되는 영역도, 게이트 전극이라고 불러도 좋다. 마찬가지로, 게이트 배선과 같은 재료로 형성되어, 게이트 배선과 연결되는 영역도, 게이트 배선이라고 불러도 좋다. 이러한 영역은, 엄밀한 의미로는, 채널 영역과 오버랩되어 있지 않거나, 다른 게이트 전극과 접속시키는 기능을 갖지 않거나 하는 경우가 있다. 그러나, 제조 조건 등의 관계로, 게이트 전극이나 게이트 배선과 같은 재료로 형성되어, 게이트 전극이나 게이트 배선과 연결되는 영역이 있다. 따라서, 그와 같은 영역도 게이트 전극이나 게이트 배선이라고 불러도 좋다.
또한, 예를 들면, 멀티게이트의 트랜지스터에 있어서, 하나의 트랜지스터의 게이트 전극과, 다른 트랜지스터의 게이트 전극은, 게이트 전극과 같은 재료로 형 성된 도전막으로 접속되는 경우가 많다. 그와 같은 영역은, 게이트 전극과 게이트 전극을 접속시키기 위한 영역이기 때문에, 게이트 배선이라고 불러도 좋지만, 멀티게이트의 트랜지스터를 하나의 트랜지스터라고 간주할 수도 있기 때문에, 게이트 전극이라고 불러도 좋다. 요컨대, 게이트 전극이나 게이트 배선과 같은 재료로 형성되고, 그들과 이어져 배치되어 있는 것은, 게이트 전극이나 게이트 배선이라고 불러도 좋다. 또한, 예를 들면, 게이트 전극과 게이트 배선을 접속시키고 있는 부분의 도전막도, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 좋다.
또, 게이트 단자는, 게이트 전극의 영역이나, 게이트 전극과 전기적으로 접속되어 있는 영역에 관해서, 그 일부분을 말한다.
또, 소스는, 소스 영역과 소스 전극과 소스 배선(소스선 또는 소스 신호선 등이라고도 함)을 포함한 전체, 또는, 그들의 일부를 말한다. 소스 영역은, P형 불순물(붕소나 갈륨 등)이나 N형 불순물(인이나 비소 등)이 많이 포함되는 반도체영역을 말한다. 따라서, 약간만 P형 불순물이나 N형 불순물이 포함되는 영역, 소위, LDD(Lightly Doped Drain)영역은, 소스 영역에는 포함되지 않는다. 소스 전극은, 소스 영역은 다른 재료로 형성되어, 소스 영역과 전기적으로 접속되어 배치되어 있는 부분의 도전층을 말한다. 단, 소스 전극은, 소스 영역도 포함하여 소스 전극이라고 부르는 경우도 있다. 소스 배선은, 각 화소의 소스 전극의 사이를 접속하거나 또는 소스 전극과는 다른 배선을 접속하기 위한 배선을 말한다.
그렇지만, 소스 전극으로서도 기능하고, 소스 배선으로서도 기능하는 부분도 존재한다. 그와 같은 영역은, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불 러도 좋다. 요컨대, 소스 전극과 소스 배선을, 명확히 구별할 수 없는 영역도 존재한다. 예를 들면, 연신하여 배치되어 있는 소스 배선과 오버랩되어 소스 영역이 있는 경우, 그 영역은 소스 배선으로서 기능하고 있지만, 소스 전극으로서도 기능하게 된다. 따라서, 그와 같은 영역은, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 좋다.
또한, 소스 전극과 같은 재료로 형성되어, 소스 전극과 연결되는 영역이나, 소스 전극과 소스 전극을 접속하는 부분도, 소스 전극이라고 불러도 좋다. 또한, 소스 영역과 오버랩되어 있는 부분도, 소스 전극이라고 불러도 좋다. 마찬가지로, 소스 배선과 같은 재료로 형성되어, 소스 배선과 연결되는 영역도, 소스 배선이라고 불러도 좋다. 이러한 영역은, 엄밀한 의미로서는, 다른 소스 전극과 접속시키는 기능을 갖고 있거나 하지 않는 경우가 있다. 그러나, 제조 조건 등의 관계로, 소스 전극이나 소스 배선과 같은 재료로 형성되어, 소스 전극이나 소스 배선과 연결되는 영역이 있다. 따라서, 그와 같은 영역도 소스 전극이나 소스 배선이라고 불러도 좋다.
또한, 예를 들면, 소스 전극과 소스 배선을 접속시키고 있는 부분의 도전막도, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 좋다.
또, 소스 단자는, 소스 영역이나, 소스 전극이나, 소스 전극과 전기적으로 접속되어 있는 영역에 관해서, 그 일부분을 말한다.
또, 드레인에 관해서는, 소스와 같다.
또, 본 발명에 있어서, 반도체 장치는 반도체 소자(트랜지스터나 다이오드 등)를 포함하는 회로를 갖는 장치를 말한다. 또한, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반이어도 좋다.
또한, 표시 장치는, 표시 소자(액정 소자나 발광 소자 등)를 갖는 장치를 말한다. 또, 액정 소자나 EL 소자 등의 표시 소자를 포함하는 복수의 화소나 그들의 화소를 구동시키는 주변 구동 회로가 동일 기판상에 형성된 표시 패널 본체의 것이어도 좋다. 또한, 와이어 본딩이나 범프 등에 의해서 기판상에 배치된 주변 구동 회로, 소위 칩 온 글래스(COG)를 포함하고 있어도 좋다. 또, 플렉시블 프린트 서킷(FPC)이나 프린트 배선 기판(PWB)이 장착된 것(IC나 저항 소자나 용량 소자나 인덕터나 트랜지스터 등)도 포함하여도 좋다. 또, 편광판이나 위상차판 등의 광학시트를 포함하고 있어도 좋다. 또, 백 라이트 유닛(도광판이나 프리즘시트나 확산시트나 반사시트나 광원(LED나 냉음극관 등))을 포함하고 있어도 좋다.
또한, 발광 장치는, 특히 EL 소자나 FED에서 사용하는 소자 등의 자발광형의 표시 소자를 갖고 있는 표시 장치를 말한다. 액정 표시 장치는, 액정 소자를 갖고 있는 표시 장치를 말한다.
또, 본 발명에 있어서, 어떤 물건의 위에 형성되어 있거나, 또는, ~상에 형성되어 있다 처럼, ~의 위에, 또는, ~상에 라는 기재에 관해서는, 어떤 물건의 위에 직접 접하고 있는 것에 한정되지 않는다. 직접 접하고 있지 않은 경우, 요컨대, 사이에 다른 것이 끼워져 있는 경우도 포함하기로 한다. 따라서 예를 들면, 층 A의 위에(또는 층 A 상에), 층 B가 형성되어 있다고 하는 경우는, 층 A의 위에 직접 접하여 층 B가 형성되어 있는 경우와, 층 A의 위에 직접 접하여 다른 층(예를 들면 층 C나 층 D 등)이 형성되어 있고, 그 위에 직접 접하여 층 B가 형성되어 있는 경우를 포함하기로 한다. 또한, ~의 위쪽에 라는 기재에 관해서도 마찬가지로, 어떤 물건의 위에 직접 접하고 있는 것에 한정되지 않고, 사이에 다른 것이 끼워져 있는 경우도 포함하기로 한다. 따라서 예를 들면, 층 A의 위쪽에, 층 B가 형성되어 있다고 하는 경우는, 층 A의 위에 직접 접하여 층 B가 형성되어 있는 경우와, 층 A의 위에 직접 접하여 다른 층(예를 들면 층 C나 층 D 등)이 형성되어 있고, 그 위에 직접 접하여 층 B가 형성되어 있는 경우를 포함하기로 한다. 또, ~의 아래에, 또는, ~의 아래쪽에의 경우에 관해서도, 마찬가지로, 직접 접하고 있는 경우와, 접하지 않은 경우를 포함하기로 한다.
발명의 효과
본 발명을 사용하는 것으로, 트랜지스터의 특성 열화를 억제하는 구동방법을 사용한 플립플롭 회로, 시프트 레지스터, 및 이러한 시프트 레지스터를 구비하는 반도체 장치, 및 표시 장치, 및 상기 표시 장치를 구비하는 전자 기기를 제공할 수 있다.
예를 들면, 본 발명을 시프트 레지스터에 적용한 경우, 비선택 기간에 있어서, 출력 단자에 전원 전위를 공급하는 트랜지스터가 상시 온 상태인 경우가 없기 때문에, 상기 트랜지스터의 특성 열화(예를 들면, 임계치 전위의 시프트)를 억제할 수 있다. 따라서, 트랜지스터의 특성 열화에 의한 시프트 레지스터의 오동작을 억제할 수 있다.
또한, 본 발명을 사용하는 것으로, 비교적 회로 규모가 작은 제어 회로를 갖 는 플립플롭 회로, 시프트 레지스터, 및 이러한 시프트 레지스터를 구비하는 반도체 장치, 및 표시 장치, 및 상기 표시 장치를 구비하는 전자 기기를 제공할 수 있다.
발명을 실시하기 위한 최량의 형태
이하, 본 발명의 실시 형태에 관해서 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태에서 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것을 여러 가지로 변경할 수 있다는 것은 당업자이면 용이하게 이해된다. 따라서 본 실시 형태의 기재내용에 한정하여 해석되는 것은 아니다.
(제 1 실시 형태)
본 실시 형태에서는, 본 발명의 기본 원리에 관해서, 도 1a를 참조하여 설명한다.
도 1a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 1a의 기본 회로는, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 및 트랜지스터(104)를 갖고 있다.
도 1a의 기본 회로의 접속 관계에 관해서 설명한다. 트랜지스터(101)의 게이트가 배선(105)에 접속되고, 제 1 단자가 배선(105)에 접속되고, 제 2 단자가 트랜지스터(104)의 게이트에 접속되어 있다. 트랜지스터(102)의 게이트가 배선(107)에 접속되고, 제 1 단자가 배선(106)에 접속되고, 제 2 단자가 트랜지스터(104)의 게이트에 접속되어 있다. 트랜지스터(103)의 게이트가 배선(108)에 접속되고, 제 1 단자가 배선(106)에 접속되고, 제 2 단자가 트랜지스터(104)의 게이트에 접속되어 있다. 트랜지스터(104)의 제 1 단자가 배선(106)에 접속되고, 제 2 단자가 배선(109)에 접속되어 있다. 또, 트랜지스터(101)의 제 2 단자와 트랜지스터(102)의 제 2 단자와 트랜지스터(103)의 제 2 단자와 트랜지스터(104)의 게이트와의 절점(節點)을 절점(N11)으로 한다.
또한, 트랜지스터(101) 내지 트랜지스터(104)는, 각각 N 채널형이다.
따라서, 도 1a의 기본 회로는 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 1a의 기본 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있어, 제조공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율(收率)의 향상을 도모할 수 있다. 또, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 1a의 기본 회로는, 반도체층에 폴리실리콘이나 단결정실리콘을 사용하여도 제조공정의 간략화를 도모할 수 있다.
또한, 배선(105)에는 전원 전위 VDD가 공급되고, 배선(106)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(105), 및 배선(106)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(107), 및 배선(108)에는, 각각 신호가 공급되고 있다. 또, 배선(107), 및 배선(108)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 이 디지털 신호는, H 신호일 때에는 전원 전위 VDD와 동전위(이하, 전위 VDD, 또는 H 레벨이라고도 함)가 되고, L 신호일 때에는 전원 전위 VSS와 동전위(이하, 전위 VSS, 또는 L 레벨이라고도 함)가 된다. 단, 배선(107), 및 배선(108)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(107), 및 배선(108)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 1a에 도시한 기본 회로의 동작에 관해서, 도 1b를 참조하여 설명한다.
도 1b는, 도 1a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 1b의 타이밍차트는, 배선(107)의 전위, 배선(108)의 전위, 절점(N11)의 전위, 배선(109)의 전위, 및 트랜지스터(104)의 온오프를 도시하고 있다.
도 1b의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 도 2a, 도 2b, 도 3a, 및 도 3b는, 기간 T1, 기간 T2, 기간 T3, 및 기간 T4에 있어서의 도 1a의 기본 회로의 동작을 도시하고 있다.
우선, 기간 T1의 동작에 관해서, 도 2a를 참조하여 설명한다. 기간 T1은, 배선(107)에 L 신호가 공급되고, 배선(108)에 L 신호가 공급되고 있다. 따라서, 트랜지스터(102)가 오프되고, 트랜지스터(103)가 오프되어 있다.
또한, 트랜지스터(101)는, 다이오드 접속되어 있기 때문에, 절점(N11)의 전위가 상승하기 시작한다. 이 절점(N11)의 전위의 상승은, 트랜지스터(101)가 오프될 때까지 계속된다. 트랜지스터(101)는, 절점(N11)의 전위가 전원 전위 VDD로부터 트랜지스터(101)의 임계치 전압 Vth101을 뺀 값(VDD-Vth101)이 되면 오프된다. 따라서, 절점(N11)의 전위는 VDD-Vth101이 된다.
따라서, 트랜지스터(104)가 온되고, 배선(109)의 전위가 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서, 도 2b를 참조하여 설명한다. 기간 T2는, 배선(107)에 H 신호가 공급되고, 배선(108)에 L 신호가 공급되고 있다. 따라서, 트랜지스터(102)가 온되고, 트랜지스터(103)가 오프되어 있다.
또한, 절점(N11)의 전위는, 트랜지스터(101)와 트랜지스터(102)의 동작점에 의해서 결정된다. 또, 트랜지스터(102)의 W/L비(W는 채널 영역의 채널 폭, L은 채널 영역의 채널 길이)를, 트랜지스터(101)의 W/L비보다도 충분히 크게 하여 두면, 절점(N11)의 전위는 전원 전위 VSS보다도 약간만 높은 값이 된다.
따라서, 트랜지스터(104)가 오프되고, 배선(109)은 플로팅(부유) 상태가 된다. 배선(109)의 전위는, 기간 T1일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T3의 동작에 관해서, 도 3a를 참조하여 설명한다. 기간 T3은, 배선(107)에 L 신호가 공급되고, 배선(108)에 H 신호가 공급되고 있다. 따라서, 트랜지스터(102)가 오프되고, 트랜지스터(103)가 온되어 있다.
또한, 절점(N11)의 전위는, 트랜지스터(101)와 트랜지스터(103)의 동작점에 의해서 결정된다. 또, 트랜지스터(103)의 W/L비를, 트랜지스터(101)의 W/L비보다도 충분히 크게 하여 두면, 절점(N11)의 전위는 전원 전위 VSS보다도 약간만 높은 값이 된다.
따라서, 트랜지스터(104)가 오프되고, 배선(109)은 플로팅(부유) 상태가 된다. 배선(109)의 전위는, 기간 T1, 기간 T2일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서, 도 3b를 참조하여 설명한다. 기간 T4는, 배선(107)에 H 신호가 공급되고, 배선(108)에는 H 신호가 공급되고 있다. 따라서, 트랜지스터(102)가 온되고, 트랜지스터(104)가 온되어 있다.
또한, 절점(N11)의 전위는, 트랜지스터(101)와 트랜지스터(102)와 트랜지스터(103)와의 동작점에 의해서 결정되기 때문에, 절점(N11)의 전위는 전원 전위 VSS보다도 약간만 높은 값이 된다.
따라서, 트랜지스터(104)가 오프되고, 배선(109)은 플로팅(부유) 상태가 된다. 배선(109)의 전위는, 기간 T1, 기간 T2, 기간 T3일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 도 1a의 기본 회로는 배선(109)에 전원 전위 VSS를 공급하고, 배선(109)의 전위를 전원 전위 VSS와 같은 값으로 한다. 기간 T2 내지 기간 T4에서는, 도 1a의 기본 회로는, 배선(109)을 플로팅 상태로 하고, 배선(109)의 전위를 전원 전위 VSS와 같은 값으로 유지한다.
또한, 도 1a의 기본 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 1a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화되기 쉽다. 따라서, 도 1a의 기본 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트를 얻을 수 있을 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
여기에서, 트랜지스터(101) 내지 트랜지스터(104)의 기능을 설명한다. 트랜지스터(101)는, 입력 단자를 제 1 단자, 및 게이트로 하고, 출력 단자를 제 2 단자로 하고 있는 다이오드로서의 기능을 갖는다. 트랜지스터(102)는, 배선(107)의 전위에 따라서, 배선(106)과 절점(N11)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(103)는, 배선(108)의 전위에 따라서, 배선(106)과 절점(N11)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(104)는, 절점(N11)의 전위에 따라서, 배선(106)과 배선(109)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다.
또, 트랜지스터(101)는, 저항성분을 갖는 소자이면 좋다. 예를 들면, 도 4a에 도시하는 바와 같이, 저항 소자(401)를 트랜지스터(101) 대신에 사용할 수 있다. 저항 소자(401)를 사용함으로써, 절점(N11)의 전위를 기간 T1에 있어서 전원 전위 VDD와 같은 값으로 할 수 있다. 또한, 도 4a의 타이밍차트를 도 4b에 도시한다.
다음에, 도 1a에 도시한 기본 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 13a를 참조하여 설명한다.
도 13a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 13a의 기본 회로는, 트랜지스터(1301), 트랜지스터(1302), 트랜지스터(1303), 및 트랜지스터(1304)를 갖고 있다.
도 13a의 기본 회로의 접속 관계에 관해서 설명한다. 트랜지스터(1301)의 게이트가 배선(1306)에 접속되고, 제 1 단자가 배선(1306)에 접속되고, 제 2 단자가 트랜지스터(1304)의 게이트에 접속되어 있다. 트랜지스터(1302)의 게이트가 배선(1307)에 접속되고, 제 1 단자가 배선(1305)에 접속되고, 제 2 단자가 트랜지스터(1304)의 게이트에 접속되어 있다. 트랜지스터(1303)의 게이트가 배선(1308)에 접속되고, 제 1 단자가 배선(1305)에 접속되고, 제 2 단자가 트랜지스터(1304)의 게이트에 접속되어 있다. 트랜지스터(1304)의 제 1 단자가 배선(1305)에 접속되고, 제 2 단자가 배선(1309)에 접속되어 있다. 또, 트랜지스터(1301)의 제 2 단자와 트랜지스터(1302)의 제 2 단자와 트랜지스터(1303)의 제 2 단자와 트랜지스터(1304)의 게이트와의 절점을 절점(N131)으로 한다.
또한, 트랜지스터(1301) 내지 트랜지스터(1304)는, 각각 P 채널형이다.
따라서, 도 13a의 기본 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요하지 않다. 따라서, 도 13a의 기본 회로는, 제조공정의 간략화를 도모할 수 있고, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 배선(1305)에는 전원 전위 VDD가 공급되고, 배선(1306)에는 전원 전위 VSS가 공급되고 있다.
또한, 배선(1307), 및 배선(1308)에는, 각각 신호가 공급되고 있다. 또, 배 선(1307), 및 배선(1308)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다.
다음에, 도 13a에 도시한 기본 회로의 동작에 관해서, 도 13b를 참조하여 설명한다.
도 13b는, 도 13a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 13b의 타이밍차트는, 배선(1307)의 전위, 배선(1308)의 전위, 절점(N131)의 전위, 배선(1309)의 전위, 및 트랜지스터(1304)의 온오프를 도시하고 있다.
도 13b의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 도 14a, 도 14b, 도 15a, 및 도 15b는, 기간 T1, 기간 T2, 기간 T3, 및 기간 T4에 있어서의 도 13a의 기본 회로의 동작을 도시하고 있다.
우선, 기간 T1의 동작에 관해서, 도 14a를 참조하여 설명한다. 기간 T1은, 배선(1307)에 H 신호가 공급되고, 배선(1308)에 H 신호가 공급되고 있다. 따라서, 트랜지스터(1302)가 오프되고, 트랜지스터(1303)가 오프되어 있다.
또한, 트랜지스터(1301)는, 다이오드 접속되어 있기 때문에, 절점(N131)의 전위가 감소하기 시작한다. 이 절점(N131)의 전위의 감소는, 트랜지스터(1301)가 오프될 때까지 계속된다. 트랜지스터(1301)는, 절점(N131)의 전위가 전원 전위 VSS와 트랜지스터(1301)의 임계치 전압 Vth1301의 절대치의 합(VSS+｜Vth1301｜)이 되면 오프된다. 따라서, 절점(N131)의 전위는 VSS+｜Vth1301｜이 된다.
따라서, 트랜지스터(1304)가 온되고, 배선(1309)의 전위가 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서, 도 14b를 참조하여 설명한다. 기간 T2는, 배선(1307)에 L 신호가 공급되고, 배선(1308)에 H 신호가 공급되고 있다. 따라서, 트랜지스터(1302)가 온되고, 트랜지스터(1303)가 오프되어 있다.
또한, 절점(N131)의 전위는, 트랜지스터(1301)와 트랜지스터(1302)의 동작점에 의해서 결정된다. 또, 트랜지스터(1302)의 W/L비(W는 채널 영역의 채널 폭, L은 채널 영역의 채널 길이)를, 트랜지스터(1301)의 W/L비보다도 충분히 크게 하여 두면, 절점(N131)의 전위는 전원 전위 VDD보다도 약간만 낮은 값이 된다.
따라서, 트랜지스터(1304)가 오프되고, 배선(1309)은 플로팅(부유) 상태가 된다. 배선(1309)의 전위는, 기간 T1일 때의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T3의 동작에 관해서, 도 15a를 참조하여 설명한다. 기간 T3은, 배선(1307)에 H 신호가 공급되고, 배선(1308)에 L 신호가 공급되고 있다. 따라서, 트랜지스터(1302)가 오프되고, 트랜지스터(1303)가 온되어 있다.
또한, 절점(N131)의 전위는, 트랜지스터(1301)와 트랜지스터(1303)의 동작점에 의해서 결정된다. 또, 트랜지스터(1303)의 W/L비를, 트랜지스터(1301)의 W/L비보다도 충분히 크게 하여 두면, 절점(N131)의 전위는 전원 전위 VDD보다도 약간만 낮은 값이 된다.
따라서, 트랜지스터(1304)가 오프되고, 배선(1309)은 플로팅(부유) 상태가 된다. 배선(1309)의 전위는, 기간 T1, 기간 T2일 때의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서, 도 15b를 참조하여 설명한다. 기간 T4는, 배선(1307)에 L 신호가 공급되고, 배선(1308)에는 L 신호가 공급되고 있다. 따라서, 트랜지스터(1302)가 온되고, 트랜지스터(1304)가 온되어 있다.
또한, 절점(N131)의 전위는, 트랜지스터(1301)와 트랜지스터(1302)와 트랜지스터(1303)의 동작점에 의해서 결정되기 때문에, 절점(N131)의 전위는 전원 전위 VDD보다도 약간만 낮은 값이 된다.
따라서, 트랜지스터(1304)가 오프되고, 배선(1309)은 플로팅(부유) 상태가 된다. 배선(1309)의 전위는, 기간 T1, 기간 T2, 기간 T3일 때의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 도 13a의 기본 회로는 배선(1309)에 전원 전위 VDD를 공급하고, 배선(1309)의 전위를 전원 전위 VDD와 같은 값으로 한다. 기간 T2 내지 기간 T4에서는, 도 13a의 기본 회로는, 배선(1309)을 플로팅 상태로 하고, 배선(1309)의 전위를 전원 전위 VDD와 같은 값으로 유지한다.
또한, 도 13a의 기본 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 13a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 트랜지스터(1301) 내지 트랜지스터(1304)는, 트랜지스터(101) 내지 트랜지스터(104)와 같은 기능을 갖는다.
또, 트랜지스터(1301)는, 저항성분을 갖는 소자이면 좋다. 예를 들면, 도 16a에 도시하는 바와 같이, 저항 소자(1601)를 트랜지스터(1301) 대신에 사용할 수 있다. 저항 소자(1601)를 사용함으로써, 절점(N131)의 전위를 기간 T1에 있어서 전원 전위 VSS와 같은 값으로 할 수 있다. 또, 도 16a의 타이밍차트를 도 16b에 도시한다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 2 실시 형태)
본 실시 형태에서는, 제 1 실시 형태는 다른 본 발명의 기본 원리에 관해서, 도 5a를 참조하여 설명한다.
도 5a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 5a의 기본 회로는, 트랜지스터(501), 트랜지스터(502), 트랜지스터(503), 트랜지스터(504), 트랜지스터(505), 트랜지스터(506), 및 트랜지스터(507)를 갖고 있다.
도 5a의 기본 회로의 접속 관계에 관해서 설명한다. 트랜지스터(501)의 게이트가 배선(508)에 접속되고, 제 1 단자가 배선(508)에 접속되고, 제 2 단자가 트랜지스터(504)의 게이트에 접속되어 있다. 트랜지스터(502)의 게이트가 배선(510)에 접속되고, 제 1 단자가 배선(509)에 접속되고, 제 2 단자가 트랜지스터(504)의 게이트에 접속되어 있다. 트랜지스터(503)의 게이트가 배선(511)에 접속되고, 제 1 단자가 배선(509)에 접속되고, 제 2 단자가 트랜지스터(504)의 게이트에 접속되 어 있다. 또, 트랜지스터(501)의 제 2 단자와 트랜지스터(502)의 제 2 단자와 트랜지스터(503)의 제 2 단자와 트랜지스터(504)의 게이트와의 절점을 절점(N51)으로 한다. 트랜지스터(504)의 제 1 단자가 배선(508)에 접속되고, 제 2 단자가 트랜지스터(507)의 게이트에 접속되어 있다. 트랜지스터(505)의 게이트가 배선(510)에 접속되고, 제 1 단자가 배선(509)에 접속되고, 제 2 단자가 트랜지스터(507)의 게이트에 접속되어 있다. 트랜지스터(506)의 게이트가 배선(511)에 접속되고, 제 1 단자가 배선(509)에 접속되고, 제 2 단자가 트랜지스터(507)의 게이트에 접속되어 있다. 트랜지스터(507)의 제 1 단자가 배선(509)에 접속되고, 제 2 단자가 배선(512)에 접속되어 있다. 또, 트랜지스터(504)의 제 2 단자와 트랜지스터(505)의 제 2 단자와 트랜지스터(506)의 제 2 단자와 트랜지스터(507)의 게이트와의 절점을 절점(N52)으로 한다.
또한, 트랜지스터(501) 내지 트랜지스터(507)는, 각각 N 채널형이다.
따라서, 도 5a의 기본 회로는 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 5a의 기본 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있어, 제조공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 5a의 기본 회로는, 반도체층에 폴리실리콘이나 단결정실리콘을 사용하여도 제조공정의 간략화를 도모할 수 있다.
또한, 배선(508)에는 전원 전위 VDD가 공급되고, 배선(509)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(508), 및 배선(509)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(510), 및 배선(511)에는, 각각 신호가 공급되고 있다. 또, 배선(510), 및 배선(511)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 이 디지털 신호는, H 신호일 때에는 전원 전위 VDD와 동전위(이하, 전위 VDD, 또는 H 레벨이라고도 함)가, L 신호일 때에는 전원 전위 VSS와 동전위(이하, 전위 VSS, 또는 L 레벨이라고도 함)가 된다. 단, 배선(510), 및 배선(511)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(510), 및 배선(511)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 5a에 도시한 기본 회로의 동작에 관해서, 도 5b를 참조하여 설명한다.
도 5b는, 도 5a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 5b의 타이밍차트는, 배선(510)의 전위, 배선(511)의 전위, 절점(N51)의 전위, 절점(N52)의 전위, 배선(512)의 전위, 및 트랜지스터(507)의 온오프를 도시하고 있다.
도 5b의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 도 6a, 도 6b, 도 7a, 및 도 7b는, 기간 T1, 기간 T2, 기간 T3, 및 기간 T4에 있어서의 도 5a의 기본 회로의 동작을 도시하고 있다.
우선, 기간 T1의 동작에 관해서, 도 6a를 참조하여 설명한다. 기간 T1은, 배선(510)에 L 신호가 공급되고, 트랜지스터(502), 및 트랜지스터(505)가 오프되어 있다. 또한, 배선(511)에 L 신호가 공급되고, 트랜지스터(503), 및 트랜지스터(506)가 오프되어 있다.
또한, 트랜지스터(501)는, 다이오드 접속되어 있기 때문에, 절점(N51)의 전위가 상승하기 시작한다. 절점(N51)의 전위가 전원 전위 VDD로부터 트랜지스터(501)의 임계치 전압 Vth501을 뺀 값(VDD-Vth501)이 되면, 트랜지스터(501)가 오프된다. 따라서, 절점(N51)이 플로팅 상태가 된다.
이때, 트랜지스터(504)는 온되어 있고, 절점(N52)의 전위도 상승하고 있다. 따라서, 플로팅 상태로 되어 있는 절점(N51)의 전위는, 트랜지스터(504)의 게이트(절점(N51))와 제 2 단자(절점(N52))의 사이의 기생용량에 의해서, 절점(N52)의 전위와 함께 상승한다. 이 절점(N51)의 전위의 상승은 절점(N52)의 전위의 상승이 멈출 때까지 계속되어, 절점(N51)의 전위가 전원 전위 VDD와 트랜지스터(504)의 임계치 전압 Vth504의 합(VDD+Vth504) 이상이 된다. 요컨대, 절점(N51)의 전위의 상승은, 절점(N52)의 전위가 전원 전위 VDD와 같아질 때까지 계속된다. 소위 부트스트랩 동작에 의해서, 절점(N52)의 전위를 전원 전위 VDD와 같게 할 수 있다.
따라서, 트랜지스터(507)가 온되고, 배선(509)의 전위가 전원 전위 VSS와 같은 값이 된다. 여기에서, 절점(N52)의 전위를 전원 전위 VDD와 같이 함으로써, 트랜지스터(507)의 게이트와 소스의 사이의 전위차를 크게 할 수 있다. 따라서, 트랜지스터(507)를 온하기 쉽게 할 수 있고, 넓은 동작 조건에서 기본 회로를 동작시킬 수 있다.
계속해서, 기간 T2의 동작에 관해서, 도 6b를 참조하여 설명한다. 기간 T2 는, 배선(510)에 H 신호가 공급되고, 트랜지스터(502), 및 트랜지스터(505)가 온되어 있다. 또한, 배선(511)에 L 신호가 공급되고, 트랜지스터(503), 및 트랜지스터(506)가 오프되어 있다.
또한, 절점(N51)의 전위는, 트랜지스터(501)와 트랜지스터(502)의 동작점에 의해서 결정된다. 또, 트랜지스터(502)의 W/L비를, 트랜지스터(501)의 W/L비보다도 충분히 크게 하여 두면, 절점(N51)의 전위는 전원 전위 VSS보다도 약간만 높은 전위가 된다.
따라서, 트랜지스터(504)는 오프되고, 트랜지스터(505)가 온되어 있기 때문에, 절점(N52)의 전위가 전원 전위 VSS와 같은 값이 된다. 따라서, 트랜지스터(507)가 오프되고, 배선(512)은 플로팅(부유) 상태가 된다. 배선(512)의 전위는 기간 T1일 때의 전위를 유기하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T3의 동작에 관해서, 도 7a를 참조하여 설명한다. 기간 T3은, 배선(510)에 L 신호가 공급되고, 트랜지스터(502), 및 트랜지스터(505)가 오프되어 있다. 또한, 배선(511)에 H 신호가 공급되고, 트랜지스터(503), 및 트랜지스터(506)가 온되어 있다.
또한, 절점(N51)의 전위는, 트랜지스터(501)와 트랜지스터(503)의 동작점에 의해서 결정된다. 또, 트랜지스터(503)의 W/L비를, 트랜지스터(501)의 W/L비보다도 충분히 크게 하여 두면, 절점(N51)의 전위는 전원 전위 VSS보다도 약간만 높은 전위가 된다.
따라서, 트랜지스터(504)는 오프되고, 트랜지스터(506)가 온되어 있기 때문 에, 절점(N52)의 전위가 전원 전위 VSS와 같은 값이 된다. 따라서, 트랜지스터(507)가 오프되고, 배선(512)은 플로팅(부유) 상태가 된다. 배선(512)의 전위는, 기간 T1, 기간 T2일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서, 도 7b를 참조하여 설명한다. 기간 T4는, 배선(510)에 H 신호가 공급되고, 트랜지스터(502), 및 트랜지스터(505)가 온되어 있다. 또한, 배선(511)에 H 신호가 공급되고, 트랜지스터(503), 및 트랜지스터(506)가 온되어 있다.
또한, 절점(N51)의 전위는, 트랜지스터(501)와 트랜지스터(502)와 트랜지스터(503)의 동작점에 의해서 결정되기 때문에, 절점(N51)의 전위는 전원 전위 VSS보다도 약간만 높은 전위가 된다.
따라서, 트랜지스터(504)는 오프되고, 트랜지스터(505), 및 트랜지스터(506)가 온되어 있기 때문에, 절점(N52)의 전위가 전원 전위 VSS와 같은 값이 된다. 따라서, 트랜지스터(507)가 오프되고, 배선(512)은 플로팅(부유) 상태가 된다. 배선(512)의 전위는, 기간 T1, 기간 T2, 기간 T3일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 도 5a의 기본 회로는 배선(512)에 전원 전위 VSS를 공급하고, 배선(512)의 전위를 전원 전위 VSS와 같은 값으로 한다. 기간 T2 내지 기간 T4에서는, 도 5a의 기본 회로는, 배선(512)을 플로팅 상태로 하고, 배선(512)의 전위를 전원 전위 VSS와 같은 값으로 유지한다.
또, 기간 T1에서는, 도 5a의 기본 회로의 절점(N52)의 전위를 전원 전위 VDD와 같은 값으로 할 수 있다. 따라서, 넓은 동작 조건에서, 도 5a의 기본 회로를 동작시킬 수 있다.
또한, 도 5a의 기본 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 5a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화되기 쉽다. 따라서, 도 5a의 기본 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트를 얻을 수 있을 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
여기에서, 트랜지스터(501) 내지 트랜지스터(507)의 기능을 설명한다. 트랜지스터(501)는, 입력 단자를 제 1 단자, 및 게이트로 하고, 출력 단자를 제 2 단자로 하고 있는 다이오드로서의 기능을 갖는다. 트랜지스터(502)는, 배선(510)의 전위에 따라서, 배선(509)과 절점(N51)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(503)는, 배선(511)의 전위에 따라서, 배선(509)과 절점(N51)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(504)는, 절점(N51)의 전위에 따라서, 배선(508)과 절점(N52)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(505)는 배선(510)의 전위에 따라서, 배선(509)과 절점(N52)을 접속할지의 여부를 선택하는 스위치로서의 기능 을 갖는다. 트랜지스터(502)는 배선(511)의 전위에 따라서, 배선(509)과 절점(N52)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(507)는 절점(N52)의 전위에 따라서, 배선(509)과 배선(512)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다.
또, 트랜지스터(501) 내지 트랜지스터(506)에 의해서, 배선(510), 및 배선(511)을 입력 단자로 하고, 출력 단자를 절점(N52)으로 하는, 2입력 NOR회로를 구성하고 있다.
또, 도 8a에 도시하는 바와 같이, 트랜지스터(504)의 게이트(절점(N51))와, 제 2 단자(절점(N52))의 사이에, 용량 소자(801)를 배치하여도 좋다. 왜냐하면, 절점(N51)의 전위, 및 절점(N52)의 전위는 부트스트랩(bootstrap) 동작에 의해서 상승하기 때문에, 용량 소자(801)를 배치하는 것으로, 기본 회로가 부트스트랩 동작하기 쉬워지기 때문이다.
또, 도 8b에 도시하는 바와 같이, 트랜지스터(503)는, 반드시 필요하지 않다. 왜냐하면, 배선(510)에 H 신호가 공급될 때는, 절점(N52)의 전위가 감소하여, 트랜지스터(507)가 오프되면 되기 때문이다.
다음에, 도 5a에 도시한 기본 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 17a를 참조하여 설명한다.
도 17a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 17a의 기본 회로는, 트랜지스터(1701), 트랜지스터(1702), 트랜지스터(1703), 트랜지스터(1704), 트랜지스터(1705), 트랜지스터(1706), 및 트랜지스터(1707)를 갖고 있 다.
도 17a의 기본 회로의 접속 관계에 관해서 설명한다. 트랜지스터(1701)의 게이트가 배선(1709)에 접속되고, 제 1 단자가 배선(1709)에 접속되고, 제 2 단자가 트랜지스터(1704)의 게이트에 접속되어 있다. 트랜지스터(1702)의 게이트가 배선(1710)에 접속되고, 제 1 단자가 배선(1708)에 접속되고, 제 2 단자가 트랜지스터(1704)의 게이트에 접속되어 있다. 트랜지스터(1703)의 게이트가 배선(1711)에 접속되고, 제 1 단자가 배선(1708)에 접속되고, 제 2 단자가 트랜지스터(1704)의 게이트에 접속되어 있다. 또, 트랜지스터(1701)의 제 2 단자와 트랜지스터(1702)의 제 2 단자와 트랜지스터(1703)의 제 2 단자와 트랜지스터(1704)의 게이트의 절점을 절점(N171)으로 한다. 트랜지스터(1704)의 제 1 단자가 배선(1709)에 접속되고, 제 2 단자가 트랜지스터(1707)의 게이트에 접속되어 있다. 트랜지스터(1705)의 게이트가 배선(1710)에 접속되고, 제 1 단자가 배선(1708)에 접속되고, 제 2 단자가 트랜지스터(1707)의 게이트에 접속되어 있다. 트랜지스터(1706)의 게이트가 배선(1711)에 접속되고, 제 1 단자가 배선(1708)에 접속되고, 제 2 단자가 트랜지스터(1707)의 게이트에 접속되어 있다. 트랜지스터(1707)의 제 1 단자가 배선(1708)에 접속되고, 제 2 단자가 배선(1712)에 접속되어 있다. 또, 트랜지스터(1704)의 제 2 단자와 트랜지스터(1705)의 제 2 단자와 트랜지스터(1706)의 제 2 단자와 트랜지스터(1707)의 게이트의 절점을 절점(N172)으로 한다.
또한, 트랜지스터(1701) 내지 트랜지스터(1707)는, 각각 P 채널형이다.
따라서, 도 17a의 기본 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있 기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요하지 않다. 따라서, 도 17a의 기본 회로는, 제조공정의 간략화를 도모할 수 있고, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 배선(1708)에는 전원 전위 VDD가 공급되고, 배선(1709)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(1708), 및 배선(1709)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(1710), 및 배선(1711)에는, 각각 신호가 공급되고 있다. 또, 배선(1710), 및 배선(1711)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털신호이다. 단지, 배선(1710), 및 배선(1711)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(1710), 및 배선(1711)에는, 각각 아날로그신호가 공급되고 있어도 좋다.
다음에, 도 17a에 도시한 기본 회로의 동작에 관해서, 도 17b를 참조하여 설명한다.
도 17b는, 도 17a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 17b의 타이밍차트는, 배선(1710)의 전위, 배선(1711)의 전위, 절점(N171)의 전위, 절점(N172)의 전위, 배선(1712)의 전위, 및 트랜지스터(1707)의 온오프를 도시하고 있다.
도 17b의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 도 18a, 도 18b, 도 19a, 및 도 19b는, 기간 T1, 기간 T2, 기간 T3, 및 기간 T4에 있어서의 도 17a의 기본 회로의 동작을 도시하고 있다.
우선, 기간 T1의 동작에 관해서, 도 18a를 참조하여 설명한다. 기간 T1은, 배선(1710)에 H 신호가 공급되고, 트랜지스터(1702), 및 트랜지스터(1705)가 오프되어 있다. 또한, 배선(1711)에 H 신호가 공급되고, 트랜지스터(1703), 및 트랜지스터(1706)가 오프되어 있다.
또한, 트랜지스터(1701)는, 다이오드 접속되어 있기 때문에, 절점(N171)의 전위가 감소하기 시작한다. 절점(N171)의 전위가 전원 전위 VSS와 트랜지스터(1701)의 임계치 전압 Vth1701의 절대치의 합(VSS+｜Vth1701｜)이 되면, 트랜지스터(1701)가 오프된다. 따라서, 절점(N171)이 플로팅 상태가 된다.
이때, 트랜지스터(1704)는 온되어 있고, 절점(N172)의 전위도 감소하고 있다. 따라서, 플로팅 상태로 되어 있는 절점(N171)의 전위는, 트랜지스터(1704)의 게이트(절점(N171))와 제 2 단자(절점(N172)) 사이의 기생용량에 의해서, 절점(N172)의 전위와 함께 감소한다. 이 절점(N171)의 전위의 감소는 절점(N172)의 전위의 감소가 멈출 때까지 계속되어, 절점(N171)의 전위가 전원 전위 VSS로부터 트랜지스터(1704)의 임계치 전압 Vth1704의 절대치를 뺀 값(VSS-｜Vth1704｜) 이하가 된다. 요컨대, 절점(N171)의 전위의 감소는, 절점(N172)의 전위가 전원 전위 VSS와 같아질 때까지 계속된다. 소위 부트스트랩 동작에 의해서, 절점(N172)의 전위를 전원 전위 VSS와 같게 할 수 있다.
따라서, 트랜지스터(1707)가 온되고, 배선(1712)의 전위가 전원 전위 VDD와 같은 값이 된다. 여기에서, 절점(N172)의 전위를 전원 전위 VSS와 같게 함으로써, 트랜지스터(1707)의 게이트와 소스의 사이의 전위차를 크게 할 수 있다. 따라서, 트랜지스터(1707)를 온하기 쉽게 할 수 있고, 넓은 동작 조건에서 기본 회로를 동작시키는 것이 가능하게 된다.
계속해서, 기간 T2의 동작에 관해서, 도 18b를 참조하여 설명한다. 기간 T2는, 배선(1710)에 L 신호가 공급되고, 트랜지스터(1702), 및 트랜지스터(1705)가 온되어 있다. 또한, 배선(1711)에 H 신호가 공급되고, 트랜지스터(1703), 및 트랜지스터(1706)가 오프되어 있다.
또한, 절점(N171)의 전위는, 트랜지스터(1701)와 트랜지스터(1702)의 동작점에 의해서 결정된다. 또, 트랜지스터(1702)의 W/L비를, 트랜지스터(1701)의 W/L비보다도 충분히 크게 하여 두면, 절점(N171)의 전위는 전원 전위 VDD보다도 약간만 낮은 전위가 된다.
따라서, 트랜지스터(1704)는 오프되고, 트랜지스터(1705)가 온되어 있기 때문에, 절점(N172)의 전위가 전원 전위 VDD와 같은 값이 된다. 따라서, 트랜지스터(1707)가 오프되고, 배선(1712)은 플로팅(부유) 상태가 된다. 배선(1712)의 전위는, 기간 T1일 때의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T3의 동작에 관해서, 도 19a를 참조하여 설명한다. 기간 T3은, 배선(1710)에 H 신호가 공급되고, 트랜지스터(1702), 및 트랜지스터(1705)가 오프되어 있다. 또한, 배선(1711)에 L 신호가 공급되고, 트랜지스터(1703), 및 트랜지스터(1706)가 온되어 있다.
또한, 절점(N171)의 전위는, 트랜지스터(1701)와 트랜지스터(1703)의 동작점에 의해서 결정된다. 또, 트랜지스터(1703)의 W/L비를, 트랜지스터(1701)의 W/L비보다도 충분히 크게 하여 두면, 절점(N171)의 전위는 전원 전위 VDD보다도 약간만 낮은 전위가 된다.
따라서, 트랜지스터(1704)는 오프되고, 트랜지스터(1706)가 온되어 있기 때문에, 절점(N172)의 전위가 전원 전위 VDD와 같은 값이 된다. 따라서, 트랜지스터(1707)가 오프되고, 배선(1712)은 플로팅(부유) 상태가 된다. 배선(1712)의 전위는, 기간 T1, 기간 T2일 때의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서, 도 19b를 참조하여 설명한다. 기간 T4는, 배선(1710)에 L 신호가 공급되고, 트랜지스터(1702), 및 트랜지스터(1705)가 온되어 있다. 또한, 배선(1711)에 L 신호가 공급되고, 트랜지스터(1703), 및 트랜지스터(1706)가 온되어 있다.
또한, 절점(N171)의 전위는, 트랜지스터(1701)와 트랜지스터(1702)와 트랜지스터(1703)의 동작점에 의해서 결정되기 때문에, 절점(N171)의 전위는 전원 전위 VDD보다도 약간만 낮은 전위가 된다.
따라서, 트랜지스터(1704)는 오프되고, 트랜지스터(1705), 및 트랜지스터(1706)가 온되어 있기 때문에, 절점(N172)의 전위가 전원 전위 VDD와 같은 값이 된다. 따라서, 트랜지스터(1707)가 오프되고, 배선(1712)은 플로팅(부유) 상태가 된다. 배선(1712)의 전위는, 기간 T1, 기간 T2, 기간 T3일 때의 전위를 유지하기 때문에 전원 전위 VDD인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 도 17a의 기본 회로는 배선(1712)에 전원 전위 VDD를 공급하고, 배선(1712)의 전위를 전원 전위 VDD와 같은 값으로 한다. 기간 T2 내지 기간 T4에서는, 도 17a의 기본 회로는, 배선(1712)을 플로팅 상태로 하고, 배선(1712)의 전위를 전원 전위 VDD와 같은 값으로 유지한다.
또, 기간 T1에서는, 도 17a의 기본 회로의 절점(N172)의 전위를 전원 전위 VSS와 같은 값으로 할 수 있다. 따라서, 넓은 동작 조건에서, 도 17a의 기본 회로를 동작시킬 수 있다.
또한, 도 17a의 기본 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 17a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 트랜지스터(1701) 내지 트랜지스터(1707)는, 트랜지스터(501) 내지 트랜지스터(507)와 같은 기능을 갖는다.
또, 트랜지스터(1701) 내지 트랜지스터(1706)에 의해서, 배선(1710), 및 배선(1711)을 입력 단자로 하고, 출력 단자를 절점(N172)으로 하는, 2입력 NAND회로를 구성하고 있다.
또, 도 20a에 도시하는 바와 같이, 트랜지스터(1704)의 게이트(절점(N171))와, 제 2 단자(절점(N172))의 사이에, 용량 소자(2001)를 배치하여도 좋다. 왜냐하면, 절점(N171)의 전위, 및 절점(N172)의 전위는 부트스트랩 동작에 의해서 감소 하기 때문에, 용량 소자(2001)를 배치하는 것으로, 기본 회로가 부트스트랩 동작하기 쉬워지기 때문이다.
또, 도 20b에 도시하는 바와 같이, 트랜지스터(1703)는, 반드시 필요하지는 않다. 왜냐하면, 배선(1710)에 L 신호가 공급될 때는, 절점(N172)의 전위가 상승하고, 트랜지스터(1707)가 오프되면 되기 때문이다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 3 실시 형태)
본 실시 형태에서는, 제 1 실시 형태, 및 제 2 실시 형태는 다른 본 발명의 기본 원리에 관해서, 도 9a를 참조하여 설명한다.
도 9a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 9a의 기본 회로는, 트랜지스터(901), 트랜지스터(902), 트랜지스터(903), 및 트랜지스터(904)를 갖고 있다.
도 9a의 기본 회로의 접속 관계에 관해서 설명한다. 트랜지스터(901)의 게이트가 트랜지스터(904)의 게이트에 접속되고, 제 1 단자가 배선(906)에 접속되고, 제 2 단자가 트랜지스터(904)의 게이트에 접속되어 있다. 트랜지스터(902)의 게이트가 배선(907)에 접속되고, 제 1 단자가 배선(905)에 접속되고, 제 2 단자가 트랜지스터(904)의 게이트에 접속되어 있다. 트랜지스터(903)의 게이트가 배선(908)에 접속되고, 제 1 단자가 배선(906)에 접속되고, 제 2 단자가 트랜지스터(904)의 게이트에 접속되어 있다. 트랜지스터(904)의 제 1 단자가 배선(906)에 접속되고, 제 2 단자가 배선(909)에 접속되어 있다. 또, 트랜지스터(901)의 제 2 단자와 트랜지스터(901)의 게이트와 트랜지스터(902)의 제 2 단자와 트랜지스터(903)의 제 2 단자와 트랜지스터(904)의 게이트의 절점을 절점(N91)으로 한다.
또한, 트랜지스터(901) 내지 트랜지스터(904)는, 각각 N 채널형이다.
따라서, 도 9a의 기본 회로는 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 9a의 기본 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있고, 제조공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 9a의 기본 회로는, 반도체층에 폴리실리콘이나 단결정실리콘을 사용하여도 제조공정의 간략화를 도모할 수 있다.
또한, 배선(905)에는 전원 전위 VDD가 공급되고, 배선(906)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(905), 및 배선(906)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(907), 및 배선(908)에는, 각각 신호가 공급되고 있다. 또, 배선(907), 및 배선(908)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(907), 및 배선(908)에는, 각각 전원 전위 VDD, 전원 전위 VVSS, 및 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(907), 및 배선(908)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 9a에 도시한 기본 회로의 동작에 관해서, 도 9b를 참조하여 설명한다.
도 9b는, 도 9a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 9b의 타이밍차트는, 배선(907)의 전위, 배선(908)의 전위, 절점(N91)의 전위, 배선(909)의 전위, 및 트랜지스터(904)의 온오프를 도시하고 있다.
도 9b의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 도 10a, 도 10b, 도 11a, 및 도 11b는, 기간 T1, 기간 T2, 기간 T3, 및 기간 T4에 있어서의 도 9a의 기본 회로의 동작을 도시하고 있다.
우선, 기간 T1의 동작에 관해서, 도 10a를 참조하여 설명한다. 기간 T1은, 배선(907)에 L 신호가 공급되고, 배선(908)에 L 신호가 공급되고 있다. 따라서, 트랜지스터(902)가 오프되고, 트랜지스터(903)가 오프되어 있다.
또한, 트랜지스터(901)는, 다이오드 접속되어 있기 때문에, 절점(N91)의 전위가 감소하기 시작한다. 이 절점(N91)의 전위의 감소는, 트랜지스터(901)가 오프될 때까지 계속된다. 트랜지스터(901)는, 절점(N91)의 전위가 전원 전위 VSS와 트랜지스터(901)의 임계치 전압 Vth901의 절대치의 합(VSS+｜Vth901｜이 되면 오프된다. 따라서, 절점(N91)의 전위는 VSS+｜Vth901｜이 된다.
따라서, 트랜지스터(904)가 오프되고, 배선(909)의 전위는, 기간 T2의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다. 또, 기간 T2의 동작은 다음에 설명한다.
계속해서, 기간 T2의 동작에 관해서, 도 10b를 참조하여 설명한다. 기간 T2는, 배선(907)에 H 신호가 공급되고, 배선(908)에 L 신호가 공급되고 있다. 따라서, 트랜지스터(902)가 온되고, 트랜지스터(903)가 오프되어 있다.
또한, 절점(N91)의 전위는, 트랜지스터(901)와 트랜지스터(902)의 동작점에 의해서 결정된다. 또, 트랜지스터(902)의 W/L비를 트랜지스터(901)의 W/L비보다도 충분히 크게 하여 두면, 절점(N91)의 전위는 전원 전위 VDD보다도 약간만 낮은 값이 된다.
따라서, 트랜지스터(904)가 온되고, 배선(909)의 전위가 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T3의 동작에 관해서, 도 11a를 참조하여 설명한다. 기간 T3은, 배선(907)에 L 신호가 공급되고, 배선(908)에 H 신호가 공급되고 있다. 따라서, 트랜지스터(902)가 오프되고, 트랜지스터(903)가 온되어 있다.
또한, 절점(N91)의 전위는, 트랜지스터(902)가 오프되어 있기 때문에, 전원 전위 VSS와 같은 값이 된다.
따라서, 트랜지스터(904)가 오프되고, 배선(909)은 플로팅(부유) 상태가 된다. 배선(909)의 전위는, 기간 T1, 기간 T2일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서, 도 11b를 참조하여 설명한다. 기간 T4는, 배선(907)에 H 신호가 공급되고, 배선(908)에는 H 신호가 공급되고 있다. 따라서, 트랜지스터(902)가 온되고, 트랜지스터(904)가 온되어 있다.
또한, 절점(N91)의 전위는, 트랜지스터(901)와 트랜지스터(902)와 트랜지스터(903)의 동작점에 의해서 결정되기 때문에, 절점(N91)의 전위는 전원 전위 VSS보다도 약간만 높은 값이 된다.
따라서, 트랜지스터(904)가 오프되고, 배선(909)은 플로팅(부유) 상태가 된다. 배선(909)의 전위는, 기간 T1, 기간 T2, 기간 T3일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T2에서는, 도 9a의 기본 회로는 배선(909)에 전원 전위 VSS를 공급하고, 배선(909)의 전위를 전원 전위 VSS와 같은 값으로 한다. 기간 T1, 기간 T3, 및 기간 T4에서는, 도 9a의 기본 회로는, 배선(909)을 플로팅 상태로 하고, 배선(909)의 전위를 전원 전위 VSS와 같은 값으로 유지한다.
또한, 도 9a의 기본 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 9a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화되기 쉽다. 따라서, 도 9a의 기본 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트를 얻을 수 있을 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
여기에서, 트랜지스터(901) 내지 트랜지스터(904)의 기능을 설명한다. 트랜지스터(901)는, 입력 단자를 제 2 단자, 및 게이트로 하고, 출력 단자를 제 1 단자 로 하고 있는 다이오드로서의 기능을 갖는다. 트랜지스터(902)는, 배선(907)의 전위에 따라서, 배선(905)과 절점(N91)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(903)는, 배선(908)의 전위에 따라서, 배선(906)과 절점(N91)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(904)는, 절점(N91)의 전위에 따라서, 배선(906)과 배선(909)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다.
또, 트랜지스터(901) 내지 트랜지스터(904)에 의해서, 배선(907), 및 배선(908)을 입력 단자로 하고, 출력 단자를 절점(N91)으로 하는, 2입력의 논리 회로를 구성하고 있다.
또, 트랜지스터(901)는, 저항성분을 갖는 소자이면 좋다. 예를 들면, 도 12a에 도시하는 바와 같이, 저항 소자(1201)를 트랜지스터(901) 대신에 사용할 수 있다. 또한, 도 12a의 타이밍차트를 도 12b에 도시한다.
다음에, 도 9a에 도시한 기본 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 21a를 참조하여 설명한다.
도 21a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 21a의 기본 회로는, 트랜지스터(2101), 트랜지스터(2102), 트랜지스터(2103), 및 트랜지스터(2104)를 갖고 있다.
도 21a의 기본 회로의 접속 관계에 관해서 설명한다. 트랜지스터(2101)의 게이트가 트랜지스터(2104)의 게이트에 접속되고, 제 1 단자가 배선(2105)에 접속되고, 제 2 단자가 트랜지스터(2104)의 게이트에 접속되어 있다. 트랜지스 터(2102)의 게이트가 배선(2107)에 접속되고, 제 1 단자가 배선(2106)에 접속되고, 제 2 단자가 배선이 트랜지스터(2104)의 게이트에 접속되어 있다. 트랜지스터(2103)의 게이트가 배선(2108)에 접속되고, 제 1 단자가 배선(2105)에 접속되고, 제 2 단자가 트랜지스터(2104)의 게이트에 접속되어 있다. 트랜지스터(2104)의 제 1 단자가 배선(2105)에 접속되고, 제 2 단자가 배선(2109)에 접속되어 있다. 또, 트랜지스터(2101)의 게이트와 트랜지스터(2101)의 제 2 단자와 트랜지스터(2102)의 제 2 단자와 트랜지스터(2103)의 제 2 단자와 트랜지스터(2104)의 게이트의 절점을 절점(N211)으로 한다.
또한, 트랜지스터(2101) 내지 트랜지스터(2104)는, 각각 P 채널형이다.
따라서, 도 21a의 기본 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요하지 않다. 따라서, 도 21a의 기본 회로는, 제조공정의 간략화를 도모할 수 있고, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 배선(2105)에는 전원 전위 VDD가 공급되고, 배선(2106)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(2105), 및 배선(2106)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(2107), 및 배선(2108)에는, 각각 신호가 공급되고 있다. 또, 배선(2107), 및 배선(2108)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(2107), 및 배선(2108)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(2107), 및 배선(2108)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 21a에 도시한 기본 회로의 동작에 관해서, 도 21b를 참조하여 설명한다.
도 21b는, 도 21a에 도시하는 기본 회로의 타이밍차트의 일례이다. 도 21b의 타이밍차트는, 배선(2107)의 전위, 배선(2108)의 전위, 절점(N211)의 전위, 배선(2109)의 전위, 및 트랜지스터(2104)의 온오프를 도시하고 있다.
도 21b의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 도 22a, 도 22b, 도 23a, 및 도 23b는, 기간 T1, 기간 T2, 기간 T3, 및 기간 T4에 있어서의 도 21a의 기본 회로의 동작을 도시하고 있다.
우선, 기간 T1의 동작에 관해서, 도 22a를 참조하여 설명한다. 기간 T1은, 배선(2107)에 H 신호가 공급되고, 배선(2108)에 H 신호가 공급되고 있다. 따라서, 트랜지스터(2102)가 오프되고, 트랜지스터(2103)가 오프되어 있다.
또한, 트랜지스터(2101)는, 다이오드 접속되어 있기 때문에, 절점(N211)의 전위가 상승하기 시작한다. 이 절점(N211)의 전위의 상승은, 트랜지스터(2101)가 오프될 때까지 계속된다. 트랜지스터(2101)는, 절점(N211)의 전위가 전원 전위 VDD로부터 트랜지스터(2101)의 임계치전위 Vth2101의 절대치를 뺀 값(VDD-｜Vth2101｜)이 되면 오프된다. 따라서, 절점(N211)의 전위는 VDD-｜Vth2101｜이 된다.
따라서, 트랜지스터(2104)가 오프되고, 배선(2109)의 전위는, 기간 T2의 전 위를 유지하기 때문에, 전원 전위 VDD보다도 약간만 낮은 값인 채이다. 또한, 기간 T2의 동작은 다음에 설명한다.
계속해서, 기간 T2의 동작에 관해서, 도 22b를 참조하여 설명한다. 기간 T2는, 배선(2107)에 L 신호가 공급되고, 배선(2108)에 H 신호가 공급되고 있다. 따라서, 트랜지스터(2102)가 온되고, 트랜지스터(2103)가 오프되어 있다.
또한, 절점(N211)의 전위는, 트랜지스터(2101)와 트랜지스터(2102)의 동작점에 의해서 결정된다. 또, 트랜지스터(2102)의 W/L비를 트랜지스터(2101)의 W/L비보다도 충분히 크게 하여 두면, 절점(N211)의 전위는 전원 전위 VSS보다도 약간만 높은 값이 된다.
따라서, 트랜지스터(2104)가 온되고, 배선(2109)의 전위가 전원 전위 VDD와 값이 된다.
계속해서, 기간 T3의 동작에 관해서, 도 23a를 참조하여 설명한다. 기간 T3은, 배선(2107)에 H 신호가 공급되고, 배선(2108)에 L 신호가 공급되고 있다. 따라서, 트랜지스터(2102)가 오프되고, 트랜지스터(2103)가 온되어 있다.
또한, 절점(N211)의 전위는, 트랜지스터(2102)가 오프되어 있기 때문에, 전원 전위 VDD와 같은 값이 된다.
따라서, 트랜지스터(2104)가 오프되고, 배선(2109)은 플로팅(부유) 상태가 된다. 배선(2109)의 전위는, 기간 T1, 기간 T2일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서, 도 23b를 참조하여 설명한다. 기간 T4 는, 배선(2107)에 L 신호가 공급되고, 배선(2108)에는 L 신호가 공급되고 있다. 따라서, 트랜지스터(2102)가 온되고, 트랜지스터(2104)가 온되어 있다.
또한, 절점(N211)의 전위는, 트랜지스터(2101)와 트랜지스터(2102)와 트랜지스터(2103)의 동작점에 의해서 결정되기 때문에, 절점(N211)의 전위는 전원 전위 VDD보다도 약간만 낮은 값이 된다.
따라서, 트랜지스터(2104)가 오프되고, 배선(2109)은 플로팅(부유) 상태가 된다. 배선(2109)의 전위는, 기간 T1, 기간 T2, 기간 T3일 때의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T2에서는, 도 21a의 기본 회로는 배선(2109)에 전원 전위 VDD를 공급하고, 배선(2109)의 전위를 전원 전위 VDD와 같은 값으로 한다. 기간 T1, 기간 T3, 및 기간 T4에서는, 도 21a의 기본 회로는, 배선(2109)을 플로팅 상태로 하고, 배선(2109)의 전위를 전원 전위 VDD와 같은 값으로 유지한다.
또한, 도 21a의 기본 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 21a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 트랜지스터(2101) 내지 트랜지스터(2104)는, 트랜지스터(901) 내지 트랜지스터(904)와 같은 기능을 갖는다.
또, 트랜지스터(2101) 내지 트랜지스터(2104)에 의해서, 배선(2107), 및 배 선(2108)을 입력 단자로 하고, 출력 단자를 절점(N211)으로 하는, 2입력의 논리 회로를 구성하고 있다.
또, 트랜지스터(2101)는, 저항성분을 갖는 소자이면 좋다. 예를 들면, 도 24a에 도시하는 바와 같이, 저항 소자(2401)를 트랜지스터(2101) 대신에 사용할 수 있다. 또한, 도 24a의 타이밍차트를 도 24b에 도시한다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 4 실시 형태)
본 실시 형태에서는, 제 1 실시 형태 내지 제 3 실시 형태와는 다른 본 발명의 기본 원리에 관해서, 도 25a를 참조하여 설명한다.
도 25a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 25a의 기본 회로는, 회로(2501), 및 회로(2502)를 갖고 있다.
또, 회로(2501), 및 회로(2502)로서, 도 1a, 도 4a, 도 5a, 도 8a, 도 8b, 도 9a, 도 12a에 도시한 기본 회로를 사용할 수 있다.
따라서, 배선(2503), 및 배선(2504)은, 도 1a의 배선(107), 도 4a의 배선(107), 도 5a의 배선(510), 도 8a의 배선(510), 도 8b의 배선(510), 도 9a의 배선(907), 도 12a의 배선(907)에 상당한다.
또한, 배선(2505)은, 도 1a의 배선(108), 도 4a의 배선(108), 도 5a의 배 선(511), 도 8a의 배선(511), 도 8b의 배선(511), 도 9a의 배선(908), 도 12a의 배선(908)에 상당한다.
또한, 배선(2506)은, 도 1a의 배선(109), 도 4a의 배선(109), 도 5a의 배선(512), 도 8a의 배선(512), 도 8b의 배선(512), 도 9a의 배선(909), 도 12a의 배선(909)에 상당한다.
또한, 도 25a의 기본 회로는, 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 9a의 기본 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있고, 제조공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 25a의 기본 회로는, 반도체층에 폴리실리콘이나 단결정실리콘을 사용하여도 제조공정의 간략화를 도모할 수 있다.
또한, 전원 전위가 공급되고 있는 배선은 생략한다.
또한, 배선(2503), 배선(2504), 및 배선(2505)에는, 각각 신호가 공급되고 있다. 또, 배선(2503), 배선(2504), 및 배선(2505)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다.
단, 배선(2503), 배선(2504), 및 배선(2505)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(2503), 배선(2504), 및 배선(2505)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 25a에 도시한 기본 회로의 동작에 관해서, 도 25b를 참조하여 설명한다. 또, 도 25b는, 회로(2501), 회로(2502)로서, 도 1a, 도 4a, 도 5a, 도 8a, 도 8b에 도시한 기본 회로를 사용한 경우에 관해서 도시한다.
도 25b는, 도 25a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 25b의 타이밍차트는, 배선(2503)의 전위, 배선(2504)의 전위, 배선(2505)의 전위, 회로(2501)의 출력이 부유(OFF로 표기)인지 전원 전위 VSS(ON으로 표기)인지, 회로(2502)의 출력이 부유(OFF로 표기)인지 전원 전위 VSS(ON으로 표기)인지, 배선(2506)의 전위를 도시하고 있다.
도 25b의 타이밍차트를 기간 T1 내지 기간 T8로 분할하여 설명한다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1은, 배선(2505)에 L 신호가 공급되고, 배선(2503)에 L 신호가 공급되고, 배선(2504)에 L 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 전원 전위 VSS를 공급하고, 회로(2502)는 배선(2506)에 전원 전위 VSS를 공급한다. 따라서, 배선(2506)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2는, 배선(2505)에 L 신호가 공급되고, 배선(2503)에 H 신호가 공급되고, 배선(2504)에 L 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 아무것도 공급하지 않고, 회로(2502)는 배선(2506)에 전원 전위 VSS를 공급한다. 따라서, 배선(2506)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T3의 동작에 관해서 설명한다. 기간 T3에서는, 배선(2505)에 L 신호가 공급되고, 배선(2503)에 L 신호가 공급되고, 배선(2504)에 H 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 전원 전위 VSS를 공급하고, 회 로(2502)는 배선(2506)에 아무것도 공급하지 않는다. 따라서, 배선(2506)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(2505)에 L 신호가 공급되고, 배선(2503)에 H 신호가 공급되고, 배선(2504)에 H 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 아무것도 공급하지 않고, 회로(2502)는 배선(2506)에 아무것도 공급하지 않는다. 따라서, 배선(2506)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T5의 동작에 관해서 설명한다. 기간 T5에서는, 배선(2505)에 H 신호가 공급되고, 배선(2503)에 L 신호가 공급되고, 배선(2504)에 L 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 아무것도 공급하지 않는다. 따라서, 배선(2506)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T6의 동작에 관해서 설명한다. 기간 T6에서는, 배선(2505)에 H 신호가 공급되고, 배선(2503)에 H 신호가 공급되고, 배선(2504)에 L 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 아무것도 공급하지 않고, 회로(2502)는 배선(2506)에 아무것도 공급하지 않는다. 따라서, 배선(2506)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T7의 동작에 관해서 설명한다. 기간 T7에서는, 배선(2505)에 H 신호가 공급되고, 배선(2503)에 L 신호가 공급되고, 배선(2504)에 H 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 아무것도 공급하지 않고, 회로(2502) 는 배선(2506)에 아무것도 공급하지 않는다. 따라서, 배선(2506)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T8의 동작에 관해서 설명한다. 기간 T8에서는, 배선(2505)에 H 신호가 공급되고, 배선(2503)에 H 신호가 공급되고, 배선(2504)에 H 신호가 공급되고 있다. 회로(2501)는 배선(2506)에 아무것도 공급하지 않고, 회로(2502)는 배선(2506)에 아무것도 공급하지 않는다. 따라서, 배선(2506)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VSS와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 회로(2501)가 전원 전위 VSS를 배선(2506)에 공급하고, 회로(2502)가 전원 전위 VSS를 배선(2506)에 공급하고, 배선(2506)의 전위를 전원 전위 VSS와 같은 값으로 한다. 기간 T2에서는, 회로(2502)가 전원 전위 VSS를 배선(2506)에 공급하고, 배선(2506)의 전위를 전원 전위 VSS와 같은 값으로 한다. 기간 T3에서는, 회로(2501)가 전원 전위 VSS를 배선(2506)에 공급하고, 배선(2506)의 전위를 전원 전위 VSS와 같은 값으로 한다. 기간 T4 내지 기간 T8에서는, 배선(2506)을 플로팅 상태로 하고, 배선(2506)의 전위를 전원 전위 VSS와 같은 값으로 유지한다.
또한, 도 25a의 기본 회로는, 기간 T1 내지 기간 T8에 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적, 또는 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 25a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있 는 경우에 열화되기 쉽다. 따라서, 도 25a의 기본 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트를 얻을 수 있을 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
다음에, 도 25a에 도시한 기본 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 26a를 참조하여 설명한다.
도 26a는, 본 발명의 기본 원리에 근거하는 기본 회로이다. 도 26a의 기본 회로는, 회로(2601), 및 회로(2602)를 갖고 있다.
또, 회로(2601), 및 회로(2602)로서, 도 13a, 도 16a, 도 17a, 도 20a, 도 20b, 도 21a, 도 24a에 도시한 기본 회로를 사용할 수 있다.
따라서, 배선(2603), 및 배선(2604)은, 도 13a의 배선(1307), 도 16a의 배선(1307), 도 17a의 배선(1710), 도 20a의 배선(1710), 도 20b의 배선(1710), 도 21a의 배선(2108), 도 24a의 배선(2108)에 상당한다.
또한, 배선(2605)은, 도 13a의 배선(1308), 도 16a의 배선(1308), 도 17a의 배선(1711), 도 20a의 배선(1711), 도 20b의 배선(1711), 도 21a의 배선(2107), 도 24a의 배선(2107)에 상당한다.
또한, 배선(2606)은, 도 13a의 배선(1309), 도 16a의 배선(1309), 도 17a의 배선(1712), 도 20a의 배선(1712), 도 20b의 배선(1712), 도 21a의 배선(2109), 도 24a의 배선(2109)에 상당한다.
따라서, 도 26a의 기본 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요하지 않다. 따라 서, 도 26a의 기본 회로는, 제조공정의 간략화를 도모할 수 있고, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 전원 전위가 공급되고 있는 배선은, 생략한다.
또한, 배선(2603), 배선(2604), 및 배선(2605)에는, 각각 신호가 공급되어 있다. 또, 배선(2603), 배선(2604), 및 배선(2605)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다.
단, 배선(2603), 배선(2604), 및 배선(2605)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(2603), 배선(2604), 및 배선(2605)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 26a에 도시한 기본 회로의 동작에 관해서, 도 26b를 참조하여 설명한다. 또, 도 26b는, 회로(2601), 회로(2602)로서, 도 13a, 도 16a, 도 17a, 도 20a, 도 20b에 도시한 기본 회로를 사용한 경우에 관해서 도시한다.
도 26b는, 도 26a에 도시한 기본 회로의 타이밍차트의 일례이다. 도 26b의 타이밍차트는, 배선(2603)의 전위, 배선(2604)의 전위, 배선(2605)의 전위, 회로(2601)의 출력이 부유(OFF로 표기)인지 전원 전위 VSS(ON으로 표기)인지, 회로(2602)의 출력이 부유(OFF로 표기)인지 전원 전위 VSS(ON으로 표기)인지, 배선(2606)의 전위를 도시하고 있다.
도 26b의 타이밍차트를 기간 T1 내지 기간 T8로 분할하여 설명한다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에서는, 배선(2605)에 H 신호가 공급되고, 배선(2603)에 H 신호가 공급되고, 배선(2604)에 H 신호가 공급되 고 있다. 회로(2601)는 배선(2606)에 전원 전위 VDD를 공급하고, 회로(2602)는 배선(2606)에 전원 전위 VDD를 공급한다. 따라서, 배선(2606)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에서는, 배선(2605)에 H 신호가 공급되고, 배선(2603)에 L 신호가 공급되고, 배선(2604)에 H 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 아무것도 공급하지 않고, 회로(2602)는 배선(2606)에 전원 전위 VDD를 공급한다. 따라서, 배선(2606)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T3의 동작에 관해서 설명한다. 기간 T3에서는, 배선(2605)에 H 신호가 공급되고, 배선(2603)에 H 신호가 공급되고, 배선(2604)에 L 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 전원 전위 VDD를 공급하고, 회로(2602)는 배선(2606)에 아무것도 공급하지 않는다. 따라서, 배선(2606)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(2605)에 H 신호가 공급되고, 배선(2603)에 L 신호가 공급되고, 배선(2604)에 L 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 아무것도 공급하지 않고, 회로(2602)는 배선(2606)에 아무것도 공급하지 않는다. 따라서, 배선(2606)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T5의 동작에 관해서 설명한다. 기간 T5에서는, 배선(2605)에 L 신호가 공급되고, 배선(2603)에 H 신호가 공급되고, 배선(2604)에 H 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 아무것도 공급하지 않고, 회로(2602)는 배선(2606)에 아무것도 공급하지 않는다. 따라서, 배선(2606)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T6의 동작에 관해서 설명한다. 기간 T6에서는, 배선(2605)에 L 신호가 공급되고, 배선(2603)에 L 신호가 공급되고, 배선(2604)에 H 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 아무것도 공급하지 않고, 회로(2602)는 배선(2606)에 아무것도 공급하지 않는다. 따라서, 배선(2606)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T7의 동작에 관해서 설명한다. 기간 T7에서는, 배선(2605)에 L 신호가 공급되고, 배선(2603)에 H 신호가 공급되고, 배선(2604)에 L 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 아무것도 공급하지 않고, 회로(2602)는 배선(2606)에 아무것도 공급하지 않는다. 따라서, 배선(2606)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T8의 동작에 관해서 설명한다. 기간 T8에서는, 배선(2605)에 L 신호가 공급되고, 배선(2603)에 L 신호가 공급되고, 배선(2604)에 L 신호가 공급되고 있다. 회로(2601)는 배선(2606)에 아무것도 공급하지 않고, 회로(2602)는 배선(2606)에 아무것도 공급하지 않는다. 따라서, 배선(2606)의 전위는, 기간 T3의 전위를 유지하기 때문에, 전원 전위 VDD와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 회로(2601)가 전원 전위 VDD를 배선(2606)에 공급하고, 회로(2602)가 전원 전위 VDD를 배선(2606)에 공급하고, 배 선(2606)의 전위를 전원 전위 VDD와 같은 값으로 한다. 기간 T2에서는, 회로(2602)가 전원 전위 VDD를 배선(2606)에 공급하고, 배선(2606)의 전위를 전원 전위 VDD와 같은 값으로 한다. 기간 T3에서는, 회로(2601)가 전원 전위 VDD를 배선(2606)에 공급하고, 배선(2606)의 전위를 전원 전위 VDD와 같은 값으로 한다. 기간 T4 내지 기간 T8에서는, 배선(2606)을 플로팅 상태로 하고, 배선(2606)의 전위를 전원 전위 VDD와 같은 값으로 유지한다.
또한, 도 26a의 기본 회로는, 기간 T1 내지 기간 T8 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 26a의 기본 회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 5 실시 형태)
본 실시 형태에서는, 제 1 실시 형태에서 설명한 기본 회로를 플립플롭 회로에 적용한 경우에 관해서, 도 27을 참조하여 설명한다.
도 27은, 제 1 실시 형태에서 설명한 도 1a의 기본 회로를 적용한 플립플롭 회로의 일례이다. 도 27의 플립플롭 회로는, 트랜지스터(2701), 트랜지스터(2702), 트랜지스터(2703), 트랜지스터(2704), 트랜지스터(2705), 트랜지스 터(2706), 트랜지스터(2707), 및 트랜지스터(2708)를 갖고 있다.
또, 트랜지스터(2705)가 도 1a의 트랜지스터(101), 트랜지스터(2707)가 도 1a의 트랜지스터(103), 트랜지스터(2706)가 도 1a의 트랜지스터(102)에, 각각 상당한다. 또한, 트랜지스터(2703), 및 트랜지스터(2704)가 도 1a의 트랜지스터(104)에 상당한다.
도 27의 플립플롭 회로의 접속 관계에 관해서 설명한다. 또, 트랜지스터(2701)의 제 2 단자와 트랜지스터(2708)의 제 2 단자와 트랜지스터(2706)의 게이트와 트랜지스터(2704)의 제 2 단자와 트랜지스터(2702)의 게이트의 절점을 절점(N271)으로 한다. 또한, 트랜지스터(2705)의 제 2 단자와 트랜지스터(2706)의 제 2 단자와 트랜지스터(2707)의 제 2 단자와 트랜지스터(2703)의 게이트와 트랜지스터(2704)의 게이트의 절점을 절점(N272)으로 한다.
트랜지스터(2701)의 게이트가 배선(2712)에 접속되고, 제 1 단자가 배선(2709)에 접속되고, 제 2 단자가 절점(N271)에 접속되어 있다. 트랜지스터(2708)의 게이트가 배선(2713)에 접속되고, 제 1 단자가 배선(2710)에 접속되고, 제 2 단자가 절점(N271)에 접속되어 있다. 트랜지스터(2705)의 게이트가 배선(2709)에 접속되고, 제 1 단자가 배선(2709)에 접속되고, 제 2 단자가 절점(N272)에 접속되어 있다. 트랜지스터(2706)의 게이트가 절점(N271)에 접속되고, 제 1 단자가 배선(2710)에 접속되고, 제 2 단자가 절점(N272)에 접속되어 있다. 트랜지스터(2707)의 게이트가 배선(2711)에 접속되고, 제 1 단자가 배선(2710)에 접속되고, 제 2 단자가 절점(N272)에 접속되어 있다. 트랜지스터(2704)의 게이트 가 절점(N272)에 접속되고, 제 1 단자가 배선(2710)에 접속되고, 제 2 단자가 절점(N271)에 접속되어 있다. 트랜지스터(2703)의 게이트가 절점(N272)에 접속되고, 제 1 단자가 배선(2710)에 접속되고, 제 2 단자가 배선(2714)에 접속되어 있다. 트랜지스터(2702)의 게이트가 절점(N271)에 접속되고, 제 1 단자가 배선(2711)에 접속되고, 제 2 단자가 배선(2714)에 접속되어 있다.
또한, 트랜지스터(2701) 내지 트랜지스터(2708)는, 각각 N 채널형이다.
따라서, 도 27의 플립플롭 회로는 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 27의 플립플롭 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있고, 제조공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 27의 플립플롭 회로는, 반도체층에 폴리실리콘이나 단결정실리콘을 사용하여도 제조공정의 간략화를 도모할 수 있다.
또한, 배선(2709)에는 전원 전위 VDD가 공급되고, 배선(2710)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(2709), 및 배선(2710)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(2711), 배선(2712), 및 배선(2713)에는, 각각 신호가 공급되고 있다. 또, 배선(2711), 배선(2712), 및 배선(2713)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(2711), 배선(2712), 및 배선(2713)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(2711), 배선(2712), 및 배선(2713)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 27에 도시한 플립플롭 회로의 동작에 관해서, 도 28을 참조하여 설명한다.
도 28은, 도 27에 도시한 플립플롭 회로의 타이밍차트의 일례이다. 도 28의 타이밍차트는, 배선(2711)의 전위, 배선(2712)의 전위, 절점(N271)의 전위, 절점(N272)의 전위, 배선(2714)의 전위, 트랜지스터(2703), 및 트랜지스터(2704)의 온, 오프의 관계, 배선(2713)의 전위를 도시하고 있다.
도 28의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 기간 T3은, 기간 T3a와 기간 T3b로 분할하여 설명한다. 또한, 도 29, 도 30, 도 31, 도 32, 도 33은, 각각, 기간 T1, 기간 T2, 기간 T3b, 기간 T4, 기간 T3a에서의 도 27의 플립플롭 회로의 동작을 도시하고 있다.
또, 기간 T1, 기간 T2, 기간 T3b 이외의 기간은, 기간 T3a와 기간 T4를 차례로 반복하고 있다.
우선, 기간 T1의 동작에 관해서, 도 29를 참조하여 설명한다. 기간 T1에서는, 배선(2711)에 L 신호가 공급되고, 배선(2712)에 H 신호가 공급되고, 배선(2713)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(2701)가 온이 되고, 트랜지스터(2708)가 오프로 되고, 트랜지스터(2707)가 오프로 된다. 이때, 절점(N271)에 트랜지스터(2701)를 통해서 전원 전위 VDD가 공급되고, 절점(N271)의 전위가 상승한다. 또한, 트랜지스 터(2706)가 절점(N271)의 전위의 상승에 의해서 온되어, 절점(N272)의 전위가 감소한다. 또한, 트랜지스터(2703), 및 트랜지스터(2704)가 절점(N272)의 전위의 감소에 의해서 오프된다.
여기에서, 절점(N271)의 전위의 상승은, 트랜지스터(2701)가 오프될 때까지 계속된다. 트랜지스터(2701)는, 절점(N271)의 전위가 전원 전위 VDD로부터 트랜지스터(2701)의 임계치 전압 Vth2701을 뺀 값(VDD-Vth2701)이 되면 오프된다. 따라서, 절점(N271)의 전위는, VDD-Vth2701이 된다. 또한, 절점(N271)은, 플로팅 상태가 된다.
따라서, 트랜지스터(2702)가 온된다. 또한, 배선(2714)에는, 배선(2711)의 L 신호가 공급되기 때문에, 배선(2714)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서, 도 30을 참조하여 설명한다. 기간 T2에서는, 배선(2711)에 H 신호가 공급되고, 배선(2712)에 L 신호가 공급되고, 배선(2713)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(2701)가 오프로 되고, 트랜지스터(2708)가 오프인 채이고, 트랜지스터(2707)가 온이 된다. 이때, 절점(N271)은 플로팅 상태이고, 절점(N271)의 전위는 VDD-Vth2701을 유지하고 있다. 또한, 절점(N272)의 전위는, 트랜지스터(2706), 및 트랜지스터(2707)가 온되어 있기 때문에, L 레벨인 채이다. 따라서, 절점(N272)이 L 레벨이기 때문에, 트랜지스터(2703), 및 트랜지스터(2704)가 오프인 채이다.
여기에서, 절점(N271)은 플로팅 상태이고, H 레벨을 유지하고 있다. 또한, 트랜지스터(2702)는 절점(N271)이 H 레벨을 유지하고 있기 때문에, 온인 채이다. 또한, 배선(2714)에는 배선(2711)의 H 신호가 공급되기 때문에, 배선(2714)의 전위가 상승하고 있다. 따라서, 부트스트랩 동작에 의해서, 절점(N271)의 전위는 전원 전위 VDD와 트랜지스터(2702)의 임계치 전압 Vth2702의 합(VDD+Vth2702) 이상이 되어, 배선(2714)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T3b의 동작에 관해서, 도 31을 참조하여 설명한다. 기간 T3b에서는, 배선(2711)에 L 신호가 공급되고, 배선(2712)에 L 신호가 공급되고, 배선(2713)에 H 신호가 공급되고 있다.
따라서, 트랜지스터(2701)가 오프인 채이고, 트랜지스터(2708)가 온이 되고, 트랜지스터(2707)가 오프로 된다. 이때, 절점(N271)에 트랜지스터(2708)를 통해서 전원 전위 VSS가 공급되고, 절점(N271)의 전위가 감소한다. 또한, 트랜지스터(2706)가 절점(N271)의 전위의 감소에 의해서 오프되고, 절점(N272)의 전위가 상승한다. 또한, 트랜지스터(2703), 및 트랜지스터(2704)가 절점(N272)의 전위의 상승에 의해서 온된다.
또한, 트랜지스터(2702)는 절점(N271)의 전위의 감소에 의해서 오프된다. 따라서, 배선(2714)에는, 트랜지스터(2703)를 통해서 전원 전위 VSS가 공급되기 때문에, 배선(2714)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서, 도 32를 참조하여 설명한다. 기간 T4에서는, 배선(2711)에 H 신호가 공급되고, 배선(2712)에 L 신호가 공급되고, 배선(2713)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(2701)가 오프인 채이고, 트랜지스터(2708)가 오프로 되고, 트랜지스터(2707)가 온이 된다. 이때, 절점(N271)은 플로팅 상태가 되어, 절점(N271)의 전위는 전원 전위 VSS를 유지한다. 따라서, 트랜지스터(2706), 및 트랜지스터(2702)가 오프된다. 또한, 절점(N272)의 전위는 트랜지스터(2707)를 통해서 전원 전위 VSS가 공급되기 때문에, L 레벨이 된다. 따라서, 트랜지스터(2703), 및 트랜지스터(2704)가 오프된다.
따라서, 배선(2714)은 플로팅 상태가 되어, 배선(2714)의 전위는 전원 전위 VSS와 같은 값을 유지한다.
계속해서, 기간 T3a의 동작에 관해서, 도 33을 참조하여 설명한다. 기간 T3a에서는, 배선(2711)에 L 신호가 공급되고, 배선(2712)에 L 신호가 공급되고, 배선(2713)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(2701)가 오프인 채이고, 트랜지스터(2708)가 오프인 채이고, 트랜지스터(2707)가 오프로 된다. 이때, 절점(N272)의 전위는 트랜지스터(2707)가 오프되기 때문에 상승한다. 따라서, 트랜지스터(2703), 및 트랜지스터(2704)가 온된다. 또한, 절점(N271)에 트랜지스터(2704)를 통해서 전원 전위 VSS가 공급되고, 절점(N271)의 전위는 전원 전위 VSS와 같은 값이 된다. 따라서, 트랜지스터(2702), 및 트랜지스터(2706)는 오프인 채이다.
또한, 배선(2714)에는 트랜지스터(2703)를 통해서 전원 전위 VSS가 공급되고, 배선(2714)의 전위는 전원 전위 VSS와 같은 값을 유지한다.
이상의 동작에 의해서, 기간 T1에서는, 도 27의 플립플롭 회로는, 절 점(N271)을 H 레벨인 채로, 플로팅 상태로 한다. 기간 T2에서는, 도 27의 플립플롭 회로는, 부트스트랩 동작에 의해서, 절점(N271)의 전위를 VDD+Vth2702 이상으로 하고, 배선(2714)의 전위를 전원 전위 VDD와 같은 값으로 할 수 있다.
또한, 기간 T3a에서, 도 27의 플립플롭 회로는, 트랜지스터(2703), 및 트랜지스터(2704)가 온되고, 전원 전위 VSS를 배선(2714), 및 절점(N271)에 공급한다. 또한, 기간 T4에 있어서, 도 27의 플립플롭 회로는, 트랜지스터(2703), 및 트랜지스터(2704)를 오프한다. 따라서, 도 27의 플립플롭 회로는, 트랜지스터(2703), 및 트랜지스터(2704)가 차례로 온되기 때문에, 트랜지스터(2703), 및 트랜지스터(2704)의 특성 열화를 억제할 수 있고, 절점(N271), 및 배선(2714)의 전위를 안정되게 전원 전위 VSS와 같은 값으로 유지할 수 있다.
또한, 도 27의 플립플롭 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 27의 플립회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화되기 쉽다. 따라서, 도 27의 플립플롭 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트를 얻을 수 있을 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
여기에서, 트랜지스터(2701) 내지 트랜지스터(2708)의 기능을 설명한다. 트랜지스터(2701)는, 배선(2712)의 전위에 따라서, 배선(2709)과 절점(N271)을 접속 할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(2702)는, 절점(N271)의 전위에 따라서, 배선(2711)과 배선(2714)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(2703)는, 절점(N272)의 전위에 따라서, 배선(2710)과 배선(2714)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(2704)는, 절점(N272)의 전위에 따라서, 배선(2710)과 절점(N271)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(2705)는, 입력 단자를 제 1 단자, 및 게이트로 하고, 출력 단자를 제 2 단자로 하고 있는 다이오드로서의 기능을 갖는다. 트랜지스터(2706)는, 절점(N271)의 전위에 따라서, 배선(2710)과 절점(N272)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(2707)는, 배선(2711)의 전위에 따라서, 배선(2710)과 절점(N272)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(2708)는, 배선(2713)의 전위에 따라서, 배선(2710)과 절점(N271)을 접속할지의 여부를 선택하는 스위치로서의 기능을 갖는다.
또, 트랜지스터(2705), 트랜지스터(2706), 및 트랜지스터(2707)에 의해서, 절점(N271), 및 배선(2711)을 입력 단자로 하고, 출력 단자를 절점(N272)으로 하는, 2입력 NOR회로(2715)를 구성하고 있다.
또, 트랜지스터(2705)는, 저항성분을 갖는 소자이면 좋다. 예를 들면, 도 34에 도시하는 바와 같이, 저항 소자(3401)를 트랜지스터(2705) 대신에 사용할 수 있다. 저항 소자(3401)를 사용함으로써, 절점(N272)의 전위에 있어서 전원 전위 VDD와 같은 값으로 할 수 있다.
또, 도 35에 도시하는 바와 같이, 트랜지스터(2702)의 게이트(절점(N271))와, 제 2 단자(배선(2714))의 사이에, 용량 소자(3501)를 배치하고 있어도 좋다. 왜냐하면, 기간 T2에 있어서, 절점(N271)의 전위, 및 배선(2714)의 전위는 부트스트랩 동작에 의해서, 상승시키기 때문에, 용량 소자(3501)를 배치하는 것으로, 플립플롭 회로가 부트스트랩 동작하기 쉬워지기 때문이다.
또, 트랜지스터(2701)는, 기간 T1에 있어서, 절점(N271)을 플로팅 상태로 하고, 절점(N271)의 전위를 H 레벨로 할 수 있으면 좋다. 따라서, 트랜지스터(2701)의 제 1 단자를 배선(2712)에 접속하여도, 절점(N271)을 플로팅 상태로 하고, 절점(N271)의 전위를 H 레벨로 할 수 있다.
다음에, 도 27에 도시한 플립플롭 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 44를 참조하여 설명한다.
도 44는, 제 1 실시 형태에서 설명한 도 13a의 기본 회로를 적용한 플립플롭 회로의 일례이다. 도 44의 플립플롭 회로는, 트랜지스터(4401), 트랜지스터(4402), 트랜지스터(4403), 트랜지스터(4404), 트랜지스터(4405), 트랜지스터(4406), 트랜지스터(4407), 및 트랜지스터(4408)를 갖고 있다.
또, 트랜지스터(4405)가 도 13a의 트랜지스터(1301), 트랜지스터(4407)가 도 13a의 트랜지스터(1302), 트랜지스터(4406)가 도 13a의 트랜지스터(1303)에, 각각 상당한다. 또한, 트랜지스터(4403), 및 트랜지스터(4404)가 도 13a의 트랜지스터(1304)에 상당한다.
도 44의 플립플롭 회로의 접속 관계에 관해서 설명한다. 또, 트랜지스 터(4401)의 제 2 단자와 트랜지스터(4408)의 제 2 단자와 트랜지스터(4406)의 게이트와 트랜지스터(4404)의 제 2 단자와 트랜지스터(4402)의 게이트와의 절점을 절점(N441)으로 한다. 또한, 트랜지스터(4405)의 제 2 단자와 트랜지스터(4406)의 제 2 단자와 트랜지스터(4407)의 제 2 단자와 트랜지스터(4403)의 게이트와 트랜지스터(4404)의 게이트와의 절점을 절점(N442)으로 한다.
트랜지스터(4401)의 게이트가 배선(4412)에 접속되고, 제 1 단자가 배선(4409)에 접속되고, 제 2 단자가 절점(N441)에 접속되어 있다. 트랜지스터(4408)의 게이트가 배선(4413)에 접속되고, 제 1 단자가 배선(4410)에 접속되고, 제 2 단자가 절점(N441)에 접속되어 있다. 트랜지스터(4405)의 게이트가 배선(4409)에 접속되고, 제 1 단자가 배선(4409)에 접속되고, 제 2 단자가 절점(N442)에 접속되어 있다. 트랜지스터(4406)의 게이트가 절점(N441)에 접속되고, 제 1 단자가 배선(4410)에 접속되고, 제 2 단자가 절점(N442)에 접속되어 있다. 트랜지스터(4407)의 게이트가 배선(4411)에 접속되고, 제 1 단자가 배선(4410)에 접속되고, 제 2 단자가 절점(N442)에 접속되어 있다. 트랜지스터(4404)의 게이트가 절점(N442)에 접속되고, 제 1 단자가 배선(4410)에 접속되고, 제 2 단자가 절점(N441)에 접속되어 있다. 트랜지스터(4403)의 게이트가 절점(N442)에 접속되고, 제 1 단자가 배선(4410)에 접속되고, 제 2 단자가 배선(4414)에 접속되어 있다. 트랜지스터(4402)의 게이트가 절점(N441)에 접속되고, 제 1 단자가 배선(4411)에 접속되고, 제 2 단자가 배선(4414)에 접속되어 있다.
또한, 트랜지스터(4401) 내지 트랜지스터(4408)는, 각각 P 채널형이다.
따라서, 도 44의 플립플롭 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요하지 않다. 따라서, 도 44의 플립플롭 회로는, 제조공정의 간략화를 도모할 수 있고, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 배선(4410)에는 전원 전위 VDD가 공급되고, 배선(4409)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(4409), 및 배선(4410)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(4411), 배선(4412), 및 배선(4413)에는, 각각 신호가 공급되고 있다. 또, 배선(4411), 배선(4412), 및 배선(4413)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(4411), 배선(4412), 및 배선(4413)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(4411), 배선(4412), 및 배선(4413)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 44에 도시한 플립플롭 회로의 동작에 관해서, 도 45를 참조하여 설명한다.
도 45는, 도 44에 도시한 플립플롭 회로의 타이밍차트의 일례이다. 도 45의 타이밍차트는, 배선(4411)의 전위, 배선(4412)의 전위, 절점(N441)의 전위, 절점(N442)의 전위, 배선(4414)의 전위, 트랜지스터(4403), 및 트랜지스터(4404)의 온, 오프의 관계, 배선(4413)의 전위를 도시하고 있다.
도 44의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 기간 T3은, 기간 T3a와 기간 T3b로 분할하여 설명한다.
또, 기간 T1, 기간 T2, 기간 T3b 이외의 기간은, 기간 T3a와 기간 T4를 차례로 반복하고 있다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에서는, 배선(4411)에 H 신호가 공급되고, 배선(4412)에 L 신호가 공급되고, 배선(4413)에 H 신호가 공급되고 있다.
따라서, 트랜지스터(4401)가 온이 되고, 트랜지스터(4408)가 오프로 되고, 트랜지스터(4407)가 오프로 된다. 이때, 절점(N441)에 트랜지스터(4401)를 통해서 전원 전위 VSS가 공급되고, 절점(N441)의 전위가 감소한다. 또한, 트랜지스터(4406)가 절점(N441)의 전위의 감소에 의해서 온되어, 절점(N442)의 전위가 상승한다. 또한, 트랜지스터(4403), 및 트랜지스터(4404)가 절점(N442)의 전위의 상승에 의해서 오프된다.
여기에서, 절점(N441)의 전위의 감소는, 트랜지스터(4401)가 오프될 때까지 계속된다. 트랜지스터(4401)는, 절점(N441)의 전위가 전원 전위 VSS와 트랜지스터(4401)의 임계치 전압 Vth4401의 절대치의 합(VSS+｜Vth4401｜)이 되면 오프된다. 따라서, 절점(N441)의 전위는, VSS+｜Vth4401｜이 된다. 또한, 절점(N441)은, 플로팅 상태가 된다.
따라서, 트랜지스터(4402)가 온된다. 또한, 배선(4414)에는, 배선(4411)의 H 신호가 공급되기 때문에, 배선(4414)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에서는, 배선(4411)에 L 신호가 공급되고, 배선(4412)에 H 신호가 공급되고, 배선(4413)에 H 신호가 공급되고 있다.
따라서, 트랜지스터(4401)가 오프로 되고, 트랜지스터(4408)가 오프인 채이고, 트랜지스터(4407)가 온이 된다. 이때, 절점(N441)은 플로팅 상태이고, 절점(N441)의 전위는 VSS+｜Vth4401｜을 유지하고 있다. 또한, 절점(N442)의 전위는, 트랜지스터(4406), 및 트랜지스터(4407)가 온되어 있기 때문에, H 레벨인 채이다. 따라서, 절점(N442)이 H 레벨이기 때문에, 트랜지스터(4403), 및 트랜지스터(4404)가 오프인 채이다.
여기에서, 절점(N441)은 플로팅 상태이고, L 레벨을 유지하고 있다. 또한, 트랜지스터(4402)는 절점(N441)이 L 레벨을 유지하고 있기 때문에, 온인 채이다. 또한, 배선(4414)에는 배선(4411)의 L 신호가 공급되기 때문에, 배선(4414)의 전위가 감소하고 있다. 따라서, 부트스트랩 동작에 의해서, 절점(N441)의 전위는 전원 전위 VSS로부터 트랜지스터(4402)의 임계치 전압 Vth4402의 절대치를 뺀 값(VSS-｜Vth4402｜) 이하가 되어, 배선(4414)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T3b의 동작에 관해서 설명한다. 기간 T3b에서는, 배선(4411)에 H 신호가 공급되고, 배선(4412)에 H 신호가 공급되고, 배선(4413)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(4401)가 오프인 채이고, 트랜지스터(4408)가 온이 되고, 트랜지스터(4407)가 오프로 된다. 이때, 절점(N441)에 트랜지스터(4408)를 통해서 전원 전위 VDD가 공급되고, 절점(N441)의 전위가 상승한다. 또한, 트랜지스터(4406)가 절점(N441)의 전위의 상승에 의해서 오프되고, 절점(N442)의 전위가 감소한다. 또한, 트랜지스터(4403), 및 트랜지스터(4404)가 절점(N442)의 전위의 감소에 의해서 온된다.
또한, 트랜지스터(4402)는 절점(N441)의 전위의 상승에 의해서 오프된다. 따라서, 배선(4414)에는, 트랜지스터(4403)를 통해서 전원 전위 VDD가 공급되기 때문에, 배선(4414)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(4411)에 L 신호가 공급되고, 배선(4412)에 H 신호가 공급되고, 배선(4413)에 H 신호가 공급되고 있다.
따라서, 트랜지스터(4401)가 오프인 채이고, 트랜지스터(4408)가 오프로 되고, 트랜지스터(4407)가 온이 된다. 이때, 절점(N441)은 플로팅 상태가 되어, 절점(N441)의 전위는 전원 전위 VDD를 유지한다. 따라서, 트랜지스터(4406), 및 트랜지스터(4402)가 오프된다. 또한, 절점(N442)의 전위는 트랜지스터(4407)를 통해서 전원 전위 VDD가 공급되기 때문에, H 레벨이 된다. 따라서, 트랜지스터(4403), 및 트랜지스터(4404)가 오프된다.
따라서, 배선(4414)은 플로팅 상태가 되어, 배선(4414)의 전위는 전원 전위 VDD와 같은 값을 유지한다.
계속해서, 기간 T3a의 동작에 관해서 설명한다. 기간 T3a에서는, 배선(4411)에 H 신호가 공급되고, 배선(4412)에 H 신호가 공급되고, 배선(4413)에 H 신호가 공급되고 있다.
따라서, 트랜지스터(4401)가 오프인 채이고, 트랜지스터(4408)가 오프인 채이고, 트랜지스터(4407)가 오프로 된다. 이때, 절점(N442)의 전위는 트랜지스터(4407)가 오프되기 때문에 감소한다. 따라서, 트랜지스터(4403), 및 트랜지스터(4404)가 온된다. 또한, 절점(N441)에 트랜지스터(4404)를 통해서 전원 전위 VDD가 공급되고, 절점(N441)의 전위는 전원 전위 VDD와 같은 값이 된다. 따라서, 트랜지스터(4402), 및 트랜지스터(4406)는 오프인 채이다.
또한, 배선(4414)에는 트랜지스터(4403)를 통해서 전원 전위 VDD가 공급되고, 배선(4414)의 전위는 전원 전위 VDD와 같은 값을 유지한다.
이상의 동작에 의해서, 기간 T1에서는, 도 44의 플립플롭 회로는, 절점(N441)을 L 레벨인 채로, 플로팅 상태로 한다. 기간 T2에서는, 도 44의 플립플롭 회로는, 부트스트랩 동작에 의해서, 절점(N441)의 전위를 VSS-｜Vth4402｜ 이하로 하고, 배선(4414)의 전위를 전원 전위 VSS와 같은 값으로 할 수 있다.
또한, 기간 T3a에서, 도 44의 플립플롭 회로는, 트랜지스터(4403), 및 트랜지스터(4404)가 온되고, 전원 전위 VDD를 배선(4414), 및 절점(N441)에 공급한다. 또한, 기간 T4에 있어서, 도 44의 플립플롭 회로는, 트랜지스터(4403), 및 트랜지스터(4404)를 오프한다. 따라서, 도 44의 플립플롭 회로는, 트랜지스터(4403), 및 트랜지스터(4404)가 차례로 온되기 때문에, 트랜지스터(4403), 및 트랜지스터(4404)의 특성 열화를 억제할 수 있고, 절점(N441), 및 배선(4414)의 전위를 안정되게 전원 전위 VDD와 같은 값으로 유지할 수 있다.
또한, 도 44의 플립플롭 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적으로, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 44의 플립회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 트랜지스터(4401) 내지 트랜지스터(4408)는, 트랜지스터(2701) 내지 트랜지스터(2708)와 같은 기능을 갖는다.
또, 트랜지스터(4405), 트랜지스터(4406), 및 트랜지스터(4407)에 의해서, 절점(N441), 및 배선(4411)을 입력 단자로 하고, 출력 단자를 절점(N442)으로 하는, 2입력 NAND회로(4415)를 구성하고 있다.
또, 트랜지스터(4405)는, 저항성분을 갖는 소자이면 좋다. 예를 들면, 도 46에 도시하는 바와 같이, 저항 소자(4601)를 트랜지스터(4405) 대신에 사용할 수 있다. 저항 소자(4601)를 사용함으로써, 절점(N442)의 전위에 있어서 전원 전위 VSS와 같은 값으로 할 수 있다.
또, 도 47에 도시하는 바와 같이, 트랜지스터(4402)의 게이트(절점(N441))와, 제 2 단자(배선(4414))의 사이에, 용량 소자(4701)를 배치하고 있어도 좋다. 왜냐하면, 기간 T2에 있어서, 절점(N441)의 전위, 및 배선(4414)의 전위는 부트스트랩 동작에 의해서, 상승시키기 때문에, 용량 소자(4701)를 배치하는 것으로, 플립플롭 회로가 부트스트랩 동작하기 쉬워지기 때문이다.
또, 트랜지스터(4401)는, 기간 T1에 있어서, 절점(N441)을 플로팅 상태로 하고, 절점(N441)의 전위를 L 레벨로 할 수 있으면 좋다. 따라서, 트랜지스터(4401) 의 제 1 단자를 배선(4412)에 접속하여도, 절점(N441)을 플로팅 상태로 하고, 절점(N441)의 전위를 L 레벨로 할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 6 실시 형태)
본 실시 형태에서는, 제 2 실시 형태에서 설명한 기본 회로를 플립플롭 회로에 적용한 경우에 관해서, 도 36을 참조하여 설명한다.
도 36은, 제 2 실시 형태에서 설명한 도 5a의 기본 회로를 적용한 플립플롭 회로의 일례이다. 도 36의 플립플롭 회로는 트랜지스터(3600), 트랜지스터(3601), 트랜지스터(3602), 트랜지스터(3603), 트랜지스터(3604), 트랜지스터(3605), 트랜지스터(3606), 트랜지스터(3607), 트랜지스터(3608), 트랜지스터(3609), 및 트랜지스터(3610)를 갖고 있다.
또, 트랜지스터(3605)가 도 5a의 트랜지스터(501), 트랜지스터(3607)가 도 5a의 트랜지스터(502), 트랜지스터(3606)가 도 5a의 트랜지스터(503), 트랜지스터(3608)가 도 5a의 트랜지스터(504), 트랜지스터(3610)가 도 5a의 트랜지스터(505), 트랜지스터(3609)가 도 5a의 트랜지스터(506)에, 각각 상당한다. 또한, 트랜지스터(3603), 및 트랜지스터(3604)가 도 5a의 트랜지스터(507)에 상당한다.
도 36의 플립플롭 회로의 접속 관계에 관해서 설명한다. 또, 트랜지스 터(3601)의 제 2 단자와 트랜지스터(3600)의 제 2 단자와 트랜지스터(3606)의 게이트와 트랜지스터(3604)의 제 2 단자와 트랜지스터(3602)의 게이트와의 절점을 절점(N361)으로 한다. 또한, 트랜지스터(3605)의 제 2 단자와 트랜지스터(3606)의 제 2 단자와 트랜지스터(3607)의 제 2 단자와 트랜지스터(3608)의 게이트와의 절점을 절점(N362)으로 한다. 또한, 트랜지스터(3609)의 제 2 단자와 트랜지스터(3608)의 제 2 단자와 트랜지스터(3610)의 제 2 단자와 트랜지스터(3603)의 게이트와 트랜지스터(3604)의 게이트의 절점을 절점(N363)으로 한다.
트랜지스터(3601)의 게이트가 배선(3614)에 접속되고, 제 1 단자가 배선(3611)에 접속되고, 제 2 단자가 절점(N361)에 접속되어 있다. 트랜지스터(3600)의 게이트는 배선(3615)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 절점(N361)과 접속되어 있다. 트랜지스터(3606)의 게이트가 절점(N361)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 절점(N362)에 접속되어 있다. 트랜지스터(3605)의 게이트가 배선(3611)에 접속되고, 제 1 단자가 배선(3611)에 접속되고, 제 2 단자가 절점(N362)에 접속되어 있다. 트랜지스터(3607)의 게이트가 배선(3613)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 절점(N362)에 접속되어 있다. 트랜지스터(3608)의 게이트가 절점(N362)에 접속되고, 제 1 단자가 배선(3611)에 접속되고, 제 2 단자가 절점(N363)에 접속되어 있다. 트랜지스터(3609)의 게이트가 절점(N361)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 절점(N363)에 접속되어 있다. 트랜지스터(3610)의 게이트가 배선(3613)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 절점(N363)에 접속되어 있다. 트랜지스터(3604)의 게이트가 절점(N363)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 절점(N361)에 접속되어 있다. 트랜지스터(3603)의 게이트가 절점(N363)에 접속되고, 제 1 단자가 배선(3612)에 접속되고, 제 2 단자가 배선(3616)에 접속되어 있다. 트랜지스터(3602)의 게이트가 절점(N361)에 접속되고, 제 1 단자가 배선(3613)에 접속되고, 제 2 단자가 배선(3616)에 접속되어 있다.
또한, 트랜지스터(3600) 내지 트랜지스터(3610)는, 각각 N 채널형이다.
따라서, 도 36의 플립플롭 회로는 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 36의 플립플롭 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있어, 제조공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 36의 플립플롭 회로는, 반도체층에 폴리실리콘이나 단결정실리콘을 사용하여도 제조공정의 간략화를 도모할 수 있다.
또한, 배선(3611)에는 전원 전위 VDD가 공급되고, 배선(3612)에는 전원 전위 VSS가 공급되고 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(3611), 및 배선(3612)에는, 디지털 신호, 아날로그 신호 등이 공급되고 있어도 좋고, 다른 전원 전위가 공급되고 있어도 좋다.
또한, 배선(3613), 배선(3614), 및 배선(3615)에는, 각각 신호가 공급되고 있다. 또, 배선(3613), 배선(3614), 및 배선(3615)에 공급되고 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(3613), 배선(3614), 및 배선(3615)에 는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되고 있어도 좋다. 또한, 배선(3613), 배선(3614), 및 배선(3615)에는, 각각 아날로그 신호가 공급되고 있어도 좋다.
다음에, 도 36에 도시한 플립플롭 회로의 동작에 관해서, 도 37을 참조하여 설명한다.
도 37은, 도 36에 도시한 플립플롭 회로의 타이밍차트의 일례이다. 도 37의 타이밍차트는, 배선(3613)의 전위, 배선(3614)의 전위, 절점(N361)의 전위, 절점(N362)의 전위, 절점(N363), 배선(3616)의 전위, 트랜지스터(3603), 및 트랜지스터(3604)의 온, 오프의 관계, 배선(3615)의 전위를 도시하고 있다.
도 37의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 기간 T3은, 기간 T3a와 기간 T3b로 분할하여 설명한다.
또, 기간 T1, 기간 T2, 기간 T3b 이외의 기간은, 기간 T3a와 기간 T4를 차례로 반복하고 있다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에서는, 배선(3613)에 L 신호가 공급되고, 배선(3614)에 H 신호가 공급되고, 배선(3615)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(3601)가 온이 되고, 트랜지스터(3600)가 오프로 되고, 트랜지스터(3607), 및 트랜지스터(3610)가 오프로 된다. 이때, 절점(N361)에 트랜지스터(3601)를 통해서 전원 전위 VDD가 공급되고, 절점(N361)의 전위가 상승한다. 또한, 트랜지스터(3606), 및 트랜지스터(3609)가 절점(N361)의 전위의 상승에 의해 서 온되어, 절점(N362), 및 절점(N363)의 전위가 감소한다. 또한, 트랜지스터(3608)가 절점(N362)의 전위의 감소에 의해서 오프된다. 또한, 트랜지스터(3603), 및 트랜지스터(3604)가 절점(N363)의 전위의 감소에 의해서 오프된다.
여기에서, 절점(N361)의 전위의 상승은, 트랜지스터(3601)가 오프될 때까지 계속된다. 트랜지스터(3601)는, 절점(N361)의 전위가 전원 전위 VDD로부터 트랜지스터(3601)의 임계치 전압 Vth3601을 뺀 값(VDD-Vth3601)이 되면 오프된다. 따라서, 절점(N361)의 전위는, VDD-Vth3601이 된다. 또한, 절점(N361)은 플로팅 상태가 된다.
따라서, 트랜지스터(3602)가 온된다. 또한, 배선(3616)에는, 배선(3613)의 L 신호가 공급되고 있기 때문에, 배선(3616)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에서는, 배선(3613)에 H 신호가 공급되고, 배선(3614)에 L 신호가 공급되고, 배선(3615)에 L 신호가 공급되고 있다.
따라서, 트랜지스터(3601)가 오프로 되고, 트랜지스터(3600)가 오프인 채이고, 트랜지스터(3607), 및 트랜지스터(3610)가 온이 된다. 이때, 절점(N361)은 플로팅 상태이고, 절점(N361)의 전위는 VDD-Vth3601을 유지하고 있다. 또한, 절점(N362)의 전위는, 트랜지스터(3606), 및 트랜지스터(3607)가 온되어 있기 때문에, L 레벨인 채이다. 또한, 절점(N363)의 전위는, 트랜지스터(3609), 및 트랜지스터(3610)가 온되어 있기 때문에, L 레벨인 채이다. 따라서, 절점(N363)이 L 레 벨이기 때문에, 트랜지스터(3603), 및 트랜지스터(3604)가 오프인 채이다.
여기에서, 절점(N361)은 플로팅 상태이고, H 레벨을 유지하고 있다. 또한, 트랜지스터(3602)는, 절점(N361)이 H 레벨을 유지하고 있기 때문에, 온인 채이다. 또한, 배선(3616)에는, 배선(3613)의 H 신호가 공급되고 있기 때문에, 배선(3616)의 전위가 상승하고 있다. 따라서, 부트스트랩 동작에 의해서, 절점(N361)의 전위는 전원 전위 VDD와 트랜지스터(3602)의 임계치 전압 Vth3602의 합(VDD+Vth3602) 이상이 되어, 배선(3616)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T3b의 동작에 관해서 설명한다. 기간 T3b에서는, 배선(3613)에 L 신호가 공급되고, 배선(3614)에 L 신호가 공급되고, 배선(3615)에 H 신호가 공급되고 있다.
따라서, 트랜지스터(3601)가 오프인 채이고, 트랜지스터(3600)가 온이 되고, 트랜지스터(3607), 및 트랜지스터(3610)가 오프로 된다. 이때, 절점(N361)에 트랜지스터(3600)를 통해서 전원 전위 VSS가 공급되고, 절점(N361)의 전위가 감소한다. 또한, 트랜지스터(3606), 및 트랜지스터(3607)가, 절점(N361)의 전위의 감소에 의해서, 오프된다. 따라서, 절점(N362), 및 절점(N363)의 전위는, 부트스트랩 동작에 의해서, 상승한다. 절점(N362)의 전위는, 전원 전위 VDD와 트랜지스터(3608)의 임계치 전압 Vth3608의 합(VDD+Vth3608) 이상까지 상승한다. 절점(N363)의 전위는, 전원 전위 VDD까지 상승한다. 따라서, 트랜지스터(3603), 및 트랜지스터(3604)는, 절점(N363)의 전위의 상승에 의해서, 온된다.
또한, 트랜지스터(3602)는, 절점(N361)의 전위의 감소에 의해서 오프된다. 따라서, 배선(3616)에는, 트랜지스터(3603)를 통하여 전원 전위 VSS가 공급되기 때문에, 배선(3616)의 전위는 전원 전위 VSS와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(3613)에 H 신호가 공급되고, 배선(3614)에 L 신호가 공급되고, 배선(3615)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(3601)가 오프인 채이고, 트랜지스터(3600)가 오프로 되고, 트랜지스터(3607), 및 트랜지스터(3610)가 온으로 된다. 이때, 절점(N361)은 플로팅 상태이고, 절점(N361)의 전위는 전원 전위 VSS를 유지한다. 따라서, 트랜지스터(3602), 트랜지스터(3606), 및 트랜지스터(3609)는 오프인 채이다. 또한, 절점(N362)의 전위는 트랜지스터(3607)를 통하여 전원 전위 VSS가 공급되기 때문에, L 레벨로 된다. 따라서, 트랜지스터(3608)가 오프된다. 또한, 절점(N363)의 전위는 트랜지스터(3610)를 통하여 전원 전위 VSS가 공급되기 때문에, L 레벨이 된다. 따라서, 트랜지스터(3603), 및 트랜지스터(3604)가 오프된다.
따라서, 배선(3616)은 플로팅 상태로 되고, 배선(3616)의 전위는 전원 전위 VSS와 같은 값을 유지한다.
계속해서, 기간 T3a의 동작에 관해서 설명한다. 기간 T3a에서는, 배선(3613)에 L 신호가 공급되고, 배선(3614)에 L 신호가 공급되고, 배선(3615)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(3601)가 오프인 채이고, 트랜지스터(3600)가 오프인 채이고, 트랜지스터(3607), 및 트랜지스터(3610)가 오프로 된다. 이때, 절점(N361) 은 플로팅 상태이고, 절점(N361)의 전위는 L 레벨인 채이다. 따라서, 트랜지스터(3602), 트랜지스터(3606), 및 트랜지스터(3609)가 오프인 채이다. 또한, 절점(N362)의 전위, 및 절점(N363)의 전위는, 부트스트랩 동작에 의해서, 상승한다. 절점(N362)의 전위는, 전원 전위 VDD와 트랜지스터(3608)의 임계치 전압 Vth 3608과의 합(VDD+Vth3608) 이상까지 상승한다. 절점(N363)의 전위는, 전원 전위 VDD까지 상승한다. 따라서, 트랜지스터(3603), 및 트랜지스터(3604)는, 절점(N363)의 전위의 상승에 의해서, 온된다.
따라서, 배선(3616)에는, 트랜지스터(3603)를 통하여 전원 전위 VSS가 공급되기 때문에, 배선(3616)의 전위는 전원 전위 VSS와 같은 값을 유지한다.
이상의 동작에 의해서, 기간 T1에서는, 도 36의 플립플롭 회로는, 절점(N361)을 H 레벨인 채, 플로팅 상태로 한다. 기간 T2에서는, 도 36의 플립플롭 회로는, 부트스트랩 동작에 의해서, 절점(N361)의 전위를 VDD+Vth3602 이상으로 하고, 배선(3616)의 전위를 전원 전위 VDD와 같은 값으로 할 수 있다.
또한, 기간 T3a에서, 도 36의 플립플롭 회로는, 트랜지스터(3603), 및 트랜지스터(3604)가 온되고, 전원 전위 VSS를 배선(3616), 및 절점(N361)에 공급한다. 또한, 기간 T4에서, 도 36의 플립플롭 회로는, 트랜지스터(3603), 및 트랜지스터(3604)를 오프한다. 따라서, 도 36의 플립플롭 회로는, 트랜지스터(3603), 및 트랜지스터(3604)가 차례로 온되기 때문에, 트랜지스터(3603), 및 트랜지스터(3604)의 특성 열화를 억제할 수 있고, 절점(N361), 및 배선(3616)의 전위를 안정하게 전원 전위 VSS와 같은 값으로 유지할 수 있다.
또한, 도 36의 플립플롭 회로는, 기간 T3a, 및 기간 T3b에서, 절점(N363)의 전위를 전원 전위 VDD와 같은 값으로 할 수 있다. 따라서, 트랜지스터(3603), 및 트랜지스터(3604)의 특성이 열화하더라도, 넓은 동작 조건으로, 도 36의 플립플롭 회로를 동작시킬 수 있다.
또한, 도 36의 플립플롭 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적이거나, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 36의 플립회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화하기 쉽다. 따라서, 도 36의 플립플롭 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트가 얻어질 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
여기에서, 트랜지스터(3600) 내지 트랜지스터(3610)의 기능을 설명한다. 트랜지스터(3600)는, 배선(3615)의 전위에 따라서, 배선(3612)과 절점(N361)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3601)는, 배선(3614)의 전위에 따라서, 배선(3611)과 절점(N361)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3602)는, 절점(N361)의 전위에 따라서, 배선(3613)과 배선(3616)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3603)는, 절점(N363)의 전위에 따라서, 배선(3612)과 배선(3616)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스 터(3604)는, 절점(N363)의 전위에 따라서, 배선(3612)과 절점(N361)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3605)는, 입력 단자를 제 1 단자, 및 게이트로 하고, 출력 단자를 제 2 단자로 하고 있는 다이오드로서의 기능을 갖는다. 트랜지스터(3606)는, 절점(N361)의 전위에 따라서, 배선(3612)과 절점(N362)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3607)는, 배선(3613)의 전위에 따라서, 배선(3612)과 절점(N362)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3608)는, 절점(N362)의 전위에 따라서, 배선(3611)과 절점(N363)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3609)는, 절점(N361)의 전위에 따라서, 배선(3612)과 절점(N363)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(3610)는, 배선(3613)의 전위에 따라서, 배선(3612)과 절점(N363)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다.
또, 트랜지스터(3605), 트랜지스터(3606), 트랜지스터(3607), 트랜지스터(3608), 트랜지스터(3609), 및 트랜지스터(3610)에 의해서, 절점(N361), 및 배선(3613)을 입력 단자로 하고, 출력 단자를 절점(N363)으로 하는 2입력 NOR 회로(3617)를 구성하고 있다.
또, 도 38에 도시하는 바와 같이, 트랜지스터(3608)의 게이트(절점(N362))와, 제 2 단자(절점(N363))와의 사이에, 용량 소자(3801)를 배치하고 있어도 좋다. 왜냐하면, 기간 T3a, 및 기간 T3b에서, 절점(N362)의 전위, 및 절점(N363)의 전위는 부트스트랩 동작에 의해서, 상승시키기 때문에, 용량 소자(3801)를 배치함으로 써, 플립플롭 회로가 부트스트랩 동작하기 쉽게 되기 때문이다.
또, 도 39에 도시하는 바와 같이, 트랜지스터(3607)는 반드시 필요하지 않다.
또, 도 40에 도시하는 바와 같이, 트랜지스터(3602)의 게이트(절점(N361))와, 제 2 단자(배선(3616))의 사이에, 용량 소자(4111)를 배치하고 있어도 좋다. 왜냐하면, 기간 T2에 있어서, 절점(N361)의 전위, 및 배선(3616)의 전위는 부트스트랩 동작에 의해서, 상승시키기 때문에, 용량 소자(4111)를 배치함으로써, 플립플롭 회로가 부트스트랩 동작하기 쉽게 되기 때문이다.
또, 트랜지스터(3601)는, 기간 T1에 있어서, 절점(N361)을 플로팅 상태로 하고, 절점(N361)의 전위를 H 레벨로 할 수 있으면 좋다. 따라서, 트랜지스터(3601)의 제 1 단자를 배선(3614)에 접속하더라도, 절점(N361)을 플로팅 상태로 하고, 절점(N361)의 전위를 H 레벨로 할 수 있다.
다음에, 도 36에 도시한 플립플롭 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 48을 참조하여 설명한다.
도 48은, 제 2 실시 형태에서 설명한 도 17a의 기본 회로를 적용한 플립플롭 회로의 일례이다. 도 48의 플립플롭 회로는, 트랜지스터(4800), 트랜지스터(4801), 트랜지스터(4802), 트랜지스터(4803), 트랜지스터(4804), 트랜지스터(4805), 트랜지스터(4806), 트랜지스터(4807), 트랜지스터(4808), 트랜지스터(4809), 및 트랜지스터(4810)를 갖고 있다.
또, 트랜지스터(4805)가 도 17a의 트랜지스터(1701), 트랜지스터(4807)가 도 17a의 트랜지스터(1702), 트랜지스터(4806)가 도 17a의 트랜지스터(1703), 트랜지스터(4808)가 도 17a의 트랜지스터(1704), 트랜지스터(4810)가 도 17a의 트랜지스터(1705), 트랜지스터(4809)가 도 17a의 트랜지스터(1706)에, 각각 상당한다. 또한, 트랜지스터(4803), 및 트랜지스터(4804)가 도 17a의 트랜지스터(1707)에 상당한다.
도 48의 플립플롭 회로의 접속 관계에 관해서 설명한다. 또, 트랜지스터(4801)의 제 2 단자와 트랜지스터(4800)의 제 2 단자와 트랜지스터(4806)의 게이트와 트랜지스터(4804)의 제 2 단자와 트랜지스터(4802)의 게이트와의 절점을 절점(N481)으로 한다. 또한, 트랜지스터(4805)의 제 2 단자와 트랜지스터(4806)의 제 2 단자와 트랜지스터(4807)의 제 2 단자와 트랜지스터(4808)의 게이트와의 절점을 절점(N482)으로 한다. 또한, 트랜지스터(4809)의 제 2 단자와 트랜지스터(4808)의 제 2 단자와 트랜지스터(4810)의 제 2 단자와 트랜지스터(4803)의 게이트와 트랜지스터(4804)의 게이트의 절점을 절점(N483)으로 한다.
트랜지스터(4801)의 게이트가 배선(4814)에 접속되고, 제 1 단자가 배선(4811)에 접속되고, 제 2 단자가 절점(N481)에 접속되어 있다. 트랜지스터(4800)의 게이트는 배선(4815)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 절점(N481)과 접속되어 있다. 트랜지스터(4806)의 게이트가 절점(N481)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 절점(N482)에 접속되어 있다. 트랜지스터(4805)의 게이트가 배선(4811)에 접속되고, 제 1 단자가 배선(4811)에 접속되고, 제 2 단자가 절점(N482)에 접속되어 있다. 트랜지스터(4807)의 게이트가 배선(4813)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 절점(N482)에 접속되어 있다. 트랜지스터(4808)의 게이트가 절점(N482)에 접속되고, 제 1 단자가 배선(4811)에 접속되고, 제 2 단자가 절점(N483)에 접속되어 있다. 트랜지스터(4809)의 게이트가 절점(N481)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 절점(N483)에 접속되어 있다. 트랜지스터(4810)의 게이트가 배선(4813)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 절점(N483)에 접속되어 있다. 트랜지스터(4804)의 게이트가 절점(N483)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 절점(N481)에 접속되어 있다. 트랜지스터(4803)의 게이트가 절점(N483)에 접속되고, 제 1 단자가 배선(4812)에 접속되고, 제 2 단자가 배선(4816)에 접속되어 있다. 트랜지스터(4802)의 게이트가 절점(N481)에 접속되고, 제 1 단자가 배선(4813)에 접속되고, 제 2 단자가 배선(4816)에 접속되어 있다.
또한, 트랜지스터(4800) 내지 트랜지스터(4810)는, 각각 P 채널형이다.
따라서, 도 48의 플립플롭 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요 없다. 따라서, 도 48의 플립플롭 회로는, 제조 공정의 간략화를 도모할 수 있고, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 배선(4812)에는 전원 전위 VDD가 공급되고, 배선(4811)에는 전원 전위 VSS가 공급되어 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(4811), 및 배선(4812)에는, 디지털 신호, 아날로그 신호 등이 공급되어 있어도 좋고, 다른 전원 전위가 공급되어 있어도 좋다.
또한, 배선(4813), 배선(4814), 및 배선(4815)에는, 각각 신호가 공급되어 있다. 또, 배선(4813), 배선(4814), 및 배선(4815)에 공급되어 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(4813), 배선(4814), 및 배선(4815)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되어 있어도 좋다. 또한, 배선(4813), 배선(4814), 및 배선(4815)에는, 각각 아날로그 신호가 공급되어 있어도 좋다.
다음에, 도 48에 도시한 플립플롭 회로의 동작에 관해서, 도 49를 참조하여 설명한다.
도 49는, 도 48에 도시한 플립플롭 회로의 타이밍차트의 일례이다. 도 49의 타이밍차트는, 배선(4813)의 전위, 배선(4814)의 전위, 절점(N481)의 전위, 절점(N482)의 전위, 절점(N483), 배선(4816)의 전위, 트랜지스터(4803), 및 트랜지스터(4804)의 온, 오프의 관계, 배선(4815)의 전위를 나타내고 있다.
도 48의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 기간 T3은, 기간 T3a와 기간 T3b로 분할하여 설명한다.
또, 기간 T1, 기간 T2, 기간 T3b 이외의 기간은, 기간 T3a와 기간 T4를 차례로 반복하고 있다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에서는, 배선(4813)에 H 신호가 공급되고, 배선(4814)에 L 신호가 공급되고, 배선(4815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(4801)가 온이 되고, 트랜지스터(4800)가 오프로 되고, 트랜지스터(4807), 및 트랜지스터(4810)가 오프로 된다. 이때, 절점(N481)에 트랜지스터(4801)를 통하여 전원 전위 VSS가 공급되고, 절점(N481)의 전위가 감소한다. 또한, 트랜지스터(4806), 및 트랜지스터(4809)가 절점(N481)의 전위의 감소에 의해서 온되고, 절점(N482), 및 절점(N483)의 전위가 상승한다. 또한, 트랜지스터(4808)가 절점(N482)의 전위의 상승에 의해서 오프된다. 또한, 트랜지스터(4803), 및 트랜지스터(4804)가 절점(N483)의 전위의 상승에 의해서 오프된다.
여기에서, 절점(N481)의 전위의 감소는, 트랜지스터(4801)가 오프될 때까지 계속된다. 트랜지스터(4801)는, 절점(N481)의 전위가 전원 전위 VSS와 트랜지스터(4801)의 임계치 전압 Vth4801의 절대치와의 합(VSS+｜Vth4801｜)으로 되면 오프된다. 따라서, 절점(N481)의 전위는 VSS+｜Vth4801｜이 된다. 또한, 절점(N481)은 플로팅 상태가 된다.
따라서, 트랜지스터(4802)가 온된다. 또한, 배선(4816)에는, 배선(4813)의 H 신호가 공급되어 있기 때문에, 배선(4816)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에서는, 배선(4813)에 L 신호가 공급되고, 배선(4814)에 H 신호가 공급되고, 배선(4815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(4801)가 오프로 되고, 트랜지스터(4800)가 오프인 채이고, 트랜지스터(4807), 및 트랜지스터(4810)가 온으로 된다. 이때, 절점(N481)은 플로팅 상태이고, 절점(N481)의 전위는 VSS+｜Vth4801｜을 유지하고 있다. 또한, 절점(N482)의 전위는, 트랜지스터(4806), 및 트랜지스터(4807)가 온되고 있기 때문에, H 레벨인 채이다. 또한, 절점(N483)의 전위는, 트랜지스터(4809), 및 트랜지스터(4810)가 온되고 있기 때문에, H 레벨인 채이다. 따라서, 절점(N483)이 H 레벨이기 때문에, 트랜지스터(4803), 및 트랜지스터(4804)가 오프인 채이다.
여기에서, 절점(N481)은 플로팅 상태이고, L 레벨을 유지하고 있다. 또한, 트랜지스터(4802)는, 절점(N481)이 L 레벨을 유지하고 있기 때문에, 온인 채이다. 또한, 배선(4816)에는, 배선(4813)의 L 신호가 공급되고 있기 때문에, 배선(4816)의 전위가 감소하고 있다. 따라서, 부트스트랩 동작에 의해서, 절점(N481)의 전위는 전원 전위 VSS로부터 트랜지스터(4802)의 임계치 전압 Vth4802의 절대치를 뺀 값(VSS-｜Vth4802｜) 이하가 되고, 배선(4816)의 전위는 전원 전위 VSS와 같은 값으로 된다.
계속해서, 기간 T3b의 동작에 관해서 설명한다. 기간 T3b에서는, 배선(4813)에 H 신호가 공급되고, 배선(4814)에 H 신호가 공급되고, 배선(4815)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(4801)가 오프인 채이고, 트랜지스터(4800)가 온으로 되고, 트랜지스터(4807), 및 트랜지스터(4810)가 오프된다. 이때, 절점(N481)에 트랜지스터(4800)를 통하여 전원 전위 VDD가 공급되고, 절점(N481)의 전위가 상승한다. 또한, 트랜지스터(4806), 및 트랜지스터(4809)가, 절점(N481)의 전위의 상승에 의해서, 오프된다. 따라서, 절점(N482), 및 절점(N483)의 전위는, 부트스트랩 동작에 의해서, 감소한다. 절점(N482)의 전위는, 전원 전위 VSS로부터 트랜지스터(4808)의 임계치 전압 Vth4808의 절대치를 뺀 값(VSS-｜Vth4808｜) 이하까지 감소한다. 절점(N483)의 전위는, 전원 전위 VSS까지 감소한다. 따라서, 트랜지스터(4803), 및 트랜지스터(4804)는, 절점(N483)의 전위의 감소에 의해서, 온된다.
또한, 트랜지스터(4802)는, 절점(N481)의 전위의 상승에 의해서 오프된다. 따라서, 배선(4816)에는, 트랜지스터(4803)를 통하여 전원 전위 VDD가 공급되기 때문에, 배선(4816)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(4813)에 L 신호가 공급되고, 배선(4814)에 H 신호가 공급되고, 배선(4815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(4801)가 오프인 채이고, 트랜지스터(4800)가 오프로 되고, 트랜지스터(4807), 및 트랜지스터(4810)가 온으로 된다. 이때, 절점(N481)은 플로팅 상태이고, 절점(N481)의 전위는 전원 전위 VDD를 유지한다. 따라서, 트랜지스터(4802), 트랜지스터(4806), 및 트랜지스터(4809)는 오프인 채이다. 또한, 절점(N482)의 전위는 트랜지스터(4807)를 통하여 전원 전위 VDD가 공급되기 때문에, H 레벨로 된다. 따라서, 트랜지스터(4808)가 오프된다. 또한, 절점(N483)의 전위는 트랜지스터(4810)를 통하여 전원 전위 VDD가 공급되기 때문에, H 레벨이 된다. 따라서, 트랜지스터(4803), 및 트랜지스터(4804)가 오프된다.
따라서, 배선(4816)은 플로팅 상태로 되고, 배선(4816)의 전위는 전원 전위 VDD와 같은 값을 유지한다.
계속해서, 기간 T3a의 동작에 관해서 설명한다. 기간 T3a에서는, 배선(4813)에 H 신호가 공급되고, 배선(4814)에 H 신호가 공급되고, 배선(4815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(4801)가 오프인 채이고, 트랜지스터(4800)가 오프인 채이고, 트랜지스터(4807), 및 트랜지스터(4810)가 오프로 된다. 이때, 절점(N481)은 플로팅 상태이고, 절점(N481)의 전위는 H 레벨인 채이다. 따라서, 트랜지스터(4802), 트랜지스터(4806), 및 트랜지스터(4809)가 오프인 채이다. 또한, 절점(N482)의 전위, 및 절점(N483)의 전위는, 부트스트랩 동작에 의해서, 감소한다. 절점(N482)의 전위는, 전원 전위 VSS로부터 트랜지스터(4808)의 임계치 전압 Vth4808의 절대치를 뺀 값(VSS-｜Vth4808｜) 이하까지 감소한다. 절점(N483)의 전위는, 전원 전위 VSS까지 감소한다. 따라서, 트랜지스터(4803), 및 트랜지스터(4804)는, 절점(N483)의 전위의 감소에 의해서, 온된다.
따라서, 배선(4816)에는, 트랜지스터(4803)를 통하여 전원 전위 VDD가 공급되기 때문에, 배선(4816)의 전위는 전원 전위 VDD와 같은 값을 유지한다.
이상의 동작에 의해서, 기간 T1에서는, 도 48의 플립플롭 회로는, 절점(N481)을 L 레벨인 채, 플로팅 상태로 한다. 기간 T2에서는, 도 48의 플립플롭 회로는, 부트스트랩 동작에 의해서, 절점(N481)의 전위를 VSS-｜Vth4802｜ 이하로 하고, 배선(4816)의 전위를 전원 전위 VSS와 같은 값으로 할 수 있다.
또한, 기간 T3a에서, 도 48의 플립플롭 회로는, 트랜지스터(4803), 및 트랜지스터(4804)가 온되고, 전원 전위 VDD를 배선(4816), 및 절점(N481)에 공급한다. 또한, 기간 T4에서, 도 48의 플립플롭 회로는, 트랜지스터(4803), 및 트랜지스터(4804)를 오프한다. 따라서, 도 48의 플립플롭 회로는, 트랜지스터(4803), 및 트랜지스터(4804)가 차례로 온되기 때문에, 트랜지스터(4803), 및 트랜지스터(4804)의 특성 열화를 억제할 수 있고, 절점(N481), 및 배선(4816)의 전위를 안정하게 전원 전위 VDD와 같은 값으로 유지할 수 있다.
또한, 도 48의 플립플롭 회로는, 기간 T3a, 및 기간 T3b에서, 절점(N483)의 전위를 전원 전위 VSS와 같은 값으로 할 수 있다. 따라서, 트랜지스터(4803), 및 트랜지스터(4804)의 특성이 열화하더라도, 넓은 동작 조건으로, 도 48의 플립플롭 회로를 동작시킬 수 있다.
또한, 도 48의 플립플롭 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적이거나, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 48의 플립회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 트랜지스터(4800) 내지 트랜지스터(4810)는, 트랜지스터(3600) 내지 트랜지스터(3610)와 같은 기능을 갖는다.
또, 트랜지스터(4805), 트랜지스터(4806), 트랜지스터(4807), 트랜지스터(4808), 트랜지스터(4809), 및 트랜지스터(4810)에 의해서, 절점(N481), 및 배선(4813)을 입력 단자로 하고, 출력 단자를 절점(N483)으로 하는 2입력 NAND 회로(4817)를 구성하고 있다.
또, 도 50에 도시하는 바와 같이, 트랜지스터(4808)의 게이트(절점(N482)) 와, 제 2 단자(절점(N483))의 사이에, 용량 소자(5001)를 배치하고 있어도 좋다. 왜냐하면, 기간 T3a, 및 기간 T3b에서, 절점(N482)의 전위, 및 절점(N483)의 전위는 부트스트랩 동작에 의해서 감소되어, 용량 소자(5001)를 배치함으로써 플립플롭 회로가 부트스트랩 동작하기 쉽게 되기 때문이다.
또, 도 51에 도시하는 바와 같이, 트랜지스터(4807)는 반드시 필요하지 않다.
또, 도 52에 도시하는 바와 같이, 트랜지스터(4802)의 게이트(절점(N481))와, 제 2 단자(배선(4816))의 사이에, 용량 소자(5201)를 배치하고 있어도 좋다. 왜냐하면, 기간 T2에 있어서, 절점(N481)의 전위, 및 배선(4816)의 전위는 부트스트랩 동작에 의해서, 상승시키기 때문에, 용량 소자(5201)를 배치함으로써, 플립플롭 회로가 부트스트랩 동작하기 쉽게 되기 때문이다.
또, 트랜지스터(4801)는, 기간 T1에서, 절점(N481)을 플로팅 상태로 하고, 절점(N481)의 전위를 L 레벨로 할 수 있으면 좋다. 따라서, 트랜지스터(4801)의 제 1 단자를 배선(4814)에 접속하더라도, 절점(N481)을 플로팅 상태로 하여, 절점(N481)의 전위를 L 레벨로 할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 7 실시 형태)
본 실시 형태에서는, 제 4 실시 형태에서 설명한 기본 회로를 플립플롭 회로에 적용한 경우에 관해서, 도 56을 참조하여 설명한다.
도 56은, 제 4 실시 형태에서 설명한 도 25a의 기본 회로를 적용한 플립플롭 회로의 일례이다. 도 56의 플립플롭 회로는, 트랜지스터(5601), 트랜지스터(5602), 트랜지스터(5603), 트랜지스터(5604), 트랜지스터(5605), 트랜지스터(5606), 트랜지스터(5607), 회로(5608), 및 회로(5609)를 갖고 있다.
또, 회로(5608), 및 회로(5609)로서, 도 27의 NOR 회로(2715), 도 36의 NOR 회로(3617)를 사용할 수 있다.
도 56의 플립플롭 회로의 접속 관계에 관해서 설명한다. 또, 트랜지스터(5601)의 제 2 단자와 트랜지스터(5607)의 제 2 단자와 트랜지스터(5605)의 제 2 단자와 트랜지스터(5606)의 제 2 단자와 트랜지스터(5602)의 게이트의 절점(N561)으로 한다. 또한, 트랜지스터(5604)의 게이트와 트랜지스터(5606)의 게이트와의 절점을 절점(N562)으로 한다. 또한, 트랜지스터(5603)의 게이트와 트랜지스터(5605)의 게이트의 절점을 절점(N563)으로 한다.
트랜지스터(5601)의 게이트가 배선(5614)에 접속되고, 제 1 단자가 배선(5610)에 접속되고, 제 2 단자가 절점(N561)에 접속되어 있다. 트랜지스터(5607)의 게이트가 배선(5615)에 접속되고, 제 1 단자가 배선(5611)에 접속되고, 제 2 단자가 절점(N561)에 접속되어 있다. 회로(5608)의 2개의 입력 단자는 절점(N561)과 배선(5612)에 각각 접속되고, 출력 단자는 절점(N562)에 접속되어 있다. 회로(5609)의 2개의 입력 단자는 절점(N561)과 배선(5613)에 각각 접속되고, 출력 단자는 절점(N563)에 접속되어 있다. 트랜지스터(5606)의 게이트가 절점(N562)에 접속되고, 제 1 단자가 배선(5611)에 접속되고, 제 2 단자가 절점(N561)에 접속되어 있다. 트랜지스터(5605)의 게이트가 절점(N563)에 접속되고, 제 1 단자가 배선(5611)에 접속되고, 제 2 단자가 절점(N561)에 접속되어 있다. 트랜지스터(5604)의 게이트가 절점(N562)에 접속되고, 제 1 단자가 배선(5611)에 접속되고, 제 2 단자가 배선(5616)에 접속되어 있다. 트랜지스터(5603)의 게이트가 절점(N563)에 접속되고, 제 1 단자가 배선(5611)에 접속되고, 제 2 단자가 배선(5616)에 접속되어 있다. 트랜지스터(5602)의 게이트가 절점(N561)에 접속되고, 제 1 단자가 배선(5613)에 접속되고, 제 2 단자가 배선(5616)에 접속되어 있다.
또한, 트랜지스터(5601) 내지 트랜지스터(5607)는, 각각 N 채널형이다. 또한, 회로(5608), 및 회로(5609)가 갖는 트랜지스터도, 각각 N 채널형이다.
따라서, 도 56의 플립플롭 회로는 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 56의 플립플롭 회로는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있어, 제조 공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또한, 대형의 표시 패널 등의 반도체 장치를 제작하는 것도 가능해진다. 또한, 도 56의 플립플롭 회로는, 반도체층에 폴리실리콘이나 단결정 실리콘을 사용하더라도 제조 공정의 간략화를 도모할 수 있다.
또한, 배선(5610)에는 전원 전위 VDD가 공급되고, 배선(5611)에는 전원 전위 VSS가 공급되어 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(5610), 및 배선(5611)에는, 디지털 신호, 아날로그 신호 등이 공급되어 있어도 좋고, 다른 전원 전위가 공급되어 있어도 좋다.
또한, 배선(5612), 배선(5613), 배선(5614), 및 배선(5615)에는, 각각 신호가 공급되어 있다. 또, 배선(5612), 배선(5613), 배선(5614), 및 배선(5615)에 공급되어 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(5612), 배선(5613), 배선(5614), 및 배선(5615)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되어 있어도 좋다. 또한, 배선(5612), 배선(5613), 배선(5614), 및 배선(5615)에는, 각각 아날로그 신호가 공급되어 있어도 좋다.
다음에, 도 56에 도시한 플립플롭 회로의 동작에 관해서, 도 57을 참조하여 설명한다.
도 57은, 도 56에 도시한 플립플롭 회로의 타이밍차트의 일례이다. 도 57의 타이밍차트는, 배선(5612)의 전위, 배선(5613)의 전위, 배선(5614)의 전위, 절점(N561)의 전위, 절점(N562)의 전위, 절점(N563)의 전위, 배선(5616)의 전위, 트랜지스터(5604), 및 트랜지스터(5606)의 온, 오프의 관계, 트랜지스터(5603), 및 트랜지스터(5605)의 온, 오프의 관계, 배선(5615)의 전위를 나타내고 있다.
도 57의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 기간 T3은, 기간 T3a와 기간 T3b로 분할하여 설명한다.
또, 기간 T1, 기간 T2, 기간 T3b 이외의 기간은, 기간 T3a와 기간 T4를 차례로 반복하고 있다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에서는, 배선(5612)에 H 신호가 공급되고, 배선(5613)에 L 신호가 공급되고, 배선(5614)에 H 신호가 공급되 고, 배선(5615)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(5601)가 온이 되고, 트랜지스터(5607)가 오프로 된다. 이때, 절점(N561)의 전위는, 트랜지스터(5601)를 통하여 전원 전위 VDD가 공급되기 때문에, 상승한다. 따라서, 회로(5608)는 L 신호를 절점(N562)에 출력하고, 트랜지스터(5604), 및 트랜지스터(5606)가 오프된다. 또한, 회로(5609)는 L 신호를 절점(N563)에 출력하고, 트랜지스터(5603), 및 트랜지스터(5605)가 오프된다.
또, 절점(N561)의 전위의 상승은, 트랜지스터(5601)가 오프될 때까지 계속된다. 트랜지스터(5601)는, 절점(N561)의 전위가 전원 전위 VDD로부터 트랜지스터(5601)의 임계치 전압 Vth5601을 뺀 값(VDD-Vth5601)으로 되면, 오프된다. 따라서, 절점(N561)의 전위는 VDD-Vth5601이 되고, 절점(N561)은 플로팅 상태가 된다.
따라서, 트랜지스터(5602)가 온된다. 배선(5616)에는 트랜지스터(5602)를 통하여 배선(5613)의 L 신호가 공급되기 때문에, 배선(5616)의 전위는 전원 전위 VSS와 같은 값으로 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에서는, 배선(5612)에 L 신호가 공급되고, 배선(5613)에 H 신호가 공급되고, 배선(5614)에 L 신호가 공급되고, 배선(5615)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(5601)가 오프로 되고, 트랜지스터(5607)가 오프인 채이다. 이때, 절점(N561)의 전위는, VDD-Vth5601을 유지하고 있다. 따라서, 회로(5608)는 L 신호를 절점(N562)에 출력하고, 트랜지스터(5604), 및 트랜지스터(5606)가 오프인 채이다. 또한, 회로(5609)는 L 신호를 절점(N563)에 출력하고, 트랜지스터(5603), 및 트랜지스터(5605)가 오프인 채이다.
또, 배선(5613)에는 H 신호가 공급되기 때문에, 배선(5616)의 전위가 상승하기 시작한다. 따라서, 절점(N561)의 전위는, 부트스트랩 동작에 의해서, 전원 전위 VDD와 트랜지스터(5602)의 임계치 전압 Vth5602의 합(VDD+Vth5602) 이상으로 된다. 따라서, 배선(5616)의 전위는, 전원 전위 VDD와 같은 값까지 상승한다.
계속해서, 기간 T3b의 동작에 관해서 설명한다. 기간 T3b에서는, 배선(5612)에 H 신호가 공급되고, 배선(5613)에 L 신호가 공급되고, 배선(5614)에 L 신호가 공급되고, 배선(5615)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(5601)가 오프로 되고, 트랜지스터(5607)가 온으로 된다. 절점(N561)에는 트랜지스터(5607)를 통하여 전원 전위 VSS가 공급되기 때문에, 절점(N561)의 전위가 감소한다. 따라서, 회로(5608)는 L 신호를 절점(N562)에 출력하고, 트랜지스터(5604), 및 트랜지스터(5606)가 오프인 채이다. 또한, 회로(5609)는 H 신호를 절점(N563)에 출력하고, 트랜지스터(5603), 및 트랜지스터(5605)가 온으로 된다.
또, 절점(N561)이 L 레벨로 되기 때문에, 트랜지스터(5602)가 오프된다. 배선(5616)에는 트랜지스터(5603)를 통하여 전원 전위 VSS가 공급되기 때문에, 배선(5616)의 전위는 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(5612)에 L 신호가 공급되고, 배선(5613)에 H 신호가 공급되고, 배선(5614)에 L 신호가 공급되고, 배선(5615)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(5601)가 오프인 채이고, 트랜지스터(5607)가 오프로 된다. 절점(N561)의 전위는, L 레벨을 유지한다. 따라서, 회로(5608)는 H 신호를 절점(N562)에 출력하고, 트랜지스터(5604), 및 트랜지스터(5606)가 온으로 된다. 또한, 회로(5609)는 L 신호를 절점(N563)에 출력하고, 트랜지스터(5603), 및 트랜지스터(5605)가 오프로 된다.
또, 절점(N561)이 L 레벨을 유지하기 때문에, 트랜지스터(5602)가 오프된다. 배선(5616)에는 트랜지스터(5604)를 통하여 전원 전위 VSS가 공급되기 때문에, 배선(5616)의 전위는 전원 전위 VSS와 같은 값인 채이다.
계속해서, 기간 T3a의 동작에 관해서 설명한다. 기간 T3a에서는, 배선(5612)에 H 신호가 공급되고, 배선(5613)에 L 신호가 공급되고, 배선(5614)에 L 신호가 공급되고, 배선(5615)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(5601)가 오프로 되고, 트랜지스터(5607)가 온으로 된다. 절점(N561)의 전위는, L 레벨을 유지한다. 따라서, 회로(5608)는 L 신호를 절점(N562)에 출력하고, 트랜지스터(5604), 및 트랜지스터(5606)가 오프로 된다. 또한, 회로(5609)는 H 신호를 절점(N563)에 출력하고, 트랜지스터(5603), 및 트랜지스터(5605)가 온으로 된다.
또, 절점(N561)이 L 레벨을 유지하기 때문에, 트랜지스터(5602)가 오프된다. 배선(5616)에는 트랜지스터(5603)를 통하여 전원 전위 VSS가 공급되기 때문에, 배선(5616)의 전위는 전원 전위 VSS와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 도 56의 플립플롭 회로는, 절 점(N561)을 H 레벨인 채, 플로팅 상태로 한다. 기간 T2에서는, 도 56의 플립플롭 회로는, 부트스트랩 동작에 의해서, 절점(N561)의 전위를 VDD+Vth5602 이상으로 하고, 배선(5616)의 전위를 전원 전위 VDD와 같은 값으로 할 수 있다.
또한, 기간 T3a에서, 트랜지스터(5603)가 온되고, 배선(5616)에 전원 전위 VSS를 공급한다. 또한, 기간 T4에서, 트랜지스터(5604)가 온되어 배선(5616)에 전원 전위 VSS를 공급한다. 따라서, 도 56의 플립플롭 회로는, 기간 T3a, 및 기간 T4에서, 배선(5616)에 항상 전원 전위 VSS를 공급할 수 있다.
또한, 기간 T3b에서, 트랜지스터(5605)가 온되고, 절점(N561)에 전원 전위 VSS를 공급한다. 또한, 기간 T4에서, 트랜지스터(5606)가 온되어 절점(N561)에 전원 전위 VSS를 공급한다. 따라서, 도 56의 플립플롭 회로는, 기간 T3b, 및 기간 T4에서, 절점(N561)에 항상 전원 전위 VSS를 공급할 수 있다.
또한, 도 56의 플립플롭 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적이거나, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 56의 플립회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또한, 트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화하기 쉽다. 따라서, 도 56의 플립플롭 회로는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트가 얻어질 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
여기에서, 트랜지스터(5601) 내지 트랜지스터(5607)의 기능을 설명한다. 트 랜지스터(5601)는, 배선(5614)의 전위에 따라서, 배선(5610)과 절점(N561)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(5602)는, 절점(N561)의 전위에 따라서, 배선(5613)과 배선(5616)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(5603)는, 절점(N563)의 전위에 따라서, 배선(5611)과 배선(5616)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(5604)는, 절점(N562)의 전위에 따라서, 배선(5611)과 배선(5616)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(5605)는, 절점(N563)의 전위에 따라서, 배선(5611)과 절점(N561)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(5606)는, 절점(N562)의 전위에 따라서, 배선(5611)과 절점(N561)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다. 트랜지스터(5607)는, 배선(5615)의 전위에 따라서, 배선(5611)과 절점(N561)을 접속하는지의 여부를 선택하는 스위치로서의 기능을 갖는다.
다음에, 도 56에 도시한 기본 회로를 P 채널형 트랜지스터로 구성한 경우에 관해서, 도 58을 참조하여 설명한다.
도 58은, 제 4 실시 형태에서 설명한 도 26a의 기본 회로를 적용한 플립플롭 회로의 일례이다. 도 58의 플립플롭 회로는, 트랜지스터(5801), 트랜지스터(5802), 트랜지스터(5803), 트랜지스터(5804), 트랜지스터(5805), 트랜지스터(5806), 트랜지스터(5807), 회로(5808), 및 회로(5809)를 갖고 있다.
또, 회로(5808), 및 회로(5809)로서, 도 44의 NAND 회로(4415), 도 48의 NAND 회로(4817)를 사용할 수 있다.
도 58의 플립플롭 회로의 접속 관계에 관해서 설명한다. 또, 트랜지스터(5801)의 제 2 단자와 트랜지스터(5807)의 제 2 단자와 트랜지스터(5805)의 제 2 단자와 트랜지스터(5806)의 제 2 단자와 트랜지스터(5802)의 게이트의 절점(N581)으로 한다. 또한, 트랜지스터(5804)의 게이트와 트랜지스터(5806)의 게이트의 절점을 절점(N582)으로 한다. 또한, 트랜지스터(5803)의 게이트와 트랜지스터(5805)의 게이트의 절점을 절점(N583)으로 한다.
트랜지스터(5801)의 게이트가 배선(5814)에 접속되고, 제 1 단자가 배선(5810)에 접속되고, 제 2 단자가 절점(N581)에 접속되어 있다. 트랜지스터(5807)의 게이트가 배선(5815)에 접속되고, 제 1 단자가 배선(5811)에 접속되고, 제 2 단자가 절점(N581)에 접속되어 있다. 회로(5808)의 2개의 입력 단자는 절점(N581)과 배선(5812)에 각각 접속되고, 출력 단자는 절점(N582)에 접속되어 있다. 회로(5809)의 2개의 입력 단자는 절점(N581)과 배선(5813)에 각각 접속되고, 출력 단자는 절점(N583)에 접속되어 있다. 트랜지스터(5806)의 게이트가 절점(N582)에 접속되고, 제 1 단자가 배선(5811)에 접속되고, 제 2 단자가 절점(N581)에 접속되어 있다. 트랜지스터(5805)의 게이트가 절점(N583)에 접속되고, 제 1 단자가 배선(5811)에 접속되고, 제 2 단자가 절점(N581)에 접속되어 있다. 트랜지스터(5804)의 게이트가 절점(N582)에 접속되고, 제 1 단자가 배선(5811)에 접속되고, 제 2 단자가 배선(5816)에 접속되어 있다. 트랜지스터(5803)의 게이트가 절점(N583)에 접속되고, 제 1 단자가 배선(5811)에 접속되고, 제 2 단자가 배 선(5816)에 접속되어 있다. 트랜지스터(5802)의 게이트가 절점(N581)에 접속되고, 제 1 단자가 배선(5813)에 접속되고, 제 2 단자가 배선(5816)에 접속되어 있다.
또한, 트랜지스터(5801) 내지 트랜지스터(5807)는, 각각 P 채널형이다. 또한, 회로(5808), 및 회로(5809)가 갖는 트랜지스터도, 각각 P 채널형이다.
따라서, 도 58의 플립플롭 회로는 전부 P 채널형의 트랜지스터로 구성할 수 있기 때문에, N 채널형의 트랜지스터를 형성하기 위한 공정이 필요 없다. 따라서, 도 58의 플립플롭 회로는, 제조 공정의 간략화를 도모할 수 있어, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다.
또한, 배선(5811)에는 전원 전위 VDD가 공급되고, 배선(5810)에는 전원 전위 VSS가 공급되어 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(5810), 및 배선(5811)에는, 디지털 신호, 아날로그 신호 등이 공급되어 있어도 좋고, 다른 전원 전위가 공급되어 있어도 좋다.
또한, 배선(5812), 배선(5813), 배선(5814), 및 배선(5815)에는, 각각 신호가 공급되어 있다. 또, 배선(5812), 배선(5813), 배선(5814), 및 배선(5815)에 공급되어 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(5812), 배선(5813), 배선(5814), 및 배선(5815)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되어 있어도 좋다. 또한, 배선(5812), 배선(5813), 배선(5814), 및 배선(5815)에는, 각각 아날로그 신호가 공급되어 있어도 좋다.
다음에, 도 58에 도시한 플립플롭 회로의 동작에 관해서, 도 59를 참조하여 설명한다.
도 59는, 도 58에 도시한 플립플롭 회로의 타이밍차트의 일례이다. 도 59의 타이밍차트는, 배선(5812)의 전위, 배선(5813)의 전위, 배선(5814)의 전위, 절점(N581)의 전위, 절점(N582)의 전위, 절점(N583)의 전위, 배선(5816)의 전위, 트랜지스터(5804), 및 트랜지스터(5806)의 온, 오프의 관계, 트랜지스터(5803), 및 트랜지스터(5805)의 온, 오프의 관계, 배선(5815)의 전위를 나타내고 있다.
도 59의 타이밍차트를 기간 T1 내지 기간 T4로 분할하여 설명한다. 또한, 기간 T3은, 기간 T3a와 기간 T3b로 분할하여 설명한다.
또, 기간 T1, 기간 T2, 기간 T3b 이외의 기간은, 기간 T3a와 기간 T4를 차례로 반복하고 있다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에서는, 배선(5812)에 L 신호가 공급되고, 배선(5813)에 H 신호가 공급되고, 배선(5814)에 L 신호가 공급되고, 배선(5815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(5801)가 온이 되고, 트랜지스터(5807)가 오프로 된다. 이때, 절점(N581)의 전위는, 트랜지스터(5801)를 통하여 전원 전위 VSS가 공급되기 때문에, 감소한다. 따라서, 회로(5808)는 H 신호를 절점(N582)에 출력하고, 트랜지스터(5804), 및 트랜지스터(5806)가 오프된다. 또한, 회로(5809)는 H 신호를 절점(N583)에 출력하고, 트랜지스터(5803), 및 트랜지스터(5805)가 오프된다.
또, 절점(N581)의 전위의 감소는, 트랜지스터(5801)가 오프될 때까지 계속된다. 트랜지스터(5801)는, 절점(N581)의 전위가 전원 전위 VSS와 트랜지스터(5801)의 임계치 전압 Vth5801의 절대치와의 합(VSS+｜Vth5801｜)이 되면, 오프된다. 따 라서, 절점(N581)의 전위는 VSS+｜Vth5801｜이 되고, 절점(N581)은 플로팅 상태가 된다.
따라서, 트랜지스터(5802)가 온된다. 배선(5816)에는 트랜지스터(5802)를 통하여 배선(5813)의 H 신호가 공급되기 때문에, 배선(5816)의 전위는 전원 전위 VDD와 같은 값으로 된다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에서는, 배선(5812)에 H 신호가 공급되고, 배선(5813)에 L 신호가 공급되고, 배선(5814)에 H 신호가 공급되고, 배선(5815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(5801)가 오프로 되고, 트랜지스터(5807)가 오프인 채이다. 이때, 절점(N581)의 전위는, VSS+｜Vth5801｜을 유지하고 있다. 따라서, 회로(5808)는 H 신호를 절점(N582)에 출력하고, 트랜지스터(5804), 및 트랜지스터(5806)가 오프인 채이다. 또한, 회로(5809)는 H 신호를 절점(N583)에 출력하고, 트랜지스터(5803), 및 트랜지스터(5805)가 오프인 채이다.
또, 배선(5813)에는 L 신호가 공급되기 때문에, 배선(5816)의 전위가 감소하기 시작한다. 따라서, 절점(N581)의 전위는, 부트스트랩 동작에 의해서, 전원 전위 VSS로부터 트랜지스터(5802)의 임계치 전압 Vth5802의 절대치를 뺀 값(VSS-｜Vth5802｜) 이하로 된다. 따라서, 배선(5816)의 전위는, 전원 전위 VSS와 같은 값까지 감소한다.
계속해서, 기간 T3b의 동작에 관해서 설명한다. 기간 T3b에서는, 배선(5812)에 L 신호가 공급되고, 배선(5813)에 H 신호가 공급되고, 배선(5814)에 H 신호가 공급되고, 배선(5815)에 L 신호가 공급되어 있다.
따라서, 트랜지스터(5801)가 오프로 되고, 트랜지스터(5807)가 온으로 된다. 절점(N581)에는 트랜지스터(5807)를 통하여 전원 전위 VDD가 공급되기 때문에, 절점(N581)의 전위가 상승한다. 따라서, 회로(5808)는 H 신호를 절점(N582)에 출력하고, 트랜지스터(5804), 및 트랜지스터(5806)가 오프인 채이다. 또한, 회로(5809)는 L 신호를 절점(N583)에 출력하고, 트랜지스터(5803), 및 트랜지스터(5805)가 온으로 된다.
또, 절점(N581)이 H 레벨이 되기 때문에, 트랜지스터(5802)가 오프된다. 배선(5816)에는 트랜지스터(5803)를 통하여 전원 전위 VDD가 공급되기 때문에, 배선(5816)의 전위는 전원 전위 VDD와 같은 값이 된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서는, 배선(5812)에 H 신호가 공급되고, 배선(5813)에 L 신호가 공급되고, 배선(5814)에 H 신호가 공급되고, 배선(5815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(5801)가 오프인 채이고, 트랜지스터(5807)가 오프로 된다. 절점(N581)의 전위는, H 레벨을 유지한다. 따라서, 회로(5808)는 L 신호를 절점(N582)에 출력하고, 트랜지스터(5804), 및 트랜지스터(5806)가 온으로 된다. 또한, 회로(5809)는 H 신호를 절점(N583)에 출력하고, 트랜지스터(5803), 및 트랜지스터(5805)가 오프로 된다.
또, 절점(N581)이 H 레벨을 유지하기 때문에, 트랜지스터(5802)가 오프된다. 배선(5816)에는 트랜지스터(5804)를 통하여 전원 전위 VDD가 공급되기 때문에, 배 선(5816)의 전위는 전원 전위 VDD와 같은 값인 채이다.
계속해서, 기간 T3a의 동작에 관해서 설명한다. 기간 T3a에서는, 배선(5812)에 L 신호가 공급되고, 배선(5813)에 H 신호가 공급되고, 배선(5814)에 H 신호가 공급되고, 배선(5815)에 H 신호가 공급되어 있다.
따라서, 트랜지스터(5801)가 오프로 되고, 트랜지스터(5807)가 오프로 된다. 절점(N581)의 전위는, H 레벨을 유지한다. 따라서, 회로(5808)는 H 신호를 절점(N582)에 출력하고, 트랜지스터(5804), 및 트랜지스터(5806)가 오프로 된다. 또한, 회로(5809)는 L 신호를 절점(N583)에 출력하고, 트랜지스터(5803), 및 트랜지스터(5805)가 온으로 된다.
또, 절점(N581)이 H 레벨을 유지하기 때문에, 트랜지스터(5802)가 오프된다. 배선(5816)에는 트랜지스터(5803)를 통하여 전원 전위 VDD가 공급되기 때문에, 배선(5816)의 전위는 전원 전위 VDD와 같은 값인 채이다.
이상의 동작에 의해서, 기간 T1에서는, 도 58의 플립플롭 회로는, 절점(N581)을 L 레벨인 채, 플로팅 상태로 한다. 기간 T2에서는, 도 58의 플립플롭 회로는, 부트스트랩 동작에 의해서, 절점(N581)의 전위를 VSS-｜Vth5802｜ 이하로 하고, 배선(5816)의 전위를 전원 전위 VSS와 같은 값으로 할 수 있다.
또한, 기간 T3a에서, 트랜지스터(5803)가 온되고, 배선(5816)에 전원 전위 VDD를 공급한다. 또한, 기간 T4에서, 트랜지스터(5804)가 온되어 배선(5816)에 전원 전위 VDD를 공급한다. 따라서, 도 58의 플립플롭 회로는, 기간 T3a, 및 기간 T4에서, 배선(5816)에 항상 전원 전위 VDD를 공급할 수 있다.
또한, 기간 T3b에서, 트랜지스터(5805)가 온되고, 절점(N581)에 전원 전위 VDD를 공급한다. 또한, 기간 T4에서, 트랜지스터(5806)가 온되어 절점(N581)에 전원 전위 VDD를 공급한다. 따라서, 도 58의 플립플롭 회로는, 기간 T3b, 및 기간 T4에서, 절점(N581)에 항상 전원 전위 VDD를 공급할 수 있다.
또한, 도 58의 플립플롭 회로는, 기간 T1 내지 기간 T4 모든 기간에서 온 상태인 트랜지스터는 갖고 있지 않다. 요컨대, 정상적이거나, 또는 거의 정상적으로 온 상태인 트랜지스터는 갖고 있지 않다. 따라서, 도 58의 플립회로는, 트랜지스터의 특성 열화, 및 특성 열화에 의한 임계치 전압의 시프트를 억제할 수 있다.
또, 트랜지스터(5801) 내지 트랜지스터(5807)는, 트랜지스터(5601) 내지 트랜지스터(5607)와 같은 기능을 갖는다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 8 실시 형태)
본 실시 형태에서는, 제 5 실시 형태, 및 제 6 실시 형태에서 설명한 플립플롭 회로를 적용한 시프트 레지스터에 관해서, 도 60을 참조하여 설명한다.
도 60은, 제 5 실시 형태, 및 제 6 실시 형태에서 설명한 플립플롭 회로를 적용한 시프트 레지스터의 일례이다. 도 60의 시프트 레지스터에는, 복수의 플립플롭 회로(6001)가 배치되어 있다.
또, 플립플롭 회로(6001)는, 제 5 실시 형태, 및 제 6 실시 형태에 나타낸 것과 동일하다.
또, 도 60에서는, n-1단째의 플립플롭 회로(6001(n-1)), n단째의 플립플롭 회로(6001(n)), 및 n+1단째의 플립플롭 회로(6001(n+1))를 나타내고 있다. 또, n은 짝수이다. 또, 짝수단째의 플립플롭 회로(6001)의 입력 단자(IN601)는 배선(6005)에 접속되고, 홀수단째의 입력 단자(IN601)는 배선(6004)에 접속되어 있다.
또, 입력 단자(IN601)는, 도 27의 배선(2711), 도 36의 배선(3613),도 44의 배선(4411), 도 48의 배선(4813)에, 각각 접속되어 있다. 입력 단자(IN602)는, 도 27의 배선(2712), 도 36의 배선(3614), 도 44의 배선(4412), 도 48의 배선(4814)에, 각각 접속되어 있다. 입력 단자(IN603)는, 도 27의 배선(2713), 도 36의 배선(3615), 도 44의 배선(4413), 도 48의 배선(4815)에, 각각 접속되어 있다. 입력 단자(IN604)는, 도 27의 배선(2709), 도 36의 배선(3611), 도 44의 배선(4410), 도 48의 배선(4812)에, 각각 접속되어 있다. 입력 단자(IN605)는, 도 27의 배선(2710), 도 36의 배선(3612), 도 44의 배선(4409), 도 48의 배선(4811)에, 각각 접속되어 있다. 출력 단자(OUT606)는, 도 27의 배선(2714), 도 36의 배선(3616), 도 44의 배선(4414), 도 48의 배선(4816)에, 각각 접속되어 있다.
또한, 배선(6002)에는 전원 전위 VDD가 공급되고, 배선(6003)에는 전원 전위 VSS가 공급되어 있다. 또, 전원 전위 VDD는, 전원 전위 VSS보다도 높은 전위이다. 단, 배선(6002), 및 배선(6003)은, 디지털 신호, 아날로그 신호 등이 공급되어 있 어도 좋고, 다른 전원 전위가 공급되어 있어도 좋다.
또한, 배선(6004), 배선(6005), 및 배선(6006)에는, 각각 신호가 공급되어 있다. 또, 배선(6004), 배선(6005), 및 배선(6006)에 공급되어 있는 신호는, 각각 2치의 값을 갖는 디지털 신호이다. 단, 배선(6004), 배선(6005), 및 배선(6006)에는, 각각 전원 전위 VDD, 전원 전위 VSS, 또는 다른 전원 전위가 공급되어 있어도 좋다. 또한, 배선(6004), 배선(6005), 및 배선(6006)에는, 각각 아날로그 신호가 공급되어 있어도 좋다.
또, 배선(6006)에는, n-2단째의 플립플롭 회로(6001)의 출력신호가 공급되어 있다.
다음에, 도 60에 도시한 시프트 레지스터의 동작에 관해서, 도 61의 타이밍차트를 참조하여 설명한다.
도 61은, 도 60에 도시한 시프트 레지스터의 타이밍차트의 일례이다. 도 61의 타이밍차트는, 배선(6004)의 전위, 배선(6005)의 전위, 출력 단자(OUT606(n-2))의 전위, 출력 단자(OUT606(n-1))의 전위, 출력 단자(OUT606(n))의 전위, 출력 단자(OUT606(n+1))의 전위를 나타내고 있다.
또, 도 61의 타이밍차트는, 플립플롭 회로(6001)를 N 채널형 트랜지스터로 구성한 경우에 관해서 나타내고 있다. 플립플롭 회로(6001)를 P 채널형 트랜지스터로 구성한 경우는, 각각 H 레벨과 L 레벨을 반전하면 좋다.
또, 도 61의 타이밍차트를 기간 T1 내지 기간 T8로 분할하여 설명한다.
우선, 기간 T1의 동작에 관해서 설명한다. 기간 T1에 있어서, 플립플롭 회 로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T1의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3a의 동작을 한다.
계속해서, 기간 T2의 동작에 관해서 설명한다. 기간 T2에 있어서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T2의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T1의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다.
따라서, 플립플롭 회로(6001(n-1))의 출력 단자(OUT606)로부터, H 신호가 출력된다.
계속해서, 기간 T3의 동작에 관해서 설명한다. 기간 T3에 있어서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3b의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T2의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T1의 동작을 한다.
따라서, 플립플롭 회로(6001(n))의 출력 단자(OUT606)로부터, H 신호가 출력된다.
계속해서, 기간 T4의 동작에 관해서 설명한다. 기간 T4에서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작 을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3b의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T2의 동작을 한다.
따라서, 플립플롭 회로(6001(n+1))의 출력 단자(OUT606)로부터, H 신호가 출력된다.
계속해서, 기간 T5의 동작에 관해서 설명한다. 기간 T5에 있어서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3a의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3b의 동작을 한다.
계속해서, 기간 T6의 동작에 관해서 설명한다. 기간 T6에 있어서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3a의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다.
계속해서, 기간 T7의 동작에 관해서 설명한다. 기간 T7에 있어서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3a의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3a의 동작을 한다.
계속해서, 기간 T8의 동작에 관해서 설명한다. 기간 T8에 있어서, 플립플롭 회로(6001(n-1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다. 플립플롭 회로(6001(n))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T3a의 동작을 한다. 플립플롭 회로(6001(n+1))는, 제 5 실시 형태, 및 제 6 실시 형태에 있어서의 기간 T4의 동작을 한다.
이와 같이, 도 60에 도시하는 시프트 레지스터는, 제 5 실시 형태, 및 제 6 실시 형태에 나타낸 플립플롭 회로를 사용함으로써, 모든 트랜지스터를 N 채널형, 또는 P 채널형으로 할 수 있다.
또한, 전부 N 채널형의 트랜지스터로 구성할 수 있기 때문에, 도 60에 도시하는 시프트 레지스터는, 반도체층에 어몰퍼스 실리콘을 사용할 수 있고, 제조 공정의 간략화를 도모할 수 있다. 따라서, 제조 비용의 삭감이나 수율의 향상을 도모할 수 있다. 또한, 대형의 표시 패널을 제작하는 것도 가능해진다. 또한, 도 60에 도시하는 시프트 레지스터를 사용함으로써, 특성이 열화하기 쉬운 어몰퍼스 실리콘의 트랜지스터를 사용하더라도, 반도체 장치의 수명을 길게 할 수 있다.
트랜지스터의 특성은, 트랜지스터가 어몰퍼스 실리콘으로 형성되어 있는 경우에 열화하기 쉽다. 따라서, 도 60의 시프트 레지스터는, 트랜지스터를 어몰퍼스 실리콘으로 형성함으로써, 제조 비용의 삭감이나 수율의 향상 등의 메리트가 얻어질 뿐만 아니라, 트랜지스터의 특성 열화의 문제도 해결할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭 게 조합하여 실시할 수 있다.
(제 9 실시 형태)
본 실시 형태에서는, 제 8 실시 형태에서 설명한 시프트 레지스터를 적용한 소스 드라이버에 관해서, 도 62를 참조하여 설명한다.
도 62에 도시하는 회로는, 제 8 실시 형태에 나타낸 시프트 레지스터를 적용한 회로 구성의 일례이다.
도 62에 도시하는 회로는, 시프트 레지스터(6501), 및 복수의 스위치(6503)를 갖고 있다. 또한, 시프트 레지스터(6501)는, 복수의 출력 단자(OUT)를 갖고 있다.
또한, 도 62에는, 1단째, 2단째, 3단째, 그리고 n단째의, 스위치(6503), 부하(6504), 및 출력 단자(OUT)를, 각각 나타낸다. 또한, n은 2 이상의 자연수이다.
또한, 시프트 레지스터(6501)는, 제 8 실시 형태에서 설명한 것과 같다.
도 62의 회로에 도시하는 바와 같이, 배선(6502)이 스위치(6503)를 통하여 부하(6504)와 접속되어 있다. 또한, 스위치(6503)가 시프트 레지스터(6501)에 의해서 제어되어 있다.
또한, 배선(6502)에는, 전달 신호가 공급되어 있다. 또한, 전달 신호는, 전류라도 좋고, 전압이어도 좋다.
또, 도시하지 않지만, 시프트 레지스터(6501)에는 복수의 제어 신호, 및 각종 전원 전위가 공급되어 있다.
다음에, 도 62에 도시하는 회로의 동작에 관해서 설명한다.
시프트 레지스터(6501)는, 1단째의 출력 단자(OUT(1))로부터 H 신호, 또는 L 신호를 차례로 출력한다. 동시에, 스위치(6503)가 1단째로부터 차례로 온된다. 그리고, 전달 신호가 1단째로부터 차례로 스위치(6503)를 통하여 부하(6504)에 공급된다.
또, 1단째의 출력 단자(OUT(1))로부터 H 신호가 차례로 출력될 때는, 스위치(6503)로서 N 채널형의 트랜지스터를 사용한다. 또한, 1단째의 출력 단자(OUT(1))로부터 L 신호가 차례로 출력될 때는, 스위치(6503)로서 P 채널형의 트랜지스터를 사용한다.
또한, 도 62의 회로는, 스위치(6503)의 온·오프의 전환 타이밍마다, 전달 신호를 변화시킴으로써, 복수의 부하(6504)에는, 각각 다른 전압, 또는 전류를 공급할 수 있다.
여기에서, 시프트 레지스터(6501), 스위치(6503)가 갖는 기능에 관해서 설명한다.
우선, 시프트 레지스터(6501)는, 스위치(6503)를 온할지 오프할지를 선택하기 위한 신호를 출력하는 기능을 갖는다. 또한, 시프트 레지스터(6501)는, 제 8 실시 형태에서 나타낸 것과 같다.
또한, 스위치(6503)는, 배선(6502)과 부하(6504)를 접속하는지의 여부를 선택하는 기능을 갖는다.
이와 같이, 도 62에 도시하는 회로는, 이미 언급한 바와 같이, 제 8 실시 형 태의 시프트 레지스터를 사용함으로써, 모든 트랜지스터를 N 채널형만, 또는 P 채널형만으로 구성할 수 있다.
또, 도 62의 회로는, 시프트 레지스터의 1개의 출력신호에 의해서, 1개의 스위치의 온·오프를 제어하고 있었다. 그러나, 시프트 레지스터의 1개의 출력신호에 의해서, 복수의 스위치의 온·오프를 제어하여도 좋다. 따라서, 시프트 레지스터의 1개의 출력신호에 의해서, 3개의 스위치의 온·오프를 제어하는 경우의 구성에 관해서, 도 63을 참조하여 설명한다.
도 63에 도시하는 회로는, 시프트 레지스터(6601), 및 복수의 스위치군(6605)을 갖고 있다. 또한, 시프트 레지스터(6601)는, 복수의 출력 단자(OUT)를 갖고 있다. 또한, 스위치군(6605)은, 3개의 스위치를 갖는다. 또한, 부하군(6606)은, 3개의 부하를 갖는다.
또한, 도 63에는, 1단째, 2단째, 3단째, 그리고 n단째의, 스위치군(6605), 부하군(6606), 및 출력 단자(OUT)를, 각각 나타낸다. 또한, n은 2 이상의 자연수이다.
또한, 시프트 레지스터(6601)는, 제 8 실시 형태에서 설명한 것과 같다.
도 63의 회로에 도시하는 바와 같이, 배선(6602), 배선(6603), 및 배선(6604)이, 스위치군(6605)이 갖는 3개의 스위치를 통하여, 부하군(6606)이 갖는 3개의 부하에, 각각 접속되어 있다. 또한, 스위치군(6605)이 갖는 3개의 스위치는, 시프트 레지스터(6601)에 의해서 제어되어 있다.
또한, 배선(6602)에는 전달 신호(1)가 공급되고, 배선(6603)에는 전달 신 호(2)가 공급되고, 배선(6604)에는 전달 신호(3)가 공급되어 있다. 또한, 전달 신호(1), 전달 신호(2), 및 전달 신호(3)는, 전류라도 좋고, 전압이라도 좋다.
또, 도시하지 않지만, 시프트 레지스터(6601)에는 복수의 제어 신호, 및 각종 전원 전위가 공급되어 있다.
다음에, 도 63에 도시하는 회로의 동작에 관해서 설명한다.
시프트 레지스터(6601)는, 1단째의 출력 단자(OUT(1))로부터 H 신호, 또는 L 신호를 차례로 출력한다. 동시에, 스위치군(6605)이 갖는 3개의 스위치가 1단째로부터 차례로 같은 타이밍으로 온된다. 그리고, 전달 신호(1), 전달 신호(2), 및 전달 신호(3)가 1단째로부터 차례로 스위치군(6605)을 통하여 부하군(6606)이 갖는 부하에, 각각 공급된다.
또, 시프트 레지스터(6601)의 1단째의 출력 단자(OUT(1))로부터 H 신호가 차례로 출력할 때는, 스위치군(6605)이 갖는 스위치로서 N 채널형의 트랜지스터를 사용한다. 또한, 시프트 레지스터(6601)의 1단째의 출력 단자(OUT(1))로부터 L 신호가 차례로 출력할 때는, 스위치군(6605)이 갖는 스위치로서 P 채널형의 트랜지스터를 사용한다.
또한, 도 63의 회로는, 스위치군(6605)이 갖는 스위치의 온·오프의 전환의 타이밍마다, 전달 신호(1), 전달 신호(2), 및 전달 신호(3)를, 각각 변화시킴으로써, 부하군(6606)이 갖는 부하에는, 각각 다른 전압, 또는 전류를 공급할 수 있다.
여기에서, 시프트 레지스터(6601), 스위치군(6605)이 갖는 기능에 관해서 설명한다.
우선, 시프트 레지스터(6601)는, 스위치군(6605)이 갖는 스위치를 동시에 온할지 오프할지를 선택하기 위한 신호를 출력하는 기능을 갖는다. 또한, 시프트 레지스터(6601)는, 제 8 실시 형태에서 나타낸 것과 같다.
또한, 스위치군(6605)은, 배선(6602), 배선(6603), 및 배선(6604)과 부하군(6606)을, 각각 접속하는지의 여부를 선택하는 기능을 갖는다.
이와 같이, 도 63에 도시하는 회로는, 시프트 레지스터(6601)의 1개의 출력신호에 의해서, 복수의 스위치의 온·오프를 제어할 수 있다. 또한, 이미 언급한 바와 같이, 제 8 실시 형태의 시프트 레지스터를 사용함으로써, 모든 트랜지스터를 N 채널형만, 또는 P 채널형만으로 구성할 수 있다.
여기에서, 도 62, 및 도 63은 별도의, 제 8 실시 형태에 나타낸 시프트 레지스터를 적용할 수 있는 구성에 관해서, 도 64를 참조하여 설명한다.
도 64에 도시하는 회로는, 시프트 레지스터(6701), 및 복수의 스위치군(6705)을 갖고 있다. 또한, 시프트 레지스터(6701)는, 3개의 출력 단자(OUT)를 갖고 있다. 또한, 스위치군(6705)은, 3개의 스위치를 갖고 있다. 또한, 부하군(6706)은 3개의 부하를 갖는다.
또한, 도 64에는, 1단째, 2단째, 3단째의, 스위치군(6705), 부하군(6706)을 도시한다.
또한, 시프트 레지스터(6701)는, 제 8 실시 형태에서 설명한 것과 같다.
도 64의 회로에 도시하는 바와 같이, 복수의 배선(6707)이, 스위치군(6705)이 갖는 3개의 스위치를 통하여, 부하군(6706)이 갖는 3개의 부하에, 접속되어 있 다. 또한, 스위치군(6705)이 갖는 3개의 스위치는, 시프트 레지스터(6701)에 의해서, 각각 제어되고 있다.
또한, 배선(6702)에는, 시프트 레지스터(6701)의 1단째의 출력 단자(OUT(1))로부터의 출력신호가 공급되어 있다. 배선(6703)에는, 시프트 레지스터(6701)의 2단째의 출력 단자(OUT(2))부터의 출력신호가 공급되어 있다. 배선(6704)에는, 시프트 레지스터(6701)의 3단째의 출력 단자(OUT(3))로부터의 출력신호가 공급되어 있다.
또한, 1단째의 배선(6707(1))에는 전달 신호(1)가 공급되고, 2단째의 배선(6707(2))에는 전달 신호(2)가 공급되고, 3단째의 배선(6707(3))에는 전달 신호(3)가 공급되어 있다. 또한, 전달 신호(1), 전달 신호(2), 및 전달 신호(3)는, 전류라도 좋고, 전압이라도 좋다.
또, 도시하지 않지만, 시프트 레지스터(6701)에는 복수의 제어 신호, 및 각종 전원 전위가 공급되어 있다.
다음에, 도 64에 도시하는 회로의 동작에 관해서 설명한다.
시프트 레지스터(6701)는, 1단째의 출력 단자(OUT(1))로부터 H 신호, 또는 L 신호를 차례로 출력한다. 동시에, 스위치군(6705)이 갖는 스위치가 1개씩 차례로 온된다. 따라서, 1개의 전달 신호는, 차례로 부하군(6706)이 갖는 부하에 공급된다.
또, 시프트 레지스터(6701)의 1단째의 출력 단자(OUT(1))로부터 H 신호가 차례로 출력할 때는, 스위치군(6705)이 갖는 스위치로서 N 채널형의 트랜지스터를 사 용하고 있다. 또한, 시프트 레지스터(6701)의 1단째의 출력 단자(OUT(1))로부터 L 신호가 차례로 출력할 때는, 스위치군(6705)이 갖는 스위치로서 P 채널형의 트랜지스터를 사용한다.
또한, 도 64의 회로는, 스위치군(6705)이 갖는 스위치의 온·오프의 전환의 타이밍마다, 각 전달 신호를, 각각 변화시킴으로써, 부하군(6706)이 갖는 부하에, 각각 다른 전압, 또는 전류를 공급할 수 있다.
이와 같이, 도 64에 도시하는 회로는, 1개의 전달 신호를 각각 복수의 부하에 공급함으로써, 전달 신호를 감소시킬 수 있다. 도 64에서는, 각 스위치군에 있어서 3개의 스위치를 사용하고 있기 때문에, 전달 신호의 수를 1/3로 할 수 있다.
또한, 이미 언급한 바와 같이, 제 8 실시 형태의 시프트 레지스터를 사용함으로써, 모든 트랜지스터를 N 채널형만, 또는 P 채널형만으로 구성할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 10 실시 형태)
본 실시 형태에서는, 제 3 실시 형태에서 설명한 플립플롭 회로의 레이아웃도에 관해서, 도 65를 참조하여 설명한다.
도 65는, 도 27에 도시한 플립플롭 회로의 레이아웃도이다. 또, 도 65의 플립플롭 회로의 레이아웃도는, 트랜지스터의 반도체층으로서, 다결정 반도체(폴리실 리콘)를 사용한 경우에 관해서 나타내고 있다. 또한, 도 65에 있어서, 반도체층(6801), 게이트 전극층(6802), 및 배선층(6803)이 형성되어 있는 경우에 관해서 설명한다.
도 65의 플립플롭 회로의 레이아웃도에는, 트랜지스터(2701) 내지 트랜지스터(2708)가 배치되어 있다.
또, 도 65의 플립플롭 회로의 레이아웃도에 있어서, 트랜지스터(2705)가 듀얼 게이트 구조로 되어 있는 것을 특징으로 한다.
또한, 각 트랜지스터와, 배선(2711a, 배선2711b)의 사이에, 배선(2709)이 배치되어 있는 것을 특징으로 한다. 왜냐하면, 배선(2711a), 및 배선(2711b)에 공급되어 있는 신호가 노이즈로 되어, 각 트랜지스터의 동작에 영향을 주어 버린다. 따라서, 각 트랜지스터와, 배선(2711a), 배선(2711b)과의 사이에, 배선(2709)이 배치되어 있는 것에 의해서, 배선(2709)이 이 노이즈를 억제할 수 있기 때문이다.
다음에, 도 66에 도시하는 플립플롭 회로의 레이아웃도는, 비결정 반도체(어몰퍼스 실리콘)를 사용한 경우에 관해서 나타내고 있다.
또, 각 트랜지스터와, 배선(2711a, 배선2711b)의 사이에, 배선(2709)이 배치되어 있는 것을 특징으로 한다. 왜냐하면, 배선(2711a), 및 배선(2711b)에 공급되어 있는 신호가 노이즈로 되고, 각 트랜지스터의 동작에 영향을 주어 버린다. 따라서, 각 트랜지스터와, 배선(2711a), 배선(2711b)의 사이에, 배선(2709)이 배치되어 있는 것에 의해서, 배선(2709)이 이 노이즈를 억제할 수 있기 때문이다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자 유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 11 실시 형태)
제 11 실시 형태에서는, 복수의 화소가 형성된 패널의 예에 관해서 도 75를 사용하여 설명한다. 도 75a에 있어서, 패널(191)은, 매트릭스형으로 배치된 복수의 화소(590)로 이루어지는 화소부(591)를 갖는다. 화소부(591)는, 화소(590)마다 박막 트랜지스터 등의 스위칭 소자를 배치한 액티브 매트릭스 방식의 구성으로 할 수 있다. 화소(590)의 표시 매체로서, 일렉트로루미네선스 소자 등의 발광 소자를 형성하여도 좋고, 액정 소자를 형성하여도 좋다.
또, 도 75b에 도시하는 바와 같이, 화소부(591)가 형성된 기판과 같은 기판상에 화소부(591)를 구동하는 구동 회로를 형성하여도 좋다. 도 75b에 있어서 도 75a와 같은 부분은 같은 부호를 사용하여 나타내고 설명은 생략한다. 도 75b에서는, 구동 회로로서 소스 드라이버(593) 및 게이트 드라이버(594)를 나타내었다. 또 이것에 한정되지 않고, 소스 드라이버(593), 게이트 드라이버(594) 외에 구동 회로를 더 형성하여도 좋다. 구동 회로는, 별도 기판상에 형성되어 화소부(591)가 형성된 기판상에 실장되어 있어도 좋다. 예를 들면, 화소부(591)는 유리 기판상에 박막 트랜지스터를 사용하여 형성하고, 구동 회로는 단결정 기판을 사용하여 그 IC 칩을 COG(Chip On Glass)에 의해서 상기 유리 기판상에 접속하여도 좋다. 또는, 그 IC 칩을 TAB(Tape Automated Bonding)에 의해서 상기 유리 기판상에 접속하여도 좋고, 프린트 기판을 사용하여 상기 유리 기판과 접속하여도 좋다.
또한, 구동 회로는, 화소부(591)가 형성된 기판과 동일 기판상에 화소(590)가 갖는 박막 트랜지스터와 같은 공정에서 형성된 박막 트랜지스터를 사용하여 형성되어 있어도 좋다. 박막 트랜지스터의 채널 형성 영역은, 다결정 반도체로 형성되어 있어도 좋고 비정질 반도체로 형성되어 있어도 좋다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 12 실시 형태)
도 76a에, 도 75a나 도 75b에서 도시한 화소부(591)의 구성예(이하, 제 1 화소 구성이라고 함)를 도시한다. 화소부(591)는, 복수의 소스 신호선(S1 내지 Sp; p는 자연수)과, 복수의 소스 신호선(S1 내지 Sp)과 교차하도록 형성된 복수의 주사선(G1 내지 Gq; q는 자연수)과, 소스 신호선(S1 내지 Sp)과 주사선(G1 내지 Gq)의 교차부마다 형성된 화소(690)를 갖는다.
도 76a의 화소(690)의 구성을 도 76b에 도시한다. 도 76b에서는, 복수의 소스 신호선(S1 내지 Sp) 중의 1개 Sx(x는 p 이하의 자연수)와, 복수의 주사선(G1 내지 Gq) 중의 1개 Gy(y는 q 이하의 자연수)와의 교차부에 형성된 화소(690)를 나타낸다. 화소(690)는, 제 1 트랜지스터(691)와, 제 2 트랜지스터(692)와, 용량 소자(693)와, 발광 소자(694)를 갖는다. 또, 본 실시 형태에서는, 발광 소자(694)로 서 한 쌍의 전극을 갖고, 상기 한 쌍의 전극간에 전류가 흐름으로써 발광하는 소자를 사용한 예를 나타낸다. 또한, 용량 소자(693)로서, 제 2 트랜지스터(692)의 기생용량 등을 적극적으로 이용하여도 좋다. 제 1 트랜지스터(691) 및 제 2 트랜지스터(692)는, n 채널형의 트랜지스터이거나 p 채널형의 트랜지스터이어도 좋다. 화소(690)를 구성하는 트랜지스터로서, 박막 트랜지스터를 사용할 수 있다.
제 1 트랜지스터(691)의 게이트는 주사선 Gy에 접속되고, 제 1 트랜지스터(691)의 소스 및 드레인의 한쪽은 소스 신호선 Sx에 접속되고, 다른 쪽은 제 2 트랜지스터(692)의 게이트 및 용량 소자(693)의 한쪽의 전극에 접속된다. 용량 소자(693)의 다른 쪽의 전극은, 전위 V3이 주어지는 단자(695)에 접속된다. 제 2 트랜지스터(692)의 소스 및 드레인의 한쪽은 발광 소자(694)의 한쪽의 전극에 접속되고, 다른 쪽은 전위 V2가 주어지는 단자(696)에 접속된다. 발광 소자(694)의 다른 쪽의 전극은, 전위 V1이 주어지는 단자(697)에 접속된다.
도 76a및 도 76b에 도시한 화소부(591)의 표시방법에 관해서 설명한다.
복수의 주사선(G1 내지 Gq) 중 1개를 선택하여, 상기 주사선이 선택되어 있는 동안에 복수의 소스 신호선(S1 내지 Sp) 모두에 화상신호를 입력한다. 이렇게 하여, 화소부(591)의 1행의 화소에 화상신호를 입력한다. 복수의 주사선(G1 내지 Gq)을 차례로 선택하여 같은 동작을 하고, 화소부(591)의 모든 화소(690)에 화상신호를 입력한다.
복수의 주사선(G1 내지 Gq) 중의 1개 Gy가 선택되고, 복수의 소스 신호선(S1 내지 Sp) 중의 1개 Sx로부터 화상신호가 입력된 화소(690)의 동작에 관해서 설명한 다. 주사선 Gy가 선택되면, 제 1 트랜지스터(691)가 온 상태로 된다. 트랜지스터의 온 상태란 소스와 드레인이 도통 상태인 것을 말하고, 트랜지스터의 오프 상태란 소스와 드레인이 비도통 상태인 것을 말하는 것으로 한다. 제 1 트랜지스터(691)가 온 상태로 되면, 소스 신호선 Sx에 입력된 화상신호는, 제 1 트랜지스터(691)를 통하여 제 2 트랜지스터(692)의 게이트에 입력된다. 제 2 트랜지스터(692)는 입력된 화상신호에 따라서 온 상태 또는 오프 상태를 선택된다. 제 2 트랜지스터(692)의 온 상태가 선택되면, 제 2 트랜지스터(692)의 드레인 전류가 발광 소자(694)에 흐르고, 발광 소자(694)는 발광한다.
전위 V2와 전위 V3은, 제 2 트랜지스터(692)가 온 상태로 되었을 때에 전위차가 항상 일정하게 되도록 유지된다. 전위 V2와 전위 V3을 같은 전위로 하여도 좋다. 전위 V2와 전위 V3을 같은 전위로 하는 경우는, 단자(695)와 단자(696)를 같은 배선에 접속하여도 좋다. 전위 V1과 전위 V2는, 발광 소자(694)의 발광을 선택하였을 때에 소정의 전위차를 갖도록 설정된다. 이렇게 하여, 발광 소자(694)에 전류를 흘리고, 발광 소자(694)를 발광시킨다.
또, 배선이나 전극은, 알루미늄(Al), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오듐(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 동(Cu), 마그네슘(Mg), 스칸듐(Sc), 코발트(Co), 아연(Zn), 니오브(Nb), 실리콘(Si), 인(P), 붕소(B), 비소(As), 갈륨(Ga), 인듐(In), 주석(Sn), 산소(O)로 구성된 그룹으로부터 선택된 하나 또는 복수의 원소, 또는, 그룹으로부터 선택된 하나 또는 복수의 원소를 성분으로 하는 화합물이나 합금재료(예를 들면, 인듐주석산화물(ITO), 인듐 아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO), 산화아연(ZnO), 알루미늄네오듐(Al-Nd), 마그네슘은(Mg-Ag) 등), 또는, 이들의 화합물을 조합한 물질 등을 갖고 형성된다. 또는, 그것들과 실리콘의 화합물(실리사이드)(예를 들면, 알루미늄실리콘, 몰리브덴실리콘, 니켈실리사이드 등)나, 그것들과 질소의 화합물(예를 들면, 질화티탄, 질화탄탈, 질화몰리브덴 등)을 갖고 형성된다. 또, 실리콘(Si)에는, N형 불순물(인 등)이나 p 형 불순물(붕소 등)을 많이 포함하고 있어도 좋다. 이들의 불순물을 포함함으로써, 도전율이 향상되거나, 또는 통상의 도체와 같은 작용을 하기 때문에, 배선이나 전극으로서 이용하기 쉽게 되기도 한다. 또, 실리콘은, 단결정이라도 좋고, 다결정(폴리실리콘)이라도 좋고, 비정질(어몰퍼스 실리콘)이라도 좋다. 단결정 실리콘이나 다결정 실리콘을 사용함으로써, 저항을 작게 할 수 있다. 비정질 실리콘을 사용함으로써, 간단한 제조 공정에서 만들 수 있다. 또, 알루미늄이나 은은, 도전율이 높기 때문에, 신호 지연을 저감시킬 수 있고, 에칭하기 쉽기 때문에, 패터닝하기 쉽고, 미세가공을 할 수 있다. 또, 동은, 도전율이 높기 때문에, 신호 지연을 저감시킬 수 있다. 또, 몰리브덴은, ITO나 IZO 등의 산화물 반도체나, 실리콘과 접촉하더라도, 재료가 불량을 일으키는 등의 문제가 발생하지 않고 제조할 수 있거나, 패터닝이나 에칭을 하기 쉽거나, 내열성이 높기 때문에, 바람직하다. 또, 티탄은, ITO나 IZO 등의 산화물 반도체나, 실리콘과 접촉하더라도, 재료가 불량을 일으키는 등의 문제가 생기지 않고 제조할 수 있거나, 내열성이 높기 때문에, 바람직하다. 또, 텅스텐은, 내열성이 높기 때문에, 바람직하다. 또, 네오듐은, 내열성이 높기 때문에, 바람직하다. 특히, 네오 듐과 알루미늄과의 합금으로 하면, 내열성이 향상하여, 알루미늄이 힐로크(hillock)를 발생하기 어렵기 때문에, 바람직하다. 또, 실리콘은, 트랜지스터가 갖는 반도체층과 동시에 형성할 수 있거나, 내열성이 높기 때문에, 바람직하다. 또, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO), 산화아연(ZnO), 실리콘(Si)은 투광성을 갖고 있으므로, 빛을 투과시키는 부분에 사용할 수 있기 때문에, 바람직하다. 예를 들면, 화소 전극이나 공통 전극으로서 사용할 수 있다.
또, 배선이나 전극은 단층으로 형성하고 있어도 좋고, 다층구조로 되어 있어도 좋다. 단층구조로 형성함으로써, 제조 공정을 간략화할 수 있고, 공정 일수를 적게 할 수 있어, 비용을 저감시킬 수 있다. 또한, 다층구조로 함으로써, 각각의 재료의 메리트를 살리고, 디메리트를 저감시켜, 성능이 좋은 배선이나 전극을 형성할 수 있다. 예를 들면, 저항이 낮은 재료(알루미늄 등)를 다층구조의 속에 포함하도록 함으로써, 배선의 저저항화를 도모할 수 있다. 또한, 내열성이 높은 재료를 포함하도록 하면, 예를 들면, 내열성이 약하지만, 다른 메리트를 갖는 재료를, 내열성이 높은 재료로 끼우는 적층구조로 함으로써, 배선이나 전극 전체로서, 내열성을 높게 할 수 있다. 예를 들면, 알루미늄을 포함하는 층을, 몰리브덴이나 티탄을 포함하는 층으로 끼운 형으로 한 적층구조로 하면 바람직하다. 또한, 별도의 재료의 배선이나 전극 등과 직접 접하는 부분이 있는 경우, 서로 악영향을 미치게 하는 경우가 있다. 예를 들면, 한쪽의 재료가 다른 쪽의 재료 속에 들어가서, 성질을 바꾸어 버려, 원래의 목적을 다할 수 없게 되거나, 제조시에, 문제가 생기고, 정상으로 제조할 수 없게 되는 경우가 있다. 그러한 경우, 어떤 층을 별도의 층으로 끼우거나, 덮음으로써, 문제를 해결할 수 있다. 예를 들면, 인듐주석산화물(ITO)과, 알루미늄을 접촉시키고자 하는 경우는, 사이에, 티탄이나 몰리브덴을 끼우는 것이 바람직하다. 또한, 실리콘과 알루미늄을 접촉시키고자 하는 경우는, 사이에, 티탄이나 몰리브덴을 끼우는 것이 바람직하다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 13 실시 형태)
도 77a에, 도 75a나 도 75b에서 도시한 화소부(591)의 구성예를 도시한다. 도 77a에서는, 제 12 실시 형태에서 나타낸 제 1 화소 구성과는 다른 예(이하, 제 2 화소 구성이라고 함)를 나타낸다. 화소부(591)는, 복수의 소스 신호선(S1 내지 Sp; p는 자연수)과, 복수의 소스 신호선(S1 내지 Sp)과 교차하도록 형성된 복수의 주사선(G1 내지 Gq; q는 자연수) 및 복수의 주사선(R1 내지 Rq)과, 소스 신호선(S1 내지 Sp)과 주사선(G1 내지 Gq) 및 주사선(R1 내지 Rq)의 교차부마다 형성된 화소(790)를 갖는다.
도 77a의 화소(790)의 구성을 도 77b에 도시한다. 도 77b에서는, 복수의 소스 신호선(S1 내지 Sp) 중의 1개 Sx(x는 p 이하의 자연수)와, 복수의 주사선(G1 내지 Gq) 중의 1개 Gy(y는 q 이하의 자연수) 및 복수의 주사선(R1 내지 Rq) 중의 1개 Ry과의 교차부에 형성된 화소(790)를 나타낸다. 또, 도 77b에 도시하는 구성의 화소에 있어서, 도 76b와 같은 부분은 같은 부호를 사용하여 나타내고, 설명은 생략한다. 도 77b에서는, 도 76b에서 나타낸 화소(690)에 있어서, 제 3 트랜지스터(791)를 갖는 점에서 다르다. 제 3 트랜지스터(791)는, n 채널형의 트랜지스터이거나 p 채널형의 트랜지스터이어도 좋다. 화소(790)를 구성하는 트랜지스터로서, 박막 트랜지스터를 사용할 수 있다.
제 3 트랜지스터(791)의 게이트는 주사선 Ry에 접속되고, 제 3 트랜지스터(791)의 소스 및 드레인의 한쪽은 제 2 트랜지스터(692)의 게이트 및 용량 소자(693)의 한쪽의 전극에 접속되고, 다른 쪽은 전위 V4가 주어지는 단자(792)에 접속된다.
도 77a 및 도 77b에 도시한 화소부(591)의 표시방법에 관해서 설명한다.
발광 소자(694)를 발광시키는 방법은, 제 12 실시 형태에서 설명한 방법과 같다. 도 77a 및 도 77b에서 도시하는 구성의 화소에서는, 주사선 Ry 및 제 3 트랜지스터(791)를 가짐으로써, 소스 신호선 Sx로부터 입력되는 화상신호에 관계없이, 화소(790)의 발광 소자(694)를 비발광으로 할 수 있는 점에 특징이 있다. 주사선 Ry에 입력되는 신호에 의해서, 화소(790)의 발광 소자(694)가 발광하는 시간을 설정할 수 있다. 이렇게 하여, 모든 주사선(G1 내지 Gq)이 차례로 선택되는 기간보다도 짧은 발광기간을 설정할 수 있다. 이렇게 하여, 시분할 계조방식으로 표시하는 경우에, 짧은 서브 프레임 기간을 설정할 수 있기 때문에, 고계조를 표현할 수 있다.
전위 V4는, 제 3 트랜지스터(791)가 온 상태로 되었을 때에 제 2 트랜지스터(692)가 오프 상태로 되도록 설정하면 좋다. 예를 들면, 제 3 트랜지스터(791)가 온 상태로 되었을 때에, 전위 V3과 같은 전위가 되도록 전위 V4를 설정할 수 있다. 전위 V3과 전위 V4를 같은 전위로 함으로써, 용량 소자(693)에 보유된 전하를 방전하여, 제 2 트랜지스터(692)의 소스와 게이트간의 전압을 제로로서 제 2 트랜지스터(692)를 오프 상태로 할 수 있다. 또, 전위 V3과 전위 V4를 같은 전위로 하는 경우는, 단자(695)와 단자(792)를 같은 배선에 접속하여도 좋다.
또, 제 3 트랜지스터(791)는, 도 77b에 도시한 배치에 한정되지 않는다. 예를 들면, 제 2 트랜지스터(692)와 직렬로 제 3 트랜지스터(791)를 배치하여도 좋다. 이 구성에서는, 주사선 Ry에 입력되는 신호에 의해, 제 3 트랜지스터(791)를 오프 상태로 함으로써, 발광 소자(694)에 흐르는 전류를 차단하여, 발광 소자(694)를 비발광으로 할 수 있다.
도 77b에서 도시한 제 3 트랜지스터(791)의 대신에 다이오드를 사용할 수도 있다. 제 3 트랜지스터(791)의 대신에 다이오드를 사용한 화소의 구성을 도 77c에 도시한다. 또, 도 77c에 있어서 도 77b와 같은 부분은 같은 부호를 사용하여 나타내고 설명은 생략한다. 다이오드(781)의 한쪽의 전극은 주사선 Ry에 접속되고, 다른 쪽의 전극은 제 2 트랜지스터(692)의 게이트 및 용량 소자(693)의 한쪽의 전극에 접속되어 있다.
다이오드(781)는 한쪽의 전극으로부터 다른 쪽의 전극에 전류를 흘린다. 제 2 트랜지스터(692)를 p 채널형의 트랜지스터로 한다. 다이오드(781)의 한쪽의 전 극의 전위를 상승시킴으로써, 제 2 트랜지스터(692)의 게이트의 전위를 상승시키고, 제 2 트랜지스터(692)를 오프 상태로 할 수 있다.
도 77c에서는, 다이오드(781)는, 주사선 Ry에 접속된 한쪽의 전극으로부터 제 2 트랜지스터(692)의 게이트에 접속된 다른 쪽의 전극에 전류를 흘리는 것으로 하고, 제 2 트랜지스터(692)를 p 채널형의 트랜지스터로 한 구성을 나타내었지만 이것에 한정되지 않는다. 다이오드(781)는, 제 2 트랜지스터(692)의 게이트에 접속된 다른 쪽의 전극으로부터 주사선 Ry에 접속된 한쪽의 전극에 전류를 흘리는 것으로 하고, 제 2 트랜지스터(692)를 n 채널형의 트랜지스터로 한 구성으로 하여도 좋다. 제 2 트랜지스터(692)가 n 채널형의 트랜지스터일 때는, 다이오드(781)의 한쪽의 전극의 전위를 하강시킴으로써, 제 2 트랜지스터(692)의 게이트의 전위를 하강시켜, 제 2 트랜지스터(692)를 오프 상태로 할 수 있다.
다이오드(781)로서는, 다이오드 접속된 트랜지스터를 사용하여도 좋다. 다이오드 접속된 트랜지스터란, 드레인과 게이트가 접속된 트랜지스터를 나타내는 것으로 한다. 다이오드 접속된 트랜지스터로서는, p 채널형의 트랜지스터를 사용하여도 좋고 n 채널형의 트랜지스터를 사용하여도 좋다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 14 실시 형태)
도 78a에, 도 75a나 도 75b에서 도시한 화소부(591)의 구성예(이하, 제 3 화소 구성이라고 함)를 나타낸다. 화소부(591)는, 복수의 소스 신호선(S1 내지 Sp; p는 자연수)과, 복수의 소스 신호선(S1 내지 Sp)과 교차하도록 형성된 복수의 주사선(G1 내지 Gq; q는 자연수)과, 소스 신호선(S1 내지 Sp)과 주사선(G1 내지 Gq)의 교차부마다 형성된 화소(690)를 갖는다.
도 78a의 화소(690)의 구성을 도 78b에 도시한다. 도 78b에서는, 복수의 소스 신호선(S1 내지 Sp) 중의 1개 Sx(x는 p 이하의 자연수)와, 복수의 주사선(G1 내지 Gq) 중의 1개 Gy(y는 q 이하의 자연수)와의 교차부에 형성된 화소(690)를 나타낸다. 또한, 각 행에 대응하여 용량선 C0이 형성되어 있다. 화소(690)는, 트랜지스터(4691)와, 액정 소자(4692)와, 용량 소자(4693)를 갖는다. 트랜지스터(4691)는, n 채널형의 트랜지스터이거나 p 채널형의 트랜지스터이어도 좋다. 화소(690)를 구성하는 트랜지스터로서, 박막 트랜지스터를 사용할 수 있다.
트랜지스터(4691)의 게이트는 주사선 Gy에 접속되고, 트랜지스터(4691)의 소스 및 드레인의 한쪽은 소스 신호선 Sx에 접속되고, 다른 쪽은 액정 소자(4692)의 한쪽의 전극 및 용량 소자(4693)의 한쪽의 전극에 접속된다. 액정 소자(4692)의 다른 쪽의 전극은, 전위 V0가 주어지는 단자(4694)에 접속된다. 용량 소자(4693)의 다른 쪽의 전극은, 용량선 C0에 접속된다. 용량선 C0에는, 단자(4694)에 주어지는 전위 V0와 같은 전위가 주어진다.
도 78a 및 도 78b에 도시한 화소부(591)의 표시방법에 관해서 설명한다.
복수의 주사선(G1 내지 Gq) 중 1개를 선택하여, 상기 주사선이 선택되어 있 는 동안에 복수의 소스 신호선(S1 내지 Sp) 모두에 화상신호를 입력한다. 이렇게 하여, 화소부(591)의 1행의 화소에 화상신호를 입력한다. 복수의 주사선(G1 내지 Gq)을 차례로 선택하여 같은 동작을 하고, 화소부(591)의 모든 화소(690)에 화상신호를 입력한다.
복수의 주사선(G1 내지 Gq) 중의 1개 Gy가 선택되고, 복수의 소스 신호선(S1 내지 Sp) 중의 1개 Sx로부터 화상신호가 입력된 화소(690)의 동작에 관해서 설명한다. 주사선 Gy가 선택되면, 트랜지스터(4691)가 온 상태로 된다. 트랜지스터의 온 상태란 소스와 드레인이 도통 상태인 것을 말하고, 트랜지스터의 오프 상태란 소스와 드레인이 비도통 상태인 것을 말하는 것으로 한다. 트랜지스터(4691)가 온 상태로 되면, 소스 신호선 Sx에 입력된 화상신호는, 트랜지스터(4691)를 통하여 액정 소자(4692)의 한쪽의 전극 및 용량 소자(4693)의 한쪽의 전극에 입력된다. 이렇게 하여, 액정 소자(4692)의 한 쌍의 전극간에 전압(입력된 화상신호의 전위와 단자(4694)의 전위 V0의 전위차에 상당)이 인가되고, 액정 소자(4692)의 투과율이 변화한다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 15 실시 형태)
본 실시 형태에서는, 화소를 실제로 제작한 예에 관해서 설명한다. 도 67a 및 도 67b는, 제 12 실시 형태 내지 제 13 실시 형태에서 설명한 패널의 화소의 단면도이다. 화소에 배치되는 스위칭 소자로서 TFT를 사용하여, 화소에 배치되는 표시 매체로서 발광 소자를 사용한 예를 나타낸다.
도 67a 및 도 67b에 있어서, 1000은 기판, 1001은 하지막, 1002는 반도체층, 1102는 반도체층, 1003은 제 1 절연막, 1004는 게이트 전극, 1104는 전극, 1005는 제 2 절연막, 1006은 전극, 1007은 제 1 전극, 1008은 제 3 절연막, 1009는 발광층, 1010은 제 2 전극이다. 1100은 TFT, 1011은 발광 소자, 1101은 용량 소자이다. 도 67에서는, 화소를 구성하는 소자로서, TFT(1100)와, 용량 소자(1101)를 대표로 도시하였다. 도 67a의 구성에 관해서 설명한다.
기판(1000)으로서는, 예를 들면 바륨붕규산염글래스나, 알루미노붕규산염글래스 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인리스를 포함하는 금속 기판 또는 반도체 기판의 표면에 절연막을 형성한 것을 사용하여도 좋다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판을 사용하여도 좋다. 기판(1000)의 표면을, CMP법 등의 연마에 의해 평탄화해 두어도 좋다.
하지막(1001)으로서는, 산화규소나, 질화규소 또는 질화산화규소 등의 절연막을 사용할 수 있다. 하지막(1001)에 의해서, 기판(1000)에 포함되는 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체층(1002)에 확산하여 TFT(1100)의 특성에 악영향을 미치는 것을 막을 수 있다. 도 67에서는, 하지막(1001)을 단층의 구조로 하고 있지만, 2층 또는 그 이상의 복수층으로 형성하여도 좋다. 또, 석영 기판 등 불순물의 확산이 문제되지 않은 경우는, 하지막(1001)을 반드시 형성할 필요는 없다.
반도체층(1002) 및 반도체층(1102)으로서는, 소정의 형상으로 가공된 결정성 반도체막이나 비정질 반도체막을 사용할 수 있다. 결정성 반도체막은 비정질 반도체막을 결정화하여 얻을 수 있다. 결정화방법으로서는, 레이저결정화법, RTA 또는 퍼니스 어닐 화로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법 등을 사용할 수 있다. 반도체층(1002)은, 채널 형성영역과, 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 불순물 영역을 갖는다. 또, 채널 형성 영역과 한 쌍의 불순물 영역과의 사이에, 불순물 원소가 저농도로 첨가된 불순물 영역(LDD 영역)을 갖고 있어도 좋다. 반도체층(1102)에는, 전체에 도전형을 부여하는 불순물 원소가 첨가된 구성으로 할 수 있다.
제 1 절연막(1003)으로서는, 산화규소, 질화규소 또는 질화산화규소 등을 사용하여, 단층 또는 복수의 막을 적층시켜 형성할 수 있다.
또, 제 1 절연막(1003)으로서 수소를 포함하는 막을 사용하여, 반도체층(1002)을 수소화하여도 좋다.
게이트 전극(1004) 및 전극(1104)으로서는, Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함하는 합금 또는 화합물을 사용할 수 있다. 또한, 이들의 단층 또는 적층구조를 사용할 수 있다.
TFT(1100)는, 반도체층(1002)과, 게이트 전극(1004)과, 반도체층(1002)과 게이트 전극(1004)의 사이의 제 1 절연막(1003)에 의해서 구성된다. 도 67에서는, 화소를 구성하는 TFT로서, 발광 소자(1011)의 제 1 전극(1007)에 접속된 TFT(1100)만을 나타내었지만, 복수의 TFT를 갖는 구성으로 하여도 좋다. 또한, 본 실시 형태에서는, TFT(1100)를 톱 게이트형의 트랜지스터로서 나타내었지만, 반도체층의 하방에 게이트 전극을 갖는 보텀 게이트형의 트랜지스터이어도 좋고, 반도체층의 상하에 게이트 전극을 갖는 듀얼 게이트형의 트랜지스터이어도 좋다.
용량 소자(1101)는, 제 1 절연막(1003)을 유전체로 하고, 제 1 절연막(1003)을 끼워 대향하는 반도체층(1102)과 전극(1104)을 한 쌍의 전극으로서 구성된다. 또, 도 67에서는, 화소가 갖는 용량 소자로서, 한 쌍의 전극의 한쪽을 TFT(1100)의 반도체층(1002)과 동시에 형성되는 반도체층(1102)으로 하고, 다른 쪽의 전극을 TFT(1100)의 게이트 전극(1004)과 동시에 형성되는 전극(1104)으로 한 예를 나타내었지만, 이 구성에 한정되지 않는다.
제 2 절연막(1005)으로서는, 무기절연막이나 유기절연막의 단층 또는 적층을 사용할 수 있다. 무기절연막으로서는, CVD 법에 의해 형성된 산화실리콘막이나, SOG(Spin On Glass)법에 의해 형성된 산화실리콘막 등을 사용할 수 있고, 유기절연막으로서는 폴리이미드, 폴리아미드, BCB(벤조사이클로부텐), 아크릴 또는 포지티브형 감광성 유기수지, 네거티브형 감광성 유기수지 등의 막을 사용할 수 있다.
또한, 제 2 절연막(1005)으로서, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성되는 재료를 사용할 수 있다. 이 재료의 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 치환기로서 플루오르기를 사용하여도 좋다. 또는 치환기로서 적어도 수소를 포함하는 유기기와 플루오르기를 사용하여도 좋다.
또, 제 2 절연막(1005)의 표면을 고밀도 플라즈마에 의해서 처리하여, 질화시켜도 좋다. 고밀도 플라즈마는, 높은 주파수의 마이크로파, 예를 들면 2.45GHz를 사용함으로써 생성된다. 또, 고밀도 플라즈마로서는 전자밀도가 1O11cm -3 이상 또한 전자온도가 0.2eV 이상 2.0eV 이하(보다 바람직하게는 0.5eV 이상 1.5eV 이하)인 것을 사용한다. 이와 같이 저전자온도가 특징인 고밀도 플라즈마는, 활성종의 운동에너지가 낮기 때문에, 종래의 플라즈마 처리에 비하여 플라즈마 데미지가 적고 결함이 적은 막을 형성할 수 있다. 고밀도 플라즈마 처리시, 기판(1000)은 350℃로부터 450℃의 온도로 한다. 또한, 고밀도 플라즈마를 발생시키는 장치에 있어서, 마이크로파를 발생하는 안테나로부터 기판(1000)까지의 거리를 20mm 이상 80mm 이하(바람직하게는 20mm 이상 60mm 이하)로 한다.
질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함) 분위기하, 또는 질소와 수소(H2)와 희가스 분위기하, 또는 NH3와 희가스 분위기하에 있어서, 상기 고밀도 플라즈마 처리를 행하여 제 2 절연막(1005) 표면을 질화한다. 고밀도 플라즈마에 의한 질화처리에 의해 형성된 제 2 절연막(1005) 표면에는 H나, He, Ne, Ar, Kr, Xe의 원소가 혼입되어 있다. 예를 들면, 제 2 절연막(1005)으로서 산화실리콘막이나 산화질화실리콘막을 사용하여, 상기 막의 표면을 고밀도 플라즈마로 처리함으로써 질화실리콘막을 형성한다. 이렇게 하여 형성한 질화실리콘막에 포함되는 수소를 사용하여, TFT(1100)의 반도체층(1002)의 수소화를 행하여도 좋 다. 또 상기 수소화처리는, 상술한 제 1 절연막(1003) 중의 수소를 사용한 수소화처리와 조합하여도 좋다.
또, 상기 고밀도 플라즈마 처리에 의해서 형성된 질화막의 위에 더욱 절연막을 형성하고, 제 2 절연막(1005)으로 하여도 좋다.
전극(1006)으로서는, Al, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 일종의 원소, 또는 Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 일종의 원소를 복수 포함하는 합금을 사용할 수 있다. 또한, 이들의 단층 또는 적층구조를 사용할 수 있다.
제 1 전극(1007) 및 제 2 전극(1010)의 한쪽 또는 양쪽을 투명 전극으로 할 수 있다. 투명 전극으로서는, 산화텅스텐을 포함하는 인듐산화물(IWO), 산화텅스텐과 산화아연을 포함하는 산화인듐(IWZO), 산화티탄을 포함하는 인듐산화물(ITiO), 산화티탄을 포함하는 인듐주석산화물(ITTiO) 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다.
또한, 발광 소자는, 직류 전압을 인가함으로써 발광하는 발광 소자(이하, 직류 구동 발광 소자라고 함)와, 교류 전압을 인가함으로써 발광하는 발광 소자(이하, 교류 구동 발광 소자라고 함)로 나누어진다.
직류 구동 발광 소자에서는, 발광층은, 정공 주입 수송층, 발광층, 전자 주입 수송층 등, 기능이 다른 복수의 층을 사용하여 구성하는 것이 바람직하다.
정공 주입 수송층은, 홀 수송성의 유기 화합물 재료와, 그 유기 화합물 재료 에 대하여 전자 수용성을 나타내는 무기 화합물 재료를 포함하는 복합 재료로 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 원래 내재적인 캐리어를 거의 갖지 않는 유기 화합물에 많은 홀 캐리어가 발생하고, 극히 우수한 홀 주입성·수송성이 얻어진다. 이 효과에 의해, 종래보다도 구동 전압을 낮게 할 수 있다. 또한, 구동 전압의 상승을 초래하지 않고 정공 주입 수송층을 두껍게 할 수 있기 때문에, 먼지 등에 기인하는 발광 소자의 단락도 억제할 수 있다.
홀 수송성의 유기 화합물 재료로서는, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭:MTDATA),1,3,5-트리스[N,N-디(m-트리일)아미노]벤젠(약칭:m-MTDAB),N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(약칭:TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭:NPB) 등을 들 수 있지만, 이들에 한정되지 않는다.
전자 수용성을 나타내는 무기 화합물 재료로서는, 산화티탄, 산화지르코늄, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄, 산화루테늄, 산화아연 등을 들 수 있다. 특히 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄은 진공증착이 가능하여 다루기 쉽기 때문에, 적합하다.
전자 주입 수송층은, 전자 수송성의 유기 화합물 재료를 사용하여 형성한다. 구체적으로는, 트리스(8-퀴놀리놀레이트)알루미늄(약칭:Alq3), 트리스(4-메틸-8-퀴놀리놀레이트)알루미늄(약칭:Almq3) 등을 들 수 있지만, 이들에 한정되지 않는다.
직류 구동 발광 소자에서는, 발광층은, 9,10-디(2-나프틸)안트라센(약칭 :DNA),9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭:t-BuDNA),4,4'-비스(2,2-디페닐비닐)비페닐(약칭:DPVBi), 쿠마린30, 쿠마린6, 쿠마린545, 쿠마린545T, 페릴렌, 루브렌, 페리플란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭:TBP),9,10-디페닐안트라센(약칭:DPA),5,12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피란(약칭:DCM1),4-(디시아노메틸렌)-2-메틸-6-[2-(쥬롤리딘-9-일)에테닐]-4H-피란(약칭:DCM2),4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피란(약칭:BisDCM) 등을 들 수 있다. 또한, 비스[2-(4',6'-디플루오로페닐)피리디네이트-N,C2']이리듐(피콜리네이트)(약칭:FIrpic),비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디네이트-N,C2'}이리듐(피콜리네이트)(약칭:Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디네이트-N,C2') 이리듐(약칭:Ir(ppy)3),비스(2-페닐피리디네이트-N,C2')이리듐(아세틸아세토네이트)(약칭:Ir(ppy)2(acac)),비스[2-(2'-티에닐)피리디네이트-N,C3']이리듐(아세틸아세토네이트)(약칭:Ir(thp)2(acac)), 비스(2-페닐퀴놀리네이트-N,C2')이리듐(아세틸아세토네이트)(약칭:Ir(pq)2(acac)), 비스[2-(2'-벤조티에닐)피리디네이트-N,C3']이리듐(아세틸아세토네이트)(약칭:Ir(btp)2(acac)) 등의 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
그 외에, 발광층의 형성에 사용할 수 있는 고분자계의 전계 발광 재료는, 폴리파라페닐렌비닐렌계, 폴리파라페닐렌계, 폴리티오펜계, 폴리플루오렌계를 들 수 있다.
제 1 전극(1007) 및 제 2 전극(1010)의 다른 쪽은, 투광성을 갖지 않은 재료로 형성되어 있어도 좋다. 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이들의 화합물(CaF2,질화칼슘) 외에, Yb나 Er 등의 희토류 금속을 사용할 수 있다.
제 3 절연막(1008)으로서는, 제 2 절연막(1005)과 같은 재료를 사용하여 형성할 수 있다. 제 3 절연막(1008)은, 제 1 전극(1007)의 단부를 덮도록 제 1 전극(1007)의 주변에 형성되고, 인접하는 화소에 있어서 발광층(1009)을 분리하는 기능을 갖는다.
발광층(1009)은, 단수 또는 복수의 층으로 구성되어 있다. 복수의 층으로 구성되어 있는 경우, 이들의 층은, 캐리어 수송 특성의 관점에서 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 분류할 수 있다. 또 각 층의 경계선은 반드시 명확할 필요는 없고, 서로의 층을 구성하고 있는 재료가 일부 혼합하여, 계면이 불명료하게 되어 있는 경우도 있다. 각 층에는, 유기계의 재료, 무기계의 재료를 사용하는 것이 가능하다. 유기계의 재료로서, 고분자계, 저분자계의 어느 쪽의 재료도 사용하는 것이 가능하다.
발광 소자(1011)는, 발광층(1009)과, 발광층(1009)을 개재하여 겹치는 제 1 전극(1007) 및 제 2 전극(1010)에 의해서 구성된다. 제 1 전극(1007) 및 제 2 전극(1010)의 한쪽이 양극에 상당하고, 다른 쪽이 음극에 상당한다. 발광 소자(1011)는, 양극과 음극의 사이에 임계치 전압보다 큰 전압이 순바이어스로 인가되면, 양극으로부터 음극으로 전류가 흘러 발광한다.
한편, 교류 구동 발광 소자는, 한 쌍의 전극간에 2개의 절연막으로 끼워진 발광층을 갖는 절연 이중 구조를 갖고 있고, 한 쌍의 전극의 사이에 교류 전압을 인가함으로써 발광이 얻어진다. 교류 구동 발광 소자에 있어서, 발광층은, ZnS, SrS, BaAl2S4 등을 사용할 수 있다. 발광층을 끼우는 절연막은, Ta2O5, SiO2, Y2O3, BaTiO3, SrTiO3, 질화규소 등을 사용할 수 있다.
도 67b의 구성에 관해서 설명한다. 또, 도 67a와 같은 부분은 같은 부호를 사용하여 나타내고, 설명은 생략한다.
도 67b는, 도 67a에 있어서, 제 2 절연막(1005)과 제 3 절연막(1008)의 사이에 절연막(1108)을 갖는 구성이다. 전극(1006)과 제 1 전극(1007)은, 절연막(1108)에 형성된 콘택트홀에 있어서, 전극(1106)에 의해서 접속되어 있다.
또, 전극(1106)은, 반드시 필요하지 않다. 요컨대, 제 1 전극(1007)은, 전극(1106)을 통하지 않고서 전극(1006)에 직접 접속되어 있어도 좋다. 이렇게 하여, 전극(1106)을 형성하기 위한 공정을 생략할 수 있고, 비용을 저감시킬 수 있다.
또한, 전극(1106)을 통하지 않고 제 1 전극(1007)을 전극(1006)에 직접 접속 하는 경우, 제 1 전극(1007)의 재료나 제작방법에 따라서는, 제 1 전극(1007)의 피복성이 악화하여 단선하는 경우가 있다. 이러한 경우는, 도 67b와 같이, 절연막(1108)에 형성된 콘택트홀에 있어서, 전극(1106)에 의해서 전극(1006)과 제 1 전극(1007)을 접속하는 편이 유리하다.
절연막(1108)은, 제 2 절연막(1005)과 같은 구성으로 할 수 있다. 전극(1106)은, 전극(1006)과 같은 구성으로 할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 16 실시 형태)
본 실시 형태에서는, 화소를 실제로 제작한 예에 관해서 설명한다. 도 68은, 제 11 실시 형태 내지 제 14 실시 형태에서 설명한 패널의 화소의 단면도이다. 화소에 배치되는 스위칭 소자로서 TFT를 사용하여, 화소에 배치되는 표시 매체로서 발광 소자를 사용한 예를 나타낸다. 또, 제 15 실시 형태에 나타낸 도 67과 같은 부분은 같은 부호를 사용하여 나타내고, 설명은 생략한다.
도 68에서 도시한 화소는, 제 15 실시 형태에 있어서 도 67a에서 도시한 구성에 있어서, TFT(1100)와 용량 소자(1101)의 구성이 다르다. TFT(1100)로서 보텀 게이트형의 TFT를 사용한 예이다. TFT(1100)는, 게이트 전극(2803)과, 채널 형성 영역(2806), LDD 영역(2807) 및 불순물 영역(2808)을 갖는 반도체층과, 게이트 전 극(2803)과, 상기 반도체층과의 사이의 제 1 절연막(2805)에 의해서 구성된다. 제 1 절연막(2805)은 TFT(1100)의 게이트 절연막으로서 기능한다. 불순물 영역(2808)은 TFT(1100)의 소스 영역 및 드레인 영역이 된다.
용량 소자(1101)는, 제 1 절연막(2805)을 유전체로 하고, 제 1 절연막(2805)을 끼워 대향하는 반도체층과 전극(2804)을 한 쌍의 전극으로서 구성된다. 상기 반도체층은, 채널 형성 영역(2809), LDD 영역(2810) 및 불순물 영역(2811)을 갖는다. 또, 도 68에서는, 화소가 갖는 용량 소자로서, 한 쌍의 전극의 한쪽을 TFT(1100)의 활성층이 되는 반도체층과 동시에 형성되는 반도체층으로 하고, 다른 쪽의 전극을 TFT(1100)의 게이트 전극(2803)과 동시에 형성되는 전극(2804)으로 한 예를 나타내었지만, 이 구성에 한정되지 않는다.
채널 형성 영역(2806), LDD 영역(2807) 및 불순물 영역(2808)을 갖는 반도체층이나, 채널 형성 영역(2809), LDD 영역(2810) 및 불순물 영역(2811)을 갖는 반도체층으로서는, 도 67에 있어서의 반도체층(1002)이나 반도체층(1102)과 같은 재료를 사용할 수 있다. 제 1 절연막(2805)으로서는, 도 67에 있어서의 제 1 절연막(1003)과 같은 재료를 사용할 수 있다. 게이트 전극(2803)이나 전극(2804)으로서는, 도 67에 있어서의 게이트 전극(1004)과 같은 재료를 사용할 수 있다.
채널 형성 영역(2806) 및 채널 형성 영역(2809)은 도전형을 부여하는 불순물 원소가 첨가되어 있어도 좋다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭 게 조합하여 실시할 수 있다.
(제 17 실시 형태)
본 실시 형태에서는, 화소를 실제로 제작한 예에 관해서 설명한다. 도 69는, 제 13 실시 형태 및 제 14 실시 형태에서 설명한 패널의 화소의 단면도이다. 화소에 배치되는 스위칭 소자로서 TFT를 사용하여, 화소에 배치되는 표시 매체로서 발광 소자를 사용한 예를 나타낸다. 또, 제 15 실시 형태에 나타낸 도 67과 같은 부분은 같은 부호를 사용하여 나타내고, 설명은 생략한다.
도 69a 및 도 69b에서 도시한 화소는, 제 15 실시 형태에 있어서 도 67a에서 도시한 구성에 있어서, TFT(1100)와 용량 소자(1101)의 구성이 다르다. 도 69a는, TFT(1100)로서 보텀 게이트형으로 채널 에칭된 구조의 TFT를 사용한 예이다. 도 69b는, TFT(1100)로서 보텀 게이트형으로 채널 보호 구조의 TFT를 사용한 예이다. 도 69b에 도시한 채널 보호 구조의 TFT(1100)는, 도 69a에 도시한 채널 에칭된 구조의 TFT(1100)에 있어서 반도체층(2906)의 채널이 형성되는 영역상에 에칭의 마스크가 되는 절연물(3001)이 형성되어 있는 점이 다르다.
도 69a 및 도 69b에 있어서, TFT(1100)는, 게이트 전극(2993)과, 게이트 전극(2993)상의 제 1 절연막(2905)과, 제 1 절연막(2905)상의 반도체층(2906)과, 반도체층(2906)상의 N형 반도체층(2908) 및 N형 반도체층(2909)에 의해서 구성된다. 제 1 절연막(2905)은 TFT(1100)의 게이트 절연막으로서 기능한다. N형 반도체층(2908) 및 N형 반도체층(2909)이 TFT(1100)의 소스 및 드레인이 된다. N형 반도 체층(2908) 및 N형 반도체층(2909)의 위에는 각각 전극(2911), 전극(2912)이 형성된다. 전극(2911)의 한쪽의 단부는 반도체층(2906)이 없는 영역까지 연장되어 존재하고, 반도체층(2906)이 없는 영역에서 전극(2911)의 상부에 접하여 전극(1006)이 형성되어 있다.
용량 소자(1101)는, 제 1 절연막(2905)을 유전체로 하고, 전극(2904)을 한쪽의 전극으로 하고, 제 1 절연막(2905)을 끼워 전극(2904)과 대향하는 반도체층(2907), 반도체층(2907)상의 N형 반도체층(2910), 및 N형 반도체층(2910)상의 전극(2913)을 다른 쪽의 전극으로서 구성된다. 전극(2904)은 게이트 전극(2993)과 동시에 형성할 수 있다. 반도체층(2907)은 반도체층(2906)과 동시에 형성할 수 있다. N형 반도체층(2910)은 N형 반도체층(2908) 및 N형 반도체층(2909)과 동시에 형성할 수 있다. 전극(2913)은 전극(2911) 및 전극(2912)과 동시에 형성할 수 있다.
게이트 전극(2993)이나 전극(2904)으로서는, 도 67에 있어서의 게이트 전극(1004)과 같은 재료를 사용할 수 있다. 반도체층(2906)이나 반도체층(2907)으로서는, 비정질 반도체막을 사용할 수 있다. 제 1 절연막(2905)으로서는, 도 67에 있어서의 제 1 절연막(1003)과 같은 재료를 사용할 수 있다. 전극(2911), 전극(2912) 및 전극(2913)으로서는, 전극(1006)과 같은 재료를 사용할 수 있다. N형 반도체층(2910), N형 반도체층(2908) 및 N형 반도체층(2909)으로서는, N형의 불순물 원소를 포함하는 반도체막을 사용할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자 유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 18 실시 형태)
본 실시 형태에서는, 화소를 실제로 제작한 예에 관해서 설명한다. 도 70은, 제 14 실시 형태에서 설명한 패널의 화소의 단면도이다. 화소에 배치되는 스위칭 소자로서 TFT를 사용하여, 화소에 배치되는 표시 매체로서 액정 소자를 사용한 예를 나타낸다.
도 70a, 도 70b 및 도 70c에서 도시한 화소는, 제 15 실시 형태에 있어서 도 67a 및 도 67b에서 도시한 구성, 제 16 실시 형태에 있어서 도 68에서 도시한 구성에 있어서, 발광 소자(1011)의 대신에 액정 소자를 형성한 예이다. 도 67, 도 68과 같은 부분은 같은 부호를 사용하여 나타내고, 설명은 생략한다.
액정 소자는, 제 1 전극(4000)과, 제 1 전극(4000)상에 형성된 배향막(4001)과, 액정층(4002)과, 배향막(4003)과, 제 2 전극(4004)에 의해서 구성된다. 제 1 전극(4000)과 제 2 전극(4004)의 사이에 전압이 인가됨으로써, 액정의 배향 상태가 변화하고, 액정 소자의 투과율이 변화한다. 제 2 전극(4004) 및 배향막(4003)은, 대향 기판(4005)에 형성되어 있다.
제 1 전극(4000) 및 제 2 전극(4004)의 한쪽 또는 양쪽을 투명 전극으로 할 수 있다. 투명 전극으로서는, 산화텅스텐을 포함하는 인듐산화물(IWO), 산화텅스텐과 산화아연을 포함하는 산화인듐(IWZO), 산화티탄을 포함하는 인듐산화 물(ITiO), 산화티탄을 포함하는 인듐주석산화물(ITTiO) 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다. 제 1 전극(4000) 및 제 2 전극(4004)의 다른 쪽은, 투광성을 갖지 않은 재료로 형성되어 있어도 좋다. 예를 들면, Li나 Cs 등의 알칼리금속, 및 Mg, Ca, Sr 등의 알칼리토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이들의 화합물(CaF2, 질화칼슘) 외에, Yb나 Er 등의 희토류 금속을 사용할 수 있다.
액정층(4002)으로서는 공지의 액정을 자유롭게 사용할 수 있다. 예를 들면, 액정층(4002)으로서 강유전성의 액정을 사용하여도 좋고 반강유전성의 액정을 사용하여도 좋다. 또한, 액정의 구동방식은, TN(Twisted Nematic) 모드, MVA(Multi-domain Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Bend) 모드 등을 자유롭게 사용할 수 있다.
본 실시 형태에서는, 액정층(4002)에 전압을 인가하는 한 쌍의 전극(제 1 전극(4000) 및 제 2 전극(4004))을 다른 기판상에 형성한 예를 나타내었지만 이것에 한정되지 않는다. 제 2 전극(4004)을 기판(1000)상에 형성하여도 좋다. 이렇게 하여, 액정의 구동방식으로서, IPS(In-Plane-Switching) 모드를 사용하여도 좋다. 또한, 액정층(4002)의 재료에 의해서는, 배향막(4001) 및 배향막(4003)의 한쪽 또는 양쪽이 없어도 좋다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자 유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 19 실시 형태)
본 실시 형태에서는, 화소를 실제로 제작한 예에 관해서 설명한다. 도 71은, 제 14 실시 형태에서 설명한 패널의 화소의 단면도이다. 화소에 배치되는 스위칭 소자로서 TFT를 사용하여, 화소에 배치되는 표시 매체로서 액정 소자를 사용한 예를 나타낸다.
도 71a 및 도 71b에서 도시한 화소는, 제 17 실시 형태에 있어서 도 69a 및 도 69b로 도시한 구성에 있어서, 발광 소자(1011)의 대신에 액정 소자를 형성한 예이다. 도 69와 같은 부분은 같은 부호를 사용하여 나타내고, 설명은 생략한다. 또한, 액정 소자의 구성 등에 관해서는, 제 18 실시 형태에 있어서 도 70에서 도시한 구성과 같기 때문에 설명은 생략한다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 20 실시 형태)
본 실시 형태에서는, 화소가 형성된 기판의 밀봉을 한 구성에 관해서, 도 72를 사용하여 설명한다. 도 72a는, 화소가 형성된 기판을 밀봉함으로써 형성된 패 널의 상면도이고, 도 72b, 도 72c는 각각 도 72a의 A-A'에 있어서의 단면도이다. 도 72b와 도 72c는, 다른 방법으로 밀봉을 한 예이다.
도 72a 내지 도 72c에 있어서, 기판(1401)상에는, 복수의 화소를 갖는 화소부(1402)가 배치되고, 화소부(1402)를 둘러싸도록 하여 실링재(1406)가 형성되고 실링재(1407)가 기판(1401)에 접착되어 있다. 화소의 구조에 관해서는, 상술한 제 16 실시 형태, 제 17 실시 형태, 제 18 실시 형태에서 나타낸 구성을 사용할 수 있다.
도 72b의 표시 패널에서는, 도 72a의 실링재(1407)는, 대향 기판(1421)에 상당한다. 실링재(1406)를 접착층으로서 사용하여 투명한 대향 기판(1421)이 기판(1401)에 접착되고, 기판(1401), 대향 기판(1421) 및 실링재(1406)에 의해서 밀폐 공간(1422)이 형성된다. 대향 기판(1421)에는, 컬러 필터(1420)와 상기 컬러 필터를 보호하는 보호막(1423)이 형성된다. 화소부(1402)에 배치된 발광 소자로부터 발생하는 빛은, 상기 컬러 필터(1420)를 통하여 외부로 방출된다. 밀폐 공간(1422)은, 불활성인 수지 또는 액체 등으로 충전된다. 또, 밀폐 공간(1422)에 충전할 수지로서, 흡습제를 분산시킨 투광성을 갖는 수지를 하여도 좋다. 또한, 실링재(1406)와 밀폐 공간(1422)에 충전되는 재료를 동일 재료로 하고, 대향 기판(1421)의 접착과 화소부(1402)의 밀봉을 동시에 행하여도 좋다.
도 72c에 도시한 표시 패널에서는, 도 72a의 실링재(1407)는, 실링재(1424)에 상당한다. 실링재(1406)를 접착층으로서 사용하여 실링재(1424)가 기판(1401)에 접착되고, 기판(1401), 실링재(1406) 및 실링재(1424)에 의해서 밀폐 공 간(1408)이 형성된다. 실링재(1424)에는 미리 오목부 속에 흡습제(1409)가 형성되고, 상기 밀폐 공간(1408)의 내부에 있어서, 수분이나 산소 등을 흡착하여 청정한 분위기로 유지하고, 발광 소자의 열화를 억제하는 역할을 한다. 이 오목부는 눈이 미세한 메쉬형의 커버재(1410)로 덮여 있다. 커버재(1410)는 공기나 수분은 통과시키지만, 흡습제(1409)는 통과시키지 않는다. 또, 밀폐 공간(1408)은, 질소 또는 아르곤 등의 희가스로 충전해 두면 좋고, 불활성이면 수지 또는 액체로 충전하는 것도 가능하다.
기판(1401)상에는, 화소부(1402) 등에 신호를 전달하기 위한 입력 단자부(1411)가 형성되고, 상기 입력 단자부(1411)로는 FPC(플렉시블 프린트 서킷; 1412)를 통하여 영상신호 등의 신호가 전달된다. 입력 단자부(1411)에서는, 기판(1401)상에 형성된 배선과 FPC(플렉시블 프린트 서킷; 1412)에 형성된 배선을, 도전체를 분산시킨 수지(이방성 도전수지: ACF)를 사용하여 전기적으로 접속하고 있다.
화소부(1402)가 형성된 기판(1401)상에, 화소부(1402)에 신호를 입력하는 구동 회로가 일체 형성되어 있어도 좋다. 화소부(1402)에 신호를 입력하는 구동 회로를 IC 칩으로 형성하고, 기판(1401)상에 COG(Chip On Glass)로 접속하여도 좋고, IC 칩을 TAB(Tape Automated Bonding)나 프린트 기판을 사용하여 기판(1401)상에 배치하여도 좋다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭 게 조합하여 실시할 수 있다.
(제 21 실시 형태)
본 발명은, 패널에, 패널 신호를 입력하는 회로를 실장한 표시 모듈에 적용할 수 있다.
도 73은 패널(980)과 회로 기판(984)을 조합한 표시 모듈을 도시하고 있다. 도 73에서는, 회로 기판(984)상에 컨트롤러(985)나 신호 분할회로(986) 등이 형성되어 있는 예를 도시하였다. 회로 기판(984)상에 형성되는 회로는 이것에 한정되지 않는다. 패널을 제어하는 신호를 생성하는 회로이면 어떠한 회로가 형성되어 있어도 좋다.
회로 기판(984)상에 형성된 이들의 회로로부터 출력된 신호는, 접속배선(987)에 의해서 패널(980)에 입력된다.
패널(980)은, 화소부(981)와, 소스 드라이버(982)와, 게이트 드라이버(983)를 갖는다. 패널(980)의 구성은, 제 11 실시 형태 내지 제 14 실시 형태에서 나타낸 구성과 동일하게 할 수 있다. 도 73에서는, 화소부(981)가 형성된 기판과 동일 기판상에, 소스 드라이버(982) 및 게이트 드라이버(983)가 형성되어 있는 예를 나타내었다. 그러나, 본 발명의 표시 모듈은 이것에 한정되지 않는다. 화소부(981)가 형성된 기판과 동일 기판상에 게이트 드라이버(983)만이 형성되고, 소스 드라이버(982)는 회로 기판상에 형성되어 있어도 좋다. 소스 드라이버(982) 및 게이트 드라이버(983)의 양쪽이 회로 기판상에 형성되어 있어도 좋다.
이러한 표시 모듈을 조합하여, 여러 가지의 전자 기기의 표시부를 형성할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 22 실시 형태)
본 발명은, 여러 가지 전자 기기에 적용할 수 있다. 전자 기기로서는, 카메라(비디오 카메라, 디지털 카메라 등), 프로젝터, 헤드 마운트 디스플레이(고글형 디스플레이), 네비게이션 시스템, 카 스테레오, 퍼스널 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치 등을 들 수 있다. 기록 매체를 구비한 화상 재생 장치로서는, 구체적으로는 Digital Versatile Disc(DVD) 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치 등을 들 수 있다. 전자 기기의 예를 도 74에 도시한다.
도 74a는, 노트형 퍼스널 컴퓨터이고, 본체(911), 케이스(912), 표시부(913), 키보드(914), 외부 접속 포트(915), 포인팅 디바이스(916) 등을 포함한다. 본 발명은 표시부(913)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감시킬 수 있다.
도 74b는 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD 재생 장치) 이고, 본체(921), 케이스(922), 제 1 표시부(923), 제 2 표시부(924), 기록 매체(DVD 등) 판독부(925), 조작키(926), 스피커부(927) 등을 포함한다. 제 1 표시부(923)는 주로 화상정보를 표시하고, 제 2 표시부(924)는 주로 문자정보를 표시한다. 본 발명은, 제 1 표시부(923), 제 2 표시부(924)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감시킬 수 있다.
도 74c는 휴대전화이고, 본체(931), 음성 출력부(932), 음성 입력부(933), 표시부(934), 조작 스위치(935), 안테나(936) 등을 포함한다. 본 발명은, 표시부(934)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감시킬 수 있다.
도 74d는 카메라이고, 본체(941), 표시부(942), 케이스(943), 외부접속 포트(944), 리모콘 수신부(945), 수상부(946), 배터리(947), 음성 입력부(948), 조작키(949) 등을 포함한다. 본 발명은, 표시부(942)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감시킬 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
(제 23 실시 형태)
본 실시 형태에 관해서는, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 사용한 표시 패널을 사용한 응용예에 관해서, 응용형태를 도시하여 설명한다. 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 사용한 표시 패널은, 이동체나 건조물 등과 일체로 형성된 구성을 취할 수도 있다.
본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널의 예에 관해서, 표시 장치 일체형의 이동체를 그 일례로서, 도 41에 도시한다. 도 41a는, 표시 장치 일체형의 이동체의 예로서 전차차량 본체(9701)에 있어서의 도어의 유리문의 유리에 표시 패널(9702)을 사용한 예에 관해서 나타낸다. 도 41a에 도시하는 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널(9702)은, 외부로부터의 신호에 의해 표시부에서 표시되는 화상의 교체가 용이하다. 그 때문에, 전차의 승강객의 객층이 교체하는 시간대마다 표시 패널의 화상을 바꾸어, 보다 효과적인 광고 효과를 기대할 수 있다.
또, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널은, 도 41a에서 도시한 전차 차량 본체에 있어서의 도어의 유리에만 적용 가능한 것에 한정되지 않고, 그 형상을 다르게 함으로써, 모든 장소에 적용 가능하다. 도 14b에 그 일례에 관해서 설명한다.
도 14b는, 전차 차량 본체에 있어서의 차내의 모양에 관해서 도시한 것이다. 도 41b에 있어서, 도 41a에서 도시한 도어의 유리문의 표시 패널(9702)의 외에, 유리창에 형성된 표시 패널(9703), 및 천정으로부터 매달린 표시 패널(9704)을 나타낸다. 본 발명의 화소 구성을 구비하는 표시 패널(9703)은, 자발광형의 표시 소자를 구비하기 때문에, 혼잡시에는 광고용의 화상을 표시하고, 혼잡시 이외에는 표시를 하지 않음으로써, 전차로부터의 외관도 볼 수도 있다. 또한, 본 발명의 화소 구성을 구비하는 표시 패널(9704)은 필름형의 기판에 자발광형의 표시 소자 및 유기 트랜지스터 등의 스위칭 소자를 형성하고, 상기 자발광형의 표시 소자를 구동함으로써, 표시 패널 자체를 만곡시켜서 표시를 하는 것도 가능하다.
또한, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널을 사용한 표시 장치 일체형의 이동체의 응용예에 관해서, 별도의 응용형태를 도 42에서 설명한다.
본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널의 예에 관해서, 표시 장치 일체형의 이동체를 그 일례로서, 도 42에 도시한다. 도 42는, 표시 장치 일체형의 이동체의 예로서 자동차의 차체(9902)에 일체로 장착된 표시 패널(9901)의 예에 관해서 도시한다. 도 42에 도시하는 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널(9901)은, 자동차의 차체와 일체로 장착되어 있고, 차체의 동작이나 차체 내외로부터 입력되는 정보를 온디맨드에 표시하거나, 또는 자동차의 목적지까지의 네비게이션 기능도 갖는다.
또, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널은, 도 42에서 도시한 차체의 프론트부에만 적용 가능한 것에 한정되지 않고, 그 형상을 다르게 함으로써, 유리창, 도어 등 모든 장소에 적용 가능하다.
또한, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널을 사용한 표시 장치 일체형의 이동체의 응용예에 관해서, 별도의 응용형태를 도 43에서 설명한다.
본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널의 예에 관해서, 표시 장치 일체형의 이동체를 그 일례로서, 도 43에 도시한다. 도 43a는, 표시 장치 일체형의 이동체의 예로서 비행기 차체(10101)내의 객석 천정부에 일체로 장착된 표시 패널(10102)의 예에 관해서 나타낸다. 도 43a에 도시하는 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널(10102)은, 비행기 차체(10101)와 힌지부(10103)를 통하여 일체로 장착되어 있고, 힌지부(10103)의 신축에 의해 승객은 표시 패널(10102)의 시청이 가능하게 된다. 표시 패널(10102)은 승객이 조작함으로써 정보를 표시하는 등, 광고나 오락수단으로서 이용할 수 있는 기능을 갖는다. 또한, 도 43b에 도시하는 바와 같이, 힌지부(10103)를 구부려 비행기 차체(10101)에 격납함으로써, 이착륙시의 안전에 배려할 수 있다. 또, 긴급시에 표시 패널의 표시 소자를 점등시킴으로써, 비행기 차체(10101)의 유도등으로서도 이용 가능하다.
또, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널은, 도 43에서 도시한 비행기 차체(10101)의 천정부에만 적용 가능한 것에 한정되지 않고, 그 형상을 다르게 함으로써, 좌석이나 도어 등 모든 장소에 적용 가능하다. 예를 들면 앞좌석의 좌석 후방에 표시 패널을 형성하여, 조작·시청을 하는 구성이어도 좋다.
또, 본 실시 형태에 있어서, 이동체로서는 전차 차량 본체, 자동차차체, 비행기 차체에 관해서 예시하였지만 이것에 한정되지 않고, 자동이륜차, 자동사륜차(자동차, 버스 등을 포함함), 전차(모노레일, 철도 등을 포함함), 선박 등, 다방면에 걸친다. 본 발명의 화소 구성을 사용한 표시부를 갖는 표시 패널을 적용함으로 써, 표시 패널의 소형화, 저소비 전력화를 달성하고, 또한 동작이 양호한 표시 매체를 구비하는 이동체를 제공할 수 있다. 또한 특히, 외부로부터의 신호에 의해, 이동체 내에 있어서의 복수의 표시 패널의 표시를 일제히 바꾸는 것이 용이하기 때문에, 불특정 다수의 고객을 대상으로 있는 광고 표시반, 또한 긴급 재해시의 정보 표시판으로서도 극히 유용하다고 할 수 있다.
또한, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널을 사용한 응용예에 관해서, 건조물에 사용한 응용형태를 도 53에서 사용하여 설명한다.
도 53은 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널로서, 필름형의 기판에 자발광형의 표시 소자 및 유기트랜지스터 등의 스위칭 소자를 형성하고, 상기 자발광형의 표시 소자를 구동함으로써 표시 패널 자체를 만곡시켜서 표시 가능한 표시 패널로서, 그 응용예에 관해서 설명한다. 도 53에 있어서는, 건조물로서 전주 등의 옥외에 형성된 주상체가 갖는 곡면에 표시 패널을 구비하고, 여기에서는 주상체로서 전주(9801)에 표시 패널(9802)을 구비하는 구성에 관해서 나타낸다.
도 53에 도시하는 표시 패널(9802)은, 전주의 높이의 한가운데 부근에 위치시켜, 사람의 시점보다 높은 위치에 형성한다. 그리고 이동체(9803)로부터 표시 패널을 시인함으로써, 표시 패널(9802)에 있어서의 화상을 인식할 수 있다. 전주와 같이 옥외에서 반복 임립(林立)하여, 임립한 전주에 형성한 표시 패널(9802)에 있어서 같은 영상을 표시시킴으로써, 시인자는 정보 표시, 광고 표시를 시인할 수 있다. 도 53에 있어서 전주(9801)에 형성된 표시 패널(9802)은, 외부로부터의 신호에 의해 같은 화상을 표시시키는 것이 용이하기 때문에, 극히 효율적인 정보 표시, 및 광고 효과를 기대할 수 있다. 또한, 본 발명의 표시 패널에는, 표시 소자로서 자발광형의 표시 소자를 형성함으로써, 야간이더라도, 시인성이 높은 표시 매체로서 유용하다고 할 수 있다.
또한, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널을 사용한 응용예에 관해서, 도 53은 별도의 건조물의 응용형태를 도 54에서 설명한다.
본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널의 응용예로서, 도 54에 도시한다. 도 54는, 표시 장치 일체형의 예로서 유닛 버스(10002)내의 측벽에 일체로 장착된 표시 패널(10001)의 예에 관해서 나타낸다. 도 54에 도시하는 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널(10001)은, 유닛 버스(10002)와 일체로 장착되어 있고, 입욕자는 표시 패널(10001)의 시청이 가능하게 된다. 표시 패널(10001)은 입욕자가 조작함으로써 정보를 표시하는 등, 광고나 오락수단으로서 이용할 수 있는 기능을 갖는다.
또, 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널은, 도 54에서 도시한 유닛 버스(10002)의 측벽에만 적용 가능한 것에 한정되지 않고, 그 형상을 다르게 함으로써, 경면의 일부나 욕조 자체와 일체로 하는 등 모든 장소에 적용 가능하다.
또한 도 55에 건조물 내에 대형의 표시부를 갖는 텔레비전 장치를 형성한 예 에 관해서 도시한다. 도 55는, 케이스(8010), 표시부(8011), 조작부인 리모콘 장치(8012), 스피커부(8013) 등을 포함한다. 본 발명의 화소 구성을 사용한 표시 장치를 표시부에 갖는 표시 패널은, 표시부(8011)의 제작에 적용된다. 도 55의 텔레비전 장치는, 벽걸이형으로서 건물과 일체가 되어 있고, 설치하는 스페이스를 넓게 필요로 하지 않고 설치 가능하다.
또, 본 실시 형태에 있어서, 건조물로서, 주상체로서 전주, 유닛 버스 등을 예로 하였지만, 본 발명은 이것에 한정되지 않고, 표시 패널을 구비할 수 있는 건조물이면 좋다. 본 발명의 화소 구성을 사용한 표시부를 갖는 표시 장치를 적용함으로써, 표시 장치의 소형화, 저소비 전력화를 달성하고, 또한 동작이 양호한 표시 매체를 구비하는 이동체나 건조물을 제공할 수 있다.
또, 본 실시 형태는, 본 명세서 중의 다른 실시 형태의 어떠한 기재와도 자유롭게 조합하여 실시할 수 있다. 또한, 본 실시 형태 중의 어떠한 기재도 자유롭게 조합하여 실시할 수 있다.
본 발명을 사용하는 것으로, 트랜지스터의 특성 열화를 억제하는 구동방법을 사용한 플립플롭 회로, 시프트 레지스터, 및 이러한 시프트 레지스터를 구비하는 반도체 장치, 및 표시 장치, 및 상기 표시 장치를 구비하는 전자 기기를 제공할 수 있다.
예를 들면, 본 발명을 시프트 레지스터에 적용한 경우, 비선택 기간에 있어서, 출력 단자에 전원 전위를 공급하는 트랜지스터가 상시 온 상태인 경우가 없기 때문에, 상기 트랜지스터의 특성 열화(예를 들면, 임계치 전위의 시프트)를 억제할 수 있다. 따라서, 트랜지스터의 특성 열화에 의한 시프트 레지스터의 오동작을 억제할 수 있다.
또한, 본 발명을 사용하는 것으로, 비교적 회로 규모가 작은 제어 회로를 갖는 플립플롭 회로, 시프트 레지스터, 및 이러한 시프트 레지스터를 구비하는 반도체 장치, 및 표시 장치, 및 상기 표시 장치를 구비하는 전자 기기를 제공할 수 있다.

Claims (28)

  1. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 제 1 트랜지스터의 게이트 및 제 1 단자는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 제 4 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 4 배선에 직접 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 4 배선에 직접 접속되고,
    상기 제 4 트랜지스터의 제 2 단자는 제 5 배선에 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터 각각은 동일한 도전형을 갖는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터 각각의 반도체층은 비결정 반도체를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 2 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 3 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 반도체 장치.
  6. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 및 제 8 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 제 1 트랜지스터의 게이트는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 단자는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 게이트는 제 4 배선에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 1 단자는 제 5 배선에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트 및 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 제 6 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 6 배선에 전기적으로 접속되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터 각각은 동일한 도전형을 갖는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터 각각의 반도체층은 비결정 반도체를 포함하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 5 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 6 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 5 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 7 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 반도체 장치.
  11. 표시 장치에 있어서,
    화소; 및
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하는 구동 회로를 포함하며,
    상기 제 1 트랜지스터의 게이트 및 제 1 단자는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 제 4 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 4 배선에 직접 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 4 배선에 직접 접속되고,
    상기 제 4 트랜지스터의 제 2 단자는 제 5 배선에 전기적으로 접속되는, 표시 장치.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터 각각은 동일한 도전형을 갖는, 표시 장치.
  13. 제 11 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터 각각의 반도체층은 비결정 반도체를 포함하는, 표시 장치.
  14. 제 11 항에 있어서,
    상기 제 1 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 2 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 표시 장치.
  15. 제 11 항에 있어서,
    상기 제 1 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 3 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 표시 장치.
  16. 삭제
  17. 제 11 항에 따른 표시 장치를 포함하는 전자 기기.
  18. 제 17 항에 있어서,
    카메라, 프로젝터, 헤드 마운트 디스플레이, 네비게이션 시스템, 카 스테레오, 퍼스널 컴퓨터, 게임 기기, 휴대 정보 단말, 및 영상 재생 장치로 구성된 그룹 중 하나인, 전자 기기.
  19. 표시 장치에 있어서,
    화소; 및
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 및 제 8 트랜지스터를 포함하는 구동 회로를 포함하며,
    상기 제 1 트랜지스터의 게이트는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 단자는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 게이트는 제 4 배선에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 1 단자는 제 5 배선에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트 및 제 1 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 상기 게이트 및 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 단자는 제 6 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 단자는 상기 제 6 배선에 전기적으로 접속되는, 표시 장치.
  20. 제 19 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터 각각은 동일한 도전형을 갖는, 표시 장치.
  21. 제 19 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터 각각의 반도체층은 비결정 반도체를 포함하는, 표시 장치.
  22. 제 19 항에 있어서,
    상기 제 5 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 6 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 표시 장치.
  23. 제 19 항에 있어서,
    상기 제 5 트랜지스터의 채널폭 대 채널길이의 비는 상기 제 7 트랜지스터의 채널폭 대 채널길이의 비보다 큰, 표시 장치.
  24. 제 11 항 또는 제 19 항에 있어서,
    상기 화소는 액정 소자를 포함하는, 표시 장치.
  25. 제 19 항에 따른 표시 장치를 포함하는 전자 기기.
  26. 제 25 항에 있어서,
    카메라, 프로젝터, 헤드 마운트 디스플레이, 네비게이션 시스템, 카 스테레오, 퍼스널 컴퓨터, 게임 기기, 휴대 정보 단말, 및 영상 재생 장치로 구성된 그룹 중 하나인, 전자 기기.
  27. 제 1 항에 있어서,
    상기 제 2 배선은 제 1 신호를 공급하도록 구성되고,
    상기 제 3 배선은 제 2 신호를 공급하도록 구성되고,
    상기 제 5 배선의 전위는 적어도 상기 제 1 신호의 전위 및 상기 제 2 신호의 전위에 의존하는, 반도체 장치.
  28. 제 11 항에 있어서,
    상기 제 2 배선은 제 1 신호를 공급하도록 구성되고,
    상기 제 3 배선은 제 2 신호를 공급하도록 구성되고,
    상기 제 5 배선의 전위는 적어도 상기 제 1 신호의 전위 및 상기 제 2 신호의 전위에 의존하는, 표시 장치.
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
US20070200803A1 (en) * 2005-07-27 2007-08-30 Semiconductor Energy Laboratory Co., Ltd. Display device, and driving method and electronic device thereof
KR101424794B1 (ko) * 2006-01-07 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및전자기기
US8330492B2 (en) * 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
TWI597850B (zh) 2008-07-31 2017-09-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US8232947B2 (en) 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101785236B1 (ko) 2008-11-28 2017-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
TWI664619B (zh) 2009-01-16 2019-07-01 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
EP2234100B1 (en) 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8872751B2 (en) * 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
KR101752640B1 (ko) * 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
WO2011001880A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101904811B1 (ko) * 2009-07-24 2018-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
TWI783356B (zh) 2009-09-10 2022-11-11 日商半導體能源研究所股份有限公司 半導體裝置和顯示裝置
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101843558B1 (ko) * 2009-10-09 2018-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 시프트 레지스터, 표시 장치, 및 그 구동 방법
KR102009305B1 (ko) * 2009-11-06 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20110172821A1 (en) * 2010-01-11 2011-07-14 George Carter Automated tire inflation system
KR102197498B1 (ko) 2010-02-18 2021-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
KR102151495B1 (ko) 2010-02-23 2020-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN101807436B (zh) * 2010-03-31 2013-04-10 友达光电股份有限公司 移位暂存器
TWI416874B (zh) * 2010-08-13 2013-11-21 Au Optronics Corp 移位暫存裝置與主動陣列基板
KR101928897B1 (ko) * 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
JP5839896B2 (ja) 2010-09-09 2016-01-06 株式会社半導体エネルギー研究所 表示装置
EP2705133A4 (en) * 2011-05-02 2014-09-24 Ibis Biosciences Inc DEVICE AND SYSTEM FOR ASSAYING MULTIPLE ANALYTES
KR102308441B1 (ko) 2011-05-13 2021-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101869752B1 (ko) 2011-11-29 2018-06-22 에스케이하이닉스 주식회사 반도체 장치
KR20130073669A (ko) * 2011-12-23 2013-07-03 삼성전기주식회사 전원 스위칭 구동 장치, 이를 갖는 역률 보정 장치 및 전원 공급 장치
US20130277729A1 (en) * 2012-04-20 2013-10-24 Palo Alto Research Center Incorporated Floating gate transistor memory with an organic semiconductor interlayer
JP6013067B2 (ja) * 2012-07-26 2016-10-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN103916113B (zh) * 2012-12-31 2017-06-16 意法半导体研发(深圳)有限公司 一种用于驱动功率晶体管的驱动电路
JP6065721B2 (ja) * 2013-04-08 2017-01-25 株式会社ソシオネクスト 駆動回路、半導体集積回路、及び駆動回路の制御方法
US9583063B2 (en) 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2015128096A (ja) * 2013-12-27 2015-07-09 ソニー株式会社 分散体、光電変換素子および撮像装置
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
TWI595669B (zh) * 2014-05-19 2017-08-11 群創光電股份有限公司 半導體結構、顯示面板及其控制方法
CN105097805B (zh) * 2014-05-19 2018-04-27 群创光电股份有限公司 半导体结构及显示面板
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9450581B2 (en) 2014-09-30 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
US10068927B2 (en) * 2014-10-23 2018-09-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US9584707B2 (en) * 2014-11-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
JP6613116B2 (ja) * 2014-12-02 2019-11-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP6830765B2 (ja) 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
EP3109034B1 (en) * 2015-06-24 2020-07-15 British Telecommunications public limited company Printed logic gate
US9748735B2 (en) * 2015-10-08 2017-08-29 The University Of North Carolina At Charlotte Light-effect transistor (LET)
US10033361B2 (en) * 2015-12-28 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Level-shift circuit, driver IC, and electronic device
CN107832596B (zh) * 2016-03-14 2020-12-15 Oppo广东移动通信有限公司 一种解锁控制方法及终端设备和相关介质产品
CN205621414U (zh) * 2016-04-26 2016-10-05 京东方科技集团股份有限公司 静电放电电路、阵列基板和显示装置
KR20180032742A (ko) * 2016-09-22 2018-04-02 삼성디스플레이 주식회사 플렉시블 디스플레이 패널 및 플렉시블 디스플레이 패널 벤딩 방법
KR102581841B1 (ko) * 2016-11-28 2023-09-22 엘지디스플레이 주식회사 유기발광표시장치 및 그의 구동방법
KR20180061935A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 데이터 구동부 및 이를 이용한 표시장치
CN108428715B (zh) * 2017-02-13 2023-08-04 富士胶片商业创新有限公司 发光部件、发光装置和图像形成装置
CN107633831B (zh) * 2017-10-18 2020-02-14 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN109979396B (zh) * 2018-02-26 2021-12-17 重庆京东方光电科技有限公司 栅极驱动电路、触控显示装置及驱动方法
CN108398837B (zh) 2018-03-08 2020-11-06 惠科股份有限公司 阵列基板及显示面板
CN110010097A (zh) * 2019-04-22 2019-07-12 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110767256A (zh) * 2019-11-11 2020-02-07 合肥京东方卓印科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
CN114913823A (zh) * 2021-02-09 2022-08-16 上海树泉信息技术有限公司 一种基于双栅晶体管的像素电路及其驱动方法
CN113851087B (zh) * 2021-09-28 2023-02-03 京东方科技集团股份有限公司 显示面板、栅极驱动电路及其驱动方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4302690A (en) * 1978-09-14 1981-11-24 Itt Industries, Inc. CMOS Circuit for converting a ternary signal into two binary signals, and use of this CMOS circuit
US5949271A (en) * 1996-10-07 1999-09-07 Nec Corporation Bootstrap circuit suitable for buffer circuit or shift register circuit
KR20040004906A (ko) * 2002-07-06 2004-01-16 삼성전자주식회사 비정질-실리콘 박막 트랜지스터 게이트 구동 쉬프트레지스터 구동방법
JP2004078172A (ja) 2002-06-15 2004-03-11 Samsung Electronics Co Ltd シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3506851A (en) 1966-12-14 1970-04-14 North American Rockwell Field effect transistor driver using capacitor feedback
JPS52119160A (en) 1976-03-31 1977-10-06 Nec Corp Semiconductor circuit with insulating gate type field dffect transisto r
JPS55156427A (en) 1979-05-23 1980-12-05 Sharp Corp Bootstrap buffer circuit
JPS58151719A (ja) 1982-03-05 1983-09-09 Sony Corp パルス発生回路
JP3189990B2 (ja) 1991-09-27 2001-07-16 キヤノン株式会社 電子回路装置
DE4307177C2 (de) * 1993-03-08 1996-02-08 Lueder Ernst Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
JP3424320B2 (ja) 1994-04-22 2003-07-07 ソニー株式会社 アクティブマトリクス表示装置
JPH0837284A (ja) 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
US5434899A (en) 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
US5694061A (en) 1995-03-27 1997-12-02 Casio Computer Co., Ltd. Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity
US5949398A (en) 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
KR100242244B1 (ko) 1997-08-09 2000-02-01 구본준 스캐닝 회로
DE19756039C2 (de) * 1997-12-17 1999-12-02 Bosch Gmbh Robert Schaltungsanordnung als Teil eines Schieberegisters
KR100438525B1 (ko) 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
TW461180B (en) 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
TW515109B (en) 1999-06-28 2002-12-21 Semiconductor Energy Lab EL display device and electronic device
JP3777894B2 (ja) 1999-08-06 2006-05-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
TWI282957B (en) 2000-05-09 2007-06-21 Sharp Kk Drive circuit, and image display device incorporating the same
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
US6611248B2 (en) * 2000-05-31 2003-08-26 Casio Computer Co., Ltd. Shift register and electronic apparatus
JP3873165B2 (ja) 2000-06-06 2007-01-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
US6992652B2 (en) * 2000-08-08 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method thereof
KR100698239B1 (ko) 2000-08-30 2007-03-21 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
TWI226506B (en) 2000-12-21 2005-01-11 Novatek Microelectronics Corp Data driver structure for thin film transistor liquid crystal display
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4439761B2 (ja) * 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
SG119161A1 (en) 2001-07-16 2006-02-28 Semiconductor Energy Lab Light emitting device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
KR100803163B1 (ko) * 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
JP4397555B2 (ja) 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
US7050036B2 (en) * 2001-12-12 2006-05-23 Lg.Philips Lcd Co., Ltd. Shift register with a built in level shifter
JP2003208132A (ja) 2002-01-17 2003-07-25 Seiko Epson Corp 液晶駆動回路
JP2003271108A (ja) 2002-03-18 2003-09-25 Hitachi Ltd 液晶表示装置
US7023410B2 (en) 2002-04-08 2006-04-04 Samsung Electronics Co., Ltd. Liquid crystal display device
JP3774678B2 (ja) 2002-05-10 2006-05-17 アルプス電気株式会社 シフトレジスタ装置および表示装置
JP4391128B2 (ja) 2002-05-30 2009-12-24 シャープ株式会社 表示装置のドライバ回路およびシフトレジスタならびに表示装置
KR100432652B1 (ko) 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치
JP2004093682A (ja) * 2002-08-29 2004-03-25 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示パネル、ｅｌ表示パネルの駆動方法、ｅｌ表示装置の駆動回路およびｅｌ表示装置
KR100797522B1 (ko) 2002-09-05 2008-01-24 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
JP4460822B2 (ja) 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
JP4344698B2 (ja) 2002-12-25 2009-10-14 株式会社半導体エネルギー研究所 補正回路を備えたデジタル回路及びそれを有する電子機器
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US7298355B2 (en) 2002-12-27 2007-11-20 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
GB2397710A (en) * 2003-01-25 2004-07-28 Sharp Kk A shift register for an LCD driver, comprising reset-dominant RS flip-flops
KR100917009B1 (ko) 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
JP4464062B2 (ja) * 2003-03-24 2010-05-19 Ｎｅｃエレクトロニクス株式会社 電流駆動回路及び表示装置
US7319452B2 (en) 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
TW589612B (en) * 2003-04-16 2004-06-01 Au Optronics Corp Display driving circuit
TWI220255B (en) 2003-04-29 2004-08-11 Ind Tech Res Inst Shifter register unit and shift register circuit comprising the shift register units
US20070151144A1 (en) 2003-05-06 2007-07-05 Samsung Electronics Co., Ltd. Detergent comprising the reaction product an amino alcohol, a high molecular weight hydroxy aromatic compound, and an aldehydye
KR100913303B1 (ko) * 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
TW591583B (en) * 2003-05-09 2004-06-11 Toppoly Optoelectronics Corp Current register unit and circuit, and image display device applying the current register unit
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
JP3974124B2 (ja) 2003-07-09 2007-09-12 シャープ株式会社 シフトレジスタおよびそれを用いる表示装置
JP4480968B2 (ja) * 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
KR100566814B1 (ko) * 2003-07-24 2006-04-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
TW200514435A (en) * 2003-08-29 2005-04-16 Matsushita Electric Ind Co Ltd Signal transmission circuit
JP3958271B2 (ja) 2003-09-19 2007-08-15 シャープ株式会社 レベルシフタ及びそれを用いた表示装置
JP3962953B2 (ja) 2003-12-26 2007-08-22 カシオ計算機株式会社 レベルシフト回路及び該レベルシフト回路を備えた信号出力回路
US7446748B2 (en) 2003-12-27 2008-11-04 Lg Display Co., Ltd. Driving circuit including shift register and flat panel display device using the same
KR100995637B1 (ko) * 2003-12-29 2010-11-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101012972B1 (ko) 2003-12-30 2011-02-10 엘지디스플레이 주식회사 액티브 매트릭스 표시장치
JP4203656B2 (ja) 2004-01-16 2009-01-07 カシオ計算機株式会社 表示装置及び表示パネルの駆動方法
JP3958322B2 (ja) 2004-01-28 2007-08-15 シャープ株式会社 シフトレジスタ、およびアクティブマトリクス型表示装置
JP4645047B2 (ja) 2004-03-05 2011-03-09 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US7289594B2 (en) 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
JP2006013433A (ja) 2004-05-24 2006-01-12 Toppan Printing Co Ltd 薄膜トランジスタ
US7639226B2 (en) 2004-05-31 2009-12-29 Lg Display Co., Ltd. Liquid crystal display panel with built-in driving circuit
KR101057891B1 (ko) 2004-05-31 2011-08-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101026807B1 (ko) 2004-06-09 2011-04-04 삼성전자주식회사 표시 장치용 구동 장치 및 표시판
KR101019416B1 (ko) 2004-06-29 2011-03-07 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 평판표시장치
US8605027B2 (en) * 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
JP4621454B2 (ja) * 2004-08-23 2011-01-26 東芝モバイルディスプレイ株式会社 表示装置の駆動回路
KR101014172B1 (ko) 2004-09-13 2011-02-14 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
KR101056369B1 (ko) 2004-09-18 2011-08-11 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
US7594075B2 (en) * 2004-10-20 2009-09-22 Seagate Technology Llc Metadata for a grid based data storage system
JP2006164477A (ja) 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
KR101110133B1 (ko) 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
KR101127813B1 (ko) 2004-12-29 2012-03-26 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정 표시장치
KR101191157B1 (ko) 2004-12-31 2012-10-15 엘지디스플레이 주식회사 액정표시장치의 구동부
KR101137880B1 (ko) 2004-12-31 2012-04-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
KR101157241B1 (ko) 2005-04-11 2012-06-15 엘지디스플레이 주식회사 게이트 드라이버 및 그 구동 방법
JP2006309893A (ja) 2005-04-28 2006-11-09 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
KR101143004B1 (ko) 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
KR101152129B1 (ko) 2005-06-23 2012-06-15 삼성전자주식회사 표시 장치용 시프트 레지스터 및 이를 포함하는 표시 장치
US7203264B2 (en) * 2005-06-28 2007-04-10 Wintek Corporation High-stability shift circuit using amorphous silicon thin film transistors
KR101166819B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US8004481B2 (en) * 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR101424794B1 (ko) * 2006-01-07 2014-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및전자기기
JP5079350B2 (ja) 2006-04-25 2012-11-21 三菱電機株式会社 シフトレジスタ回路
JP2007317288A (ja) 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI651701B (zh) 2006-09-29 2019-02-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2008276849A (ja) 2007-04-27 2008-11-13 Mitsubishi Electric Corp 画像表示装置および半導体装置
KR20080101680A (ko) * 2007-05-18 2008-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시장치, 전자 기기, 및 그의 구동방법
JP4968681B2 (ja) * 2007-07-17 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路とそれを用いた表示装置並びにその駆動方法
US8314765B2 (en) * 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP5665299B2 (ja) * 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
US8232947B2 (en) * 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8330702B2 (en) * 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
CN102414735B (zh) * 2009-06-25 2015-02-25 株式会社半导体能源研究所 显示设备和电子设备
CN102024410B (zh) * 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
WO2011046010A1 (en) * 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the liquid crystal display device
KR101765849B1 (ko) * 2009-12-18 2017-08-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
KR101040806B1 (ko) * 2009-12-31 2011-06-14 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR102151495B1 (ko) * 2010-02-23 2020-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101828960B1 (ko) * 2010-03-02 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 신호 출력 회로 및 시프트 레지스터
US9349325B2 (en) * 2010-04-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
WO2012029871A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 信号処理回路、ドライバ回路、表示装置
US8988152B2 (en) * 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI636309B (zh) * 2013-07-25 2018-09-21 日商半導體能源研究所股份有限公司 液晶顯示裝置及電子裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4302690A (en) * 1978-09-14 1981-11-24 Itt Industries, Inc. CMOS Circuit for converting a ternary signal into two binary signals, and use of this CMOS circuit
US5949271A (en) * 1996-10-07 1999-09-07 Nec Corporation Bootstrap circuit suitable for buffer circuit or shift register circuit
JP2004078172A (ja) 2002-06-15 2004-03-11 Samsung Electronics Co Ltd シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置
KR20040004906A (ko) * 2002-07-06 2004-01-16 삼성전자주식회사 비정질-실리콘 박막 트랜지스터 게이트 구동 쉬프트레지스터 구동방법

Also Published As

Publication number Publication date
TWI734347B (zh) 2021-07-21
CN102214433A (zh) 2011-10-12
TWI796258B (zh) 2023-03-11
CN101083139B (zh) 2011-08-24
JP2021089786A (ja) 2021-06-10
US20150055050A1 (en) 2015-02-26
TW202139161A (zh) 2021-10-16
JP2022107541A (ja) 2022-07-21
JP6267811B2 (ja) 2018-01-24
JP2019160387A (ja) 2019-09-19
US8330492B2 (en) 2012-12-11
JP2017111850A (ja) 2017-06-22
TWI594250B (zh) 2017-08-01
TWI811149B (zh) 2023-08-01
US11189647B2 (en) 2021-11-30
TWI650761B (zh) 2019-02-11
JP7411708B2 (ja) 2024-01-11
US20200295050A1 (en) 2020-09-17
US20170018576A1 (en) 2017-01-19
US20130107154A1 (en) 2013-05-02
TW202032570A (zh) 2020-09-01
TWI786660B (zh) 2022-12-11
TWI626638B (zh) 2018-06-11
TW202309860A (zh) 2023-03-01
CN102214433B (zh) 2014-03-05
KR20070115792A (ko) 2007-12-06
TWI460735B (zh) 2014-11-11
JP2013254204A (ja) 2013-12-19
US20080007296A1 (en) 2008-01-10
JP2017174492A (ja) 2017-09-28
US20160111452A1 (en) 2016-04-21
TW201506941A (zh) 2015-02-16
US10720452B2 (en) 2020-07-21
TW202343409A (zh) 2023-11-01
JP2014090422A (ja) 2014-05-15
TW201921371A (zh) 2019-06-01
CN102324218A (zh) 2012-01-18
US9070593B2 (en) 2015-06-30
TWI684182B (zh) 2020-02-01
TW201614666A (en) 2016-04-16
JP5502221B2 (ja) 2014-05-28
US9214473B2 (en) 2015-12-15
JP5412596B2 (ja) 2014-02-12
JP6246408B2 (ja) 2017-12-13
US10304868B2 (en) 2019-05-28
TW200818215A (en) 2008-04-16
JP2015179558A (ja) 2015-10-08
US20230268352A1 (en) 2023-08-24
TW202242824A (zh) 2022-11-01
US11664388B2 (en) 2023-05-30
JP6080891B2 (ja) 2017-02-15
US20180240817A1 (en) 2018-08-23
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