KR101912804B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101912804B1
KR101912804B1 KR1020177023378A KR20177023378A KR101912804B1 KR 101912804 B1 KR101912804 B1 KR 101912804B1 KR 1020177023378 A KR1020177023378 A KR 1020177023378A KR 20177023378 A KR20177023378 A KR 20177023378A KR 101912804 B1 KR101912804 B1 KR 101912804B1
Authority
KR
South Korea
Prior art keywords
transistor
wiring
circuit
potential
gate
Prior art date
Application number
KR1020177023378A
Other languages
English (en)
Other versions
KR20170100673A (ko
Inventor
아츠시 우메자키
하지메 기무라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20170100673A publication Critical patent/KR20170100673A/ko
Application granted granted Critical
Publication of KR101912804B1 publication Critical patent/KR101912804B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Thin Film Transistor (AREA)
  • Shift Register Type Memory (AREA)
  • Logic Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Electronic Switches (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

목적은 향상된 동작을 갖는 반도체 장치를 제공하는 것이다. 이 반도체 장치는, 제1 트랜지스터와, 제1 트랜지스터의 게이트에 전기적으로 접속된 제2 트랜지스터를 포함한다. 제1 트랜지스터의 제1 단자는 제1 배선에 전기적으로 접속된다. 제1 트랜지스터의 제2 단자는 제2 배선에 전기적으로 접속된다. 제1 트랜지스터의 게이트는 제2 트랜지스터의 제1 단자 또는 제2 단자에 전기적으로 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 한 실시형태는 표시 장치에 관한 것이다. 예를 들어, 본 발명의 한 실시형태는 액정 표시 장치에 관한 것이다. 기술 분야들 중 하나는, 게이트 신호선 및 소스 신호선에 의해 화소가 선택될 때 화상이 표시되는 표시 장치에 관한 것이다. 또한, 기술 분야들 중 하나는, 표시 장치 및 표시 장치에 이용되는 드라이버 회로 등의 및 반도체 장치를 갖춘 전자 기기에 관한 것이다.
아몰퍼스(amorphous) 실리콘 트랜지스터(a-Si TFT라고도 함)를 포함하는 게이트 드라이버 회로가 개발되어 왔다(예를 들어, 특허문헌 1 및 2 참조). 이러한 게이트 드라이버는 게이트선에 고전압을 출력하는 타이밍을 제어하기 위한 트랜지스터(이러한 트랜지스터를 풀업 트랜지스터라고도 함)를 포함한다. 풀업 트랜지스터는, 그 소스와 드레인 중 하나는 클록 신호선에 접속되고, 그 다른 하나는 게이트선에 접속된다. 또한, 이러한 게이트 드라이버는, 풀업 트랜지스터의 게이트의 전위를 용량 결합에 의해 클록 신호의 고(H 레벨) 전위보다 높게 하는 구동 방법을 이용한다. 이 구동 방법을 달성하기 위하여, 풀업 트랜지스터의 게이트를 플로팅 상태로 하는 것이 필요하다. 따라서, 풀업 트랜지스터의 게이트에 접속되는 모든 트랜지스터를 오프로 하는 것이 필요하다.
일본 특허 출원 공개 번호 제2007-207413 일본 특허 출원 공개 번호 제2008-009393
종래의 기술에서, 풀업 트랜지스터의 게이트에 접속되는 모든 트랜지스터가 오프로 되더라도, 풀업 트랜지스터의 게이트에 저장된 전하는 그 트랜지스터의 오프 전류 때문에 시간의 경과에 따라 소실된다. 따라서, 게이트 드라이버 회로 등의 반도체 장치의 구동 주파수를 낮추는 것이 어렵다. 또한, 반도체 장치가 동작할 수 있는 구동 주파수의 범위가 좁아진다. 결과적으로, 반도체 장치의 구동 능력의 향상에는 한계가 있다.
상기 문제점에 비추어, 본 발명의 한 실시형태의 목적은, 후단에 위치한 회로에 미리결정된 전압이 출력되는 타이밍을 제어하는 트랜지스터(풀업 트랜지스터)를 포함하는 반도체 장치의 동작을 향상시키는 것이다. 본 발명의 한 실시형태의 목적은, 후단에 위치한 회로에 미리결정된 전압이 출력되는 타이밍을 제어하는 트랜지스터(풀업 트랜지스터)를 포함하는 반도체 장치의 구동 능력을 향상시키는 것이다.
본 발명의 한 실시형태는, 제1 트랜지스터와, 제1 트랜지스터의 게이트에 전기적으로 접속된 제2 트랜지스터를 포함하는 반도체 장치이다. 제1 트랜지스터의 제1 단자는 제1 배선에 전기적으로 접속된다. 제1 트랜지스터의 제2 단자는 제2 배선에 전기적으로 접속된다. 제1 트랜지스터의 게이트는 제2 트랜지스터의 제1 단자 또는 제2 단자에 전기적으로 접속된다. 반도체 장치에서, 제1 트랜지스터 및 제2 트랜지스터는 적어도 그들의 채널 영역에 산화물 반도체를 가질 수 있으며, 낮은 오프 전류를 가진다. 대안으로서, 적어도 제2 트랜지스터는 적어도 그 채널 영역에 산화물 반도체를 가질 수 있으며, 낮은 오프 전류를 가진다. 구체적으로는, 제1 트랜지스터 또는 제2 트랜지스터는 실온(이 경우는 20℃)에서 채널폭의 1㎛당 1 aA/㎛ 이하의 오프 전류를 가질 수 있다. 반도체 장치에는 하나 이상의 제2 트랜지스터가 제공될 수 있다. 복수의 제2 트랜지스터가 제공되는 경우, 이들 모든 트랜지스터가, 적어도 그들의 채널 영역에 산화물 반도체를 가지며, 낮은 오프 전류를 갖는 것이 바람직하다. 반도체 장치에서, 제2 배선은 후단에 위치한 회로에 전기적으로 접속될 수 있다. 따라서, 제1 트랜지스터는 후단에 위치한 회로에 미리결정된 전압이 출력되는 타이밍을 제어하는 트랜지스터(풀업 트랜지스터)로서 역할할 수 있다.
본 발명의 한 실시형태는, 제1 트랜지스터; 제2 트랜지스터; 및 제3 트랜지스터를 포함하는 반도체 장치이다. 제1 트랜지스터의 제1 단자는 제1 배선에 전기적으로 접속되고, 제1 트랜지스터의 제2 단자는 제2 배선에 전기적으로 접속된다. 제2 트랜지스터의 제1 단자는 제2 배선에 전기적으로 접속된다; 제2 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고, 제2 트랜지스터의 게이트는 제1 배선에 전기적으로 접속된다. 제3 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제3 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제3 트랜지스터의 게이트는 제3 배선에 전기적으로 접속된다. 제1 내지 제3 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 제1 트랜지스터 내지 제3 트랜지스터 각각의 오프 전류는 1 aA/㎛ 이하가 될 수 있다. 대안으로서, 적어도 제2 트랜지스터 및 제3 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 적어도 제2 트랜지스터 및 제3 트랜지스터의 오프 전류는 1 aA/㎛ 이하일 수 있다.
본 발명의 한 실시형태는, 제1 트랜지스터; 제2 트랜지스터; 및 제3 트랜지스터를 포함하는 반도체 장치이다. 제1 트랜지스터의 제1 단자는 제1 배선에 전기적으로 접속되고, 제1 트랜지스터의 제2 단자는 제2 배선에 전기적으로 접속된다. 제2 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제2 트랜지스터의 제2 단자는 제4 배선에 전기적으로 접속된다. 제3 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제3 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제3 트랜지스터의 게이트는 제4 배선에 전기적으로 접속된다. 제1 내지 제3 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 제1 내지 제3 트랜지스터의 오프 전류는 1 aA/㎛ 이하가 될 수 있다. 대안으로서, 적어도 제3 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 적어도 제3 트랜지스터의 오프 전류는 1 aA/㎛ 이하가 될 수 있다.
본 발명의 한 실시형태는, 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 및 제4 트랜지스터를 포함하는 반도체 장치이다. 제1 트랜지스터의 제1 단자는 제1 배선에 전기적으로 접속되고, 제1 트랜지스터의 제2 단자는 제2 배선에 전기적으로 접속된다. 제2 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제2 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제2 트랜지스터의 게이트는 제1 배선에 전기적으로 접속된다. 제3 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제3 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제3 트랜지스터의 게이트는 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제4 트랜지스터의 제1 단자는 제4 배선에 전기적으로 접속된다; 제4 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제4 트랜지스터의 게이트는 제4 배선에 전기적으로 접속된다. 제1 내지 제4 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 제1 내지 제4 트랜지스터의 오프 전류는 1 aA/㎛ 이하가 될 수 있다. 대안으로서, 적어도 제2 트랜지스터 내지 제4 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 적어도 제2 내지 제4 트랜지스터의 오프 전류는 1 aA/㎛ 이하일 수 있다.
본 발명의 한 실시형태는, 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 및 제4 트랜지스터를 포함하는 반도체 장치이다. 제1 트랜지스터의 제1 단자는 제1 배선에 전기적으로 접속되고, 제1 트랜지스터의 제2 단자는 제2 배선에 전기적으로 접속된다. 제2 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제2 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제2 트랜지스터의 게이트는 제1 배선에 전기적으로 접속된다. 제3 트랜지스터의 제1 단자는 제4 배선에 전기적으로 접속된다; 제3 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제3 트랜지스터의 게이트는 제4 배선에 전기적으로 접속된다. 제4 트랜지스터의 제1 단자는 제3 배선에 전기적으로 접속된다; 제4 트랜지스터의 제2 단자는 제1 트랜지스터의 게이트에 전기적으로 접속된다; 그리고 제4 트랜지스터의 게이트는 제5 배선에 전기적으로 접속된다. 제1 내지 제4 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 제1 내지 제4 트랜지스터의 오프 전류는 1 aA/㎛ 이하가 될 수 있다. 대안으로서, 적어도 제2 내지 제4 트랜지스터의 적어도 채널 영역은 산화물 반도체를 이용하여 형성될 수 있다. 적어도 제2 내지 제4 트랜지스터의 오프 전류는 1 aA/㎛ 이하가 될 수 있다.
본 발명의 또 다른 실시형태는 게이트 드라이버 회로를 포함하며 게이트 드라이버 회로로서 상기 반도체 장치를 이용하는 표시 장치이다.
본 명세서에서, 명시적인 기재 "X와 Y가 서로 접속된다"는 "X와 Y가 서로 전기적으로 접속된다"를 의미할 수도 있다. 여기서, X와 Y 각각은 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)를 가리킨다. X와 Y가 서로 전기적으로 접속되는 경우의 한 예는, X와 Y 사이의 전기적 접속을 가능케하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항, 및 다이오드)가 X와 Y 사이에 접속되는 경우이다.
본 발명의 한 실시형태는, 후단에 위치한 회로에 고전압이 출력되는 타이밍을 제어하는 트랜지스터(풀업 트랜지스터)를 포함하는 반도체 장치이다. 이 반도체 장치에서, 풀업 트랜지스터의 게이트에 저장된 전하는 장기간 유지된다. 따라서, 반도체 장치의 구동 주파수를 저감하고 반도체 장치가 동작할 수 있는 구동 주파수의 범위를 넓게 하는 것이 가능하다. 따라서, 반도체 장치의 동작이 향상될 수 있다. 대안으로서, 반도체 장치의 구동 능력이 향상될 수 있다.
첨부된 도면에서:
도 1a 내지 도 1f는 실시형태 1의 회로의 구성을 도시하는 도면이다;
도 2a는 실시형태 1의 회로의 동작을 나타내는 타이밍도이고, 도 2b 내지 도 2e는 실시형태 1의 회로의 동작을 나타내는 개략도이다;
도 3a 내지 도 3c는 실시형태 1의 회로의 동작을 나타내는 개략도이다;
도 4a 내지 도 4f는 실시형태 1의 회로의 구성을 도시하는 도면이다;
도 5a 및 도 5b는 실시형태 1의 회로의 동작을 나타내는 타이밍도이다;
도 6a 내지 도 6f는 실시형태 1의 회로의 구성을 도시하는 도면이다;
도 7a는 실시형태 1의 회로의 구성을 도시하는 도면이고, 도 7b 내지 도 7f는 실시형태 1의 회로의 동작을 나타내는 개략도이다;
도 8은 실시형태 2의 시프트 레지스터 회로의 구성을 도시하는 도면이다;
도 9는 실시형태 2의 시프트 레지스터 회로의 동작을 나타내는 타이밍도이다;
도 10은 실시형태 2의 시프트 레지스터 회로의 구성을 도시하는 도면이다;
도 11a 내지 도 11d는 실시형태 3의 트랜지스터를 제조하는 단계를 나타내는 도면의 예이다;
도 12a 내지 도 12c는 실시형태 4의 표시 장치의 구조를 도시하는 도면이다;
도 13a 내지 도 13h는 본 발명의 기술적 사상을 구현하는 장치를 도시하는 면이다;
도 14a 내지 도 14h는 본 발명의 기술적 사상을 구현하는 장치를 도시하는 도면이다.
도면들을 참조하여 이하에서 실시형태들을 설명한다. 실시형태들은 다양한 상이한 방식으로 구현될 수 있다는 점에 유의한다. 당업자라면 실시형태들의 형태와 상세사항은 본 발명의 사상과 범위로부터 벗어나지 않고도 다양한 방식으로 변경될 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 실시형태들의 설명으로 한정되는 것으로 해석되어서는 안 된다. 이하에서 설명되는 구조들에서, 동일한 부분 또는 유사한 기능을 갖는 부분은, 상이한 도면들에서 공통의 참조 번호들로 표기되며, 그 상세한 설명은 반복되지 않는다는 점에 유의한다. 참조 도면에서, 크기, 층의 두께, 또는 영역은, 일부 경우에는 명료성을 위해 과장되어 있다. 따라서, 본 발명의 실시형태는 이러한 스케일로 한정되지 않는다.
(실시형태 1)
본 실시형태에서는, 본 발명의 한 실시형태인 표시 장치의 회로를 설명한다.
도 1a는 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 트랜지스터(105), 및 회로(200)를 포함하는 회로의 구성예를 도시한다. 도 1a에 도시된 회로에 포함된 트랜지스터들은 n채널 트랜지스터이다. 게이트와 소스 사이의 전위차가 임계 전압보다 높을 때 n채널 트랜지스터는 온으로 된다.
도 1a에 도시된 회로에 포함된 트랜지스터들 각각은, 진성(i형) 또는 실질적으로 진성인 산화물 반도체의 반도체층을 가지며, 산화물 반도체를 고순도화하는 충분히 낮은 수소 농도를 가지며, 충분히 낮은 캐리어 농도를 가진다는 점에 유의한다. 이것은 트랜지스터의 임계이하 스윙의 향상, 트랜지스터의 오프 전류의 저감, 트랜지스터의 내압의 향상, 및 트랜지스터의 온도 특성의 향상으로 이어진다.
하나의 또는 일부의 트랜지스터들이 산화물 반도체의 반도체층을 가지며, 그 이외의 트랜지스터들은 산화물 반도체와는 상이한 반도체(예를 들어, 실리콘(아몰퍼스 실리콘, 미결정 실리콘, 또는 다결정 실리콘), 유기 반도체 등)의 반도체층을 가지는 것이 허용가능하다. 적어도 트랜지스터(101)의 소스 또는 드레인이 전기적으로 접속되는 트랜지스터는, 산화물 반도체의 반도체층을 가진다는 점에 유의한다.
그 다음, 도 1a에 도시된 회로의 접속을 설명한다. 트랜지스터(101)의 제1 단자(소스 및 드레인 중 하나)는 배선(111)에 접속되고, 트랜지스터(101)의 제2 단자(소스 및 드레인 중 다른 하나)는 배선(112)에 접속된다. 트랜지스터(102)의 제1 단자는 배선(113)에 접속된다; 트랜지스터(102)의 제2 단자는 배선(112)에 접속된다; 그리고, 트랜지스터(102)의 게이트는 회로(200)에 접속된다. 트랜지스터(103)의 제1 단자는 배선(112)에 접속된다; 트랜지스터(103)의 제2 단자는 트랜지스터(101)의 게이트에 접속된다; 그리고, 트랜지스터(103)의 게이트는 배선(111)에 접속된다. 트랜지스터(104)의 제1 단자는 배선(114)에 접속된다; 트랜지스터(104)의 제2 단자는 트랜지스터(101)의 게이트에 접속된다; 그리고, 트랜지스터(104)의 게이트는 배선(114)에 접속된다. 트랜지스터(105)의 제1 단자는 배선(113)에 접속된다; 트랜지스터(105)의 제2 단자는 트랜지스터(101)의 게이트에 접속된다; 그리고, 트랜지스터(105)의 게이트는 배선(115)에 접속된다. 노드(11)는 트랜지스터(101)의 게이트; 트랜지스터(103)의 제2 단자; 트랜지스터(104)의 제2 단자; 및 트랜지스터(105)의 제2 단자의 접속 지점을 나타낸다는 점에 유의한다. 노드(12)는 트랜지스터(102)의 게이트와 회로(200)의 접속 지점을 나타낸다.
본 발명의 한 실시형태인 표시 장치에 관한 회로의 구성은 도 1a에 도시된 회로의 구성으로 한정되지 않는다는 점에 유의한다. 예를 들어, 도 1b에 도시된 바와 같이, 트랜지스터(103)의 게이트는 트랜지스터(102)의 게이트에 접속될 수 있다. 또 다른 예로서, 도 1c에 도시된 바와 같이, 트랜지스터(103)의 제1 단자는 배선(113)에 접속되고, 트랜지스터(103)의 게이트는 트랜지스터(102)의 게이트에 접속될 수 있다. 또 다른 예로서, 도 1d에 도시된 바와 같이, 트랜지스터(105)의 제2 단자는 배선(112)에 접속될 수 있다. 또 다른 예로서, 도 1e에 도시된 바와 같이, 트랜지스터(104)의 제1 단자는 배선(116)에 접속될 수 있다. 또 다른 예로서, 도 1f에 도시된 바와 같이, 트랜지스터(104)의 게이트는 배선(116)에 접속될 수 있다. 도 1b 내지 도 1f에 도시된 구성들 중 둘 이상이 서로 조합될 수 있다는 점에 유의한다. 예를 들어, 도 1c에 도시된 구성과 도 1e에 도시된 구성이 서로 조합되면, 트랜지스터(103)의 제1 단자는 배선(113)에 접속될 수 있고, 트랜지스터(104)의 제1 단자는 배선(116)에 접속될 수 있다.
회로(200)는 그 구조에 따라 미리결정된 배선이나 노드에 접속될 수 있다는 점에 유의한다. 예를 들어, 회로(200)는 배선(111), 배선(112), 배선(113), 배선(114), 및 노드(11) 중 적어도 하나에 접속될 수 있다.
배선(111)에는 클록 신호가 입력된다. 배선(112)에는 본 실시형태의 회로의 출력 신호가 입력된다. 배선(113)에는 전압 V2가 인가된다. 배선(114)에는 스타트 펄스가 입력된다. 배선(115)에는 리셋 신호가 입력된다. 여기서, 배선(111), 배선(112), 배선(114) 및 배선(115)에 입력되는 H-레벨 신호의 전위는 편의상 전위 V1이라 부르고, 배선(111), 배선(112), 배선(114), 및 배선(115)에 입력되는 L-레벨 신호의 전위는 편의상 전위 V2라고 부른다.
배선(111)은, 콘트롤러 등의 외부 회로로부터 본 실시형태의 회로에 클록 신호 등의 신호를 전송하는 데 이용된다. 배선(111)은 신호선 또는 클록선으로서 기능한다. 배선(112)은, 본 실시형태의 회로의 출력 신호를 화소 회로 또는 디멀티플렉서 등의 회로에 전송하는 데 이용된다. 배선(112)은 신호선 또는 게이트선으로서 기능한다. 배선(113)은, 전원 회로 등의 외부 회로로부터 본 실시형태의 회로에 전위 V2 등의 전원 전압을 공급하는 데 이용된다. 배선(113)은 전원선, 부(negative) 전원선, 또는 접지선으로서 기능한다. 배선(114)은, 타이밍 콘트롤러 등의 외부 회로 또는 또 다른 회로로부터 본 실시형태의 회로에 스타트 신호를 전송하는 데 이용된다. 배선(114)은 신호선으로서 기능한다. 배선(115)은, 타이밍 콘트롤러 등의 외부 회로 또는 또 다른 회로로부터 본 실시형태의 회로에 리셋 신호를 전송하는 데 이용된다. 배선(115)은 신호선으로서 기능한다.
트랜지스터(101)는 배선(111)과 배선(112) 사이의 전기적 연속성(continuity)을 제어하기 위한 스위치로서 기능한다. 또한, 트랜지스터(101)는, 트랜지스터(101)의 제2 단자와 게이트 사이의 용량 결합에 의해 노드(11)의 전위를 상승시키는 타이밍을 제어하는 기능을 가진다. 트랜지스터(102)는 배선(113)과 배선(112) 사이의 전기적 연속성을 제어하기 위한 스위치로서 기능한다. 트랜지스터(103)는 배선(112)과 노드(11) 사이의 전기적 연속성을 제어하기 위한 스위치로서 기능한다. 트랜지스터(104)는 배선(114)과 노드(11) 사이의 전기적 연속성을 제어하기 위한 스위치로서 기능한다. 또한, 트랜지스터(104)는, 배선(114)에 접속된 입력 단자와 노드(11)에 접속된 출력 단자를 갖춘 다이오드로서 기능한다. 트랜지스터(105)는 배선(113)과 노드(11) 사이의 전기적 연속성을 제어하기 위한 스위치로서 기능한다.
그 다음, 도 1a 내지 도 1f의 회로의 동작의 예를, 도 2a의 타이밍도와 도 2b 내지 도 2e와 도 3a 내지 도 3c의 개략도를 참조하여 설명한다. 여기서, 도 1a의 회로를 예로서 설명한다.
도 2a는 배선(111), 배선(114), 배선(115), 배선(112), 노드(11), 및 노드(12)의 전위를 도시하는 타이밍도의 예이다. 도 2a의 타이밍도는 기간 A, 기간 B, 기간 C, 기간 D, 및 기간 E를 포함한다. 도 2a의 타이밍도는, 기간 A와 기간 B와 기간 C가 순서대로 배치되는 기간; 및 기간 D와 기간 E가 교대로 나타나는 기간을 포함한다.
우선, 도 2a 내지 도 2c를 참조하여 기간 A를 설명한다. 기간 A에서, 배선(111)의 전위(전위 V111이라고 함)는 V2(저전위)가 된다. 결과적으로, 트랜지스터(103)는 오프로 되어, 배선(112)과 노드(11) 사이의 연속성이 단절된다. 배선(114)의 전위(전위 V114라고 함)는 V1(고전위)이 된다. 결과적으로, 트랜지스터(104)는 온으로 되어, 배선(114)과 노드(11) 사이의 연속성이 설정된다. 배선(115)의 전위(전위 V115라고 함)는 V2가 된다. 결과적으로, 트랜지스터(105)는 오프로 되어, 배선(113)과 노드(11) 사이의 연속성이 단절된다. 따라서, 배선(114)의 전위가 노드(11)에 공급되어, 노드(11)의 전위(V11이라고 함)가 증가하기 시작한다. 그 다음, 노드(11)의 전위는 V2 + Vth101 (Vth101은 트랜지스터(101)의 임계 전압임)을 초과한다. 따라서, 트랜지스터(101)는 온으로 되어, 배선(112)과 배선(111) 사이의 연속성이 설정된다. 노드(12)의 전위(전위 V12라고 함)는, 회로(200) 때문에 V2 또는 적어도 V2＋Vth102 미만(Vth102는 트랜지스터(102)의 임계 전압임)이 된다. 따라서, 트랜지스터(102)는 오프로 되어, 배선(113)과 배선(112) 사이의 연속성이 단절된다. 결과적으로, 배선(111)의 전위가 배선(112)에 공급되어, 배선(112)의 전위(V112라고 함)가 V2가 된다(도 2b 참조).
그 후, 노드(11)의 전위는 더욱 증가한다. 그 다음, 노드(11)의 전위는 V1 - Vth104 (Vth104는 트랜지스터(104)의 임계 전압임)까지 증가한다. 따라서, 트랜지스터(104)는 오프로 되어, 배선(114)과 노드(11) 사이의 연속성이 단절된다. 따라서, 노드(11)는 플로팅 상태가 되어, 노드(11)의 전위는 V1－Vth104에 유지된다(도 2c 참조).
도 2a 및 도 2d를 참조하여 기간 B를 설명한다. 기간 B에서, 노드(12)의 전위는, 회로(200) 때문에 V2로 또는 V2＋Vth102 미만으로 남아 있다. 결과적으로, 트랜지스터(102)는 오프로 남아 있어, 배선(113)과 배선(112) 사이의 연속성이 단절된 채로 남아 있다. 배선(111)의 전위는 V1이 된다. 따라서, 트랜지스터(101)는 온으로 남아 있고, 배선(112)의 전위는 증가한다. 동시에 트랜지스터(103)는 온으로 되어, 배선(112)과 노드(11) 사이의 연속성이 설정된다. 배선(112)의 전위가 V1－Vth103(Vth103은 트랜지스터(103)의 임계 전압임)에 도달하면 트랜지스터(103)는 오프로 된다는 점에 유의한다. 따라서, 배선(112)과 노드(11) 사이의 연속성이 단절된다. 배선(114)의 전위는 V2가 된다. 결과적으로, 트랜지스터(104)는 오프로 남아 있어, 배선(114)과 노드(11) 사이의 연속성이 단절된 채로 남아 있다. 배선(115)의 전위는 V2로 남아 있다. 따라서, 트랜지스터(105)는 오프로 남아 있어, 배선(113)과 노드(11) 사이의 연속성이 단절된 채로 남아 있다. 따라서, 노드(11)는 플로팅 상태가 된다. 여기서 배선(112)의 전위는 계속 상승을 유지한다. 결과적으로, 노드(11)의 전위는, 트랜지스터(101)의 게이트와 제2 단자 사이의 기생 용량 때문에 V1＋Vth101＋Va(Va는 양의 수)까지 증가할 수 있다. 이것이 이른바 부트스트랩 동작이다. 따라서, 배선(112)의 전위는 전위 V1까지 증가할 수 있다(도 2d 참조).
도 2a 및 도 2e와 도 3a를 참조하여 기간 C를 설명한다. 기간 C에서, 배선(111)의 전위는 V2가 된다. 결과적으로, 트랜지스터(103)는 오프로 남아 있어, 배선(112)과 노드(11) 사이의 연속성이 단절된 채로 남아 있다. 배선(114)의 전위는 V2로 남아 있다. 따라서, 트랜지스터(104)는 오프로 남아 있어, 배선(114)과 노드(11) 사이의 연속성이 설정된 채로 남아 있다. 배선(115)의 전위는 V1이 된다. 결과적으로, 트랜지스터(105)는 온으로 되어, 배선(113)과 노드(11) 사이의 연속성이 설정된다. 따라서, 배선(113)의 전위는 노드(11)에 인가된다. 배선(113)의 전위는 V2이므로, 노드(11)의 전위는 V2가 된다. 따라서, 트랜지스터(101)는 오프로 되어, 배선(111)과 배선(112) 사이의 연속성이 단절된다. 노드(12)의 전위는, 회로(200) 때문에 V2＋Vth102 미만으로 남아 있다. 결과적으로, 트랜지스터(102)는 오프로 남아 있어, 배선(113)과 배선(112) 사이의 연속성이 단절된 채로 남아 있다(도 2e 참조). 많은 경우에, 배선(111)의 전위가 V2가 되는 타이밍은, 트랜지스터(101)가 오프로 되는 타이밍보다 빠르게 된다는 점에 유의한다. 이 때문에, 트랜지스터(101)가 오프로 되기 전에 배선(111)의 전위가 배선(112)에 공급되어, 배선(112)의 전위는 V2가 된다(도 3a 참조).
도 2a와 도 3b를 참조하여 기간 D를 설명한다. 기간 D에서, 배선(111)의 전위는 V1이 된다. 결과적으로, 트랜지스터(103)는 온으로 되어, 배선(112)과 노드(11) 사이의 연속성이 설정된다. 배선(114)의 전위는 V2로 남아 있다. 따라서, 트랜지스터(104)는 오프로 남아 있어, 배선(114)과 노드(11) 사이의 연속성이 단절된 채로 남아 있다. 배선(115)의 전위는 V2가 된다. 결과적으로, 배선(113)과 노드(11) 사이의 연속성이 단절된다. 노드(12)의 전위는, 회로(200) 때문에 V2＋Vth102를 초과한다. 따라서, 트랜지스터(102)는 온으로 되어, 배선(113)과 배선(112) 사이의 연속성이 설정된다. 따라서, 배선(113)의 전위가 노드(11)에 공급되어, 노드(11)의 전위가 V2가 된다. 따라서, 트랜지스터(101)는 오프로 되어, 배선(111)과 배선(112) 사이의 연속성이 단절된다. 배선(113)의 전위가 배선(112)에 공급되어, 배선(112)의 전위가 V2가 된다(도 3b 참조).
도 2a와 도 3c를 참조하여 기간 E를 설명한다. 기간 E에서, 배선(111)의 전위는 V2가 된다. 결과적으로, 트랜지스터(103)는 오프로 되어, 배선(112)과 노드(11) 사이의 연속성이 단절된다. 배선(114)의 전위는 V2로 남아 있다. 따라서, 트랜지스터(104)는 오프로 남아 있어, 배선(114)과 노드(11) 사이의 연속성이 단절된 채로 남아 있다. 배선(115)의 전위는 V2로 남아 있다. 결과적으로, 배선(113)과 노드(11) 사이의 연속성이 단절된다. 노드(12)의 전위는, 회로(200) 때문에 V2로 또는 V2＋Vth102 미만으로 된다. 따라서, 트랜지스터(102)는 오프로 되어, 배선(113)과 배선(112) 사이의 연속성이 단절된다. 따라서, 노드(11)는 플로팅 상태가 되어, 노드(11)의 전위는 V2로 남아 있다. 따라서, 트랜지스터(101)는 오프로 남아 있어, 배선(111)과 노드(112) 사이의 연속성이 단절된 채로 남아 있다. 배선(112)은 플로팅 상태가 되어, 배선(112)의 전위는 V2로 남아 있다(도 3c 참조).
도 1c에 도시된 반도체 장치의 경우, 기간 D에서, 노드(12)의 전위가, V2＋Vth102를 초과하고 또한 V2＋Vth103을 초과하는 것이 바람직하다는 점에 유의한다. 이 경우, 트랜지스터(103)는 온으로 되어, 배선(113)과 노드(11) 사이의 연속성이 설정된다. 결과적으로, 배선(113)의 전위가 노드(11)에 인가된다. 따라서, 배선(113)의 전위가 하나의 트랜지스터를 통해 노드(11)에 공급되어, 노드(11)의 전위가 안정화될 수 있다.
도 1d에 도시된 회로의 경우, 기간 C에서, 트랜지스터(105)가 온으로 되면 배선(113)과 배선(112) 사이의 연속성이 설정된다는 점에 유의한다. 결과적으로, 배선(113)의 전위가 배선(112)에 인가된다. 따라서, V112의 하강 시간이 단축될 수 있다.
도 1e에 도시된 회로의 경우, 배선(116)의 전위는 기간 A에서 V2인 것이 바람직하다는 점에 유의한다. 기간 B 내지 기간 E에서, 배선(116)의 전위는 V1 또는 V2가 될 수 있다. 따라서 전압 V1이 배선(116)에 인가될 수 있다. 대안으로서, 배선(116)에는, 배선(111)에 입력되는 클록 신호와는 위상이 어긋난 클록 신호가 입력될 수 있다. 대안으로서, 예를 들어, 배선(116)에는, 배선(111)에 입력되는 클록 신호를 반전시킴으로써 얻어진 신호가 입력될 수 있다. 도 1f에 도시된 반도체 장치의 경우, 배선(116)의 전위는 기간 A에서는 V1이 되고, 기간 B에서는 V2가 되는 것이 바람직하다. 기간 C 내지 기간 E에서, 배선(116)의 전위는 V1 또는 V2일 수 있다. 배선(116)에는, 배선(111)에 입력되는 클록 신호와는 위상이 어긋난 클록 신호가 입력될 수 있다. 대안으로서, 배선(116)에는, 배선(111)에 입력되는 클록 신호를 반전시킴으로써 얻어진 신호가 입력될 수 있다.
전술된 바와 같이, 전술된 반도체 장치에서, 배선(112)의 전위는 부트스트랩 동작을 이용함으로써 배선(111)의 전위와 같게 될 수 있다.
종래의 기술에서, 트랜지스터는 높은 임계이하 스윙(subthreshold swing)을 갖는다는 점에 유의한다. 이것은 다음과 같은 문제들 중 임의의 문제를 야기한다: 배선(114)의 전위가 V1이 된 때로부터 트랜지스터(104)가 오프로 될 때까지의 시간이 길다; 기간 A를 연장시키는 것이 필요하기 때문에, 구동 주파수를 증가시키는 것이 어렵다; V112의 상승 시간이 길다(출력 신호의 상승 시간이 길다); 배선(112)에 인가될 수 있는 부하가 작다; 트랜지스터(101)의 채널폭이 크다; 그리고, 레이아웃 면적이 크다.
대조적으로, 본 실시형태에서는, 트랜지스터는 낮은 임계이하 스윙을 갖는다. 따라서, 구동 능력이 향상될 수 있다. 예를 들어, 트랜지스터(104)의 임계이하 스윙이 낮으면, 배선(114)의 전위가 V1인 때로부터 트랜지스터(104)가 온으로 될 때까지의 시간을 단축시키는 것이 가능하다. 결과적으로, 기간 A의 길이가 단축될 수 있고, 구동 주파수의 향상으로 이어진다. 또 다른 예로서, 트랜지스터(104)의 임계이하 스윙이 낮으면, V112의 상승 시간을 단축시키는 것이 가능하다. 대안으로서, 큰 부하가 배선(112)에 인가되더라도, 그 부하가 구동될 수 있다. 대안으로서, 트랜지스터(101)의 채널폭이 감소될 수 있어서, 레이아웃 면적의 저감으로 이어진다.
종래의 기술에서, 트랜지스터는 높은 오프 전류를 가진다는 점에 유의한다. 이것은 다음과 같은 문제들 중 임의의 문제를 야기한다: 시간의 경과에 따라 노드(11)로부터 소실되는 전하의 양이 크다; 노드(11)의 전위가 감소된다; 노드(11)의 전위가 트랜지스터(101)를 온으로 하는 값보다 높게 유지될 수 있는 시간이 짧다; 구동 주파수를 낮추는 것이 어렵다; 그리고, 반도체 장치가 동작할 수 있는 구동 주파수의 범위가 좁아진다.
대조적으로, 본 실시형태에서는, 트랜지스터는 낮은 오프 전류를 가진다. 따라서, 구동 능력이 향상될 수 있다. 예를 들어, 트랜지스터(103), 트랜지스터(104), 및 트랜지스터(105)의 오프 전류가 낮으면, 노드(11)로부터 소실되는 전하의 양이 감소될 수 있다. 결과적으로, 노드(11)의 전위의 감소가 억제될 수 있다. 즉, 노드(11)의 전위가 트랜지스터(101)를 온으로 하는 값보다 높게 유지될 수 있는 시간이 연장될 수 있다. 그 결과, 구동 주파수가 낮아질 수 있다; 따라서, 반도체 장치가 동작할 수 있는 구동 주파수의 범위가 넓어질 수 있다.
도 1a 내지 도 1f에 도시된 회로는 트랜지스터 등의 소자를 추가로 포함할 수 있다. 예를 설명한다.
도 4a는 트랜지스터(121)를 포함하는 도 1a에 도시된 회로의 예를 나타낸다. 도 1b 내지 도 1f에 도시된 회로는 마찬가지로 트랜지스터(121)를 포함할 수 있다. 트랜지스터(121)의 제1 단자는 배선(113)에 접속된다. 트랜지스터(121)의 제2 단자는 배선(112)에 접속된다. 트랜지스터(121)의 게이트는 배선(116)에 접속된다. 배선(116)에는 클록 신호가 입력되는 것이 바람직하다. 따라서, 기간 E에서, 트랜지스터(121)가 온으로 되어, 배선(113)의 전위가 배선(112)에 인가된다. 결과적으로, 배선(112)의 노이즈가 저감될 수 있다.
도 4b는 트랜지스터(122)를 포함하는 도 1a에 도시된 회로의 예를 도시한다. 도 1b 내지 도 1f와 도 4a에 도시된 회로는 마찬가지로 트랜지스터(122)를 포함할 수 있다. 트랜지스터(122)의 제1 단자는 배선(113)에 접속된다. 트랜지스터(122)의 제2 단자는 배선(112)에 접속된다. 트랜지스터(122)의 게이트는 배선(115)에 접속된다. 따라서, 기간 C에서, 트랜지스터(122)가 온으로 되어, 배선(113)의 전위가 배선(112)에 인가될 수 있다. 결과적으로, V112의 상승 시간이 단축될 수 있다.
도 4c는 트랜지스터(123)를 포함하는 도 1a에 도시된 회로의 예를 도시한다. 도 1b 내지 도 1f와 도 4a 및 도 4b에 도시된 회로는 마찬가지로 트랜지스터(123)를 포함할 수 있다. 트랜지스터(123)의 제1 단자는 배선(114)에 접속된다. 트랜지스터(123)의 제2 단자는 노드(11)에 접속된다. 트랜지스터(123)의 게이트는 배선(116)에 접속된다. 따라서, 기간 E에서도, 배선(114)의 전위가 노드(11)에 인가될 수 있다. 결과적으로, 노드(11)의 노이즈가 저감될 수 있다.
도 4d는 트랜지스터(124)를 포함하는 도 1a에 도시된 회로의 예를 도시한다. 도 1b 내지 도 1f와 도 4a 내지 도 4c에 도시된 회로는 마찬가지로 트랜지스터(124)를 포함할 수 있다. 트랜지스터(124)의 제1 단자는 배선(111)에 접속된다. 트랜지스터(124)의 제2 단자는 배선(117)에 접속된다. 트랜지스터(124)의 게이트는 노드(11)에 접속된다. 따라서, 배선(117)의 전위는 배선(112)의 전위와 동일한 타이밍에서 변경될 수 있다. 이 경우, 배선(112) 및 배선(117) 중 하나는 부하에 접속되고, 다른 하나는 또 다른 회로에 접속된다. 따라서, 부하에 기인한 배선(112) 및 배선(117) 중 그 하나의 전위 변화에 의해 영향받지 않고 회로의 다른 부분이 구동될 수 있다.
도 4e는 트랜지스터(124) 및 트랜지스터(125)를 포함하는 도 1a에 도시된 회로의 예를 도시한다. 도 1b 내지 도 1f와 도 4a 내지 도 4c에 도시된 회로는 마찬가지로 트랜지스터(124) 및 트랜지스터(125)를 포함할 수 있다. 트랜지스터(125)의 제1 단자는 배선(113)에 접속된다. 트랜지스터(125)의 제2 단자는 배선(117)에 접속된다. 트랜지스터(125)의 게이트는 노드(12)에 접속된다. 따라서, 배선(117)의 전위는 V2로 유지될 수 있다. 대안으로서, 배선(117)의 노이즈가 저감될 수 있다.
도 4f는 용량 소자(126)를 포함하는 도 1a에 도시된 회로의 예를 도시한다. 도 1b 내지 도 1f와 도 4a 내지 도 4e에 도시된 회로는 마찬가지로 용량 소자(126)를 포함할 수 있다. 용량 소자(126)는 트랜지스터(101)의 게이트와 제2 단자 사이에 놓인다.
도 1b 내지 도 1f에 도시된 회로 각각은 용량 소자(126) 및 트랜지스터(121 내지 125)로부터 선택된 2개 이상의 소자를 포함할 수 있다는 점에 유의한다.
도 2a의 타이밍도 뿐만 아니라, 다양한 다른 타이밍도가 본 실시형태의 회로에 적용될 수 있다는 점에 유의한다. 예를 설명한다. 예를 들어, 노드(12)의 전위는, 기간 A 내지 기간 E 중 적어도 기간 B에서 V2＋Vth102 미만인 것이 바람직하다. 이 경우, 기간 A, C, D, 및 E에서, 노드(12)의 전위는 V2＋Vth102 미만이거나 V2＋Vth102 초과일 수 있다. 기간 D와 기간 E 중 하나(구체적으로 기간 D)에서는, 노드(12)의 전위는 V2＋Vth102를 초과하는 값인 것이 바람직하고, 기간 D와 기간 E 중 다른 하나(구체적으로 기간 E)에서는, 노드(12)의 전위는, V2＋Vth102 미만인 것이 바람직하다는 점에 유의한다. 따라서, 트랜지스터(102)가 온으로 되어 있는 시간을 단축하는 것이 가능하므로, 트랜지스터(102)의 임계 전압의 변동을 억제하는 것이 가능하다. 도 1c에 도시된 회로의 경우, 기간 A에서, 노드(12)의 전위가 V2＋Vth102를 초과하면, 트랜지스터(103)가 온으로 되어, 노드(11)의 전위 감소를 야기한다는 점에 유의한다. 이 때문에, 기간 A에서, 노드(12)의 전위는 V2 + Vth102 미만인 것이 바람직하다. 또 다른 예로서, 배선(111)에 입력되는 신호는, 도 5a에 도시된 바와 같이, 비평형(non-balanced)일 수 있다. 따라서, 기간 C에서, 배선(115)의 전위가 V1이 되는 타이밍은 배선(111)의 전위가 V2가 되는 타이밍보다 늦을 수 있다. 결과적으로, V112의 하강 시간이 단축될 수 있다. 또 다른 예로서, 배선(111)에 입력되는 신호는 도 5b에 도시된 바와 같이, 다상 클록 신호(multiphase clock signal)일 수 있다. 결과적으로, 전력 소비가 저감될 수 있다. 도 5b는 배선(111)에 4상 클록 신호가 입력될 때 얻어진 타이밍도의 예임에 유의한다.
트랜지스터(101)의 W/L(W：채널폭, L：채널 길이) 비(ratio)는, 트랜지스터(103), 트랜지스터(104), 트랜지스터(105), 트랜지스터(121), 트랜지스터(122), 트랜지스터(123), 트랜지스터(124), 및 트랜지스터(125)의 W/L 비보다 높은 것이 바람직하다. 결과적으로, V112의 상승 시간과 하강 시간을 단축하는 것이 가능하다. 구체적으로는, 트랜지스터(101)의 W/L 비는, 트랜지스터(104)의 W/L 비의 2배 이상 20배 미만인 것이 바람직하고, 더욱 바람직하게는 트랜지스터(104)의 W/L 비의 3배 이상 15배 미만이며, 더욱 더 바람직하게는 트랜지스터(104)의 W/L 비의 5배 이상 12배 미만이다. 또 다른 예로서, 트랜지스터(105)의 W/L 비는 트랜지스터(104)의 W/L 비보다 작은 것이 바람직하다. 결과적으로, 기간 C에서, 트랜지스터(101)가 오프로 되는 타이밍을 지연시켜 V112의 하강 시간을 단축하는 것이 가능하다. 구체적으로는, 트랜지스터(105)의 W/L 비는, 트랜지스터(104)의 W/L 비의 0.3배 이상 1배 미만인 것이 바람직하고, 더욱 바람직하게는 트랜지스터(104)의 W/L 비의 0.4배 내지 0.9배이며, 더욱 더 바람직하게는 트랜지스터(104)의 W/L 비의 0.5배 내지 0.8배이다. 또 다른 예로서, 트랜지스터(103)의 W/L 비는 트랜지스터(104)의 W/L 비보다 작은 것이 바람직하다. 결과적으로, 노드(11)의 전위가 기간 B에서 너무 많이 감소하는 것을 방지하는 것이 가능하다. 구체적으로는, 트랜지스터(103)의 W/L 비는, 트랜지스터(104)의 W/L 비의 0.1배 이상 1배 미만인 것이 바람직하고, 더욱 바람직하게는 트랜지스터(104)의 W/L 비의 0.3배 내지 0.9배이며, 더욱 더 바람직하게는 트랜지스터(104)의 W/L 비의 0.4배 내지 0.7배이다.
예를 들어, 트랜지스터(122)의 W/L 비는 트랜지스터(102)의 W/L 비보다 높은 것이 바람직하다. 결과적으로, V112의 하강 시간을 단축하는 것이 가능하다. 구체적으로는, 트랜지스터(122)의 W/L 비는, 트랜지스터(102)의 W/L 비의 2배 이상 20배 미만인 것이 바람직하고, 더욱 바람직하게는 트랜지스터(102)의 W/L 비의 3배 내지 15배이며, 더욱 더 바람직하게는 트랜지스터(102)의 W/L 비의 5배 이상 10배 미만이다. 또 다른 예로서, 트랜지스터(124)의 W/L 비는 트랜지스터(101)의 W/L 비보다 작은 것이 바람직하다. 이것은, 많은 경우에 있어서 배선(117)에 접속되는 부하는 배선(112)에 접속되는 부하보다 작기 때문이다. 또 다른 예로서, 트랜지스터(125)의 W/L 비는 트랜지스터(102)의 W/L 비보다 작은 것이 바람직하다. 이것은, 많은 경우에 있어서 배선(117)에 접속되는 부하는 배선(112)에 접속되는 부하보다 작기 때문이다.
예를 들어, 노드(12)의 진폭 전압(amplitude voltage)은, 노드(11), 배선(111), 배선(112), 배선(114), 배선(115), 배선(116), 및 배선(117) 중 적어도 하나의 진폭 전압 미만인 것이 바람직하다. 결과적으로, 전력 소비를 저감하는 것이 가능하다. 구체적으로는, 노드(12)의 진폭 전압은 배선(111)의 진폭 전압의 0.3배 이상 1배 미만인 것이 바람직하고, 더욱 바람직하게는 배선(111)의 진폭 전압의 0.5배 이상 1배 미만이며, 더욱 더 바람직하게는 배선(111)의 진폭 전압의 0.6배 내지 0.9배이다. 또 다른 예로서, 노드(11)의 진폭 전압은, 노드(12), 배선(111), 배선(112), 배선(114), 배선(115), 배선(116), 및 배선(117) 중 적어도 하나의 진폭 전압을 초과하는 것이 바람직하다. 결과적으로, 트랜지스터(101)의 게이트와 소스 사이의 전위차를 증가시킬 수 있으므로, V112의 상승 시간과 하강 시간을 단축하는 것이 가능하다. 구체적으로는, 노드(11)의 진폭 전압은 배선(111)의 진폭 전압보다 크고 배선(111)의 진폭 전압의 2배 이하인 것이 바람직하고, 더욱 바람직하게는 배선(111)의 진폭 전압의 1.2배 내지 1.8배이며, 더욱 더 바람직하게는 배선(111)의 진폭 전압의 1.4배 내지 1.6배이다.
예를 들어, 트랜지스터(102)가 오프로 되어 있는 시간은, V111이 하이(high)인 시간보다 긴 것이 바람직하다.
아몰퍼스(amorphous) 실리콘을 이용한 기술에서는, 트랜지스터의 이동도가 낮다는 점에 유의한다. 또한, 트랜지스터(101)가 큰 부하(예를 들어, 게이트선)를 구동할 수 있게 하기 위하여 트랜지스터(101)의 채널폭을 증가시키는 것이 필요하다. 결과적으로, 트랜지스터(101)의 채널폭은 배선(111)의 폭보다 크다. 대조적으로, 본 실시형태의 회로에서 이용되는 트랜지스터의 이동도는 아몰퍼스 실리콘을 이용한 트랜지스터의 이동도보다 높다. 결과적으로, 트랜지스터(101)의 채널폭을 감소시키는 것이 가능하다.
이 때문에, 트랜지스터(101)의 채널폭은 배선(111)의 폭들 중 적어도 하나보다 작은 것이 바람직하다. 구체적으로는, 트랜지스터(101)의 채널폭은, 배선(111)의 폭의 0.3배 이상 1배 미만인 것이 바람직하고, 더욱 바람직하게는 배선(111)의 폭의 0.4배 내지 0.9배이며, 더욱 더 바람직하게는 배선(111)의 폭의 0.5배 내지 0.8배이다.
그 다음, 회로(200)의 구체적인 예를 설명한다. 도 7a는 용량 소자(201) 및 트랜지스터(202)를 포함하는 회로(200)의 구성의 예를 도시한다. 용량 소자(201)의 한 전극은 배선(111)에 접속된다. 용량 소자(201)의 다른 전극은 노드(12)에 접속된다. 트랜지스터(202)의 제1 단자는 배선(113)에 접속된다. 트랜지스터(202)의 제2 단자는 노드(12)에 접속된다. 트랜지스터(202)의 게이트는 노드(11)에 접속된다. 트랜지스터(202)의 게이트는 배선(112) 또는 배선(114)에 접속될 수 있다는 점에 유의한다.
그 다음, 회로(200)의 동작의 예를 도 7b 내지 도 7f를 참조하여 설명한다.
기간 A 및 기간 B에서, 노드(11)의 전위는 고전위(예를 들어, V2＋Vth202 (Vth202는 트랜지스터(202)의 임계 전압임)를 초과하는 값)일 수 있다. 예를 들어, 노드(11)의 전위의 값은, 기간 A에서는 V1－Vth104이고, 기간 B에서는 V1＋Vth101＋Va이다. 결과적으로, 트랜지스터(202)는 온으로 되고, 배선(113)과 노드(12) 사이의 연속성이 설정된다. 따라서 배선(113)의 전위가 노드(12)에 인가된다. 배선(113)의 전위는 V2이므로, 노드(12)의 전위는 V2가 된다(도 7b 참조).
기간 C에서, 배선(111)의 전위는 V2가 된다. 여기서 트랜지스터(202)는 오프로 남아 있어, 배선(113)과 노드(12) 사이의 연속성이 설정된 채로 남아 있다. 결과적으로, 배선(113)의 전위가 노드(12)에 여전히 인가되어, 노드(12)의 전위가 V2인 채로 남아 있다. 여기서, 배선(111)과 노드(12) 사이의 전위차는 용량 소자(201)에 유지된다. 그 다음, 노드(11)의 전위가 V2가 된다. 결과적으로, 트랜지스터(202)는 오프로 되고, 배선(113)과 노드(12) 사이의 연속성이 단절된다. 따라서, 노드(12)는 플로팅 상태가 된다. 노드(12)의 전위는 용량 소자(201)에 의해 V2로 유지된다는 점에 유의한다(도 7c 참조).
기간 D에서, 노드(11)의 전위는 V2인 채로 남아 있다. 결과적으로, 트랜지스터(202)는 오프로 남아 있어, 배선(113)과 노드(12) 사이의 연속성이 단절된 채로 남아 있다. 여기서 배선(111)의 전위는 V1이 된다. 따라서, 노드(12)의 전위는 용량 소자(201)의 용량 결합에 의해 증가된다(도 7d 참조). 기간 E에서, 노드(11)의 전위는 V2인 채로 남아 있다. 따라서, 트랜지스터(202)는 오프로 남아 있어, 배선(113)과 노드(12) 사이의 연속성이 단절된 채로 남아 있다. 여기서 배선(111)의 전위는 V2가 된다. 결과적으로, 노드(12)의 전위는 용량 소자(201)의 용량 결합에 의해 감소된다(도 7e 참조).
전술된 바와 같이, 적은 수의 소자에 의해 노드(12)의 전위가 제어될 수 있는 회로가 형성될 수 있다.
도 7f에 도시된 바와 같이, 도 7a에 도시된 회로의 트랜지스터(203)를 형성하는 것이 가능하다는 점에 유의한다. 트랜지스터(203)의 제1 단자는 배선(113)에 접속된다. 트랜지스터(203)의 제2 단자는 노드(12)에 접속된다. 트랜지스터(203)의 게이트는 배선(114)에 접속된다. 트랜지스터(203)는 기간 A에서 온이고, 기간 B 내지 E에서는 오프이다. 따라서, 배선(113)의 전위가 기간 A에서 노드(12)에 인가되어, 기간 A에서 V12의 하강 시간이 단축되는 것을 허용한다. 트랜지스터(203)의 게이트가 배선(115)에 접속되면, 트랜지스터(203)는 기간 C에서는 온이고, 기간 A, B, D, 및 E에서는 오프이다. 따라서, 기간 C에서, 배선(113)의 전위가 노드(12)에 인가되어, 용량 소자(201)이 동작하는데 요구되는 전압이 신뢰성있게 유지될 수 있다. 대안으로서, 기간 C에서, 용량 소자(201)가 전압을 유지하는데 요구되는 시간이 길게 될 수 있어서, 용량 소자(201)의 용량이 증가될 수 있다. 용량 소자(201)의 용량이 크다면, 기간 D에서 노드(12)의 전위가 증가될 수 있다.
본 실시형태에서는, 예를 들어, 트랜지스터(202)의 오프 전류가 낮기 때문에, 용량 소자(201)로부터 소실되는 전하의 양이 저감될 수 있다. 따라서, 노드(12)의 고전위측의 저하와 노드(12)의 저전위측의 증가를 억제할 수 있다. 따라서, 기간 A의 개시부터 그 다음 기간 A의 개시까지의 시간을 연장시키는 것이 가능하다. 따라서, 구동 주파수가 낮아질 수 있다. 그 결과, 반도체 장치가 동작할 수 있는 구동 주파수의 범위가 넓어질 수 있다.
본 실시형태의 회로들 중, 이하의 구조들의 각각이 본 발명의 한 실시형태이다: 트랜지스터(101), 트랜지스터(103), 및 트랜지스터(104)를 포함하는 반도체 장치(도 6a 참조); 트랜지스터(101), 트랜지스터(102), 및 트랜지스터(104)를 포함하는 반도체 장치(도 6b 참조); 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 및 트랜지스터(104)를 포함하는 반도체 장치(도 6c 및 6d 참조); 트랜지스터(101), 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(105)를 포함하는 반도체 장치(도 6e 참조); 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 및 트랜지스터(105)를 포함하는 반도체 장치(도 6f 참조).
(실시형태 2)
본 실시형태에서는, 본 발명의 한 실시형태인 표시 장치의 시프트 레지스터 회로를 설명한다. 본 실시형태의 시프트 레지스터 회로는 실시형태 1의 회로들 중 임의의 회로를 포함할 수 있다. 또한, 본 실시형태의 시프트 레지스터 회로는, 게이트 드라이버 회로 및/또는 소스 드라이버 회로 등의 표시 장치의 드라이버 회로로서 이용될 수 있다.
도 8은 N개의 회로(301)(회로 301_1 내지 301_N)를 포함하는 시프트 레지스터 회로의 구성예를 도시한다. 실시형태 1에서 설명된 회로들 중 임의의 회로는 회로(301)로서 이용될 수 있다. 도 8은 도 1a에 도시된 회로가 회로(301)로서 이용되는 경우의 예를 도시한다.
도 8에 도시된 시프트 레지스터 회로의 접속을 설명한다. 회로(301_i)(i는 2 내지 N-1에 포함됨)의 접속을 예로서 설명한다. 회로(301_i)는, 배선(311_i), 배선(311_i-1), 배선(311_i+1), 배선들(312 또는 313) 중 어느 하나, 및 배선(314)에 접속된다. 구체적으로는, 회로(301_i)에서, 배선(112)은 배선(311_i)에 접속된다; 배선(114)은 배선(311_i-1)에 접속된다; 배선(115)은 배선(311_i+1)에 접속된다; 배선(111)은 배선(312) 및 배선(313) 중 하나에 접속된다; 그리고, 배선(113)은 배선(314)에 접속된다. 회로(301_i)에서 배선(111)이 배선(312)에 접속되는 경우, 회로(301_i+1) 및 회로(301_i-1)에서 배선(111)은 배선(313)에 접속된다는 점에 유의한다. 회로(301_1)는, 배선(114)이 배선(315)에 접속된다는 점에서 회로(301_i)와 다르다. 회로(301_N)는, 배선(115)이 더미 회로(미도시)의 출력 단자, 리셋 신호가 입력되는 배선(도시하지 않음), 또는 배선(315) 등에 접속된다는 점에서 회로(301_i)와 다르다.
도 8에 도시된 시프트 레지스터 회로의 동작을 도 9의 타이밍도를 참조하여 설명한다.
회로(301_i)의 동작의 예를 설명한다. 우선, 배선(311_i-1)의 전위(전위 V311_i-1)가 V1으로 된다. 그러면, 회로(301_i)는 기간 A의 동작을 실시하여, 배선(311_i)의 전위(전위 V311_i)는 V2가 된다. 그 후, 배선(312)의 전위(전위 V312) 및 배선(313)의 전위(전위 V313)가 반전된다. 그러면, 회로(301_i)는 기간 B의 동작을 실시하여, 배선(311_i)의 전위는 V1이 된다. 그 후, 배선(312)의 전위 및 배선(313)의 전위가 반전되어, 배선(311_i+1)의 전위(전위 V311_i+1)는 V1이 된다. 그러면, 회로(301_i)는 기간 C의 동작을 실시하여, 배선(311_i)의 전위는 V2가 된다. 그 후, 회로(301_i)는, 배선(311_i-1)의 전위가 다시 V1이 될 때까지 기간 D의 동작과 기간 E의 동작을 순서대로 반복하여, 배선(311_i)의 전위는 V2인 채로 남아 있다. 회로(301_1)는, 배선(315)의 전위(전위 V315)가 V1이 되면 기간 A의 동작을 실시한다는 점에서 회로(301_i)와 다르다는 점에 유의한다.
전술된 바와 같이, 배선(311_1 내지 311_N)의 전위들(전위 V311_1 내지 V311_N)이 순차적으로 V1으로 될 수 있다.
배선(311)에는 시프트 레지스터 회로의 출력 신호가 입력된다. 배선(312)에는 클록 신호가 입력된다. 배선(313)에는, 배선(312)에 입력되는 클록 신호와는 위상이 다른 클록 신호, 또는 배선(312)에 입력되는 클록 신호의 반전에 의해 얻어진 신호가 입력된다. 배선(314)에는 전압 V2가 인가된다. 배선(315)에는 스타트 신호가 입력된다.
배선(311)은, 시프트 레지스터 회로의 출력 신호를 화소 회로 또는 디멀티플렉서 등의 회로에 전송하는 데 이용된다. 배선(311)은 신호선 또는 게이트선으로서 기능한다. 배선(312) 및 배선(313) 각각은, 콘트롤러 등의 외부 회로로부터 본 실시형태의 시프트 레지스터 회로에 클록 신호 등의 신호를 전송하는 데 이용된다. 배선(312) 및 배선(313) 각각은 신호선 또는 클록선으로서 기능한다. 배선(314)은, 전원 회로 등의 외부 회로로부터 본 실시형태의 시프트 레지스터 회로에 전압 V2 등의 전원 전압을 공급하는 데 이용된다. 배선(314)은 전원선, 부(negative) 전원선, 또는 접지선으로서 기능한다. 배선(315)은, 콘트롤러 등의 외부 회로로부터 본 실시형태의 시프트 레지스터 회로에 스타트 신호를 전송하는 데 이용된다. 배선(315)은 신호선으로서 기능한다.
도 8에 도시된 시프트 레지스터 회로는, 시프트 레지스터가 트랜지스터를 포함하는 경우 주사 방향을 스위칭하는 기능을 가질 수 있다. 즉, 시프트 레지스터 회로는, 배선(311_1 내지 311_N)의 전위가 순서대로 V1이 되는 구동 방법과, 배선(311_N 내지 311_1)의 전위가 순서대로 V1이 되는 구동 방법을 스위칭할 수 있다. 도 10은 주사 방향을 변경하기 위한 스위치를 포함하는 시프트 레지스터 회로의 예를 도시한다. 도 10은 회로(301_i-1 내지 301_i+1)를 예로서 도시한다. 도 10에 도시된 시프트 레지스터 회로는, N개의 회로(301), N개의 트랜지스터(302)(트랜지스터 302_1 내지 302_N), N개의 트랜지스터(303)(트랜지스터 303_1 내지 303_N), N개의 트랜지스터(304)(트랜지스터 304_1 내지 304_N), 및 N개의 트랜지스터(305)(트랜지스터 305_1 내지 305_N)를 포함한다. 예를 들어, 트랜지스터(302_i)의 제1 단자는 배선(311_i-1)에 접속된다; 트랜지스터(302_i)의 제2 단자는 회로(301_i)의 배선(114)에 접속된다; 그리고, 트랜지스터(302_i)의 게이트는 배선(315)에 접속된다. 트랜지스터(303_i)의 제1 단자는 배선(311_i-1)에 접속된다; 트랜지스터(303_i)의 제2 단자는 회로(301_i)의 배선(115)에 접속된다; 그리고, 트랜지스터(303_i)의 게이트는 배선(316)에 접속된다. 트랜지스터(304_i)의 제1 단자는 배선(311_i+1)에 접속된다; 트랜지스터(304_i)의 제2 단자는 회로(301_i)의 배선(114)에 접속된다; 그리고, 트랜지스터(304_i)의 게이트는 배선(316)에 접속된다. 트랜지스터(305_i)의 제1 단자는 배선(311_i+1)에 접속된다; 트랜지스터(305_i)의 제2 단자는 회로(301_i)의 배선(115)에 접속된다; 그리고, 트랜지스터(305_i)의 게이트는 배선(315)에 접속된다.
도 10에 도시된 시프트 레지스터 회로의 동작의 예를 설명한다. 배선(311_1 내지 311_N)의 전위가 순서대로 V1로 되는 구동 방법에서, 배선(315)에는 H-레벨 신호가 입력되고, 배선(316)에는 L-레벨 신호가 입력되는 것이 바람직하다. 결과적으로, 트랜지스터(302_i)가 온으로 되고, 트랜지스터(303_i)가 오프로 되며, 트랜지스터(304_i)가 오프로 되고, 트랜지스터(305_i)가 온으로 된다. 따라서, 배선(311_i)로부터 출력되는 신호는 회로(301_i+1)의 배선(114)과 회로(301_i-1)의 배선(115)에 공급된다. 배선(311_N 내지 311_1)의 전위가 순서대로 V1이 되는 구동 방법에서, 배선(315)에는 L-레벨 신호가 입력되고, 배선(316)에는 H-레벨 신호가 입력되는 것이 바람직하다. 결과적으로, 트랜지스터(302_i)가 오프로 되고, 트랜지스터(303_i)가 온으로 되며, 트랜지스터(304_i)가 온으로 되고, 트랜지스터(305_i)가 오프로 된다. 따라서, 배선(311_i)로부터 출력되는 신호는 회로(301_i+1)의 배선(115)과 회로(301_i-1)의 배선(114)에 공급된다.
배선(315) 및 배선(316)의 한쪽 또는 양쪽 모두에 입력되는 신호의 진폭 전압은, N개의 배선(311), 배선(312), 및 배선(313)의 적어도 하나에 입력되는 신호의 진폭 전압보다 높은 것이 바람직하다는 점에 유의한다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 2의 회로에 포함된 트랜지스터의 예를 설명한다. 구체적으로는, 채널 영역이 산화물 반도체를 이용하여 형성되는 트랜지스터의 구조의 예와 그 제조 단계를 설명한다.
산화물 반도체로서, 다음과 같은 산화물이 이용될 수 있다: 4 금속 원소의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체; 3 금속 원소의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체막; 2 금속 원소의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체; In-O계 산화물 반도체; Sn-O계 산화물 반도체; Zn-O계 산화물 반도체 등. 또한, 산화물 반도체에는 SiO2가 포함될 수도 있다.
산화물 반도체에 대해, InMO3(ZnO)m (m>0, m은 자연수가 아님 )로 표기되는 물질이 이용될 수 있다. 여기서, M은, Ga, Al, Mn 또는 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다. InMO3(ZnO)m (m＞0, m은 자연수가 아님)으로 표현되는 조성식의 산화물 반도체들 중에서, M으로서 Ga를 포함하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르며, In-Ga-Zn-O계 산화물 반도체의 박막을 또한 In-Ga-Zn-O계 막이라고 부른다. 또한, 본 명세서에서 In-Ga-Zn-O로 표현되는 산화물 반도체 재료는, InGaO3(ZnO)m (m＞0, m은 자연수가 아님)이며, m이 자연수가 아닌 ICP-MS나 RBS를 이용한 분석에 의해 확인할 수 있다.
채널 영역이 산화물 반도체를 이용하여 형성되는 트랜지스터의 제조 방법의 예를 도 11a 내지 11d를 참조하여 설명한다.
도 11a 내지 도 11d는 트랜지스터의 단면 구조의 예를 나타낸다. 도 11a 내지 도 11d에 도시된 트랜지스터(410)는 보텀 게이트 채널 에칭형 트랜지스터이다.
도 11a 내지 도 11d에는 싱글-게이트 트랜지스터가 도시되어 있지만, 필요하다면 복수의 채널 영역을 포함하는 멀티-게이트 트랜지스터가 형성될 수 있다.
이하, 도 11a 내지 도 11d를 참조하여 기판(400) 위에 트랜지스터(410)를 형성하는 단계들을 설명한다.
우선, 절연면을 갖는 기판(400) 위에 도전막이 형성된다. 그 다음, 제1 포토리소그래피 공정을 통해 게이트 전극층(411)이 형성된다.
절연면을 갖는 기판(400)으로서 이용될 수 있는 기판에 관해서는 특별한 제한이 없지만, 기판이, 적어도 이후에 실시되는 열 처리를 견디기에 충분히 높은 내열성(heat resistance)을 갖는 것이 필요하다. 예를 들어, 바륨 보로실리케이트 유리(barium borosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass) 등을 포함하는 유리 기판이 이용될 수 있다. 이후에 실시되는 열 처리의 온도가 높은 경우에는, 그 변형점이 730℃ 이상인 유리 기판이 이용되는 것이 바람직하다.
하지막(base film)으로서 역할하는 절연막이 기판(400)과 게이트 전극층(411) 사이에 제공될 수도 있다. 하지막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나 이상의 막을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
게이트 전극층(411)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료; 또는 이들 금속 재료를 주성분으로서 포함하는 합금 재료를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
그 다음, 게이트 전극층(411) 위에 게이트 절연층(402)이 형성된다.
게이트 절연층(402)은, 플라즈마-강화 CVD, 스퍼터링 등에 의해, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 대안으로서, 게이트 절연층에 대해 산화 하프늄(HfOx) 또는 산화 탄탈(TaOx) 등의 하이-k(high-k) 재료가 이용될 수 있다. 게이트 절연층(402)의 두께는 100 nm 내지 500 nm이다. 게이트 절연층(402)이 적층 구조를 갖도록 형성되는 경우, 50 nm 내지 200 nm의 두께를 갖는 제1 게이트 절연층과, 5 nm 내지 300 nm의 두께를 갖는 제2 게이트 절연층이 적층된다.
본 실시형태에서는, 게이트 절연층(402)으로서, 플라즈마-강화 CVD에 의해 100 nm 이하의 두께로 산화 질화 실리콘층이 형성된다.
또한, 게이트 절연층(402)으로서, 고밀도 플라즈마 장치를 이용하여 산화 질화 실리콘막이 형성될 수도 있다. 여기서, 고밀도 플라즈마 장치란, 1×1011/cm3 이상의 플라즈마 밀도를 실현할 수 있는 장치를 말한다. 예를 들어, 3 kW 내지 6 kW의 마이크로파 전력의 인가에 의해 플라즈마를 발생시켜, 절연막을 형성한다. 고밀도 플라즈마 장치를 이용하여 형성된 절연막은 균일한 두께를 가질 수 있기 때문에, 절연막은 뛰어난 단차 피복성(step coverage)을 가진다. 또한, 고밀도 플라즈마 장치를 이용하여 형성된 절연막에 관해 말하자면, 박막의 두께가 정확하게 제어될 수 있다.
고밀도 플라즈마 장치를 이용하여 형성되는 절연막은, 종래의 평행 평판형의 PCVD 장치를 이용하여 형성되는 절연막과는 크게 다르다. 동일한 에칭액을 이용한 에칭 속도를 서로 비교하는 경우, 고밀도 플라즈마 장치를 이용하여 형성된 절연막의 에칭 속도는 종래의 평행 평판형의 PCVD 장치를 이용하여 형성된 절연막보다 10%이상 또는 20%이상 낮다. 따라서, 고밀도 플라즈마 장치를 이용하여 형성된 절연막은 치밀한 막(dense film)이라고 말할 수 있다.
이후의 단계에서 진성(i형) 또는 실질적으로 진성화된 산화물 반도체(고순도화된 산화물 반도체)는, 계면 준위 및 계면 전하에 대해 매우 민감하다; 따라서, 산화물 반도체와 게이트 절연층 사이의 계면은 중요하다. 따라서, 고순도화된 산화물 반도체에 접하는 게이트 절연층(GI)은 높은 품질을 필요로 한다. 따라서, 마이크로파(2.45 GHz)를 이용한 고밀도 플라즈마-강화 CVD는, 높은 내압을 갖는 고품질의 치밀한 절연막을 형성할 수 있으므로 바람직하다. 이것은, 고순도화된 산화물 반도체가 고품질 게이트 절연층에 밀착하면, 계면 준위가 저감될 수 있고 계면 특성이 양호해질 수 있기 때문이다. 게이트 절연층이, 게이트 절연층으로서 양호한 막 품질을 갖는 것 뿐만 아니라 산화물 반도체와의 낮은 계면 준위 밀도와 양호한 계면을 갖는 것이 중요하다.
그 다음, 게이트 절연층(402) 위에, 2 nm 내지 200 nm의 두께로 산화물 반도체막(430)이 형성된다. 산화물 반도체막(430)으로서, In-Ga-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막 등이 이용된다. 본 실시형태에서, 산화물 반도체막(430)은 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터링에 의해 성막된다. 이 단계에서의 단면도가 도 11a에 대응한다. 대안으로서, 산화물 반도체막(430)은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링에 의해 성막될 수 있다.
여기서는, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(In2O3：Ga2O3：ZnO=1：1：1［몰비］)을 이용하여 성막이 실시된다. 성막 조건은 다음과 같이 설정된다: 기판과 타겟의 사이의 거리가 100 mm; 압력은 0.2 Pa; 직류(DC) 전력이 0.5 kW; 분위기는 아르곤 및 산소(아르곤：산소=30 sccm：20 sccm, 및 산소의 유량비는 40%)를 포함하는 분위기. 펄스 직류(DC) 전력을 이용하는 것이 바람직한데, 이것은 성막시에 발생된 분말 물질이 저감될 수 있고 막 두께가 균일해질 수 있기 때문이라는 점에 유의한다. In-Ga-Zn-O 막의 두께는 5 nm 내지 200 nm이다. 본 실시형태에서는, 산화물 반도체막으로서, In-Ga-Zn-O계 금속 산화물 타겟을 이용하여 스퍼터링에 의해 20 nm 두께의 In-Ga-Zn-O계 막이 성막된다. 그 다음, 산화물 반도체층막(430)은 제2 포토리소그래피 공정을 통해 섬-형상의 산화물 반도체층으로 가공된다.
그 다음, 산화물 반도체층이 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화를 위한 제1 열 처리의 온도는, 400℃ 내지 750℃, 바람직하게는 400℃이상 기판의 변형점 미만이다. 여기서는, 열 처리 장치의 일종인 전기로(electric furnace)에 기판을 두고, 질소 분위기하 450℃에서 1시간 동안 산화물 반도체층에 열 처리를 실시한 후, 기판을 대기에 노출시키지 않음으로써 산화물 반도체층으로의 물과 수소의 재혼입을 방지한다; 따라서, 산화물 반도체층(431)이 얻어진다(도 11b 참조).
열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 갖춘 것일 수도 있다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열 처리를 실시하기 위한 장치이다. 가스로서는, 아르곤 등의 희가스나 질소 등의, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들어, 제1 열 처리로서, GRTA는 다음과 같이 실시될 수도 있다. 650 ℃ 내지 700℃의 고온으로 가열된 불활성 가스에 기판을 이송하여 넣고, 수 분간 가열한 다음, 기판을 이송하여 고온으로 가열된 불활성 가스로부터 꺼낸다. GRTA는 단시간의 고온 열 처리를 가능케 한다.
제1 열 처리의 분위기에서, 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스, 또는 건조 공기에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 예를 들어, 열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 바람직하게는 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
또한, 산화물 반도체막이 섬-형상의 산화물 반도체층으로 가공되기 이전에, 산화물 반도체층에 대한 제1 열 처리가 산화물 반도체막(430)에 실시될 수 있다. 그 경우, 제1 열 처리 후에 가열 장치로부터 기판을 꺼낸 다음, 제2 포토리소그래피 공정을 실시한다.
또한, 게이트 절연층(402)에 개구부가 형성되는 경우, 개구부의 형성은 산화물 반도체막(430)이 탈수화 또는 탈수소화되기 이전에 또는 이후에 실시될 수도 있다.
여기서 산화물 반도체막(430)의 에칭은 습식 에칭으로 한정되지 않고 건식 에칭일 수도 있다는 점에 유의한다.
산화물 반도체막(430)의 건식 에칭에 이용되는 에칭 가스로서는, 염소를 포함한 가스(예를 들어, 염소(Cl2), 또는 3염화 붕소(BCl3))를 이용하는 것이 바람직하다.
산화물 반도체막(430)의 습식 에칭에 이용되는 에칭액으로서는, 인산, 아세트산, 및 질산의 혼합에 의해 얻어진 용액, 암모니아 과산화수소 혼합물(31 wt%의 과산화 수소수: 28 wt%의 암모니아: 물=5:2:2) 등이 이용될 수 있다. 대안으로서, ITO-07N(KANTO CHEMICAL CO., INC. 제조)이 이용될 수도 있다.
그 다음, 게이트 절연층(402) 및 산화물 반도체층(431) 위에 금속 도전막이 형성된다. 금속 도전막은 스퍼터링이나 진공 증착에 의해 형성될 수도 있다. 금속 도전막의 재료로서, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 또는 스칸듐(Sc)으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 조합하여 포함하는 합금 등이 이용될 수 있다. 대안으로서, 전술된 원소들 중 임의의 원소의 질화물막이 이용될 수도 있다. 대안으로서, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be), 및 이트륨(Y)으로부터 선택된 하나 이상의 재료가 이용될 수도 있다. 또한, 금속 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층된 3층 구조 등을 들 수 있다.
금속 도전막의 형성 후에 열 처리를 실시하면, 금속 도전막이 열 처리를 견디기에 충분히 높은 내열성을 갖는 것이 바람직하다.
제3 포토리소그래피 공정을 통해 금속 도전막 위에 레지스트 마스크가 형성된다; 선택적 에칭에 의해 소스 전극층(415a) 및 드레인 전극층(415b)이 형성된다; 그 다음, 레지스트 마스크가 제거된다(도 11c 참조).
본 실시형태에서는, 금속 도전막으로서 티타늄막이 이용되고, 산화물 반도체층(431)에 대해 In-Ga-Zn-O계 산화물이 이용되며, 에칭액으로서 암모니아 과산화수소수(암모니아, 물, 과산화수소의 혼합액)가 이용된다.
제3 포토리소그래피 공정에서는, 산화물 반도체층(431)의 일부만이 에칭되어 일부 경우에는 그루브(침하부)를 갖는 산화물 반도체층이 형성된다는 점에 유의한다.
또한, 포토리소그래피 공정에서 이용되는 포토마스크(photomask)의 수를 줄이고 공정수를 줄이기 위하여, 투과한 빛이 복수의 강도를 갖는 노광 마스크인 다계조 마스크(multi-tone mask)를 이용하여 에칭 공정이 실시될 수도 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께를 가지며, 애싱(ashing)에 의해 형상이 변할 수 있다; 따라서, 이 레지스트 마스크는 막을 상이한 패턴으로 가공하는 복수의 에칭 공정에서 이용될 수 있다. 따라서, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크가 하나의 다계조 마스크에 의해 형성될 수 있다. 따라서, 노광 마스크의 수와 대응하는 포토리소그래피 공정수가 저감될 수 있어서, 공정이 간략화될 수 있다.
그 다음, 아산화 질소(N2O), 질소(N2), 또는 아르곤(Ar) 등의 가스를 이용하여 플라즈마 처리가 실시된다. 이 플라즈마 처리에 의해, 노출된 산화물 반도체층의 표면에 부착된 흡착수 등이 제거된다. 대안으로서, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리가 실시될 수도 있다.
플라즈마 처리 후, 보호 절연막으로서 역할하며 산화물 반도체층(431)의 일부에 접하는 산화물 절연층(416)이 대기에 노출되지 않고 형성된다.
산화물 절연층(416)은, 산화물 절연층(416)에 물이나 수소 등의 불순물을 혼입시키지 않는 적절한 방법, 예를 들어, 스퍼터링법에 의해 적어도 1 nm 이상의 두께를 갖도록 형성될 수 있다. 산화물 절연층(416)에 수소가 포함되면, 수소가 산화물 절연층에 침입하여, 산화물 반도체층(431)의 백채널이 저저항을 갖게 되고(n형 도전성을 갖게 됨), 기생 채널이 형성된다. 따라서, 산화물 절연층(416)이 가능한 한 수소를 적게 포함하기 위하여 수소가 이용되지 않는 성막 방법을 이용하는 것이 중요하다.
본 실시형태에서는, 산화물 절연층(416)으로서 200 nm 두께의 산화 실리콘막이 스퍼터링에 의해 성막된다. 성막시의 기판 온도는, 실온 내지 300℃의 범위이고, 본 실시형태에서는 100℃이다. 산화 실리콘막은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링에 의해 성막될 수 있다. 또한, 타겟으로서 산화 실리콘 타겟이나 실리콘 타겟이 이용될 수 있다. 예를 들어, 실리콘 타겟을 이용하여 산소 및 질소를 포함하는 분위기에서 스퍼터링에 의해 산화 실리콘막이 성막될 수 있다.
그 다음, 불활성 가스 분위기, 건조 공기 분위기, 또는 산소 가스 분위기에서 제2 열 처리(바람직하게는 200℃ 내지 400℃, 예를 들어 250℃ 내지 350℃)가 실시된다. 예를 들어, 질소 분위기하 250℃에서 1시간 동안 제2 열 처리가 실시된다. 제2 열 처리를 통해, 산화물 반도체층의 일부(채널 영역)가 산화물 절연층(416)에 접한 상태로 가열된다. 따라서, 산화물 반도체층의 일부(채널 영역)에 산소가 공급된다.
상기 단계들을 통해, 탈수화 또는 탈수소화를 위한 열 처리가 산화물 반도체층에 실시된 후, 산화물 반도체층의 일부(채널 영역)가 선택적으로 산소 과잉인 상태로 된다. 이들 단계들은 트랜지스터(410)가 형성되는 것을 허용한다.
또한, 대기 중 100℃ 내지 200℃에서 1시간 내지 30시간 동안 열 처리가 실시될 수도 있다. 본 실시형태에서, 열 처리는 150℃에서 10시간 동안 실시된다. 이 열 처리는 일정한 가열 온도에서 실시될 수도 있다. 대안으로서, 다음과 같은 가열 온도의 변화가 1회보다 많이 반복적으로 실시될 수도 있다. 이 열 처리는 일정한 가열 온도에서 실시되거나, 온도가 실온으로부터 100℃ 내지 200℃의 가열 온도까지 상승한 다음 그 가열 온도로부터 실온으로 하강하는 반복된 온도 사이클을 따를 수 있다.
산화물 절연층(416) 위에 보호 절연층이 형성될 수도 있다. 예를 들어, RF 스퍼터링에 의해 질화 실리콘막이 형성된다. RF 스퍼터링은 높은 생산성을 갖기 때문에, 보호 절연층의 성막 방법으로서 이용되는 것이 바람직하다. 보호 절연층은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이러한 불순물의 외부로부터 침입을 차단하는 무기 절연막, 대표적으로는, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 또는 산화 질화 알루미늄막을 이용하여 형성된다. 본 실시형태에서는, 보호 절연층으로서, 보호 절연층(403)이 질화 실리콘막을 이용하여 형성된다(도 11d 참조).
본 실시형태에서, 트랜지스터(410)의 산화물 반도체층은, 산화물 반도체로부터의 n형 불순물인 수소의 제거와 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 순도의 증가에 의해 얻어진 진성(i형) 또는 실질적으로 진성인 산화물 반도체층이다. 즉, 트랜지스터(410)의 산화물 반도체층은, 불순물의 첨가가 아니라 수소나 물 등의 불순물의 극력 제거에 의해 고순도화된 진성(i형) 반도체층 또는 고순도화된 i형 반도체층에 가까운 반도체층이다. 이런 방식으로, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 같아질 수 있다.
산화물 반도체의 밴드갭(Eg)은 3.15 eV이고 전자 친화력(χ)은 4.3 eV라고 일컬어진다. 소스 전극층 및 드레인 전극층에 이용되는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 이 경우, 금속과 산화물 반도체 사이의 계면에, 쇼트키 전자 장벽(Schottky electron barrier)은 형성되지 않는다.
예를 들어, 채널폭(W)이 1×104 ㎛이고 채널 길이(L)가 3 ㎛인 트랜지스터의 경우에도, 실온에서 오프 전류는 10-13 A 이하이고, 임계이하 스윙은 0.1 V/decade(게이트 절연층의 두께가 100 ㎚)일 수 있다.
이런 방식으로 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 순도를 증가시킴으로써, 트랜지스터(410)가 양호한 방식으로 동작할 수 있다.
산화물 반도체의 전기 특성의 변동을 방지하기 위하여, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 변동을 야기하는 불순물이 의도적으로 제거된다. 추가로, 불순물의 제거 단계에서 동시에 감소되는 산화물 반도체의 주성분인 산소의 공급에 의해, 산화물 반도체가 고순도화된 전기적으로 i형(진성)인 산화물 반도체가 된다.
따라서, 산화물 반도체 내의 수소의 양은 가능한 한 작은 것이 바람직하다. 또한, 고순도화된 산화물 반도체 내의 캐리어수가 상당히 작고(제로에 근접), 캐리어 밀도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 이하이다. 즉, 산화물 반도체층의 캐리어 밀도는 제로에 극히 가까울 수 있다. 산화물 반도체층의 캐리어수가 상당히 적기 때문에, 트랜지스터의 오프 전류가 저감될 수 있다. 오프 전류는 가능한 한 낮은 것이 바람직하다. 트랜지스터의 채널폭(W)의 마이크로미터당 전류량은, 100 aA 이하, 바람직하게는 10 zA(젭토암페어) 이하, 더욱 바람직하게는 1 zA 이하이다. 또한, 트랜지스터는 PN 접합을 갖지 않으며, 핫 캐리어로 인해 열화되지 않는다; 따라서, 트랜지스터의 전기적 특성이 악영향을 받지 않는다.
전술된 바와 같이 산화물 반도체층에 포함되는 수소의 극력 제거에 의해 고순도화된 산화물 반도체를 이용하여 채널 영역이 형성되는 트랜지스터에서, 오프 전류가 극히 낮아질 수 있다. 즉, 회로 설계에서, 산화물 반도체층은 트랜지스터가 오프인 때 절연체로서 간주될 수 있다. 대조적으로, 산화물 반도체층은, 트랜지스터가 온일 때 아몰퍼스 실리콘을 포함하는 반도체층보다 나은 전류 공급 능력을 가진다고 평가될 수 있다.
저온 폴리실리콘을 포함하는 박막 트랜지스터는, 산화물 반도체를 포함하는 트랜지스터에 비해 오프 전류가 약 10000배라는 가정하에 설계된다. 따라서, 산화물 반도체를 포함하는 트랜지스터를 저온 폴리실리콘을 포함하는 박막 트랜지스터와 비교하는 경우, 산화물 반도체를 포함하는 트랜지스터의 전압 유지 시간은, 축적 용량이 서로 같거나 실질적으로 같을 때(약 0.1 pF), 10000배 정도로 연장될 수 있다. 예를 들어, 동화상이 60 fps로 표시되는 경우, 1회의 신호 기입에 대한 유지 시간은 저온 폴리실리콘을 포함하는 박막 트랜지스터의 10000배인 약 160초가 될 수 있다. 이런 방식으로, 더 적은 빈도의 화상 신호의 기입에 의해서도, 정지 화상이 표시부에 표시될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 한 실시형태인 표시 장치의 예를 설명한다.
도 12a는 실시형태 2의 시프트 레지스터 회로를 포함하는 표시 장치의 예를 도시한다. 도 12a에 도시된 표시 장치는, 타이밍 콘트롤러(5360); 소스 드라이버 회로(5362), 게이트 드라이버 회로(5363_1), 및 게이트 드라이버 회로(5363_2)를 포함하는 드라이버 회로(5361); 및 화소부(5364)를 포함한다. 화소부(5364)에는, 소스 드라이버 회로(5362)로부터 연장되는 복수의 소스선(5371)과 게이트 드라이버 회로(5363_1 및 5363_2)로부터 연장되는 복수의 게이트선(5372)이 제공된다. 복수의 소스선(5371)과 복수의 게이트선(5372)이 서로 교차하는 영역에는 화소(5367)가 매트릭스로 제공된다.
표시 장치는, 조명 장치, 그 제어 회로 등을 포함할 수 있다는 점에 유의한다. 그 경우, 화소(5367)는 액정 소자를 포함하는 것이 바람직하다.
게이트 드라이버 회로(5363_1)와 게이트 드라이버 회로(5363_2) 중 하나를 제공하지 않는 것도 가능하다는 점에 유의한다.
타이밍 콘트롤러(5360)는, 드라이버 회로(5361)에 제어 신호를 공급함으로써 드라이버 회로(5361)의 동작을 제어하는 기능을 가진다. 예를 들어, 타이밍 콘트롤러(5360)는, 스타트 신호(SSP), 클록 신호(SCK), 반전 클록 신호(SCKB), 영상 신호(DATA), 또는 래치 신호(LAT) 등의 제어 신호를 소스 드라이버 회로(5362)에 공급한다. 또한, 타이밍 콘트롤러(5360)는, 스타트 신호(GSP), 클록 신호(GCK), 또는 반전 클록 신호(GCKB) 등의 제어 신호를 게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2)에 공급한다.
소스 드라이버 회로(5362)는 복수의 소스선(5371)에 영상 신호를 출력하는 기능을 가진다. 소스 드라이버 회로(5362)는, 드라이버 회로, 신호선 드라이버 회로 등이라고 부를 수 있다. 영상 신호는 화소(5367)에 입력된다. 화소(5367)에 포함된 표시 소자는 영상 신호에 따라 계조(grayscale)를 생성한다.
게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2) 각각은 각 행에서 화소(5367)를 순차적으로 선택하는 기능을 가진다. 게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2) 각각은 드라이버 회로 또는 주사선 드라이버 회로라고 부를 수 있다. 화소(5367)를 선택하는 타이밍은, 게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2)가 게이트선(5372)에 게이트 신호를 출력할 때 제어된다.
도 12a에 도시된 표시 장치에서, 게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2)는 화소부(5364)와 동일한 기판 위에 형성될 수 있다는 점에 유의한다. 도 12b는, 화소부(5364)와 동일한 기판(기판(5380)) 위에 게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2)가 형성되는 경우의 예를 도시한다. 기판(5380) 및 외부 회로는 단자(5381)를 통해 서로 접속된다는 점에 유의한다.
도 12a에 도시된 표시 장치에서, 소스 드라이버 회로(5362)의 일부(예를 들어, 스위치, 멀티플렉서, 시프트 레지스터 회로, 디코더 회로, 인버터 회로, 버퍼 회로, 및/또는 레벨 시프터 회로)는 화소부(5364)와 동일한 기판 위에 형성될 수 있다는 점에 유의한다. 도 12c는, 화소부(5364)와 동일한 기판(기판(5380)) 위에 게이트 드라이버 회로(5363_1) 및 게이트 드라이버 회로(5363_2)와 소스 드라이버 회로(5362)의 일부(참조 번호 5362a로 표기)가 형성되고, 소스 드라이버 회로(5362)의 다른 부분(참조 번호 5362b로 표기)은 기판(5380)과는 상이한 기판 위에 형성되는 경우의 예를 도시한다.
표시 장치의 드라이버 회로 또는 드라이버 회로의 일부로서 실시형태 2의 시프트 레지스터 회로가 이용될 수 있다. 특히, 표시 장치의 드라이버 회로가 실시형태 3의 트랜지스터를 포함할 때, 실시형태 2의 시프트 레지스터 회로의 이용은 드라이버 회로의 구동 능력의 향상으로 이어진다. 따라서, 표시 장치가 대형화될 수 있다. 대안으로서, 표시부의 해상도가 향상될 수 있다. 대안으로서, 드라이버 회로의 레이아웃 면적이 저감됨으로써, 표시 장치의 프레임 크기를 저감할 수 있다.
(실시형태 5)
본 실시형태에서는, 전자 기기의 예를 설명한다.
도 13a 내지 도 13h와 도 14a 내지 도 14d는 전자 기기를 나타낸다. 이들 전자 기기들 각각은, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 주파수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 향기 또는 적외선을 측정하는 기능을 가진 센서), 마이크로폰(5008) 등을 포함할 수 있다.
도 13a는 모바일 컴퓨터를 도시하며, 전술된 것 외에도 스위치(5009), 적외선 포트(5010) 등을 포함할 수 있다. 도 13b는 기록 매체를 갖춘 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)를 도시하며, 전술된 것 외에도 제2 표시부(5002), 기록 매체 판독부(5011) 등을 포함할 수 있다. 도 13c는 고글형 디스플레이를 도시하며, 전술된 것 외에도 제2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 포함할 수 있다. 도 13d는 휴대형 게임기를 나타내며, 전술된 것 외에도 기록 매체 판독부(5011) 등을 포함할 수 있다. 도 13e는 프로젝터를 나타내며, 전술된 것 외에도 광원(5033), 투사 렌즈(5034) 등을 포함할 수 있다. 도 13f는 휴대형 게임기를 나타내며, 전술된 것 외에도 제2 표시부(5002), 기록 매체 판독부(5011) 등을 포함할 수 있다. 도 13g는 텔레비전 수상기를 나타내며, 전술된 것 외에도 튜너, 화상 처리부 등을 포함할 수 있다. 도 13h는 휴대형 텔레비전 수상기를 나타내며, 전술된 것 외에도 신호를 송신 및 수신할 수 있는 충전기(5017)를 포함할 수 있다. 도 14a는 디스플레이를 나타내며, 전술된 것 외에도 지지부(5018) 등을 포함할 수 있다. 도 14b는 카메라를 나타내며, 전술된 것 외에도 외부 접속 포트(5019), 셔터 버튼(5015), 화상 수신부(5016) 등을 포함할 수 있다. 도 14c는 컴퓨터를 나타내며, 전술된 것 외에도 포인팅 장치(5020), 외부 접속 포트(5019), 리더/라이터(5021) 등을 포함할 수 있다. 도 14d는 휴대 전화기를 나타내며, 전술된 것 외에도, 안테나, 휴대 전화기 및 이동 단말용의 1 세그먼트(1seg 디지털 TV 방송) 부분 수신 서비스용 튜너 등을 포함할 수 있다.
도 13a 내지 도 13h와, 도 14a 내지 도 14d에 도시된 전자 기기는, 다양한 기능, 예를 들어, 많은 정보(예를 들어, 정지 화상, 동화상, 및 텍스트 화상)를 표시부에 표시하는 기능; 터치 패널 기능; 캘린더, 일자, 시각 등을 표시하는 기능; 많은 소프트웨어(프로그램)에 의해 처리를 제어하는 기능; 무선 통신 기능; 무선 통신 기능을 이용해 다양한 컴퓨터 네트워크에 접속하는 기능; 무선 통신 기능을 이용해 많은 데이터를 송신 및 수신하는 기능; 기록 매체에 저장된 프로그램이나 데이터를 판독하고 프로그램이나 데이터를 표시부에 표시하는 기능을 가질 수 있다. 또한, 복수의 표시부를 포함하는 전자 기기는, 하나의 표시부에는 주로 화상 정보를 표시하면서 또 다른 표시부에는 주로 문자 정보를 표시하는 기능, 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체 3차원 화상을 표시하는 기능 등을 가질 수 있다. 또한, 화상 수신부를 포함하는 전자 기기는, 정지 화상을 촬영하는 기능, 동화상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 기록 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 도 13a 내지 도 13h와 도 14a 내지 도 14d에 나타낸 전자 기기에 제공될 수 있는 기능은 이것들로 한정되지 않으며, 전자 기기는 다양한 기능을 가질 수 있다는 점에 유의한다.
도 14e는 표시 장치가 건물 구조물에 병합되는 예를 도시한다. 도 14e는 하우징(5022), 표시부(5023), 조작부인 리모콘(5024), 스피커(5025) 등을 도시한다. 표시 장치는 벽걸이형 디스플레이의 형태로 건물 구조물에 병합되며, 넓은 공간을 요구하지 않고 제공될 수 있다.
도 14f는 표시 장치가 건물 구조물에 병합되는 또 다른 예를 도시한다. 표시 패널(5026)이 조립식 욕조기(5027)에 병합되어, 목욕자가 표시 패널(5026)을 통해 TV 등을 시청할 수 있다.
본 실시형태는 건물 구조물의 예로서 벽과 조립식 욕조기를 설명하지만, 본 실시형태는 이들로 한정되지 않으며, 표시 장치는 다양한 건물 구조물에 제공될 수 있다는 점에 유의한다.
그 다음, 표시 장치가 이동 물체에 병합되는 예를 설명한다.
도 14g는 표시 장치가 차량에 병합되는 예를 도시한다. 표시 패널(5028)은 차량의 차체(5029)에 병합되고, 요구시에, 차량의 동작에 관련된 정보나 차량의 내부나 외부로부터 입력된 정보를 표시할 수 있다. 표시 패널(5028)은 네비게이션 기능을 가질 수도 있다는 점에 유의한다.
도 14h는 표시 장치가 여객용 비행기에 병합되는 예를 도시한다. 도 14h는 여객용 비행기의 좌석 위의 천장(5030)에 표시 패널(5031)이 제공되는 사용 패턴을 도시한다. 표시 패널(5031)은 경첩부(5032)를 통해 천장(5030)에 병합되며, 승객은 경첩부(5032)를 펼침으로써 표시 패널(5031)을 통해 TV 등을 시청할 수 있다. 표시 패널(5031)은 승객의 제어에 의한 정보를 표시가 허용된다.
본 실시형태의 이동 물체의 예로서 자동차 차체 및 비행기 기체에가 도시되어 있지만, 본 실시형태는 이들로 한정되지 않는다: 반도체 장치들은, 2륜 차량, 4륜 차량(자동차, 버스 등을 포함), 기차(모노레일, 철도 등을 포함), 선박 등의 다양한 물체에 제공될 수 있다는 점에 유의한다.
실시형태 2의 시프트 레지스터 회로는 본 실시형태의 전자 기기에 병합되는 것이 바람직하다. 특히, 실시형태 2의 시프트 레지스터 회로는 전자 기기의 표시부를 구동하기 위한 회로로서 병합되는 것이 바람직하다. 실시형태 2의 시프트 레지스터가 전자 기기의 표시부를 구동하기 위한 회로로서 병합되면, 드라이버 회로의 면적이 줄어들 수 있고 표시부의 크기가 증가될 수 있다. 또한, 표시부의 해상도가 향상될 수 있다.
본 출원은 2010년 2월 23일 일본 특허청에 출원된 일본 특허 출원번호 제2010-036902호에 기초하며, 그 전체 내용을 본 명세서에서 참조용으로 원용한다.
101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 111: 배선, 112: 배선, 113: 배선, 114: 배선, 115: 배선, 116: 배선, 117: 배선, 121: 트랜지스터, 122: 트랜지스터, 123: 트랜지스터, 124: 트랜지스터, 125: 트랜지스터, 126: 용량 소자, 200: 회로, 201: 용량 소자, 202: 트랜지스터, 203: 트랜지스터, 301: 회로, 302: 트랜지스터, 303: 트랜지스터, 304: 트랜지스터, 305: 트랜지스터, 311: 배선, 312: 배선, 313: 배선, 314: 배선, 315: 배선, 316: 배선, 400: 기판, 402: 게이트 절연층, 403: 보호 절연층, 410: 트랜지스터, 411: 게이트 전극층, 415a: 소스 전극층, 415b: 드레인 전극층, 416: 산화물 절연층, 430: 산화물 반도체막, 431: 산화물 반도체층, 5000: 하우징, 5001: 표시부, 5002: 제2 표시부, 5003: 스피커, 5004: LED 램프, 5005: 제어 키, 5006: 접속 단자, 5007: 센서, 5008: 마이크로폰, 5009: 스위치, 5010: 적외선 포트, 5011: 기록 매체 판독부, 5012: 지지부, 5013: 이어폰, 5015: 셔터 버튼, 5016: 화상 수신부, 5017: 충전기, 5018: 지지부, 5019: 외부 접속 포트, 5020: 포인팅 장치, 5021: 리더/라이터, 5022: 하우징, 5023: 표시부, 5024: 리모콘, 5025: 스피커, 5026: 표시 패널, 5027: 욕조기, 5028: 표시 패널, 5029: 차체, 5030: 천장, 5031: 표시 패널, 5032: 경첩부, 5360: 타이밍 콘트롤러, 5361: 회로, 5362: 회로, 5362a: 회로, 5362b: 회로, 5363_1: 회로, 5363_2: 회로, 5364: 화소부, 5367: 화소, 5371: 소스 배선, 5372: 게이트 배선, 5380: 기판, 및 5381: 단자.

Claims (4)

  1. 반도체 장치로서,
    제1 내지 제3 트랜지스터를 포함하는 회로를 갖고,
    상기 제1 내지 제3 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 갖고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 배선과 직접적으로 접속되고,
    상기 제1 배선은 클록 신호를 전달할 수 있는 기능을 갖는, 반도체 장치.
  2. 반도체 장치로서,
    시프트 레지스터를 갖고,
    상기 시프트 레지스터는 제1 내지 제3 트랜지스터를 포함하는 회로를 갖고,
    상기 제1 내지 제3 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 갖고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 배선과 직접적으로 접속되고,
    상기 제1 배선은 클록 신호를 전달할 수 있는 기능을 갖는, 반도체 장치.
  3. 반도체 장치로서,
    제1 내지 제3 트랜지스터를 포함하는 회로를 갖고,
    상기 제1 내지 제3 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 갖고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 상기 소스 및 드레인 중 하나와 직접적으로 접속되고,
    상기 제1 배선은 클록 신호를 전달할 수 있는 기능을 갖는, 반도체 장치.
  4. 반도체 장치로서,
    시프트 레지스터를 갖고,
    상기 시프트 레지스터는 제1 내지 제3 트랜지스터를 포함하는 회로를 갖고,
    상기 제1 내지 제3 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 갖고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 상기 소스 및 드레인 중 하나와 직접적으로 접속되고,
    상기 제1 배선은 클록 신호를 전달할 수 있는 기능을 갖는, 반도체 장치.
KR1020177023378A 2010-02-23 2011-01-26 반도체 장치 KR101912804B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010036902 2010-02-23
JPJP-P-2010-036902 2010-02-23
PCT/JP2011/052078 WO2011105180A1 (en) 2010-02-23 2011-01-26 Display device, semiconductor device, and driving method thereof

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020127024315A Division KR101772246B1 (ko) 2010-02-23 2011-01-26 표시 장치, 반도체 장치, 및 그 구동 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020187030625A Division KR102151495B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170100673A KR20170100673A (ko) 2017-09-04
KR101912804B1 true KR101912804B1 (ko) 2018-10-30

Family

ID=44475998

Family Applications (9)

Application Number Title Priority Date Filing Date
KR1020127024315A KR101772246B1 (ko) 2010-02-23 2011-01-26 표시 장치, 반도체 장치, 및 그 구동 방법
KR1020187030625A KR102151495B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020237013143A KR102647090B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020227035618A KR102524388B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020207024812A KR102318235B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020227011741A KR102455879B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020247007870A KR20240035927A (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020177023378A KR101912804B1 (ko) 2010-02-23 2011-01-26 반도체 장치
KR1020217034155A KR102386149B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법

Family Applications Before (7)

Application Number Title Priority Date Filing Date
KR1020127024315A KR101772246B1 (ko) 2010-02-23 2011-01-26 표시 장치, 반도체 장치, 및 그 구동 방법
KR1020187030625A KR102151495B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020237013143A KR102647090B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020227035618A KR102524388B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020207024812A KR102318235B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020227011741A KR102455879B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법
KR1020247007870A KR20240035927A (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020217034155A KR102386149B1 (ko) 2010-02-23 2011-01-26 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (7) US8599998B2 (ko)
JP (15) JP5670219B2 (ko)
KR (9) KR101772246B1 (ko)
CN (3) CN105632566B (ko)
TW (9) TWI628802B (ko)
WO (1) WO2011105180A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US9466618B2 (en) 2011-05-13 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two thin film transistors and method of manufacturing the same
CN102789808B (zh) 2011-05-20 2018-03-06 株式会社半导体能源研究所 存储器装置和用于驱动存储器装置的方法
US8878589B2 (en) * 2011-06-30 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6099372B2 (ja) * 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
TWI513002B (zh) 2012-06-05 2015-12-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板以及顯示器
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
TWI635501B (zh) * 2012-07-20 2018-09-11 半導體能源研究所股份有限公司 脈衝輸出電路、顯示裝置、及電子裝置
CN103578560B (zh) * 2012-08-10 2016-12-21 瀚宇彩晶股份有限公司 移位寄存器及其电压调整电路与电压调整方法
JP6267902B2 (ja) * 2012-09-21 2018-01-24 株式会社半導体エネルギー研究所 順序回路、表示装置
CN204577057U (zh) * 2012-10-05 2015-08-19 夏普株式会社 显示装置
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI638519B (zh) * 2013-05-17 2018-10-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
JPWO2014208123A1 (ja) * 2013-06-28 2017-02-23 シャープ株式会社 単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9859732B2 (en) 2014-09-16 2018-01-02 Navitas Semiconductor, Inc. Half bridge power conversion circuits using GaN devices
KR101666298B1 (ko) * 2015-03-06 2016-10-13 경희대학교 산학협력단 직류 타입 쉬프트 레지스터, 구동 장치 및 그 동작 방법
CN105405768A (zh) * 2015-12-14 2016-03-16 华南理工大学 一种薄膜晶体管及其制备方法
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
US11735134B2 (en) 2019-02-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device
CN111179742A (zh) * 2020-02-12 2020-05-19 武汉华星光电技术有限公司 一种显示面板、栅极驱动电路及电子装置
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100857479B1 (ko) * 2006-04-25 2008-09-08 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치

Family Cites Families (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6181229A (ja) 1984-09-26 1986-04-24 Mazda Motor Corp 自動車の定速走行装置
JPS6181229U (ko) * 1985-10-23 1986-05-29
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
FR2720185B1 (fr) 1994-05-17 1996-07-05 Thomson Lcd Registre à décalage utilisant des transistors M.I.S. de même polarité.
US5517542A (en) 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2921510B2 (ja) * 1996-10-07 1999-07-19 日本電気株式会社 ブートストラップ回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3777894B2 (ja) * 1999-08-06 2006-05-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3911923B2 (ja) 1999-09-27 2007-05-09 カシオ計算機株式会社 シフトレジスタ及び電子装置
JP3997674B2 (ja) 1999-12-09 2007-10-24 カシオ計算機株式会社 シフトレジスタ及び電子装置
US6611248B2 (en) * 2000-05-31 2003-08-26 Casio Computer Co., Ltd. Shift register and electronic apparatus
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4310939B2 (ja) 2001-06-29 2009-08-12 カシオ計算機株式会社 シフトレジスタ及び電子装置
JP4869516B2 (ja) 2001-08-10 2012-02-08 株式会社半導体エネルギー研究所 半導体装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7742064B2 (en) 2001-10-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd Signal line driver circuit, light emitting device and driving method thereof
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
AU2003241202A1 (en) 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US6845140B2 (en) 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4425547B2 (ja) * 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
KR100917009B1 (ko) 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7319452B2 (en) 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
US7369111B2 (en) 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
KR100913303B1 (ko) 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
US20070151144A1 (en) 2003-05-06 2007-07-05 Samsung Electronics Co., Ltd. Detergent comprising the reaction product an amino alcohol, a high molecular weight hydroxy aromatic compound, and an aldehydye
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP3851914B2 (ja) * 2003-07-09 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4729861B2 (ja) 2004-04-02 2011-07-20 株式会社日立製作所 半導体記憶装置
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4895538B2 (ja) 2004-06-30 2012-03-14 三星電子株式会社 シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP4413795B2 (ja) * 2005-02-08 2010-02-10 東芝モバイルディスプレイ株式会社 シフトレジスタ及びこれを用いた平面表示装置
JP2006228312A (ja) * 2005-02-16 2006-08-31 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TW200703195A (en) * 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5190722B2 (ja) * 2005-05-20 2013-04-24 Ｎｌｔテクノロジー株式会社 ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US9318053B2 (en) * 2005-07-04 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR100624114B1 (ko) * 2005-08-01 2006-09-15 삼성에스디아이 주식회사 유기전계발광장치의 주사구동장치
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5291874B2 (ja) 2005-10-18 2013-09-18 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、表示装置
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
JP5164383B2 (ja) 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP4993917B2 (ja) 2006-02-07 2012-08-08 株式会社ジャパンディスプレイイースト 表示装置
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007240904A (ja) * 2006-03-09 2007-09-20 Hitachi Ltd プラズマディスプレイ装置
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4912023B2 (ja) 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR20070111638A (ko) 2006-05-18 2007-11-22 엘지.필립스 엘시디 주식회사 유기전계발광표시장치의 화소 회로
JP2007317288A (ja) 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP5386069B2 (ja) 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7936332B2 (en) * 2006-06-21 2011-05-03 Samsung Electronics Co., Ltd. Gate driving circuit having reduced ripple effect and display apparatus having the same
KR101017145B1 (ko) 2006-07-24 2011-02-25 주식회사 엠씨넥스 이동통신 단말기용 카메라 모듈
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI675358B (zh) 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP4990034B2 (ja) 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI385624B (zh) * 2007-04-11 2013-02-11 Wintek Corp 移位暫存器及其位準控制器
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5078533B2 (ja) 2007-10-10 2012-11-21 三菱電機株式会社 ゲート線駆動回路
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5291928B2 (ja) 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
TWI390540B (zh) * 2008-03-27 2013-03-21 Au Optronics Corp 移位暫存器及其控制方法
JP4835626B2 (ja) * 2008-04-03 2011-12-14 ソニー株式会社 シフトレジスタ回路、表示パネル及び電子機器
TWI398852B (zh) * 2008-06-06 2013-06-11 Au Optronics Corp 可降低時脈偶合效應之移位暫存器及移位暫存器單元
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR20100006063A (ko) 2008-07-08 2010-01-18 삼성전자주식회사 게이트 드라이버 및 이를 갖는 표시장치
JP4582216B2 (ja) 2008-07-12 2010-11-17 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
TWI834207B (zh) 2008-07-31 2024-03-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US20110234565A1 (en) 2008-12-12 2011-09-29 Sharp Kabushiki Kaisha Shift register circuit, display device, and method for driving shift register circuit
KR100993416B1 (ko) 2009-01-20 2010-11-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
TWI416530B (zh) * 2009-03-25 2013-11-21 Wintek Corp 移位暫存器
TWI400686B (zh) * 2009-04-08 2013-07-01 Au Optronics Corp 液晶顯示器之移位暫存器
TWI410944B (zh) * 2009-06-10 2013-10-01 Au Optronics Corp 顯示裝置之移位暫存器
WO2010150574A1 (ja) 2009-06-25 2010-12-29 シャープ株式会社 シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法
TWI421881B (zh) * 2009-08-21 2014-01-01 Au Optronics Corp 移位暫存器
CN102012591B (zh) * 2009-09-04 2012-05-30 北京京东方光电科技有限公司 移位寄存器单元及液晶显示器栅极驱动装置
CN101777386B (zh) * 2010-01-06 2013-04-24 友达光电股份有限公司 移位寄存器电路
JP5465029B2 (ja) 2010-02-09 2014-04-09 株式会社ジャパンディスプレイ 表示装置および電子機器
TWI437823B (zh) * 2010-12-16 2014-05-11 Au Optronics Corp 移位暫存器電路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100857479B1 (ko) * 2006-04-25 2008-09-08 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치

Also Published As

Publication number Publication date
CN105788645A (zh) 2016-07-20
JP2021072147A (ja) 2021-05-06
US20210074737A1 (en) 2021-03-11
JP5350556B2 (ja) 2013-11-27
US20230352491A1 (en) 2023-11-02
TW201227969A (en) 2012-07-01
JP6632753B2 (ja) 2020-01-22
KR102524388B1 (ko) 2023-04-24
CN105632566A (zh) 2016-06-01
KR20200103894A (ko) 2020-09-02
TW202329471A (zh) 2023-07-16
KR102386149B1 (ko) 2022-04-14
KR20240035927A (ko) 2024-03-18
JP2013229888A (ja) 2013-11-07
WO2011105180A1 (en) 2011-09-01
KR20230054913A (ko) 2023-04-25
JP5116894B1 (ja) 2013-01-09
JP2023181203A (ja) 2023-12-21
JP5932009B2 (ja) 2016-06-08
TWI656648B (zh) 2019-04-11
TWI756036B (zh) 2022-02-21
KR102647090B1 (ko) 2024-03-14
TWI799119B (zh) 2023-04-11
US20110204928A1 (en) 2011-08-25
JP2016181319A (ja) 2016-10-13
JP2020052421A (ja) 2020-04-02
US20200203387A1 (en) 2020-06-25
TW201830709A (zh) 2018-08-16
JP5670219B2 (ja) 2015-02-18
JP2024026123A (ja) 2024-02-28
KR20220051406A (ko) 2022-04-26
KR102151495B1 (ko) 2020-09-03
JP6754020B2 (ja) 2020-09-09
KR102455879B1 (ko) 2022-10-19
CN105632566B (zh) 2020-02-07
KR102318235B1 (ko) 2021-10-28
JP6145195B2 (ja) 2017-06-07
US8599998B2 (en) 2013-12-03
US20140077215A1 (en) 2014-03-20
JP2017191629A (ja) 2017-10-19
US20170365625A1 (en) 2017-12-21
TW202236686A (zh) 2022-09-16
KR20120140662A (ko) 2012-12-31
US11749685B2 (en) 2023-09-05
KR101772246B1 (ko) 2017-08-28
TW201731113A (zh) 2017-09-01
JP2013013096A (ja) 2013-01-17
JP6823757B1 (ja) 2021-02-03
TW201631781A (zh) 2016-09-01
JP7390521B1 (ja) 2023-12-01
TW201921702A (zh) 2019-06-01
KR20180118251A (ko) 2018-10-30
JP2020109717A (ja) 2020-07-16
CN102763332B (zh) 2016-04-13
TWI589005B (zh) 2017-06-21
JP2019135786A (ja) 2019-08-15
TWI628802B (zh) 2018-07-01
JP2011199851A (ja) 2011-10-06
KR20210132213A (ko) 2021-11-03
TWI683443B (zh) 2020-01-21
JP2015099629A (ja) 2015-05-28
CN102763332A (zh) 2012-10-31
JP2021002419A (ja) 2021-01-07
TW202121694A (zh) 2021-06-01
JP2022060257A (ja) 2022-04-14
CN105788645B (zh) 2020-03-03
KR20170100673A (ko) 2017-09-04
US20160043111A1 (en) 2016-02-11
JP6790299B1 (ja) 2020-11-25
KR20220145919A (ko) 2022-10-31
JP2021039364A (ja) 2021-03-11
TW202021136A (zh) 2020-06-01
TWI718832B (zh) 2021-02-11
JP6667711B1 (ja) 2020-03-18
TWI539606B (zh) 2016-06-21
US11222906B2 (en) 2022-01-11

Similar Documents

Publication Publication Date Title
JP7497491B2 (ja) 半導体装置
KR101912804B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant