CN102763332A - 显示装置、半导体装置以及它们的驱动方法 - Google Patents

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Abstract

本发明的目的在于提供一种实现更好工作的半导体装置。一种半导体装置，包括：第一晶体管；以及与第一晶体管的栅极电连接的第二晶体管，其中第一晶体管的第一端子与第一布线电连接，第一晶体管的第二端子与第二布线电连接，并且第一晶体管的栅极与第二晶体管的第一端子或第二端子电连接。在上述半导体装置中，第一及第二晶体管可以使用至少在沟道区中具有氧化物半导体且低截止电流的晶体管。

Description

显示装置、半导体装置以及它们的驱动方法
技术领域
本发明的一个实施方式涉及显示装置。例如，本发明的一个实施方式涉及液晶显示装置。技术领域之一涉及由栅极信号线和源极信号线选择像素来显示图像的显示装置。另外，技术领域之一涉及用于显示装置的驱动电路等的半导体装置和使用显示装置的电子设备。
背景技术
已在对包括非晶硅晶体管（也称为a-Si TFT）的栅极驱动电路进行研究开发（例如，参见专利文献1至专利文献2）。这种栅极驱动器具有控制将高电压输出到栅极线的时序的晶体管（这种晶体管也称为上拉晶体管）。在上拉晶体管中，源极和漏极中的一方连接于时钟线，而源极和漏极中的另一方连接于栅极线。并且，这种栅极驱动器使用如下驱动方法：利用电容耦合将上拉晶体管的栅极的电位上升到高于时钟信号的高（H电平）电位。为了实现上述驱动方法，需要使上拉晶体管的栅极成为浮动状态。为此，需要使与上拉晶体管的栅极连接的所有晶体管成为截止状态。
专利文献1：日本专利申请公开2007-207413号公报
专利文献2：日本专利申请公开2008-009393号公报。
但是，在现有技术中，即使与上拉晶体管的栅极连接的所有晶体管成为截止状态，也因该晶体管的截止电流而随时间的经过失去上拉晶体管的栅极所保持的电荷。因此，难以降低栅极驱动电路等的半导体装置的驱动频率。另外，半导体装置能够工作的驱动频率的范围窄。结果，对半导体装置的驱动能力的提高有限制。
发明内容
鉴于上述问题，本发明的一个实施方式的目的在于：在具有控制将预定的电压输出到位于后级的电路的时序的晶体管（上拉晶体管）的半导体装置中，实现半导体装置的更好工作。本发明的一个实施方式的目的在于：在具有控制将预定的电压输出到位于后级的电路的时序的晶体管（上拉晶体管）的半导体装置中，提高半导体装置的驱动能力。
本发明的一个实施方式是一种半导体装置，包括：第一晶体管；以及与第一晶体管的栅极电连接的第二晶体管。第一晶体管的第一端子与第一布线电连接，第一晶体管的第二端子与第二布线电连接，并且第一晶体管的栅极与第二晶体管的第一端子或第二端子电连接。在上述半导体装置中，第一晶体管及第二晶体管可以至少在其沟道区中具有氧化物半导体且具有低截止电流。或者，在上述半导体装置中，至少第二晶体管可以至少在其沟道区中具有氧化物半导体且具有低截止电流。具体地说，第一晶体管及第二晶体管在室温(这里为20℃)下可以具有1aA/μm以下每1μm沟道宽度的截止电流。在上述半导体装置中，可以设置一个或多个第二晶体管。在设置多个第二晶体管时，优选所有这些晶体管至少在其沟道区中具有氧化物半导体且具有低截止电流。在上述半导体装置中，第二布线可以与位于后级的电路电连接。由此，可以将第一晶体管用作控制将预定的电压输出到位于后级的电路的时序的晶体管（上拉晶体管）。
本发明的另一个实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；以及第三晶体管。第一晶体管的第一端子与第一布线电连接，第一晶体管的第二端子与第二布线电连接。第二晶体管的第一端子与第二布线电连接，第二晶体管的第二端子与第一晶体管的栅极电连接，第二晶体管的栅极与第一布线电连接，第三晶体管的第一端子与第三布线电连接，第三晶体管的第二端子与第一晶体管的栅极电连接，并且第三晶体管的栅极与第三布线电连接。在上述半导体装置中，第一至第三晶体管的至少沟道区可以使用氧化物半导体形成，并且第一至第三晶体管的截止电流为1aA/μm以下。或者，在上述半导体装置中，至少第二及第三晶体管的至少沟道区可以使用氧化物半导体形成，并且第二及第三晶体管的截止电流可以为1aA/μm以下。
本发明的另一个实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；以及第三晶体管，其中第一晶体管的第一端子与第一布线电连接，第一晶体管的第二端子与第二布线电连接，第二晶体管的第一端子与第三布线电连接，第二晶体管的第二端子与第二布线电连接，第三晶体管的第一端子与第四布线电连接，第三晶体管的第二端子与第一晶体管的栅极电连接，并且第三晶体管的栅极与第四布线电连接。在上述半导体装置中，第一至第三晶体管的至少沟道区可以使用氧化物半导体形成，并且第一至第三晶体管的截止电流可以为1aA/μm以下。或者，在上述半导体装置中，至少第三晶体管的至少沟道区可以使用氧化物半导体形成，并且至少第三晶体管的截止电流为1aA/μm以下。
本发明的另一个实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；第三晶体管；以及第四晶体管，其中第一晶体管的第一端子与第一布线电连接，第一晶体管的第二端子与第二布线电连接，第二晶体管的第一端子与第三布线电连接，第二晶体管的第二端子与第二布线电连接，第三晶体管的第一端子与第三布线电连接，第三晶体管的第二端子与第一晶体管的栅极电连接，第三晶体管的栅极与第二晶体管的栅极电连接，第四晶体管的第一端子与第四布线电连接，第四晶体管的第二端子与第一晶体管的栅极电连接，并且第四晶体管的栅极与第四布线电连接。在上述半导体装置中，第一至第四晶体管的至少沟道区可以使用氧化物半导体形成，并且第一至第四晶体管的截止电流可以为1aA/μm以下。或者，在上述半导体装置中，至少第二至第四晶体管的至少沟道区可以使用氧化物半导体形成，并且至少第二至第四晶体管的截止电流可以为1aA/μm以下。
本发明的另一个实施方式是一种半导体装置，包括：第一晶体管；第二晶体管；第三晶体管；以及第四晶体管，其中第一晶体管的第一端子与第一布线电连接，第一晶体管的第二端子与第二布线电连接，第二晶体管的第一端子与第三布线电连接，第二晶体管的第二端子与第二布线电连接，第三晶体管的第一端子与第四布线电连接，第三晶体管的第二端子与第一晶体管的栅极电连接，第三晶体管的栅极与第四布线电连接，第四晶体管的第一端子与第三布线电连接，第四晶体管的第二端子与第一晶体管的栅极电连接，并且第四晶体管的栅极与第五布线电连接。在上述半导体装置中，第一至第四晶体管的至少沟道区可以使用氧化物半导体形成，并且第一至第四晶体管的截止电流可以为1aA/μm以下。或者，在上述半导体装置中，至少第二至第四晶体管的至少沟道区可以使用氧化物半导体形成，并且第一至第四晶体管的截止电流可以为1aA/μm以下。
本发明的另一实施方式是一种包括栅极驱动电路的显示装置，其中使用上述半导体装置作为栅极驱动电路。
注意，在本说明书等中，当明确描述为“X与Y相互连接”时，可意为X与Y相互电连接。在此，X和Y各表示对象（例如，装置、元件、电路、布线、电极、端子、导电膜、层等）。作为X和Y相互电连接的情况的一个例子，有如下结构：在X和Y之间连接一个以上的能够电连接X和Y的元件（例如开关、晶体管、电容器、电感器、电阻元件、二极管等）。
本发明的一个实施方式是具有控制将高电压输出到位于后级的电路的时序的晶体管（上拉晶体管）的半导体装置。在这一半导体装置中可以长期保持存储在上拉晶体管的栅极中的电荷。由此，可以降低半导体装置的驱动频率且可以扩大半导体装置能够工作的驱动频率的范围。由此，可以实现半导体装置的更好工作。或者，可以提高半导体装置的驱动能力。
附图说明
图1A至1F是说明根据实施方式1的电路的结构的图；
图2A是用来说明根据实施方式1的电路的工作的时序图，且图2B至2E是用来说明根据实施方式1的电路的工作的示意图；
图3A至3C是用来说明根据实施方式1的电路的工作的示意图；
图4A至4F是说明根据实施方式1的电路的结构的图；
图5A和5B是用来说明根据实施方式1的电路的工作的时序图；
图6A至6F是说明根据实施方式1的电路的结构的图；
图7A至7F是用来说明根据实施方式1的电路的结构的图，且图7B至2F是用来说明根据实施方式1的电路的工作的示意图；
图8是说明根据实施方式2的移位寄存器电路的结构的图；
图9是用来说明根据实施方式2的移位寄存器电路的工作的时序图；
图10是说明根据实施方式2的移位寄存器电路的结构的图；
图11A至11D是用来说明根据实施方式3的晶体管的制造工序的图的示例；
图12A至12C是说明根据实施方式4的显示装置的结构的图；
图13A至13H是示出使本发明的技术思想具体化的设备的图；
图14A至14H是示出使本发明的技术思想具体化的设备的图。
本发明的选择图为图2A至2E。
具体实施方式
以下，参照附图说明实施方式。但是，实施方式可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式的模式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。另外，在以下所说明的结构中，在不同附图之间共同使用同一参考标记表示同一部分或具有同样功能的部分，省略该同一部分或具有同样功能的部分的详细说明。另外，在参照附图中，为便于清楚地说明有时对大小、层的厚度或区域进行夸张的描述。因此，本发明的实施方式不局限于这些尺度。
实施方式1
在本实施方式中，说明根据本发明的一个实施方式的显示装置的电路。
图1A示出电路的结构例，该电路具有晶体管101、晶体管102、晶体管103、晶体管104、晶体管105以及电路200。图1A所示的电路的晶体管为N沟道型晶体管。N沟道型晶体管是当栅极和源极之间的电位差高于阈值电压时成为导通状态的。
另外，包括在图1A所示的电路中的晶体管可各具有氧化物半导体的半导体层，该氧化物半导体中的氢浓度充分得到降低而使氧化物半导体高纯度化，载流子浓度充分小，并且呈现本征（i型）特性或在实际上呈现本征（i型）特性。由此，这可以提高该晶体管的亚阈值摆动（S值）。可以减小该晶体管的截止电流。可以提高该晶体管的耐压。可以提高该晶体管的温度特性。
另外，一个或一些晶体管可以具有上述氧化物半导体的半导体层，其他的晶体管可以具有上述氧化物半导体以外的半导体（例如，硅（非晶硅、微晶硅或多晶硅等）、有机半导体等）的半导体层。但是，至少晶体管101的源极或漏极与其电连接的晶体管具有上述氧化物半导体的半导体层。
以下，说明图1A所示的电路的连接。晶体管101的第一端子（源极和漏极中的一方）与布线111连接，晶体管101的第二端子（源极和漏极中的另一方）与布线112连接。晶体管102的第一端子与布线113连接，晶体管102的第二端子与布线112连接，晶体管102的栅极与电路200连接。晶体管103的第一端子与布线112连接，晶体管103的第二端子与晶体管101的栅极连接，晶体管103的栅极与布线111连接。晶体管104的第一端子与布线114连接，晶体管104的第二端子与晶体管101的栅极连接，晶体管104的栅极与布线114连接。晶体管105的第一端子与布线113连接，晶体管105的第二端子与晶体管101的栅极连接，晶体管105的栅极与布线115连接。另外，将晶体管101的栅极、晶体管103的第二端子、晶体管104的第二端子以及晶体管105的第二端子的连接点表示为节点11。将晶体管102的栅极与电路200的连接点表示为节点12。
另外，与根据本发明的一个实施方式的显示装置有关的电路不局限于图1A所示的结构。例如，如图1B所示，晶体管103的栅极可以与晶体管102的栅极连接。作为另一例子，如图1C所示，晶体管103的第一端子可以与布线113连接，晶体管103的栅极可以与晶体管102的栅极连接。作为另一例子，如图1D所示，晶体管105的第二端子可以与布线112连接。作为另一例子，如图1E所示，晶体管104的第一端子可以与布线116连接。作为另一例子，如图1F所示，晶体管104的栅极可以与布线116连接。另外，可以组合图1B至1F所示的至少两个以上的结构。例如，通过相互组合图1C所示的结构和图1E所示的结构，可以使晶体管103的第一端子与布线113连接，并且可以使晶体管104的第一端子与布线116连接。
另外，电路200可以根据其结构而与预定布线或节点连接。例如，电路200可以与布线111、布线112、布线113、布线114以及节点11中的至少一个连接。
将时钟信号输入到布线111。将本实施方式的电路的输出信号供应到布线112。将电压V2供应到布线113。将起始脉冲输入到布线114。将复位信号输入到布线115。这里，为了方便起见，将输入到布线111、布线112、布线114以及布线115的H电平信号的电位表示为电位V1，将输入到布线111、布线112、布线114以及布线115的L电平信号的电位表示为电位V2。
布线111用来将时钟信号等的信号从控制器等的外部电路传到本实施方式的电路，布线111具有信号线或时钟线的功能。布线112用来将本实施方式的电路的输出信号传到像素电路或多路复用器等的电路，布线112具有信号线或栅极线的功能。布线113用来将电压V2等的电源电压从电源电路等的外部电路供应到本实施方式的电路，布线113具有电源线、负电源线或接地线的功能。布线114用来将起始信号从时序控制器等的外部电路或另一电路传到本实施方式的电路，布线114具有信号线的功能。布线115是用来将复位信号从时序控制器等的外部电路或另一电路传到本实施方式的电路，布线115具有信号线的功能。
晶体管101具有控制布线111与布线112的连接的开关的功能。另外，晶体管101具有控制由于第二端子与晶体管101的栅极的电容耦合而使节点11的电位上升的时序的功能。晶体管102具有控制布线113与布线112之间的连接的开关的功能。晶体管103具有控制节点11与布线112之间的连接的开关的功能。晶体管104具有控制布线114与节点11之间的连接的开关的功能。另外，晶体管104具有二极管的功能，该二极管的输入端子与布线114连接，而输出端子与节点11连接。晶体管105具有控制布线113与节点11之间的连接的开关的功能。
接着，参照图2A所示的时序图、图2B至2E和图3A至3C所示的示意图说明图1A至1F所示的电路的工作的例子。这里，以图1A所示的电路为例子进行说明。
图2A示出布线111、布线114、布线115、布线112、节点11和节点12的电位的时序图的例子。图2A所示的时序图具有期间A、期间B、期间C、期间D以及期间E。图2A所示的时序图具有依次出现期间A、期间B以及期间C的期间，和交替出现期间D和期间E的期间。
首先，参照图2A、2B和2C说明期间A。在期间A中，布线111的电位（表示为电位V111）成为V2（L电平的电位）。由此，因为晶体管103成为截止状态，所以布线112与节点11的连接断开。布线114的电位（表示为电位V114）成为V1（H电平的电位）。由此，因为晶体管104成为导通状态，所以布线114与节点11的连接建立。布线115的电位（表示为电位V115）成为V2。由此，因为晶体管105成为截止状态，所以布线113与节点11的连接断开。由此，因为将布线114的电位供应到节点11，所以节点11的电位（表示为电位V11）开始上升。然后，节点11的电位超过V2+Vth101（Vth101是晶体管101的阈值电压）。由此，因为晶体管101成为导通状态，所以布线112与布线111的连接建立。节点12的电位（表示为电位V12）由于电路200而成为V2或者至少低于V2+Vth102（Vth102是晶体管102的阈值电压）。由此，因为晶体管102成为截止状态，所以布线113与布线112的连接断开。因此，因为将布线111的电位供应到布线112，所以布线112的电位（表示为电位V112）成为V2（参照图2B）。
然后，节点11的电位进一步上升。然后，节点11的电位上升到V1-Vth104（Vth104是晶体管104的阈值电压）。结果，因为晶体管104成为截止状态，所以布线114与节点11的连接断开。节点11成为浮动状态，所以节点11的电位维持在V1-Vth104（参照图2C）。
接着，参照图2A和2D说明期间B。在期间B中，节点12的电位由于电路200而继续为V2或者低于V2+Vth102。由此，因为晶体管102继续处于截止状态，所以布线113与布线112的连接继续断开。布线111的电位成为V1。结果，因为晶体管101继续处于导通状态，所以布线112的电位上升。与此同时，因为晶体管103成为导通状态，所以布线112与节点11的连接建立。但是，当布线112的电位上升到V1-Vth103（Vth103是晶体管103的阈值电压）时，晶体管103成为截止状态。由此，布线112与节点11的连接断开。布线114的电位成为V2。由此，因为晶体管104继续处于截止状态，所以布线114与节点11的连接继续断开。布线115的电位继续为V2。由此，因为晶体管105继续处于截止状态，所以布线113与节点11的连接继续断开。因此，节点11成为浮动状态。此时，布线112的电位继续上升。因此，节点11的电位由于晶体管101的栅极与第二端子之间的寄生电容而可以上升到V1+Vth101+Va（Va是正数）。这是所谓的自举工作。像这样，布线112的电位可以上升到电位V1（参照图2D）。
接着，参照图2A、2E和图3A说明期间C。在期间C中，布线111的电位成为V2。由此，因为晶体管103继续处于截止状态，所以布线112与节点11的连接继续断开。布线114的电位继续为V2。由此，因为晶体管104继续处于截止状态，所以布线114与节点11的连接继续断开。布线115的电位成为V1。由此，因为晶体管105成为导通状态，所以布线113与节点11的连接建立。因此，将布线113的电位供应到节点11。因为布线113的电位为V2，所以节点11的电位成为V2。由此，因为晶体管101成为截止状态，所以布线111与布线112的连接断开。节点12的电位由于电路200而继续为低于V2+Vth102。由此，因为晶体管102继续处于截止状态，所以布线113与布线112的连接继续断开（参照图2E）。但是，通常，布线111的电位成为V2的时序早于晶体管101成为截止状态的时序。因此，因为在晶体管101成为截止状态之前将布线111的电位供应到布线112，所以布线112的电位成为V2（参照图3A）。
接着，参照图2A和图3B说明期间D。在期间D中，布线111的电位成为V1。由此，因为晶体管103成为导通状态，所以布线112与节点11的连接建立。布线114的电位继续为V2。由此，因为晶体管104继续处于截止状态，所以布线114与节点11的连接继续断开。布线115的电位成为V2。由此，布线113与节点11的连接断开。节点12的电位由于电路200而成为超过V2+Vth102的值。由此，因为晶体管102成为导通状态，所以布线113与布线112的连接建立。因此，因为将布线113的电位供应到节点11，所以节点11的电位成为V2。由此，因为晶体管101成为截止状态，所以布线111与布线112的连接断开。因为将布线113的电位供应到布线112，所以布线112的电位成为V2（参照图3B）。
接着，参照图2A和图3C说明期间E。在期间E中，布线111的电位成为V2。由此，因为晶体管103成为截止状态，所以布线112与节点11的连接断开。布线114的电位继续为V2。由此，因为晶体管104继续处于截止状态，所以布线114与节点11的连接继续断开。布线115的电位继续为V2。由此，布线113与节点11的连接断开。节点12的电位由于电路200而成为V2或者低于V2+Vth102。由此，因为晶体管102成为截止状态，所以布线113与布线112的连接断开。因此，因为节点11成为浮动状态，所以节点11的电位继续为V2。由此，因为晶体管101继续处于截止状态，所以布线111与布线112的连接继续断开。因为布线112成为浮动状态，所以布线112的电位继续为V2（参照图3C）。
另外，在图1C所示的半导体装置中，优选的是，在期间D中，节点12的电位成为超过V2+Vth102且超过V2+Vth103的值。由此，因为晶体管103成为导通状态，所以布线113与节点11的连接建立。因此，将布线113的电位供应到节点11。像这样，因为将布线113的电位通过一个晶体管供应到节点11，所以可以使节点11的电位稳定。
另外，在图1D所示的电路中，在期间C中，在晶体管105成为导通状态时，布线113与布线112的连接建立。因此，将布线113的电位供应到布线112。由此，可以缩短V112的下降时间。
另外，在图1E所示的电路中，优选的是，在期间A中，布线116的电位成为V2。在期间B至期间E中，布线116的电位既可为V1，又可为V2。因此，可以将电压V1供应到布线116。或者，可以将其相位从输入到布线111的时钟信号偏离的时钟信号输入到布线116，或将输入到布线111的时钟信号的反相信号等输入到布线116。在图1F所示的半导体装置中，优选的是，在期间A中，布线116的电位成为V1，在期间B中，布线116的电位成为V2。在期间C至期间E中，布线116的电位既可为V1，又可为V2。因此，可以将其相位从输入到布线111的时钟信号偏离的时钟信号输入到布线116，或将输入到布线111的时钟信号的反相信号等输入到布线116。
如上所述，在上述半导体装置中，可以通过利用自举工作而使布线112的电位与布线111的电位相等。
另外，在现有技术中，晶体管的S值高。这导致以下问题：从布线114的电位成为V1之后到晶体管104成为截止状态的时间长。或者，因为需要延长期间A，所以难以提高驱动频率。或者，V112的上升时间长（输出信号的上升时间长）。或者，可以施加于布线112的负载小。或者，晶体管101的沟道宽度大。或者，布局面积大。
另一方面，在本实施方式中，晶体管的S值低。因此，可以提高驱动能力。例如，由于晶体管104的S值低，可以缩短从布线114的电位成为V1之后到晶体管104成为导通状态的时间。因此，可以缩短期间A的长度。由此可以提高驱动频率。作为另一例子，由于晶体管101的S值低，可以缩短布线112的电位的上升时间。或者，即使将较大负载施加于布线112，也可以驱动该负载。或者，因为可以减小晶体管101的沟道宽度，所以可以减小布局面积。
另外，在现有技术中，晶体管的截止电流大。这导致以下问题：从节点11随时间经过失去的电荷量较多。或者，节点11的电位下降。或者，可以将节点11的电位维持在使晶体管101成为导通状态的值以上的时间短。或者，难以降低驱动频率。或者，半导体装置能够工作的驱动频率的范围窄。
另一方面，在本实施方式中，晶体管的截止电流小。因此，可以提高驱动能力。例如，因为晶体管103、晶体管104以及晶体管105的截止电流小，所以可以减少从节点11失去的电荷量。因此，可以抑制节点11的电位下降。就是说，可以使可以将节点11的电位维持在使晶体管101成为导通状态的值以上的时间变长。由此，因为可以降低驱动频率，所以可以扩大半导体装置能够工作的驱动频率的范围。
在图1A至1F所示的电路中，除了上述以外还可以设置晶体管等的元件。以下，说明其一例。
图4A是在图1A所示的电路中设置晶体管121的例子。与此同样，在图1B至1F所示的电路中，可以设置晶体管121。晶体管121的第一端子与布线113连接，晶体管121的第二端子与布线112连接，晶体管121的栅极与布线116连接。优选将时钟信号输入到布线116。由此，在期间E中，通过使晶体管121成为导通状态，可以将布线113的电位供应到布线112。因此，可以减少布线112的噪声。
图4B是在图1A所示的电路中设置晶体管122的例子。与此同样，在图1B至1F及图4A所示的电路中，可以设置晶体管122。晶体管122的第一端子与布线113连接，晶体管122的第二端子与布线112连接，晶体管122的栅极与布线115连接。由此，在期间C中，通过使晶体管122成为导通状态，可以将布线113的电位供应到布线112。因此，可以缩短布线112的电位的下降时间。
图4C示出在图1A所示的电路中设置晶体管123的例子。与此同样，在图1B至1F以及图4A至4B所示的电路中，可以设置晶体管123。晶体管123的第一端子与布线114连接，晶体管123的第二端子与节点11连接，晶体管123的栅极与布线116连接。由此，在期间E中，可以将布线114的电位供应到节点11。因此，可以减少节点11的噪声。
图4D示出在图1A所示的电路中设置晶体管124的例子。与此同样，在图1B至1F以及图4A至4C所示的电路中，可以设置晶体管124。晶体管124的第一端子与布线111连接，晶体管124的第二端子与布线117连接，晶体管124的栅极与节点11连接。由此，可以以与布线112的电位相同的时序使布线117的电位变化。在此情况下，优选将布线112和布线117中的一方连接于负载，并将布线112和布线117中的另一方连接于其他电路。由此，可以以不受到由负载而起的布线112和布线117中的一方的电位变动的影响的方式驱动该其他电路。
图4E示出在图1A所示的电路中设置晶体管124及晶体管125的例子。与此同样，在图1B至1F以及图4A至4C所示的电路中，可以设置晶体管124及晶体管125。晶体管125的第一端子与布线113连接，晶体管125的第二端子与布线117连接，晶体管125的栅极与节点12连接。由此，可以将布线117的电位维持在V2。或者，可以减少布线117的噪声。
图4F是在图1A所示的电路中设置电容器126的例子。与此同样，在图1B至1F以及图4A至4E所示的电路中，可以设置电容器126。在晶体管101的栅极与第二端子之间设置电容器126。
另外，在图1A至1F所示的电路中，可以各设置选自晶体管121至125和电容器126中的两个以上的元件。
在本实施方式的电路中，除了图2A所示的时序图以外，还可以使用各种其他时序图。以下，说明其一例。例如，优选的是，在期间A至期间E中的至少期间B中，节点12的电位低于V2+Vth102。因此，在期间A、C、D、E中，节点12的电位既可为低于V2+Vth102，又可超过V2+Vth102。但是，在期间D和期间E中的一方（尤其是期间D）中，节点12的电位优选为超过V2+Vth102的值。在期间D和期间E中的另一方（尤其是期间E）中，节点12的电位优选低于V2+Vth102。由此，因为可以缩短晶体管102成为导通状态的时间，所以可以抑制晶体管102的阈值电压的偏移。另外，在图1C所示的电路中，当在期间A中节点12的电位超过V2+Vth102时，晶体管103成为导通状态，并且节点11的电位减小。因此，在期间A中，节点12的电位优选低于V2+Vth102。作为另一例，如图5A所示，输入到布线111的信号可以为非平衡。由此，在期间C中，可以使布线115的电位成为V1的时序迟于布线111的电位成为V2的时序，因此，可以缩短V112的下降时间。作为另一例，如图5B所示，输入到布线111的信号可以为多相的时钟信号。由此，可以减少耗电量。作为一例，图5B示出将四相的时钟信号输入到布线111时得到的时序图。
例如，晶体管101的W/L（W：沟道宽度，L：沟道长度）比优选大于晶体管103、晶体管104、晶体管105、晶体管121、晶体管122、晶体管123、晶体管124以及晶体管125的W/L比。由此，可以缩短V112的上升时间及下降时间。具体地说，晶体管101的W/L比优选为晶体管104的W/L比的2倍以上且小于20倍，更优选为晶体管104的W/L比的3倍以上且小于15倍，更优选为晶体管104的W/L比的5倍以上且小于12倍。作为另一例，晶体管105的W/L比优选小于晶体管104的W/L比。由此，在期间C中，可以使晶体管101成为截止状态的时序变迟，因此，可以缩短V112的下降时间。具体地说，晶体管105的W/L比优选为晶体管104的W/L比的0.3倍以上且小于1倍，更优选为晶体管104的W/L比的0.4倍以上且0.9倍以下，更优选为晶体管104的W/L比的0.5倍以上且0.8倍以下。作为另一例，晶体管103的W/L比优选小于晶体管104的W/L比。由此，在期间B中，可以防止节点11的电位的过分减小。具体地说，晶体管103的W/L比优选为晶体管104的W/L比的0.1倍以上且小于1倍，更优选为晶体管104的W/L比的0.3倍以上且0.9倍以下，更优选为晶体管104的W/L比的0.4倍以上且0.7倍以下。
例如，晶体管122的W/L比优选大于晶体管102的W/L比。由此，可以缩短V112的下降时间。具体地说，晶体管122的W/L比优选为晶体管102的W/L比的2倍以上且小于20倍，更优选为晶体管102的W/L比的3倍以上且15倍以下，更优选为晶体管102的W/L比的5倍以上且小于10倍。作为另一例，晶体管124的W/L比优选小于晶体管101的W/L比。这是因为与布线117连接的负载通常小于与布线112连接的负载的缘故。作为另一例，晶体管125的W/L比优选小于晶体管102的W/L比。这是因为与布线117连接的负载通常小于与布线112连接的负载的缘故。
例如，节点12的振幅电压优选小于节点11、布线111、布线112、布线114、布线115、布线116以及布线117中的至少一个的振幅电压。由此，可以减少耗电量。具体地说，节点12的振幅电压优选为布线111的振幅电压的0.3倍以上且小于1倍，更优选为布线111的振幅电压的0.5倍以上且小于1倍，更优选为布线111的振幅电压的0.6倍以上且0.9倍以下。作为另一例，节点11的振幅电压优选超过节点12、布线111、布线112、布线114、布线115、布线116以及布线117中的至少一个的振幅电压。由此，因为可以增大晶体管101的栅极与源极之间的电位差，所以可以缩短V112的上升时间及下降时间。具体地说，节点11的振幅电压优选为大于布线111的振幅电压的1倍且2倍以下，更优选为布线111的振幅电压的1.2倍以上且1.8倍以下，更优选为布线111的振幅电压的1.4倍以上且1.6倍以下。
例如，晶体管102成为截止状态的时间优选长于V111成为H电平的时间。
另外，在使用非晶硅的技术中，晶体管的迁移率低。再者，为了晶体管101驱动较大负载（例如栅极线），需要增大晶体管101的沟道宽度。因此，晶体管101的沟道宽度大于布线111的布线宽度。另一方面，构成本实施方式的电路的晶体管的迁移率高于使用非晶硅的晶体管的迁移率。因此，可减小晶体管101的沟道宽度。
因此，晶体管101的沟道宽度优选小于布线111的宽度的至少一个。尤其是，晶体管101的沟道宽度优选为布线111的宽度的0.3倍以上且小于1倍，更优选为布线111的宽度的0.4倍以上且0.9倍以下。更优选为布线111的宽度的0.5倍以上且0.8倍以下。
接着，说明电路200的具体例子。图7A示出具有电容器201和晶体管202的电路200的结构例子。电容器201的一方电极与布线111连接，而电容器201的另一方电极与节点12连接。晶体管202的第一端子与布线113连接，晶体管202的第二端子与节点12连接，并且晶体管202的栅极与节点11连接。另外，晶体管202的栅极可以与布线112或布线114连接。
以下，参照图7B至7F说明电路200的工作的一个例子。
在期间A及期间B中，节点11的电位可以为高电位（例如，超过V2+Vth202(Vth202是晶体管202的阈值电压)的值）。例如，在期间A中，节点11的电位的值为V1-Vth104，在期间B中，节点11的电位的值为V1+Vth101+Va。由此，因为晶体管202成为导通状态，所以布线113与节点12的连接建立。因此，将布线113的电位供应到节点12。因为布线113的电位为V2，所以节点12的电位成为V2（参照图7B）。
在期间C中，布线111的电位为V2。此时，因为晶体管202继续处于导通状态，所以布线113与节点12的连接继续建立。因此，因为将布线113的电位继续供应到节点12，所以节点12的电位继续为V2。电容器201保持此时的布线111的电位与节点12的电位差。然后，节点11的电位成为V2。由此，因为晶体管202成为截止状态，所以布线113与节点12的连接断开。因此，节点12成为浮动状态。但是，节点12的电位由于电容器201而维持在V2（参照图7C）。
在期间D中，节点11的电位继续为V2。由此，因为晶体管202继续处于截止状态，所以布线113与节点12的连接继续断开。此时，布线111的电位成为V1。由此，节点12的电位由于电容器201的电容耦合而上升（参照图7D）。在期间E中，节点11的电位继续为V2。由此，因为晶体管202继续处于截止状态，所以布线113与节点12的连接继续断开。此时，布线111的电位成为V2。由此，节点12的电位由于电容器201的电容耦合而减少（参照图7E）。
如上所述，可以利用少数的元件构成能够控制节点12的电位的电路。
另外，如图7F所示，在图7A中示出的电路中，可以设置晶体管203。晶体管203的第一端子与布线113连接，晶体管203的第二端子与节点12连接，并且晶体管203的栅极与布线114连接。在期间A中，晶体管203成为导通状态，在期间B至期间E中，晶体管203成为截止状态。因此，在期间A中，因为将布线113的电位供应到节点12，所以可以缩短期间A中的V12的下降时间。另外，在将晶体管203的栅极连接于布线115时，在期间C中，晶体管203成为导通状态，在期间A、期间B、期间D以及期间E中，晶体管203成为截止状态。因此，在期间C中，将布线113的电位供应到节点12，因此可以可靠地使电容器201确保工作所需的电压。或者，在期间C中，可以延长用来使电容器201保持电压的时间，因此，可以增大电容器201的电容值。在电容器201的电容值大时，可以提高期间D中的节点12的电位。
在本实施方式中，例如，由于晶体管202的截止电流小，可以减少从电容器201失去的电荷量。因此，可以抑制节点12的高电位的下降。可以抑制节点12的低电位的上升。由此，可以使从期间A的开始时间到下一期间A的开始时间的时间变长。就是说，可以降低驱动频率。因此，可以扩大半导体装置能够工作的驱动频率的范围。
作为本实施方式所述的电路，本发明的一个实施方式是如下结构的每一个：具有晶体管101、晶体管103以及晶体管104的半导体装置（参照图6A）。具有晶体管101、晶体管102以及晶体管104的半导体装置（参照图6B）。具有晶体管101、晶体管102、晶体管103以及晶体管104的半导体装置（参照图6C及6D）。具有晶体管101、晶体管102、晶体管104以及晶体管105的半导体装置（参照图6E）。具有晶体管101、晶体管102、晶体管103、晶体管104以及晶体管105的半导体装置（参照图6F）。
实施方式2
在本实施方式中，说明根据本发明的一个实施方式的显示装置中的移位寄存器电路。本实施方式的移位寄存器电路可以包括实施方式1的任何电路。另外，本实施方式的移位寄存器电路可以应用于栅极驱动电路及/或源极驱动电路等的显示装置的驱动电路。
图8示出具有N个电路301（表示为电路301_1至301_N）的移位寄存器电路的结构例。作为电路301，可以使用实施方式1的任何电路。图8示出使用图1A所示的电路作为电路301时的例子。
以下，说明图8所示的移位寄存器电路的连接。以电路301_i(i为2至N-1中的任何一个)的连接为例进行说明。电路301_i与布线311_i、布线311_i-1、布线311_i+1、布线312和布线313中的一方以及布线314连接。具体地说，在电路301_i中，布线112与布线311_i连接，布线114与布线311_i-1连接，布线115与布线311_i+1连接，布线111与布线312和布线313中的一方连接，布线113与布线314连接。另外，优选的是，在电路301_i中布线111与布线312连接时，在电路301_i+1及电路301_i-1中布线111与布线313连接。另外，电路301_1与电路301_i不同的一点在于：布线114与布线315连接。另外，电路301_N与电路301_i不同的一点在于：布线115与虚拟电路（未图示）的输出端子、被输入复位信号的布线（未图示）或布线315等连接。
接着，参照图9所示的时序图说明图8所示的移位寄存器电路的工作。
以下，以电路301_i的工作为例进行说明。首先，布线311_i-1的电位（表示为电位V311_i-1）成为V1。结果，电路301_i进行期间A中的工作，布线311_i的电位（表示为电位V311_i）成为V2。然后，布线312的电位（表示为电位V312）及布线313的电位（表示为电位V313）反相。结果，电路301_i进行期间B中的工作，布线311_i的电位成为V1。然后，布线312的电位及布线313的电位反相，布线311_i+1的电位（表示为电位V311_i+1）成为V1。结果，电路301_i进行期间C中的工作，布线311_i的电位成为V2。然后，电路301_i直到布线311_i-1的电位再次成为V1为止反复依次进行期间D中的工作和期间E中的工作，布线311_i的电位一直为V2。另外，电路301_1与电路301_i不同的一点在于：当布线315的电位（表示为电位V315）成为V1时，进行期间A中的工作。
如上所述，可以使从布线311_1的电位（表示为电位V311_1）到布线311_N的电位（表示为电位V311_N）依次成为V1。
将移位寄存器电路的输出信号供应到布线311。将时钟信号输入到布线312。将其相位与输入到布线312的时钟信号不同的时钟信号或输入到布线312的时钟信号的反相信号输入到布线313。将电压V2供应到布线314。将起始信号输入到布线315。
布线311用来将移位寄存器电路的输出信号传达到像素电路或多路复用器等的电路，布线311用作信号线或栅极线。布线312及布线313用来将时钟信号等的信号从控制器等的外部电路传达到本实施方式的移位寄存器电路，布线312及布线313的每一个用作信号线或时钟线。布线314用来将电压V2等的电源电压从电源电路等的外部电路供应到本实施方式的移位寄存器电路，布线314用作电源线、负电源线或接地线。布线315用来将起始信号从控制器等的外部电路传达到本实施方式的移位寄存器电路，布线315用作信号线。
通过在移位寄存器设置晶体管，在图8所示的移位寄存器电路可以具有切换扫描方向的功能。就是说，可以移位寄存器电路切换如下两种驱动方法：一是使从布线311_1到布线311_N的电位依次成为V1的驱动方法；二是从布线311_N到布线311_1的电位依次成为V1的驱动方法。图10示出设置有用来切换扫描方向的开关的移位寄存器电路的一个例子。图10示出电路301_i-1至电路301_i+1的例子。图10所示的移位寄存器电路除了具有N个电路301以外还具有N个晶体管302（晶体管302_1至晶体管302_N）、N个晶体管303（晶体管303_1至晶体管303_N）、N个晶体管304（晶体管304_1至晶体管304_N）以及N个晶体管305（晶体管305_1至晶体管305_N）。例如，晶体管302_i的第一端子与布线311_i-1连接，晶体管302_i的第二端子与电路301_i的布线114连接，并且晶体管302_i的栅极与布线315连接。晶体管303_i的第一端子与布线311_i-1连接，晶体管303_i的第二端子与电路301_i的布线115连接，并且晶体管303_i的栅极与布线316连接。晶体管304_i的第一端子与布线311_i+1连接，晶体管304_i的第二端子与电路301_i的布线114连接，并且晶体管304_i的栅极与布线316连接。晶体管305_i的第一端子与布线311_i+1连接，晶体管305_i的第二端子与电路301_i的布线115连接，并且晶体管305_i的栅极与布线315连接。
以下，说明图10所示的移位寄存器电路的工作的一个例子。在进行从布线311_1到布线311_N的电位依次成为V1的驱动方法时，优选的是，将H电平信号输入到布线315，并且将L电平信号输入到布线316。因此，晶体管302_i成为导通状态，晶体管303_i成为截止状态，晶体管304_i成为截止状态，并且晶体管305_i成为导通状态。因此，将从布线311_i输出的信号供应到电路301_i+1的布线114和电路301_i-1的布线115。另一方面，在进行从布线311_N到布线311_1的电位依次成为V1的驱动方法时，优选的是，将L电平信号输入到布线315，并且将H电平信号输入到布线316。因此，晶体管302_i成为截止状态，晶体管303_i成为导通状态，晶体管304_i成为导通状态，并且晶体管305_i成为截止状态。因此，将从布线311_i输出的信号供应到电路301_i+1的布线115和电路301_i-1的布线114。
另外，输入到布线315和布线316中的一方或双方的信号的振幅电压优选大于输入到N个布线311、布线312以及布线313中的至少一个的信号的振幅电压。
实施方式3
本实施方式对构成实施方式1或2所说明的电路的晶体管的一个例子进行说明。具体而言，对使用氧化物半导体形成沟道区的晶体管的结构及制造工序的例子进行说明。
作为氧化物半导体，可以使用四元金属氧化物的In-Sn-Ga-Zn-O类氧化物半导体，三元金属氧化物的In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体，二元金属氧化物的In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体，In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等的氧化物半导体。另外，也可以对上述氧化物半导体添加SiO2。
另外，作为氧化物半导体，可以使用由InMO3(ZnO)m（m>0且m不是自然数）表示的物质。在此，M表示选自Ga、Al、Mn及Co中的一种或多种金属元素。例如，作为M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。在具有由InMO3（ZnO）m（m>0且m不是自然数）表示的组成化学式的氧化物半导体中，将具有作为M包含Ga的结构的氧化物半导体称为In-Ga-Zn-O类氧化物半导体，并且将In-Ga-Zn-O类氧化物半导体的薄膜还称为In-Ga-Zn-O类膜。另外，本说明书所述的由In-Ga-Zn-O表示的氧化物半导体材料是InGaO3（ZnO）m（m>0且m不是自然数），可以通过使用ICP-MS的或RBS的分析确认到m不是自然数。
参照图11A至图11D说明使用氧化物半导体形成沟道区的晶体管的制造方法的一个例子。
图11A至图11D示出晶体管的截面结构的一个例子。图11A至图11D所示的晶体管410是底栅沟道蚀刻型晶体管。
另外，图11A至图11D示出单栅结构的晶体管，但是根据需要也可以采用具有多个沟道区的多栅的晶体管。
以下，使用图11A至图11D说明在衬底400上制造晶体管410的工序。
首先，在具有绝缘表面的衬底400上形成导电膜之后，通过第一光刻工序形成栅电极层411。
虽然对于可以用作具有绝缘表面的衬底400的衬底没有特别限制，但衬底对后面将进行的热处理至少具有足够的耐热性是必要的。例如，可以使用包括钡硼硅酸盐玻璃或铝硼硅酸盐玻璃等的玻璃衬底。当后面要进行的热处理的温度高时，优选使用其应变点为730℃以上的玻璃衬底。
此外，也可以在衬底400与栅电极层411之间设置作为基底膜的绝缘膜。基底膜具有防止杂质元素从衬底400扩散的功能，并且基底膜可以使用包括选自氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种或多种膜的单层或叠层结构形成。
另外，栅电极层411可以形成为具有包括钼、钛、铬、钽、钨、铝、铜、钕、钪等金属材料或以这些金属材料为主要成分的合金材料的单层或叠层。
接着，在栅电极层411上形成栅极绝缘层402。
栅极绝缘层402可以通过等离子体CVD法或溅射法等形成为具有包括氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层或氧化铝层的单层或叠层的结构。此外，作为栅极绝缘层可以使用高k（High-k）材料，例如氧化铪(HfOx)或氧化钽(TaOx)。将栅极绝缘层402的厚度设定为100nm以上且500nm以下。当采用叠层结构形成栅极绝缘层402时，例如层叠厚度为50nm以上且200nm以下的第一栅极绝缘层和厚度为5nm以上且300nm以下的第二栅极绝缘层。
在本实施方式中，利用等离子体增强CVD法形成厚度为100nm以下的氧氮化硅层作为栅极绝缘层402。
另外，作为栅极绝缘层402也可以使用高密度等离子体装置形成氧氮化硅膜。在此，高密度等离子体装置是指能够实现1×1011/cm3以上的等离子体密度的装置。例如，施加3kW至6kW的微波功率产生等离子体，而形成绝缘膜。因为利用高密度等离子体装置得到的绝缘膜可以形成为其厚度均匀，所以绝缘膜的台阶覆盖性优越。另外，由高密度等离子体装置得到的绝缘膜可以精密地控制薄膜厚度。
使用高密度等离子体装置而得到的绝缘膜与使用现有的平行平板型PCVD装置而得到的绝缘膜很不相同，并且，在使用相同的蚀刻剂比较蚀刻速度的情况下，使用高密度等离子体装置而得到的绝缘膜的蚀刻速度比使用现有的平行平板型PCVD装置而得到的绝缘膜的蚀刻速度慢10%以上或20%以上，从而可以说使用高密度等离子体装置而得到的绝缘膜是致密的膜。
另外，由于通过在后面的工序中实现本征（i型）或实质上本征的氧化物半导体（高纯度化了的氧化物半导体）对界面态或界面电荷非常敏感，所以氧化物半导体与栅极绝缘层之间的界面很重要。由此，要求与高纯度化了的氧化物半导体接触的栅极绝缘层（GI）的高质量化。从而，使用微波（2.45GHz）的高密度等离子体CVD可以形成致密的绝缘耐压高的高质量的绝缘膜，因此是优选的。这是因为如下缘故：通过使高纯度化了的氧化物半导体与高质量的栅极绝缘层密接，可以降低界面态并使界面特性良好。重要的是栅极绝缘层具有与氧化物半导体的较低的界面态密度和有利的界面，以及作为栅极绝缘层具有有利的膜质量。
接着，在栅极绝缘层402上形成2nm以上且200nm以下厚的氧化物半导体膜430。氧化物半导体膜430使用In-Ga-Zn-O类氧化物半导体膜或In-Zn-O类的氧化物半导体膜等。在本实施方式中，使用In-Ga-Zn-O类氧化物半导体靶材并通过溅射法来形成氧化物半导体膜430。该阶段的截面图相当于图11A。此外，可以在稀有气体（典型的是氩）气氛下、氧气氛下或稀有气体（典型的是氩）及氧的混合气氛下通过溅射法形成氧化物半导体膜430。
在此，使用包含In、Ga及Zn的金属氧化物靶材（In2O3:Ga2O3:ZnO=1:1:1[摩尔数比]）并以如下条件下进行成膜，该条件是：衬底和靶材之间的距离是100mm；压力是0.2Pa；直流（DC）功率是0.5kW；气氛是包含氩及氧（氩:氧=30sccm:20sccm，氧流量比率40%）气氛。此外，通过使用脉冲直流（DC）功率，可以减少当成膜时产生的粉状物质，膜厚度也变为均匀，所以这是优选的。将In-Ga-Zn-O类膜的厚度设定为5nm以上且200nm以下。在本实施方式中，作为氧化物半导体膜，使用In-Ga-Zn-O类金属氧化物靶材通过溅射法形成厚度为20nm的In-Ga-Zn-O类膜。接着，通过第二光刻工序将氧化物半导体膜430加工为岛状氧化物半导体层。
接着，进行氧化物半导体层的脱水化或脱氢化。进行脱水化或脱氢化的第一加热处理的温度设定为400℃以上且750℃以下，优选为400℃以上且低于衬底的应变点。在此，对加热处理装置之一的电炉引入衬底，在氮气氛下以450℃对氧化物半导体层进行一个小时的加热处理，然后不使衬底暴露于大气以防止水、氢混入到氧化物半导体层，由此获得氧化物半导体层431（参照图11B）。
注意，加热处理装置不局限于电炉，可以具备通过由电阻加热器等的加热器产生的热传导或热辐射而对被处理对象进行加热的装置。例如，可以使用GRTA（Gas Rapid Thermal Anneal：气体快速热退火）装置、LRTA（Lamp Rapid Thermal Anneal：灯快速热退火）装置等的RTA（Rapid Thermal Anneal：快速热退火）装置。LRTA装置是利用从如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等的灯发出的光（电磁波）的辐射加热被处理对象的装置。GRTA装置是使用高温的气体进行加热处理的装置。作为气体，使用即使进行加热处理也不与被处理对象产生反应的惰性气体（如氩等的稀有气体或氮）。
例如，作为第一加热处理，也可以如下地进行GRTA，在该GRTA中，将衬底移动到加热为650℃至700℃的高温的惰性气体中，加热几分钟，然后将衬底从加热为高温的惰性气体中移动并取出。当采用GRTA时，可以进行短时间内的高温加热处理。
另外，在第一加热处理的气氛中，优选不使氮、诸如氦、氖、氩等的稀有气体或干燥空气包含水、氢等。例如，在加热处理装置内所引入的氮或稀有气体（诸如氦、氖或氩等）的纯度优选为6N（99.9999%）以上，更优选为7N（99.99999%）以上（即，杂质浓度优选为1ppm以下，更优选为0.1ppm以下）。
另外，也可以对加工成岛状氧化物半导体层之前的氧化物半导体膜430进行氧化物半导体层的第一加热处理。在此情况下，在第一加热处理之后从加热装置拿出衬底，以进行第二光刻工序。
另外，在栅极绝缘层402中形成开口部时，开口部的形成也可以在对氧化物半导体膜430进行脱水化或脱氢化处理之前或者之后进行。
注意，这里的对氧化物半导体膜430的蚀刻不局限于湿法蚀刻，而也可以使用干法蚀刻。
作为用于氧化物半导体膜430的干法蚀刻的蚀刻气体，优选使用含氯的气体（例如氯（Cl2）、三氯化硼（BCl3）等）。
作为用于氧化物半导体膜430的湿法蚀刻的蚀刻液，可以使用磷酸、醋酸以及硝酸混合的溶液、过氧化氢氨混合物（31wt.%的过氧化氢水：28wt.%的氨水：水=5：2：2）等。另外，可以使用ITO-07N（由日本关东化学株式会社制造）。
接着，在栅极绝缘层402及氧化物半导体层431上形成金属导电膜。使用溅射法或真空蒸镀法形成金属导电膜即可。作为金属导电膜的材料，可举出选自铝（Al）、铬（Cr）、铜（Cu）、钽（Ta）、钛（Ti）、钼（Mo）、钨（W）、钕（Nd）、钪（Sc）中的元素；以任意这些元素为成分的合金；或者组合任意这些元素的合金等。另外，也可以使用任意上述元素的氮化膜。此外，也可以使用选自锰（Mn）、镁（Mg）、锆（Zr）、铍（Be）、钇（Y）中的任一种或多种的材料。另外，金属导电膜可以采用单层结构或两层以上的叠层结构。例如，可以举出：包含硅的铝膜的单层结构；在铝膜上层叠钛膜的两层结构；依次层叠钛膜、铝膜、钛膜的三层结构等。
在形成金属导电膜之后进行加热处理的情况下，金属导电膜优选具有能够耐受该加热处理的耐热性。
通过第三光刻工序在金属导电膜上形成抗蚀剂掩模，选择性地进行蚀刻来形成源电极层415a、漏电极层415b，然后去除抗蚀剂掩模（参照图11C）。
在本实施方式中，将钛膜用作金属导电膜，将In-Ga-Zn-O类氧化物用作氧化物半导体层431，并且将过氧化氢氨溶液（氨、水、过氧化氢水的混合液）用作蚀刻剂。
注意，在第三光刻工序中，氧化物半导体层431有时仅有一部分被蚀刻，而成为包括槽部（凹部）的氧化物半导体层。
另外，为了缩减在光刻工序中使用的光掩模数量及工序数，也可以使用多色调掩模来进行蚀刻工序，该多色调掩模是所透过的光具有多种强度的曝光掩模。使用多色调掩模形成的抗蚀剂掩模具有多种厚度，并且通过进行灰化可以进一步改变其形状，所以可以将多色调掩模用于将膜加工为不同图案的多个蚀刻工序。因此，可以利用一个多色调掩模形成对应于至少两种以上的不同图案的抗蚀剂掩模。从而，可以缩减曝光掩模数，并还可以缩减与其对应的光刻工序，所以可以实现工序的简化。
接着，进行使用一氧化二氮（N2O）、氮(N2)或氩（Ar）等的气体的等离子体处理。通过该等离子体处理去除附着在被露出的氧化物半导体层的表面上的水等。另外，还可以进行使用氧和氩的混合气体的等离子体处理。
在进行等离子体处理后，以不接触于大气的方式形成与氧化物半导体层431的一部分接触的成为保护绝缘膜的氧化物绝缘层416。
将氧化物绝缘层416的厚度至少设定为1nm以上，并且可以适当地使用溅射法等的防止水、氢等的杂质混入氧化物绝缘层416的方法来形成氧化物绝缘层416。如果氧化物绝缘层416含有氢，该氢侵入到氧化物半导体层，从而使氧化物半导体层431的背沟道低电阻化（具有N型导电型）而形成寄生沟道。因此，为了使氧化物绝缘层416尽量地不含有氢，作为采用的成膜方法，不使用氢是重要的。
在本实施方式中，通过溅射法形成用作氧化物绝缘层416的厚度为200nm的氧化硅膜。将形成膜时的衬底温度设定为室温以上且300℃以下即可，在本实施方式中将该衬底温度设定为100℃。通过溅射法进行的氧化硅膜的成膜可以在稀有气体（典型的是氩）气氛下、氧气氛下或包含稀有气体（典型的是氩）及氧的气氛下进行。另外，作为靶材，可以使用氧化硅靶材或硅靶材。例如，可以在包括氧及氮的气氛下使用硅靶材并通过溅射法来形成氧化硅膜。
接着，在惰性气体气氛下、干燥空气气氛下或氧气体气氛下进行第二加热处理（优选为200℃以上且400℃以下，例如为250℃以上且350℃以下）。例如，在氮气氛下进行250℃且1小时的第二加热处理。通过进行第二加热处理，在氧化物半导体层的一部分（沟道区）与氧化物绝缘层416接触的状态下受到加热。由此，对氧化物半导体层的一部分（沟道区）供应氧。
通过上述工序，对氧化物半导体层进行用于脱水化或脱氢化的加热处理之后，选择性地使氧化物半导体层的一部分（沟道区）处于氧过剩状态。通过上述工序形成晶体管410。
再者，也可以在大气中以100℃以上且200℃以下的温度进行1小时以上且30小时以下的加热处理。在本实施方式中以150℃进行10小时的加热处理。作为该加热处理，可以在固定的加热温度下进行。或可以反复多次进行如下的加热温度变化：加热处理可以在恒定的加热温度下进行，或服从重复温度周期，即从室温到100℃以上且200℃以下的加热温度的升温和从加热温度到室温的降温。
也可以在氧化物绝缘层416上还形成保护绝缘层。例如，使用RF溅射法形成氮化硅膜。RF溅射法因为具有高量产性而优选用作保护绝缘层的成膜方法。作为保护绝缘层使用不包含水分、氢离子、OH-等的杂质且阻挡上述杂质从外部侵入的无机绝缘膜形成，即使用氮化硅膜、氮化铝膜、氮氧化硅膜、氧氮化铝膜等形成。在本实施方式中，作为保护绝缘层，使用氮化硅膜形成保护绝缘层403（参照图11D）。
在本实施方式中，晶体管410的氧化物半导体层是如下氧化物半导体层：从氧化物半导体中除去n型杂质的氢，并通过尽量地不使其含有主要成分以外的杂质来使其高纯度化以使其成为本征（i型）或实质性的本征氧化物半导体。换言之，不通过添加杂质而通过尽量去除氢、水等的杂质，来将晶体管410的氧化物半导体层高纯度化为本征（i型）半导体层或近于高纯度化的i型半导体层。因此，费米能级（Ef）可以等于本征费米能级（Ei）。
氧化物半导体的带隙（Eg）被认为是3.15eV，电子亲和力（χ）被认为是4.3eV。用于源电极层及漏电极层的钛（Ti）的功函数与氧化物半导体的电子亲和力（χ）大致相等。在此情况下，在金属-氧化物半导体界面未形成对电子的肖特基电子势垒。
例如，即使在晶体管的沟道宽度W为1×104μm，且沟道长度L为3μm的元件中，在室温下截止电流也可以为10-13A以下，S值可以得到0.1V/decade（栅极绝缘层的厚度为100nm）。
像这样，通过以尽量不包含氧化物半导体的主要成分以外的杂质的方式实现高纯度化，可以使晶体管410的工作优良。
为了抑制氧化物半导体的电特性变动，意图性地去除成为变动因素的氢、水分、羟基或氢化物（也称为氢化合物）等的杂质。通过供给在进行杂质的去除工序的同时减少的构成氧化物半导体的主要成分成分的氧，氧化物半导体成为高纯度化的电学上i型（本征）化的氧化物半导体。
由此，在氧化物半导体中的氢的量越少越好。另外，在高纯度化了的氧化物半导体中，载流子数量极少（近于0），载流子密度低于1×1012/cm3，优选低于1×1011/cm3。就是说，氧化物半导体层的载流子密度尽量接近0。因为在氧化物半导体层中载流子数量极少，所以可以降低晶体管的截止电流。优选截止电流越小越好。晶体管的每沟道宽度（W）1μm的电流量为100aA以下，优选为10zA（zeptoampere：仄普托安培）以下，更优选为1zA以下。再者，由于晶体管没有pn结及热载流子退化，因此晶体管的电特性不受到不利影响。
像这样，将通过彻底去除包含在氧化物半导体层中的氢来高纯度化了的氧化物半导体用作沟道区的晶体管的截止电流可以极小。换言之，在晶体管处于截止下，可以将氧化物半导体层看作绝缘体地进行电路设计。另一方面，在晶体管处于导通状态下，可以预期氧化物半导体层的电流供应能力高于由非晶硅形成的半导体层。
另外，假设具有低温多晶硅的薄膜晶体管的截止电流为使用氧化物半导体制造的晶体管的10000倍左右而设计具有低温多晶硅的薄膜晶体管。由此，具有氧化物半导体的晶体管与具有低温多晶硅的薄膜晶体管相比，在存储电容为彼此相等或大致相等（0.1pF左右）时，具有氧化物半导体的晶体管的电压的保持期间可延长10000倍左右。作为一个例子，在每秒60帧进行动态图像显示时，一次信号写入的保持时间为160秒左右，其为具有低温多晶硅的薄膜晶体管的10000倍。这样，即使图像信号的写入次数少，也可以在显示区进行静态图像的显示。
实施方式4
在本实施方式中，对根据本发明的一个实施方式的显示装置的例子进行说明。
图12A示出使用实施方式2的移位寄存器电路的显示装置的例子。图12A所示的显示装置包括：时序控制器5360；包括源极驱动电路5362、栅极驱动电路5363_1和栅极驱动电路5363_2的驱动电路5361；以及像素区5364。在像素区5364中，多个源极线5371从源极驱动电路5362延伸而配置，并且多个栅极线5372从栅极驱动电路5363_1和栅极驱动电路5363_2延伸而配置。在多个源极线5371与多个栅极线5372相互交叉的各区域中，像素5367被配置为矩阵状。
另外，显示装置可以具有照明装置及其控制电路等。此时，像素5367优选具有液晶元件。
另外，可以省略栅极驱动电路5363_1和栅极驱动电路5363_2中的一方。
时序控制器5360具有通过对驱动电路5361供应控制信号来控制驱动电路5361的工作的功能。例如，时序控制器5360对源极驱动电路5362供应启动信号SSP、时钟信号SCK、反相时钟信号SCKB、视频信号DATA、锁存信号LAT等的控制信号。另外，时序控制器5360对栅极驱动电路5363_1和栅极驱动电路5363_2供应启动信号GSP、时钟信号GCK、反相时钟信号GCKB等的控制信号。
源极驱动电路5362具有对多个源极线5371输出视频信号的功能，可以称为驱动电路或信号线驱动电路等。视频信号输入到像素5367，构成像素5367的显示元件产生与视频信号相应的灰度。
栅极驱动电路5363_1和栅极驱动电路5363_2各具有依次选择各行的像素5367的功能，栅极驱动电路5363_1和栅极驱动电路5363_2各可以称为驱动电路或扫描线驱动电路。通过栅极驱动电路5363_1和栅极驱动电路5363_2对栅极线5372输出栅极信号，控制选择像素5367的时序。
另外，在图12A所示的显示装置中，栅极驱动电路5363_1和栅极驱动电路5363_2可以形成在与像素区5364相同的衬底上。图12B示出在与像素区5364相同的衬底（表示为衬底5380）上形成栅极驱动电路5363_1和栅极驱动电路5363_2的情况的例子。另外，衬底5380通过端子5381连接到外部电路。
另外，在图12A所示的显示装置中，可以将源极驱动电路5362的一部分（例如，开关、多路复用器、移位寄存器电路、解码器电路、反相器电路、缓冲电路及/或电平移位电路等）形成在与像素区5364相同的衬底上。图12C示出在与像素区5364相同的衬底（表示为衬底5380）上形成栅极驱动电路5363_1和栅极驱动电路5363_2以及源极驱动电路5362的一部分（用参考标号5362a表示），而源极驱动电路5362的其他部分（用参考标号5362b表示）形成在与衬底5380不同的衬底上的情况的例子。
作为显示装置的驱动电路或驱动电路的一部分，可以使用在实施方式2中说明的移位寄存器电路。尤其是在使用实施方式3所说明的晶体管构成显示装置的驱动电路时，使用实施方式2中的移位寄存器电路可以提高驱动电路的驱动能力。由此，可以实现显示装置的大型化。或者，可以提高显示装置的分辨率。或者，由于可以缩小驱动电路的布局面积，所以可以缩小显示装置的边框。
实施方式5
在本实施方式中说明电子设备的例子。
图13A至图13H以及图14A至图14D示出电子设备。这些电子设备可以各包括框体5000、显示区5001、扬声器5003、LED灯5004、操作键5005（包括电源开关或操作开关）、连接端子5006、传感器5007（它具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、射线、流量、湿度、倾斜度、振动、气味或红外线）、麦克风5008等。
图13A示出移动计算机，该移动计算机除了上述对象以外还可以包括开关5009、红外端口5010等。图13B示出具备存储器介质的便携式图像再现装置（例如DVD再现装置），该便携式图像再现装置除了上述对象以外还可以包括第二显示区5002、存储器介质读取部5011等。图13C示出护目镜型显示器，该护目镜型显示器除了上述对象以外还可以包括第二显示区5002、支撑部5012、耳机5013等。图13D示出便携式游戏机，该便携式游戏机除了上述对象以外还可以包括存储器介质读取部5011等。图13E示出投影仪装置，该投影仪装置除了上述对象以外还可以包括光源5033、投射透镜5034等。图13F示出便携式游戏机，该便携式游戏机除了上述对象以外还可以包括第二显示区5002、存储器介质读取部5011等。图13G示出电视接收机，该电视接收机除了上述对象以外还可以包括调谐器、图像处理部等。图13H示出便携式电视接收机，该便携式电视接收机除了上述对象以外还可以包括能够收发信号的充电器5017等。图14A示出显示器，该显示器除了上述对象以外还可以包括支撑台5018等。图14B示出摄像机，该摄像机除了上述对象以外还可以包括外部连接端口5019、快门按钮5015、图像接收部5016等。图14C示出计算机，该计算机除了上述对象以外还可以包括指示装置5020、外部连接端口5019、读写器5021等。图14D示出移动电话机，该移动电话机除了上述对象以外还可以包括天线、用于移动电话和移动终端的单区段（1seg数字TV广播）部分接收服务的调谐器等。
图13A至图13H、图14A至图14D所示的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息（如静态图像、动态图像、文本图像等）显示在显示区上的功能；触控面板功能；显示日历、日期或时刻等的功能；通过利用各种软件（程序）控制处理的功能；无线通信功能；通过利用无线通信功能来连接到各种计算机网络；通过利用无线通信功能进行各种数据的发送或接收；读出储存在存储器介质中的程序或数据来将其显示在显示区上的功能；等。再者，在具有多个显示区的电子设备中，可以具有如下功能：一个显示区主要显示图像信息，而另一个显示区主要显示文本信息的功能；或者，在多个显示区上显示考虑到视差的图像来显示立体图像；等。再者，在具有图像接收部的电子设备中，可以具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；对所拍摄的图像进行自动或手动校正的功能；将所拍摄的图像储存在存储器介质（外部存储器介质或内置于相机的存储器介质）中的功能；将所拍摄的图像显示在显示区上的功能；等。注意，图13A至图13H、图14A至图14D所示的电子设备可具有的功能不局限于上述功能，而可以具有各种各样的功能。
图14E示出将显示装置和建筑物设置为一体的例子。图14E包括框体5022、显示区5023、作为操作部的遥控装置5024、扬声器5025等。显示装置以壁挂式的方式结合到建筑物内并且可以不需要较大的空间而设置。
图14F示出在建筑物内将显示装置和建筑物设置为一体的另一个例子。显示面板5026被结合到预制的浴室5027内，并且洗澡的人可以通过显示面板5026看电视等。
另外，在本实施方式中，举出墙、预制的浴室作为建筑物的例子，但是本实施方式不局限于此，也可以将显示装置安装到各种建筑物。
下面，示出将显示装置和移动体设置为一体的例子。
图14G示出将显示装置设置到汽车中的例子。显示面板5028被安装到汽车的车体5029，并且可以根据需要而显示与车的工作或从车内部或外部输入的信息。另外，显示面板5028也可以具有导航功能。
图14H示出将显示装置和旅客用飞机设置为一体的例子。图14H示出在将显示面板5031设置在旅客用飞机的座位上方的天花板5030上的情况下的使用型式。显示面板5031通过铰链部5032被结合到天花板5030，并且通过铰链部5032的伸缩，乘客可以经由显示面板5031观看电视等。显示面板5031具有通过乘客的操作来显示信息的功能。
另外，在本实施方式中，举出车体、飞机作为移动体，但是本实施方式不限于此，半导体装置还可以设置在各种对象中，诸如二轮车、四轮车（包括汽车、公共汽车等）、火车（包括单轨、铁路等）以及船舶等。
优选在本实施方式所示的电子设备中安装实施方式2的移位寄存器电路。尤其是，作为用来驱动电子设备的显示区的电路，优选安装实施方式2的移位寄存器电路。通过将实施方式2的移位寄存器电路用作用来驱动电子设备的显示区的电路，可以缩小驱动电路的面积，并可以实现显示区的大型化。另外，可以提高显示区的分辨率。
本申请基于2010年2月23日向日本专利局提交的日本专利申请序号2010-036902，并通过引用将其内容并入本文作为参考。

Claims (26)

1. 一种半导体装置，包括：
第一晶体管；
第二晶体管；以及
第三晶体管，
其中，所述第一晶体管的源极和漏极中的一方与第一布线电连接，所述第一晶体管的源极和漏极中的另一方与第二布线电连接，
所述第二晶体管的源极和漏极中的一方与所述第二布线电连接，所述第二晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第二晶体管的栅极与所述第一布线电连接，
所述第三晶体管的源极和漏极中的一方与第三布线电连接，所述第三晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第三晶体管的栅极与所述第三布线电连接，
并且，所述第二晶体管和所述第三晶体管的沟道区分别使用氧化物半导体形成。
2. 根据权利要求1所述的半导体装置，其中至少所述第二晶体管和所述第三晶体管的截止电流分别为1aA/μm以下。
3. 根据权利要求1所述的半导体装置，其中所述第一晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的2倍以上且小于20倍。
4. 根据权利要求1所述的半导体装置，其中所述第二晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的0.1倍以上且小于1倍。
5. 一种包括根据权利要求1所述的半导体装置的显示装置。
6. 根据权利要求1所述的半导体装置，还包括：
第四晶体管；以及
第五晶体管，
其中，所述第四晶体管的源极和漏极中的一方与第四布线电连接，所述第四晶体管的源极和漏极中的另一方与所述第二布线电连接，
并且，所述第五晶体管的源极和漏极中的一方与所述第四布线电连接，所述第五晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第五晶体管的栅极与第五布线电连接。
7. 根据权利要求6所述的半导体装置，还包括：
第六晶体管；以及
电容器，
其中，所述第六晶体管的源极和漏极中的一方与所述第四布线电连接，所述第六晶体管的源极和漏极中的另一方与所述第四晶体管的栅极电连接，所述第六晶体管的栅极与所述第一晶体管的栅极电连接，
并且，所述电容器的第一电极与所述第一布线电连接，所述电容器的第二电极与所述第四晶体管的栅极电连接。
8. 一种半导体装置，包括：
第一晶体管；
第二晶体管；以及
第三晶体管，
其中，所述第一晶体管的源极和漏极中的一方与第一布线电连接，所述第一晶体管的源极和漏极中的另一方与第二布线电连接，
所述第二晶体管的源极和漏极中的一方与所述第二布线电连接，所述第二晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第二晶体管的栅极与所述第一布线电连接，
所述第三晶体管的源极和漏极中的一方与第三布线电连接，所述第三晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第三晶体管的栅极与所述第三布线电连接，
并且，所述第一至第三晶体管的沟道区分别使用氧化物半导体形成。
9. 根据权利要求8所述的半导体装置，其中所述第一至第三晶体管的截止电流分别为1aA/μm以下。
10. 根据权利要求8所述的半导体装置，其中所述第一晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的2倍以上且小于20倍。
11. 根据权利要求8所述的半导体装置，其中所述第二晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的0.1倍以上且小于1倍。
12. 一种包括根据权利要求8所述的半导体装置的显示装置。
13. 根据权利要求8所述的半导体装置，还包括：
第四晶体管；以及
第五晶体管，
其中，所述第四晶体管的源极和漏极中的一方与第四布线电连接，所述第四晶体管的源极和漏极中的另一方与所述第二布线电连接，
并且，所述第五晶体管的源极和漏极中的一方与所述第四布线电连接，所述第五晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第五晶体管的栅极与第五布线电连接。
14. 根据权利要求13所述的半导体装置，还包括：
第六晶体管；以及
电容器，
其中，所述第六晶体管的源极和漏极中的一方与所述第四布线电连接，所述第六晶体管的源极和漏极中的另一方与所述第四晶体管的栅极电连接，所述第六晶体管的栅极与所述第一晶体管的栅极电连接，
并且，所述电容器的第一电极与所述第一布线电连接，所述电容器的第二电极与所述第四晶体管的栅极电连接。
15. 一种半导体装置的驱动方法，所述半导体装置包括第一晶体管、第二晶体管以及第三晶体管，
其中，所述第一晶体管的源极和漏极中的一方与第一布线电连接，所述第一晶体管的源极和漏极中的另一方与第二布线电连接，
所述第二晶体管的源极和漏极中的一方与所述第二布线电连接，所述第二晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第二晶体管的栅极与所述第一布线电连接，
所述第三晶体管的源极和漏极中的一方与第三布线电连接，所述第三晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第三晶体管的栅极与所述第三布线电连接，
所述第二晶体管和所述第三晶体管的沟道区分别使用氧化物半导体形成，
所述驱动方法，包括如下步骤：
在第一期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在所述第一期间中，使所述第三晶体管导通，而实现所述第三布线与所述第一晶体管的栅极之间的电连接；
在第二期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在第三期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在所述第三期间中，使所述第二晶体管导通，而实现所述第二布线与所述第一晶体管的栅极之间的电连接；以及
在第四期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接。
16. 根据权利要求15所述的半导体装置的驱动方法，其中至少所述第二晶体管和所述第三晶体管的截止电流分别为1aA/μm以下。
17. 根据权利要求15所述的半导体装置的驱动方法，其中所述第一晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的2倍以上且小于20倍。
18. 根据权利要求15所述的半导体装置的驱动方法，其中所述第二晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的0.1倍以上且小于1倍。
19. 根据权利要求15所述的半导体装置的驱动方法，所述半导体装置还包括：
第四晶体管；以及
第五晶体管，
其中，所述第四晶体管的源极和漏极中的一方与第四布线电连接，所述第四晶体管的源极和漏极中的另一方与所述第二布线电连接，
所述第五晶体管的源极和漏极中的一方与所述第四布线电连接，所述第五晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第五晶体管的栅极与第五布线电连接，
所述驱动方法，还包括如下步骤：
在所述第一至第三期间中，使所述第四晶体管截止，而断开所述第四布线与所述第二布线之间的电连接；
在所述第一至第三期间中，使所述第五晶体管截止，而断开所述第四布线与所述第一晶体管的栅极之间的电连接；
在所述第四期间中，使所述第四晶体管截止，而断开所述第四布线与所述第二布线之间的电连接；以及
在所述第四期间中，使所述第五晶体管截止，而断开所述第四布线与所述第一晶体管的栅极之间的电连接。
20. 根据权利要求19所述的半导体装置的驱动方法，所述半导体装置还包括第六晶体管，
其中，所述第六晶体管的源极和漏极中的一方与所述第四布线电连接，所述第六晶体管的源极和漏极中的另一方与所述第四晶体管的栅极电连接，所述第六晶体管的栅极与所述第一晶体管的栅极电连接，
所述驱动方法，还包括如下步骤：
在所述第一至第四期间中，使所述第六晶体管导通，而实现所述第四布线与所述第四晶体管的栅极之间的电连接。
21. 一种半导体装置的驱动方法，所述半导体装置包括第一晶体管、第二晶体管以及第三晶体管，
其中，所述第一晶体管的源极和漏极中的一方与第一布线电连接，所述第一晶体管的源极和漏极中的另一方与第二布线电连接，
所述第二晶体管的源极和漏极中的一方与所述第二布线电连接，所述第二晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第二晶体管的栅极与所述第一布线电连接，
所述第三晶体管的源极和漏极中的一方与第三布线电连接，所述第三晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第三晶体管的栅极与所述第三布线电连接，
所述第二晶体管和所述第三晶体管的沟道区分别使用氧化物半导体形成，
所述驱动方法，包括如下步骤：
在第一期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在所述第一期间中，使所述第三晶体管导通，而实现所述第三布线与所述第一晶体管的栅极之间的电连接；
在所述第一期间中，使所述第二晶体管截止，而断开所述第二布线与所述第一晶体管的栅极之间的电连接；
在第二期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在所述第二期间中，使所述第三晶体管截止，而断开所述第三布线与所述第一晶体管的栅极之间的电连接；
在所述第二期间中，使所述第二晶体管截止，而断开所述第二布线与所述第一晶体管的栅极之间的电连接；
在第三期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在所述第三期间中，使所述第三晶体管截止，而断开所述第三布线与所述第一晶体管的栅极之间的电连接；
在所述第三期间中，使所述第二晶体管导通，而实现所述第二布线与所述第一晶体管的栅极之间的电连接；
在第四期间中，使所述第一晶体管导通，而实现所述第一布线与所述第二布线之间的电连接；
在所述第四期间中，使所述第三晶体管截止，而断开所述第三布线与所述第一晶体管的栅极之间的电连接；以及
在所述第四期间中，使所述第二晶体管截止，而断开所述第二布线与所述第一晶体管的栅极之间的电连接。
22. 根据权利要求21所述的半导体装置的驱动方法，其中至少所述第二晶体管和所述第三晶体管的截止电流分别为1aA/μm以下。
23. 根据权利要求21所述的半导体装置的驱动方法，其中所述第一晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的2倍以上且小于20倍。
24. 根据权利要求21所述的半导体装置的驱动方法，其中所述第二晶体管的沟道宽度相对于沟道长度的比率为所述第三晶体管的沟道宽度相对于沟道长度的比率的0.1倍以上且小于1倍。
25. 根据权利要求21所述的半导体装置的驱动方法，所述半导体装置还包括：
第四晶体管；以及
第五晶体管，
其中，所述第四晶体管的源极和漏极中的一方与第四布线电连接，所述第四晶体管的源极和漏极中的另一方与所述第二布线电连接，
所述第五晶体管的源极和漏极中的一方与所述第四布线电连接，所述第五晶体管的源极和漏极中的另一方与所述第一晶体管的栅极电连接，所述第五晶体管的栅极与第五布线电连接，
所述驱动方法，还包括如下步骤：
在所述第一至第三期间中，使所述第四晶体管截止，而断开所述第四布线与所述第二布线之间的电连接；
在所述第一至第三期间中，使所述第五晶体管截止，而断开所述第四布线与所述第一晶体管的栅极之间的电连接；
在所述第四期间中，使所述第四晶体管截止，而断开所述第四布线与所述第二布线之间的电连接；以及
在所述第四期间中，使所述第五晶体管截止，而断开所述第四布线与所述第一晶体管的栅极之间的电连接。
26. 根据权利要求25所述的半导体装置的驱动方法，所述半导体装置还包括第六晶体管，
其中，所述第六晶体管的源极和漏极中的一方与所述第四布线电连接，所述第六晶体管的源极和漏极中的另一方与所述第四晶体管的栅极电连接，所述第六晶体管的栅极与所述第一晶体管的栅极电连接，
所述驱动方法，还包括如下步骤：
在所述第一至第四期间中，使所述第六晶体管导通，而实现所述第四布线与所述第四晶体管的栅极之间的电连接。
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