TWI539606B - 顯示裝置、半導體裝置、電子設備及其驅動方法 - Google Patents

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Description

顯示裝置、半導體裝置、電子設備及其驅動方法
本發明的一個實施例關於顯示裝置。例如，舉出液晶顯示裝置，除此以外，作為技術領域之一還包括由閘極信號線和源極信號線選擇像素來顯示影像的顯示裝置。另外，作為技術領域之一還包括用於顯示裝置的驅動電路等的半導體裝置和使用顯示裝置的電子設備。
已在對由非晶矽電晶體(也稱為a-Si TFT)構成的閘極驅動器電路進行研究開發(例如，專利文獻1至專利文獻2)。這種閘極驅動器具有控制將高電壓輸出到閘極線的時序的電晶體(也稱為拉升電晶體)。在拉升電晶體中，源極和汲極中的一者連接於時脈信號線，而源極和汲極中的另一者連接於閘極信號線。並且，使用如下驅動方法：利用電容耦合將拉升電晶體的閘極的電位上升到高於時脈信號的H位準的電位的數值。為了實現上述驅動方法，需要使拉升電晶體的閘極成為浮動狀態。為此，需要使與拉升電晶體的閘極連接的所有電晶體成為截止狀態。
專利文獻1　日本專利申請公開第2007-207413號公報
專利文獻2　日本專利申請公開第2008-009393號公報
但是，在現有技術中，即使與拉升電晶體的閘極連接的所有電晶體成為截止狀態，也因該電晶體的截止電流而隨時間失去拉升電晶體的閘極所保持的電荷。因此，難以降低閘極驅動器電路等的半導體裝置的驅動頻率。另外，半導體裝置能夠工作的驅動頻率的範圍窄。結果，對半導體裝置的驅動能力的提高有限制。
鑒於上述問題，本發明的一個實施例的目的之一在於：在具有控制將預定的電壓輸出到後級的電路的時序的電晶體(拉升電晶體)的半導體裝置中，實現半導體裝置的更好工作。或者，本發明的一個實施例的目的之一在於：在具有控制將預定的電壓輸出到後級的電路的時序的電晶體(拉升電晶體)的半導體裝置中，提高半導體裝置的驅動能力。
本發明的一個實施例是一種半導體裝置，包括：第一電晶體；以及與第一電晶體的閘極電連接的第二電晶體，其中第一電晶體的第一端子與第一佈線電連接，第一電晶體的第二端子與第二佈線電連接，並且第一電晶體的閘極與第二電晶體的第一端子或第二端子電連接。在上述半導體裝置中，第一及第二電晶體可以使用至少在通道區中具有氧化物半導體且低截止電流的電晶體。或者，在上述半導體裝置中，至少第二電晶體可以使用至少在通道區中具有氧化物半導體且低截止電流的電晶體。明確地說，可以使用換算為通道寬度1μm的室溫(這裏為20℃)下的截止電流為1aA/μm或以下的電晶體。在上述半導體裝置中，可以設置一個或多個第二電晶體。在設置多個第二電晶體時，該所有電晶體較佳使用至少在通道區中具有氧化物半導體且低截止電流的電晶體。在上述半導體裝置中，第二佈線可以與後級的電路電連接。由此，可以將第一電晶體用作控制將預定的電壓輸出到後級的電路的時序的電晶體(拉升電晶體)。
本發明的另一個實施例是一種半導體裝置，包括：第一電晶體；第二電晶體；以及第三電晶體，其中第一電晶體的第一端子與第一佈線電連接，第一電晶體的第二端子與第二佈線電連接，第二電晶體的第一端子與第二佈線電連接，第二電晶體的第二端子與第一電晶體的閘極電連接，第二電晶體的閘極與第一佈線電連接，第三電晶體的第一端子與第三佈線電連接，第三電晶體的第二端子與第一電晶體的閘極電連接，並且第三電晶體的閘極與第三佈線電連接。在上述半導體裝置中，第一至第三電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。或者，在上述半導體裝置中，至少第二及第三電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。
本發明的另一個實施例是一種半導體裝置，包括：第一電晶體；第二電晶體；以及第三電晶體，其中第一電晶體的第一端子與第一佈線電連接，第一電晶體的第二端子與第二佈線電連接，第二電晶體的第一端子與第三佈線電連接，第二電晶體的第二端子與第二佈線電連接，第三電晶體的第一端子與第四佈線電連接，第三電晶體的第二端子與第一電晶體的閘極電連接，並且第三電晶體的閘極與第四佈線電連接。在上述半導體裝置中，第一至第三電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。或者，在上述半導體裝置中，至少第三電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。
本發明的另一個實施例是一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；以及第四電晶體，其中第一電晶體的第一端子與第一佈線電連接，第一電晶體的第二端子與第二佈線電連接，第二電晶體的第一端子與第三佈線電連接，第二電晶體的第二端子與第二佈線電連接，第三電晶體的第一端子與第三佈線電連接，第三電晶體的第二端子與第一電晶體的閘極電連接，第三電晶體的閘極與第二電晶體的閘極電連接，第四電晶體的第一端子與第四佈線電連接，第四電晶體的第二端子與第一電晶體的閘極電連接，並且第四電晶體的閘極與第四佈線電連接。在上述半導體裝置中，第一至第四電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。或者，在上述半導體裝置中，至少第二至第四電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μ或以下的電晶體。
本發明的另一個實施例是一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；以及第四電晶體，其中第一電晶體的第一端子與第一佈線電連接，第一電晶體的第二端子與第二佈線電連接，第二電晶體的第一端子與第三佈線電連接，第二電晶體的第二端子與第二佈線電連接，第三電晶體的第一端子與第四佈線電連接，第三電晶體的第二端子與第一電晶體的閘極電連接，第三電晶體的閘極與第四佈線電連接，第四電晶體的第一端子與第三佈線電連接，第四電晶體的第二端子與第一電晶體的閘極電連接，並且第四電晶體的閘極與第五佈線電連接。在上述半導體裝置中，第一至第四電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。或者，在上述半導體裝置中，至少第二至第四電晶體可以使用至少通道區由氧化物半導體形成的電晶體，並可以使用其截止電流為1aA/μm或以下的電晶體。
本發明的另一者式是一種包括閘極驅動器電路的顯示裝置，其中使用上述半導體裝置作為閘極驅動器電路。
注意，在本發明說明等中，當明確描述為“X與Y連接”時，其中就包括X與Y電連接的情形。在此，X和Y為物件物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。作為X和Y電連接的情況的一個例子，有如下結構：在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體等)。
根據本發明的一個實施例，在具有控制將高電壓輸出到後級的電路的時序的電晶體(拉升電晶體)的半導體裝置中，可以在長期保持儲存在拉升電晶體的閘極中的電荷。由此，可以降低半導體裝置的驅動頻率。另外，可以擴大半導體裝置能夠工作的驅動頻率的範圍。由此，可以實現半導體裝置的更好工作。或者，可以謀求提高半導體裝置的驅動能力。
以下，參照附圖說明實施例。但是，實施例可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其實施例和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限定在本實施例所記載的內容中。另外，在以下所說明的結構中，在不同附圖之間共同使用同一附圖標記表示同一部分或具有同樣功能的部分，省略該同一部分或具有同樣功能的部分的詳細說明。另外，在參照物件的附圖中，為便於清楚地說明有時對大小、層的厚度或區域進行誇張的描述。因此，不一定侷限於這些尺度。
(實施例1)
在本實施例中，說明根據本發明的一個實施例的顯示裝置的電路。
圖1A顯示電路的結構例，該電路具有電晶體101、電晶體102、電晶體103、電晶體104、電晶體105以及電路200。構成圖1A所示的電路的電晶體為N通道型。N通道型電晶體是當閘極和源極之間的電位差高於臨界值電壓時成為導通狀態的。
另外，作為構成圖1A所示的電路的電晶體的半導體層，可以使用一種氧化物半導體，其中氫濃度充分得到降低而高純度化，載子濃度充分小，並且呈現本質(i型)特性或在實際上呈現本質(i型)特性。由此，可以謀求提高該電晶體的S值。可以減小該電晶體的截止電流。可以謀求提高該電晶體的耐壓。可以謀求提高該電晶體的溫度特性。
另外，作為一部分的電晶體的半導體層可以使用上述氧化物半導體，作為其他部分的電晶體的半導體層使用上述氧化物半導體以外的半導體(例如，矽(非晶矽、微晶矽或多晶矽等)、有機半導體等)。但是，至少作為其源極或汲極與電晶體101的閘極電連接的電晶體的半導體層使用上述氧化物半導體。
以下，說明圖1A所示的電路的連接關係。電晶體101的第一端子(源極和汲極中的一者)與佈線111連接，電晶體101的第二端子(源極和汲極中的另一者)與佈線112連接。電晶體102的第一端子與佈線113連接，電晶體102的第二端子與佈線112連接，電晶體102的閘極與電路200連接。電晶體103的第一端子與佈線112連接，電晶體103的第二端子與電晶體101的閘極連接，電晶體103的閘極與佈線111連接。電晶體104的第一端子與佈線114連接，電晶體104的第二端子與電晶體101的閘極連接，電晶體104的閘極與佈線114連接。電晶體105的第一端子與佈線113連接，電晶體105的第二端子與電晶體101的閘極連接，電晶體105的閘極與佈線115連接。另外，將電晶體101的閘極、電晶體103的第二端子、電晶體104的第二端子以及電晶體105的第二端子的連接部分表示為節點11。將電晶體102的閘極與電路200的連接部分表示為節點12。
另外，根據本發明的一個實施例的顯示裝置的電路不侷限於圖1A所示的結構。例如，如圖1B所示，電晶體103的閘極可以與電晶體102的閘極連接。作為另一例子，如圖1C所示，電晶體103的第一端子可以與佈線113連接，電晶體103的閘極可以與電晶體102的閘極連接。作為另一例子，如圖1D所示，電晶體105的第二端子可以與佈線112連接。作為另一例子，如圖1E所示，電晶體104的第一端子可以與佈線116連接。作為另一例子，如圖1F所示，電晶體104的閘極可以與佈線116連接。另外，可以組合圖1B至1F中的至少兩個以上的結構。例如，藉由組合圖1C和圖1E，可以使電晶體103的第一端子與佈線113連接，並且可以使電晶體104的第一端子與佈線116連接。
另外，電路200可以根據其結構而與任意佈線或任意節點連接。例如，電路200可以與佈線111、佈線112、佈線113、佈線114以及節點11中的至少一個連接。
將時脈信號輸入到佈線111。將本實施例的電路的輸出信號供應到佈線112。將電壓V2供應到佈線113。將起始脈衝輸入到佈線114。將重設信號輸入到佈線115。這裏，為了方便起見，將輸入到佈線111、佈線112、佈線114以及佈線115的信號的H電平的電位表示為電位V1，將輸入到佈線111、佈線112、佈線114以及佈線115的信號的L位準的電位表示為電位V2。
佈線111是用來將時脈信號等的信號從控制器等的外部電路傳到本實施例的電路的佈線，而具有信號線或時脈信號線的功能。佈線112是用來將本實施例的電路的輸出信號傳到像素電路或多路分解器等的電路的佈線，而具有信號線或閘極信號線的功能。佈線113是用來將電壓V2等的電源電壓從電源電路等的外部電路供應到本實施例的電路的佈線，而具有電源線、負電源線或接地線的功能。佈線114是用來將起始信號從時序控制器等的外部電路或其他電路傳到本實施例的電路的佈線，而具有信號線的功能。佈線115是用來將重設信號從時序控制器等的外部電路或其他電路傳到本實施例的電路的佈線，而具有信號線的功能。
電晶體101具有控制佈線111與佈線112的導通狀態的開關的功能。另外，電晶體101具有控制由於第二端子與閘極的電容耦合而使節點11的電位上升的時序的功能。電晶體102具有控制佈線113與佈線112之間的導通狀態的開關的功能。電晶體103具有控制節點11與佈線112之間的導通狀態的開關的功能。電晶體104具有控制佈線114與節點11之間的導通狀態的開關的功能。另外，電晶體104具有二極體的功能，其中輸入端子與佈線114連接，而輸出端子與節點11連接。電晶體105具有控制佈線113與節點11之間的導通狀態的開關的功能。
接著，參照圖2A所示的時序圖、圖2B至2E和圖3A至3C所示的示意圖說明圖1A至1F所示的電路的工作的例子。這裏，以圖1A所示的電路為例子進行說明。
圖2A顯示佈線111、佈線114、佈線115、佈線112的電位的時序圖的例子。另外，還顯示節點11和節點12的電位。圖2A所示的時序圖具有期間A、期間B、期間C、期間D以及期間E。圖2A所示的時序圖具有依次配置期間A、期間B以及期間C的期間和交替配置期間D和期間E的期間。
首先，參照圖2A、2B和2C說明期間A。在期間A中，佈線111的電位(表示為電位V111)成為V2(L位準的電位)。由此，因為電晶體103成為截止狀態，所以佈線112與節點11成為非導通狀態。佈線114的電位(表示為電位V114)成為V1(H位準的電位)。由此，因為電晶體104成為導通狀態，所以佈線114與節點11成為導通狀態。佈線115的電位(表示為電位V115)成為V2。由此，因為電晶體105成為截止狀態，所以佈線113與節點11成為非導通狀態。由此，因為將佈線114的電位供應到節點11，所以節點11的電位(表示為電位V11)開始上升。然後，節點11的電位超過V2+Vth101(Vth101是電晶體101的臨界值電壓)。由此，因為電晶體101成為導通狀態，所以佈線112與佈線111成為導通狀態。節點12的電位(表示為電位V12)由於電路200而成為V2或者至少低於V2+Vth102(Vth102是電晶體102的臨界值電壓)。由此，因為電晶體102成為截止狀態，所以佈線113與佈線112成為非導通狀態。因此，因為將佈線111的電位供應到佈線112，所以佈線112的電位(表示為電位V112)成為V2(參照圖2B)。
然後，節點11的電位進一步上升。然後，節點11的電位上升到V1-Vth104(Vth104是電晶體104的臨界值電壓)。結果，因為電晶體104成為截止狀態，所以佈線114與節點11成為非導電狀態。因此，因為節點11成為浮動狀態，所以節點11的電位維持在V1-Vth104(參照圖2C)。
接著，參照圖2A和2D說明期間B。在期間B中，節點12的電位由於電路200而繼續為V2或者低於V2+Vth102。由此，因為電晶體102繼續處於截止狀態，所以佈線113與佈線112繼續處於非導通狀態。佈線111的電位成為V1。結果，因為電晶體101繼續處於導通狀態，所以佈線112的電位上升。與此同時，因為電晶體103成為導通狀態，所以佈線112與節點11成為導通狀態。但是，當佈線112的電位上升到V1-Vth103(Vth103是電晶體103的臨界值電壓)時，電晶體103成為截止狀態。由此，佈線112與節點11成為非導通狀態。佈線114的電位成為V2。由此，因為電晶體104繼續處於截止狀態，所以佈線114與節點11繼續處於非導通狀態。佈線115的電位繼續為V2。由此，因為電晶體105繼續處於截止狀態，所以佈線113與節點11繼續處於非導通狀態。因此，節點11成為浮動狀態。此時，佈線112的電位繼續上升。因此，節點11的電位由於電晶體101的閘極與第二端子之間的寄生電容而可以上升到V1+Vth101+Va(Va是正數)。這是所謂的自舉工作。像這樣，佈線112的電位可以上升到與電位V1相等的值(參照圖2D)。
接著，參照圖2A、2E和3A說明期間C。在期間C中，佈線111的電位成為V2。由此，因為電晶體103繼續處於截止狀態，所以佈線112與節點11繼續處於非導通狀態。佈線114的電位繼續為V2。由此，因為電晶體104繼續處於截止狀態，所以佈線114與節點11繼續處於非導通狀態。佈線115的電位成為V1。由此，因為電晶體105成為導通狀態，所以佈線113與節點11成為導通狀態。因此，將佈線113的電位供應到節點11。因為佈線113的電位為V2，所以節點11的電位成為V2。由此，因為電晶體101成為截止狀態，所以佈線111與佈線112成為非導通狀態。節點12的電位由於電路200而繼續為低於V2+Vth102。由此，因為電晶體102繼續處於截止狀態，所以佈線113與佈線112繼續處於非導通狀態(參照圖2E)。但是，通常，佈線111的電位成為V2的時序早於電晶體101成為截止狀態的時序。因此，因為在電晶體101成為截止狀態之前將佈線111的電位供應到佈線112，所以佈線112的電位成為V2(參照圖3A)接著，參照圖2A和3B說明期間D。在期間D中，佈線111的電位成為V1。由此，因為電晶體103成為導通狀態，所以佈線112與節點11成為導通狀態。佈線114的電位繼續為V2。由此，因為電晶體104繼續處於截止狀態，所以佈線114與節點11繼續處於非導通狀態。佈線115的電位成為V2。由此，佈線113與節點11成為非導通狀態。節點12的電位由於電路200而成為超過V2+Vth102的值。由此，因為電晶體102成為導通狀態，所以佈線113與佈線112成為導通狀態。因此，因為將佈線113的電位供應到節點11，所以節點11的電位成為V2。由此，因為電晶體101成為截止狀態，所以佈線111與佈線112成為非導通狀態。因為將佈線113的電位供應到佈線112，所以佈線112的電位成為V2(參照圖3B)。
接著，參照圖2A和3C說明期間E。在期間E中，佈線111的電位成為V2。由此，因為電晶體103成為截止狀態，所以佈線112與節點11成為非導通狀態。佈線114的電位繼續為V2。由此，因為電晶體104繼續處於截止狀態，所以佈線114與節點11繼續處於非導通狀態。佈線115的電位繼續為V2。由此，佈線113與節點11成為非導通狀態。節點12的電位由於電路200而成為V2或者低於V2+Vth102。由此，因為電晶體102成為截止狀態，所以佈線113與佈線112成為非導通狀態。因此，因為節點11成為浮動狀態，所以節點11的電位繼續為V2。由此，因為電晶體101繼續處於截止狀態，所以佈線111與佈線112繼續處於非導通狀態。因為佈線112成為浮動狀態，所以佈線112的電位繼續為V2(參照圖3C)。
另外，在圖1C所示的半導體裝置中，較佳的是，在期間D中，節點12的電位成為超過V2+Vth102且超過V2+Vth103的值。由此，因為電晶體103成為導通狀態，所以佈線113與節點11成為導通狀態。因此，將佈線113的-電位供應到節點11。像這樣，因為將佈線113的電位藉由一個電晶體供應到節點11，所以可以使節點11的電位穩定。
另外，在圖1D所示的電路中，在期間C中，在電晶體105成為導通狀態時，佈線113與佈線112成為導通狀態。因此，將佈線113的電位供應到佈線112。由此，可以縮短佈線112的電位的下降時間。
另外，在圖1E所示的電路中，較佳的是，在期間A中，佈線116的電位成為V1。在期間B至期間E中，佈線116的電位既可為V1，又可為V2。因此，可以將電壓V1供應到佈線116。或者，可以將其相位從輸入到佈線111的時脈信號偏離的時脈信號或輸入到佈線111的時脈信號的反相信號等輸入到佈線116。在圖1F所示的半導體裝置中，較佳的是，在期間A中，佈線116的電位成為V1，在期間B中，佈線116的電位成為V2。在期間C至期間E中，佈線116的電位既可為V1，又可為V2。因此，可以將其相位從輸入到佈線111的時脈信號偏離的時脈信號或輸入到佈線111的時脈信號的反相信號等輸入到佈線116。
如上所述，上述電路可以藉由利用自舉工作而使佈線112的電位成為與佈線111的電位相等的值。
另外，在現有技術中，電晶體的S值高。因此，從佈線114的電位成為V1之後到電晶體104成為截止狀態的時間長。或者，因為需要延長期間A，所以難以提高驅動頻率。或者，佈線112的電位的上升時間長(輸出信號的上升時間長)。或者，可以連接於佈線112的負載小。或者，電晶體101的通道寬度大。或者，佈局面積大。
另一者面，在本實施例中，電晶體的S值低。因此，可以謀求提高驅動能力。例如，由於電晶體104的S值低，可以縮短從佈線114的電位成為V1之後到電晶體104成為導通狀態的時間。因此，可以縮短期間A的時間。由此可以謀求提高驅動頻率。作為另一例子，由於電晶體101的S值低，可以縮短佈線112的電位的上升時間。或者，即使將較大負載連接於佈線112，也可以驅動該負載。或者，因為可以減小電晶體101的通道寬度，所以可以減小佈局面積。
另外，在現有技術中，電晶體的截止電流大。因此，從節點11隨時間失去的電荷量較多。或者，節點11的電位下降。或者，可以將節點11的電位維持在電晶體101成為導通狀態的值以上的時間短。或者，難以降低驅動頻率。或者，能夠工作的驅動頻率的範圍窄。
另一者面，在本實施例中，電晶體的截止電流小。因此，可以謀求提高驅動能力。例如，因為電晶體103、電晶體104以及電晶體105的截止電流小，所以可以減少從節點11失去的電荷量。因此，可以抑制節點11的電位下降。就是說，可以使可以將節點11的電位維持在電晶體101成為導通狀態的值以上的時間變長。由此，因為可以降低驅動頻率，所以可以擴大能夠工作的驅動頻率的範圍。
在圖1A至1F所示的電路中，除了上述以外還可以設置電晶體等的元件。以下，說明其一例。
圖4A是在圖1A所示的電路中設置電晶體121的例子。與此同樣，在圖1B至1F所示的電路中，可以設置電晶體121。電晶體121的第一端子與佈線113連接，電晶體121的第二端子與佈線112連接，電晶體121的閘極與佈線116連接。較佳將時脈信號輸入到佈線116。由此，在期間E中，藉由使電晶體121成為導通狀態，可以將佈線113的電位供應到佈線112。因此，可以減少佈線112的雜訊。
圖4B是在圖1A所示的電路中設置電晶體122的例子。與此同樣，在圖1B至1F及圖4A所示的電路中，可以設置電晶體122。電晶體122的第一端子與佈線113連接，電晶體122的第二端子與佈線112連接，電晶體122的閘極與佈線115連接。由此，在期間C中，藉由使電晶體122成為導通狀態，可以將佈線113的電位供應到佈線112。因此，可以縮短佈線112的電位的下降時間。
圖4C是在圖1A所示的電路中設置電晶體123的例子。與此同樣，在圖1B至1F以及圖4A至4B所示的電路中，可以設置電晶體123。電晶體123的第一端子與佈線114連接，電晶體123的第二端子與節點11連接，電晶體123的閘極與佈線116連接。由此，在期間E中，可以將佈線114的電位供應到節點11。因此，可以減少節點11的雜訊。
圖4D是在圖1A所示的電路中設置電晶體124的例子。與此同樣，在圖1B至1F以及圖4A至4C所示的電路中，可以設置電晶體124。電晶體124的第一端子與佈線111連接，電晶體124的第二端子與佈線117連接，電晶體124的閘極與節點11連接。由此，可以以與佈線112的電位相同的時序使佈線117的電位變化。在此情況下，較佳將佈線112和佈線117中的一者連接於負載，並將佈線112和佈線117中的另一者連接於其他電路。由此，可以以不受到由負載而起的電位的變動的影響的方式驅動該其他電路。
圖4E是在圖1A所示的電路中設置電晶體124及電晶體125的例子。與此同樣，在圖1B至1F以及圖4A至4C所示的電路中，可以設置電晶體124及電晶體125。電晶體125的第一端子與佈線113連接，電晶體125的第二端子與佈線117連接，電晶體125的閘極與節點12連接。由此，可以將佈線117的電位維持在V2。或者，可以減少佈線117的雜訊。
圖4F是在圖1A所示的電路中設置電容器126的例子。與此同樣，在圖1B至1F以及圖4A至4E所示的電路中，可以設置電容器126。在電晶體101的閘極與第二端子之間設置電容器126。
另外，在圖1A至1F所示的電路中，可以設置電晶體121至125和電容器126中的兩個以上的元件。
在本實施例的電路中，除了圖2A所示的時序圖以外，還可以使用其他各種時序圖。以下，說明其一例。例如，較佳的是，在期間A至期間E中的至少期間B中，節點12的電位低於V2+Vth102。因此，在期間A及期間C至期間E中，節點12的電位既可為低於V2+Vth102，又可為超過V2+Vth102的值。但是，在期間D和期間E中的一者(尤其是期間D)中，節點12的電位較佳為超過V2+Vth102的值。在期間D和期間E中的另一者(尤其是期間E)中，節點12的電位較佳低於V2+Vth102。由此，因為可以縮短電晶體102成為導通狀態的時間，所以可以抑制電晶體102的臨界值電壓的偏移。另外，在圖1C所示的電路中，當在期間A中節點12的電位成為超過V2+Vth102的值時，電晶體103成為導通狀態，並且節點11的電位減小。因此，在期間A中，節點12的電位較佳低於V2+Vth102。作為另一例，如圖5A所示，輸入到佈線111的信號可以為非平衡。由此，在期間C中，可以使佈線115的電位成為V1的時序遲於佈線111的電位成為V2的時序，因此，可以縮短佈線112的電位的下降時間。作為另一例，如圖5B所示，輸入到佈線111的信號可以為多相的時脈信號。由此，可以減少耗電量。作為一例，圖5B顯示將四相的時脈信號輸入到佈線111時的時序圖。
例如，電晶體101的W/L(W：通道寬度，L：通道長度)比較佳大於電晶體102、電晶體103、電晶體104、電晶體105、電晶體121、電晶體122、電晶體123、電晶體124以及電晶體125的所有W/L比。由此，可以縮短佈線112的上升時間及下降時間。明確地說，電晶體101的W/L比較佳為電晶體104的W/L比的2倍或以上且小於20倍。更佳為3倍或以上且小於15倍。更佳為5倍或以上且小於12倍。作為另一例，電晶體105的W/L比較佳小於電晶體104的W/L比。由此，在期間C中，可以使電晶體101成為截止狀態的時序變遲，因此，可以縮短佈線112的電位的下降時間。明確地說，電晶體105的W/L比較佳為電晶體104的W/L比的0.3倍或以上且小於1倍。更佳為0.4倍至0.9倍。更佳為0.5倍到0.8倍。作為另一例，電晶體103的W/L比較佳小於電晶體104的W/L比。由此，在期間B中，可以防止節點11的電位的過分減小。明確地說，電晶體103的W/L比較佳為電晶體104的W/L比的0.1倍或以上且小於1倍。更佳為0.3倍到0.9倍。更佳為0.4倍到0.7倍。
例如，電晶體122的W/L比較佳大於電晶體102的W/L比。由此，可以縮短佈線112的電位的下降時間。明確地說，電晶體122的W/L比較佳為電晶體102的W/L比的2倍或以上且小於20倍。更佳為3倍到15倍。更佳為5倍或以上且小於10倍。作為另一例，電晶體124的W/L比較佳小於電晶體101的W/L比。這是因為與佈線117連接的負載通常小於與佈線112連接的負載的緣故。作為另一例，電晶體125的W/L比較佳小於電晶體102的W/L比。這是因為與佈線117連接的負載通常小於與佈線112連接的負載的緣故。
例如，節點12的振幅電壓較佳小於節點11、佈線111、佈線112、佈線114、佈線115、佈線116以及佈線117中的至少一個的振幅電壓。由此，可以謀求減少耗電量。明確地說，節點12的振幅電壓較佳為佈線111的振幅電壓的0.3倍或以上且小於1倍。更佳為0.5倍或以上且小於1倍。更佳為0.6倍到0.9倍。作為另一例，節點11的振幅電壓較佳超過節點12、佈線111、佈線112、佈線114、佈線115、佈線116以及佈線117中的至少一個的振幅電壓。由此，因為可以增大電晶體101的閘極與源極之間的電位差，所以可以縮短佈線112的電位的上升時間及下降時間。明確地說，節點11的振幅電壓較佳為大於佈線111的振幅電壓的1倍且2倍或以下。更佳為1.2倍到1.8倍。更佳為1.4倍到1.6倍。
例如，電晶體102成為截止狀態的時間較佳長於佈線111的電位成為H位準的時間。
另外，在使用非晶矽的技術中，電晶體的遷移率低。再者，因為電晶體101驅動較大負載(例如閘極信號線)，所以需要增大電晶體101的通道寬度。因此，電晶體101的通道寬度大於佈線111的佈線寬度。另一者面，構成本實施例的電路的電晶體的遷移率高於使用非晶矽的電晶體的遷移率。因此，可減小電晶體101的通道寬度。
因此，電晶體101的通道寬度較佳小於佈線111的至少一部分的佈線寬度。尤其是，電晶體101的通道寬度較佳為佈線111的至少一部分的佈線寬度的0.3倍或以上且小於1倍。更佳為0.4倍到0.9倍。更佳為0.5倍到0.8倍。
接著，說明電路200的具體例子。圖7A顯示具有電容器201和電晶體202的電路200的結構例子。電容器201的一者電極與佈線111連接，而電容器201的另一者電極與節點12連接。電晶體202的第一端子與佈線113連接，電晶體202的第二端子與節點12連接，並且電晶體202的閘極與節點11連接。另外，電晶體202的閘極可以與佈線112或佈線114連接。
以下，參照圖7B至7F說明電路200的工作的一個例子。
在期間A及期間B中，節點11的電位可以為高電位(例如，超過V2+Vth202(Vth202是電晶體202的臨界值電壓)的值)。例如，在期間A中，節點11的電位為V1-Vth104的值，在期間B中，節點11的電位為V1+Vth101+Va的值。由此，因為電晶體202成為導通狀態，所以佈線113與節點12成為導通狀態。因此，將佈線113的電位供應到節點12。因為佈線113的電位為V2，所以節點12的電位成為V2(參照圖7B)。
在期間C中，佈線111的電位為V2。此時，因為電晶體202繼續處於導通狀態，所以佈線113與節點12繼續處於導通狀態。因此，因為將佈線113的電位繼續供應到節點12，所以節點12的電位繼續為V2。電容器201保持此時的佈線111的電位與節點12的電位的差值。然後，節點11的電位成為V2。由此，因為電晶體202成為截止狀態，所以佈線113與節點12成為非導通狀態。因此，節點12成為浮動狀態。但是，節點12的電位由於電容器201而維持在V2(參照圖7C)。
在期間D中，節點11的電位繼續為V2。由此，因為電晶體202繼續處於截止狀態，所以佈線113與節點12繼續處於非導通狀態。此時，佈線111的電位成為V1。由此，節點12的電位由於電容器201的電容耦合而上升(參照圖7D)。在期間E中，節點11的電位繼續為V2。由此，因為電晶體202繼續處於截止狀態，所以佈線113與節點12繼續處於非導通狀態。此時，佈線111的電位成為V2。由此，節點12的電位由於電容器201的電容耦合而減少(參照圖7E)。
如上所述，可以利用個數少的元件構成能夠控制節點12的電位的電路。
另外，如圖7F所示，在圖7A中，可以設置電晶體203，其中第一端子與佈線113連接，第二端子與節點12連接，並且閘極與佈線114連接。在期間A中，電晶體203成為導通狀態，在期間B至期間E中，電晶體203成為截止狀態。因此，在期間A中，因為將佈線113的電位供應到節點12，所以可以縮短期間A中的節點12的電位的下降時間。另外，在將電晶體203的閘極連接於佈線115時，在期間C中，電晶體203成為導通狀態，在期間A、期間B、期間D以及期間E中，電晶體203成為截止狀態。因此，在期間C中，將佈線113的電位供應到節點12，因此可以使電容器201確保工作所需的電壓。或者，在期間C中，可以延長用來使電容器201保持電壓的時間，因此，可以增大電容器201的電容值。在電容器201的電容值大時，可以提高期間D中的節點12的電位。
在本實施例中，例如，由於電晶體202的截止電流小，可以減少從電容器201失去的電荷量。因此，可以抑制節點12的H一側的電位的下降。可以抑制節點12的L一側的電位的上升。由此，可以使從期間A的開始時間到下一期間A的開始時間的時間變長。就是說，可以降低驅動頻率。因此，可以擴大能夠工作的驅動頻率的範圍。
作為本實施例所述的電路，本發明的一個實施例包括如下結構。
具有電晶體101、電晶體103以及電晶體104的半導體裝置(參照圖6A)。具有電晶體101、電晶體102以及電晶體104的半導體裝置(參照圖6B)。具有電晶體101、電晶體102、電晶體103以及電晶體104的半導體裝置(參照圖6C及6D)。具有電晶體101、電晶體102、電晶體104以及電晶體105的半導體裝置(參照圖6E)。具有電晶體101、電晶體102、電晶體103、電晶體104以及電晶體105的半導體裝置(參照圖6F)。
(實施例2)
在本實施例中，說明根據本發明的一個實施例的顯示裝置的移位暫存器電路。本實施例的移位暫存器電路可以包括實施例1所述的電路。另外，本實施例的移位暫存器電路可以應用於閘極驅動器電路及/或源極驅動器電路等的顯示裝置的驅動電路。
圖8是具有N個電路301(表示為電路301_1至301_N)的移位暫存器電路的結構例。作為電路301，可以使用實施例1的電路。圖8顯示使用圖1A所示的電路作為電路301時的例子。
以下，說明圖8所示的移位暫存器電路的連接關係。以電路301_i(i為2至N-1中的任何一個)的連接關係為例進行說明。電路301_i與佈線311_i、佈線311_i-1、佈線311_i+1、佈線312和佈線313中的一者以及佈線314連接。明確地說，在電路301_i中，佈線112與佈線311_i連接，佈線114與佈線311_i-1連接，佈線115與佈線311_i+1連接，佈線111與佈線312和佈線313中的一者連接，佈線113與佈線314連接。另外，較佳的是，在電路301_i中佈線111與佈線312連接時，在電路301_i+1及電路301_i-1中佈線111與佈線313連接。另外，電路301_1與電路301_i不同的一點在於：佈線114與佈線315連接。另外，電路301_N與電路301_i不同的一點在於：佈線115與虛擬電路(未圖示)的輸出端子、被輸入重設信號的佈線(未圖示)或佈線315等連接。
接著，參照圖9所示的時序圖說明圖8所示的移位暫存器電路的工作。
以下，以電路301_i的工作為例進行說明。首先，佈線311_i-1的電位(表示為電位V311_i-1)成為V1。結果，電路301_i進行期間A中的工作，佈線311_i的電位(表示為電位V311_i)成為V2。然後，佈線312的電位(表示為電位V312)及佈線313的電位(表示為電位V313)反相。結果，電路301_i進行期間B中的工作，佈線311_i的電位成為V1。然後，佈線312的電位及佈線313的電位反相，佈線311_i+1的電位(表示為電位V311_i+1)成為V1。結果，電路301_i進行期間C中的工作，佈線311_i的電位成為V2。然後，電路301_i直到佈線311_i-1的電位再次成為V1為止反復依次進行期間D中的工作和期間E中的工作，佈線311_i的電位一直為V2。另外，電路301_1與電路301_i不同的一點在於：當佈線315的電位(表示為電位V315)成為V1時，進行期間A中的工作。
如上所述，可以使從佈線311_1的電位(表示為電位V311_1)到佈線311_N的電位(表示為電位V311_N)依次成為V1。
將移位暫存器電路的輸出信號供應到佈線311。將時脈信號輸入到佈線312。將其相位與輸入到佈線312的時脈信號不同的時脈信號或輸入到佈線312的時脈信號的反相信號輸入到佈線313。將電壓V2供應到佈線314。將起始信號輸入到佈線315。
佈線311是用來將移位暫存器電路的輸出信號傳達到像素電路或多路分解器等的電路的佈線，而用作信號線或閘極信號線。佈線312及佈線313是用來將時脈信號等的信號從控制器等的外部電路傳達到本實施例的移位暫存器電路的佈線，而用作信號線或時脈信號線。佈線314是用來將電壓V2等的電源電壓從電源電路等的外部電路供應到本實施例的移位暫存器電路的佈線，而用作電源線、負電源線或接地線。佈線315是用來將起始信號從控制器等的外部電路傳達到本實施例的移位暫存器電路的佈線，而用作信號線。
藉由在圖8所示的移位暫存器電路設置電晶體，可以具有切換掃描方向的功能。就是說，可以切換如下兩種驅動：一是使從佈線311_1到佈線311_N的電位依次成為V1的驅動；二是從佈線311_N到佈線311_1的電位依次成為V1的驅動。圖10顯示設置有用來切換掃描方向的開關的移位暫存器電路的一個例子。圖10顯示電路301_i-1至電路301_i+1的例子。圖10所示的移位暫存器電路除了具有N個電路301以外還具有N個電晶體302(電晶體302_1至電晶體302_N)、N個電晶體303(電晶體303_1至電晶體303_N)、N個電晶體304(電晶體304_1至電晶體304_N)以及N個電晶體305(電晶體305_1至電晶體305_N)。例如，電晶體302_i的第一端子與佈線311_i-1連接，電晶體302_i的第二端子與電路301_i的佈線114連接，並且電晶體302_i的閘極與佈線315連接。電晶體303_i的第一端子與佈線311_i-1連接，電晶體303_i的第二端子與電路301_i的佈線115連接，並且電晶體303_i的閘極與佈線316連接。電晶體304_i的第一端子與佈線311_i+1連接，電晶體304_i的第二端子與電路301_i的佈線114連接，並且電晶體304_i的閘極與佈線316連接。電晶體305_i的第一端子與佈線311_i+1連接，電晶體305_i的第二端子與電路301_i的佈線115連接，並且電晶體305_i的閘極與佈線315連接。
以下，說明圖10所示的移位暫存器電路的工作的一個例子。在進行從佈線311_1到佈線311_N的電位依次成為V1的驅動時，較佳的是，將H信號輸入到佈線315，並且將L信號輸入到佈線316。因此，電晶體302_i成為導通狀態，電晶體303_i成為截止狀態，電晶體304_i成為截止狀態，並且電晶體305_i成為導通狀態。因此，將從佈線311_i輸出的信號供應到電路301_i+1的佈線114和電路301_i-1的佈線115。另一者面，在進行從佈線311_N到佈線311_1的電位依次成為V1的驅動時，較佳的是，將L信號輸入到佈線315，並且將H信號輸入到佈線316。因此，電晶體302_i成為截止狀態，電晶體303_i成為導通狀態，電晶體304_i成為導通狀態，並且電晶體305_i成為截止狀態。因此，將從佈線311_i輸出的信號供應到電路301_i+1的佈線115和電路301_i-1的佈線114。
另外，輸入到佈線315和佈線316中的一者或兩者的信號的振幅電壓較佳大於輸入到N個佈線311、佈線312以及佈線313中的任何一個的信號的振幅電壓。
(實施例3)
本實施例對構成實施例1或2所說明的電路的電晶體的一個例子進行說明。明確而言，對至少使用氧化物半導體形成通道區的電晶體的結構及製程的一個例子進行說明。
作為氧化物半導體，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體、三元金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、Sn-Al-Zn-O基氧化物半導體、二元金屬氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、In-Mg-O基氧化物半導體、In-O基氧化物半導體、Sn-O基氧化物半導體、Zn-O基氧化物半導體等的氧化物半導體。另外，也可以使用對上述氧化物半導體添加SiO2的氧化物半導體。
另外，作為氧化物半導體，可以使用由InMO3(ZnO)m(m>0且m不是自然數)表示的物質。在此，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。在具有由InMO3(ZnO)m(m>0且m不是自然數)表示的結構的氧化物半導體中，將具有作為M包含Ga的結構的氧化物半導體稱為上述的In-Ga-Zn-O氧化物半導體，並且將其薄膜還稱為In-Ga-Zn-O基膜。另外，本發明說明所述的由In-Ga-Zn-O表示的氧化物半導體材料是InGaO3(ZnO)m(m>0且m不是自然數)，可以使用ICP-MS分析或RBS分析確認到m不是自然數。
參照圖11A至圖11D說明使用氧化物半導體形成通道區的電晶體的製造方法的一個方式。
圖11A至圖11D是顯示電晶體的截面結構的一個例子的圖。圖11A至圖11D所示的電晶體410是被稱為通道蝕刻型的底柵結構的一種。
另外，圖11A至圖11D顯示單柵結構的電晶體，但是根據需要也可以採用具有多個通道區的多柵結構的電晶體。
以下，使用圖11A至圖11D說明在基板400上製造電晶體410的步驟。
首先，在具有絕緣表面的基板400上形成導電膜之後，藉由第一光刻步驟形成閘極電極層411。
雖然對於可以用作具有絕緣表面的基板400的基板沒有特別限制，但基板對後面將進行的熱處理至少具有足夠的耐熱性是必要的。例如，作為具有絕緣表面的基板400，可以使用鋇硼矽酸鹽玻璃或鋁硼矽酸鹽玻璃等的玻璃基板。作為具有絕緣表面的基板400，當後面要進行的熱處理的溫度高時，較佳使用其應變點為730℃或以上的玻璃基板。
此外，也可以在基板400與閘極電極層411之間設置作為基底膜的絕緣膜。基底膜具有防止雜質元素從基板400擴散的功能，並且基底膜可以使用選自氮化矽膜、氧化矽膜、氮氧化矽膜和氧氮化矽膜中的一種或多種膜的疊層結構形成。
另外，作為閘極電極層411的材料，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以這些金屬材料為主要成分的合金材料的單層或疊層。
接著，在閘極電極層411上形成閘極絕緣層402。
作為閘極絕緣層402，可以藉由電漿CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層或氧化鋁層的單層或疊層形成。此外，作為閘極絕緣層可以使用High-k材料例如氧化鉿(HfOx)或氧化鉭(TaOx)。將閘極絕緣層402的厚度設定為100nm到500nm。當採用疊層時，例如採用厚度為50nm到200nm的第一閘極絕緣層和第一閘極絕緣層上的厚度為5nm到300nm的第二閘極絕緣層的疊層。
在本實施例中，利用電漿CVD法形成厚度為100nm或以下的氧氮化矽層作為閘極絕緣層402。
另外，作為閘極絕緣層402也可以使用高密度電漿裝置形成氧氮化矽膜。在此，高密度電漿裝置是指能夠實現1×1011/cm3或以上的電漿密度的裝置。例如，施加3kW至6kW的微波功率產生電漿，而形成絕緣膜。因為利用高密度電漿裝置得到的絕緣膜可以形成為其厚度均勻，所以其臺階覆蓋性優越。另外，由高密度電漿裝置得到的絕緣膜可以精密地控制薄膜厚度。
使用高密度電漿裝置而得到的絕緣膜與使用現有的平行平板型PCVD設備而得到的絕緣膜不同得多，並且，在使用相同的蝕刻劑比較蝕刻速度的情況下，使用高密度電漿裝置而得到的絕緣膜的蝕刻速度比使用現有的平行平板型PCVD設備而得到的絕緣膜的蝕刻速度慢10%或以上或20%或以上，從而可以說使用高密度電漿裝置而得到的絕緣膜是細緻的膜。
另外，由於藉由在後面的步驟中實現i型化或實質上實現i型化的氧化物半導體(高純度化了的氧化物半導體)對介面能階或介面電荷非常敏感，所以與閘極絕緣層之間的介面很重要。由此，要求與高純度化了的氧化物半導體接觸的閘極絕緣層(GI)的高品質化。從而，使用μ波(2.45GHz)的高密度電漿CVD可以形成細緻的絕緣耐壓高的高品質的絕緣膜，因此是較佳的。這是因為如下緣故：藉由使高純度化了的氧化物半導體與高品質的閘極絕緣層密接，可以降低介面能階並使介面特性良好。重要的不僅是作為閘極絕緣層的膜質良好，而且還是可以降低與氧化物半導體之間的介面態密度而形成良好的介面。
接著，在閘極絕緣層402上形成2nm到200nm厚的氧化物半導體膜430。氧化物半導體膜430使用In-Ga-Zn-O基或In-Zn-O基等的氧化物半導體膜。在本實施例中，使用In-Ga-Zn-O基氧化物半導體靶材並藉由濺射法來形成氧化物半導體膜430。該步驟的截面圖相當於圖11A。此外，可以在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體(典型的是氬)及氧的混合氛圍下藉由濺射法形成氧化物半導體膜430。
在此，使用包含In、Ga及Zn的金屬氧化物靶材(In2O3:Ga2O3:ZnO=1:1:1[摩爾數比])並以如下條件下進行成膜，該條件是：基板和靶材之間的距離是100mm；壓力是0.2Pa；直流(DC)功率是0.5kW；在氬及氧(氬：氧=30sccm:20sccm，氧流量比率40%)氛圍下。此外，藉由使用脈衝直流(DC)功率，可以減少當成膜時產生的粉狀物質，厚度分佈也變為均勻，所以這是較佳的。將In-Ga-Zn-O基膜的厚度設定為5nm到200nm。在本實施例中，作為氧化物半導體膜，使用In-Ga-Zn-O基金屬氧化物靶材藉由濺射法形成厚度為20nm的In-Ga-Zn-O基膜。接著，藉由第二光刻步驟將氧化物半導體膜430加工為島狀氧化物半導體層。
接著，進行氧化物半導體層的脫水化或脫氫化。進行脫水化或脫氫化的第一加熱處理的溫度設定為400℃到750℃，較佳為高於或等於400℃且低於基板的應變點。在此，對加熱處理裝置之一的電爐引入基板，在氮氛圍下以450℃對氧化物半導體層進行一個小時的加熱處理，然後不使其接觸於大氣以防止水、氫再次混入到氧化物半導體層，由此獲得氧化物半導體層431(參照圖11B)。
注意，加熱處理裝置不侷限於電爐，可以具備藉由由電阻發熱體等的發熱體產生的熱傳導或熱輻射而對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或氮。
例如，作為第一加熱處理，也可以進行如下GRTA，在該GRTA中，將基板移動到加熱為650℃至700℃的高溫的惰性氣體中，加熱幾分鐘，然後將基板從加熱為高溫的惰性氣體中移動。當採用GRTA時，可以進行短時間內的高溫加熱處理。
另外，在第一加熱處理的氛圍中，較佳不使氮或稀有氣體諸如氦、氖、氬等、乾燥空氣包含水、氫等。例如，在加熱處理裝置內所引入的氮或稀有氣體諸如氦、氖或氬等的純度較佳為6N(99.9999%)或以上，更佳為7N(99.99999%)或以上(即，雜質濃度較佳為1ppm以下，更佳為0.1ppm或以下)。
另外，也可以對加工成島狀氧化物半導體層之前的氧化物半導體膜430進行氧化物半導體層的第一加熱處理。在此情況下，在第一加熱處理之後從加熱裝置拿出基板，以進行第二光刻步驟。
另外，在閘極絕緣層402中形成開口部時，該步驟也可以在對氧化物半導體膜430進行脫水化或脫氫化處理之前或者之後進行。
注意，這裏的對氧化物半導體膜430的蝕刻不侷限於濕蝕刻，而也可以使用乾蝕刻。
作為用於乾蝕刻的氧化物半導體膜430的蝕刻氣體，較佳使用含氯的氣體(例如氯(Cl2)、三氯化硼(BCl3)等)。
作為用於濕蝕刻的氧化物半導體膜430的蝕刻液，可以使用磷酸、醋酸以及硝酸混合的溶液、過氧化氫氨水(31wt.%的過氧化氫水：28wt.%的氨水：水=5：2：2)等。另外，可以使用ITO-07N(由日本關東化學株式會社製造)。
接著，在閘極絕緣層402及氧化物半導體層431上形成金屬導電膜。使用濺射法或真空蒸鍍法形成金屬導電膜即可。作為金屬導電膜的材料，可舉出選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鎢(W)、釹(Nd)、鈧(Sc)中的元素；以上述元素為成分的合金；或者組合上述元素的合金等。另外，也可以使用上述元素的氮化膜。此外，也可以使用選自錳(Mn)、鎂(Mg)、鋯(Zr)、鈹(Be)、釔(Y)中的任一種或多種的材料。另外，金屬導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鈦膜上層疊鋁膜、在該鋁膜上層疊鈦膜的三層結構等。
在形成金屬導電膜之後進行加熱處理的情況下，金屬導電膜較佳具有能夠耐受該加熱處理的耐熱性。
藉由第三光刻步驟在金屬導電膜上形成抗蝕劑掩罩，選擇性地進行蝕刻來形成源極電極層415a、汲極電極層415b，然後去除抗蝕劑掩罩(參照圖11C)。
在本實施例中，將鈦膜用作金屬導電膜，將In-Ga-Zn-O基氧化物用作氧化物半導體層431，並且將過氧化氫氨水(氨、水、過氧化氫水的混合液)用作蝕刻劑。
注意，在第三光刻步驟中，氧化物半導體層431有時僅有一部分被蝕刻，而成為包括槽部(凹部)的氧化物半導體層。
另外，為了縮減在光刻步驟中使用的光掩罩數量及步驟數，也可以使用利用多色調掩罩形成的抗蝕劑掩罩來進行蝕刻步驟，該多色調掩罩是所透過的光具有多種強度的曝光掩罩。使用多色調掩罩形成的抗蝕劑掩罩呈具有多種厚度的形狀，並且進行灰化來可以進一步改變其形狀，所以可以將其用於加工為不同圖案的多個蝕刻步驟。因此，可以利用一個多色調掩罩形成對應於至少兩種以上的不同圖案的抗蝕劑掩罩。從而，可以縮減曝光掩罩數，並還可以縮減與其對應的光刻步驟，所以可以實現步驟的簡化。
接著，進行使用一氧化二氮(N2O)、氮(N2)或氬(Ar)等的氣體的電漿處理。藉由該電漿處理去除附著在被露出的氧化物半導體層的表面上的吸附水等。另外，還可以進行使用氧和氬的混合氣體的電漿處理。
在進行電漿處理後，以不接觸於大氣的方式形成與氧化物半導體層431的一部分接觸的成為保護絕緣膜的氧化物絕緣層416。
將氧化物絕緣層416的厚度至少設定為1nm或以上，並且可以適當地使用濺射法等的防止水、氫等的雜質混入的方法來形成氧化物絕緣層416。如果氧化物絕緣層416含有氫，該氫就侵入到氧化物半導體層，從而使氧化物半導體層431的背通道低電阻化(N型化)而形成寄生通道。因此，為了使氧化物絕緣層416儘量地不含有氫，作為成膜方法，不使用氫是重要的。
在本實施例中，藉由濺射法形成用作氧化物絕緣層416的厚度為200nm的氧化矽膜。將形成膜時的基板溫度設定為室溫到300℃即可，在本實施例中將該基板溫度設定為100℃。藉由濺射法進行的氧化矽膜的成膜可以在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體(典型的是氬)及氧氛圍下進行。另外，作為靶材，可以使用氧化矽靶材或矽靶材。例如，可以在氧及氮氛圍下使用矽靶材並藉由濺射法來形成氧化矽膜。
接著，在惰性氣體氛圍下、乾燥空氣氛圍下或氧氣體氛圍下進行第二加熱處理(較佳為200℃到400℃，例如為250℃到350℃)。例如，在氮氛圍下進行250℃且1小時的第二加熱處理。藉由進行第二加熱處理，在氧化物半導體層的一部分(通道區)與氧化物絕緣層416接觸的狀態下受到加熱。由此，對氧化物半導體層的一部分(通道區)供應氧。
藉由上述步驟，對氧化物半導體層進行用於脫水化或脫氫化的加熱處理之後，選擇性地使氧化物半導體層的一部分(通道區)處於氧過剩狀態。藉由上述步驟形成電晶體410。
再者，也可以在大氣中以100℃到200℃的溫度進行1小時到30小時的加熱處理。在本實施例中以150℃進行10小時的加熱處理。作為該加熱處理，既可以在保持一定的加熱溫度的情況下進行，也可以反復多次進行從室溫到100℃到200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。
也可以在氧化物絕緣層416上還形成保護絕緣層。例如，使用RF濺射法形成氮化矽膜。RF濺射法因為具有高量產性而較佳用作保護絕緣層的成膜方法。作為保護絕緣層使用不包含水分、氫離子、OH-等的雜質且阻擋上述雜質從外部侵入的無機絕緣膜，即使用氮化矽膜、氮化鋁膜、氮氧化矽膜、氧氮化鋁膜等。在本實施例中，作為保護絕緣層，使用氮化矽膜形成保護絕緣層403(參照圖11D)。
在本實施例中，電晶體410的氧化物半導體層是如下氧化物半導體層：從氧化物半導體中除去n型雜質的氫，並藉由儘量地不使其含有主要成分以外的雜質來使其高純度化以使其成為本質(i型)或實質性的本質氧化物半導體。換言之，其特徵是不藉由添加雜質實現i型化，而藉由儘量去除氫、水等的雜質，來實現高純度化的i型(本質半導體)或近於高純度化的i型。因此，費米能階(Ef)可以得到與本質費米能階(Ei)相同的能階。
在氧化物半導體的帶隙(Eg)被認為是3.15eV，電子親和力(χ)被認為是4.3eV。構成源極電極層及汲極電極層的鈦(Ti)的功函數與氧化物半導體的電子親和力(χ)大致相等。在此情況下，在金屬-氧化物半導體介面未形成對電子的肖特基位能障壁。
例如，即使在電晶體的通道寬度W為1×104μm，且通道長度為3μm的元件中，在室溫下截止電流也可以為10-13A或以下，S值可以得到0.1V/decade(閘極絕緣層的厚度為100nm)。
像這樣，藉由以儘量不包含氧化物半導體的主要成分以外的雜質的方式實現高純度化，可以使電晶體410的工作優良。
上述氧化物半導體是藉由如下方法形成的高純度化了的I型(本質)化了的氧化物半導體，即意圖性地去除成為變動因素的氫、水分、羥基或氫化物(也稱為氫化合物)等的雜質以抑制其電特性變動，且供給在進行雜質的去除步驟的同時減少的構成氧化物半導體的主要成分材料的氧。
由此，在氧化物半導體中的氫越少越好。另外，在高純度化了的氧化物半導體中，載子極少(近於0)，載子密度低於1×1012/cm3，較佳為1×1011/cm3或以下。就是說，氧化物半導體層的載子密度儘量接近0。因為在氧化物半導體層中載子極少，所以可以降低電晶體的截止電流。截止電流越少越好。電晶體的每通道寬度(w)1μm的電流值為100aA/μm或以下，較佳為10zA(zeptoampere：仄普托安培)或以下，更佳為1zA或以下。再者，由於沒有pn結及熱載子退化，因此電晶體的電特性不受到這些因素的影響。
像這樣，將藉由徹底去除包含在氧化物半導體層中的氫來高純度化了的氧化物半導體用作通道區的電晶體的截止電流可以極小。換言之，在電晶體處於非導電狀態下，可以將氧化物半導體層看作絕緣體地進行電路設計。另一者面，在電晶體處於導通狀態下，可以預期氧化物半導體層的電流供應能力高於由非晶矽形成的半導體層。
另外，估計具有低溫多晶矽的薄膜電晶體的截止電流值與使用氧化物半導體製造的電晶體相比大約10000倍而進行設計。由此，具有氧化物半導體的電晶體與具有低溫多晶矽的薄膜電晶體相比在儲存電容為相等(約0.1pF)時，可以使電壓的保持期間延長約10000倍。作為一個例子，在每秒60圖框進行動態影像顯示時，可以將一次信號寫入的保持期間為10000倍，即約160秒。即使視頻信號的寫入次數少，也可以在顯示部進行靜態影像的顯示。
(實施例4)
在本實施例中，對根據本發明的一個實施例的顯示裝置的例子進行說明。
圖12A顯示使用實施例2的移位暫存器電路的顯示裝置的例子。圖12A所示的顯示裝置包括：時序控制器5360；源極驅動電路5362；具有閘極驅動電路5363_1和閘極驅動電路5363_2的驅動電路5361；以及像素區5364。在像素區5364中，多個源極信號線5371從源極驅動電路5362延伸而配置，並且多個閘極信號線5372從閘極驅動電路5363_1和閘極驅動電路5363_2延伸而配置。在多個源極信號線5371與多個閘極信號線5372交叉的各區域中，像素5367被配置為矩陣狀。
另外，顯示裝置可以具有照明裝置和其控制電路等。此時，像素5367較佳具有液晶元件。
另外，可以省略閘極驅動電路5363_1和閘極驅動電路5363_2中的一者。
時序控制器5360是具有藉由對驅動電路5361供應控制信號來控制驅動電路5361的工作的功能的電路。例如，時序控制器5360對源極驅動電路5362供應啟動信號SSP、時脈信號SCK、反相時脈信號SCKB、視頻信號DATA、鎖存信號LAT等的控制信號。另外，時序控制器5360對閘極驅動電路5363_1和閘極驅動電路5363_2供應啟動信號GSP、時脈信號GCK、反相時脈信號GCKB等的控制信號。
源極驅動電路5362是具有對多個源極信號線5371分別輸出視頻信號的功能的電路，可以稱為驅動電路或信號線驅動電路等。視頻信號輸入到像素5367，構成像素5367的顯示元件具有與視頻信號相應的灰階。
閘極驅動電路5363_1和閘極驅動電路5363_2是具有依次選擇各列的像素5367的功能的電路，可以稱為驅動電路或掃描線驅動電路。藉由閘極驅動電路5363_1和閘極驅動電路5363_2對閘極信號線5372輸出閘極信號，控制選擇像素5367的時序。
另外，在圖12A所示的顯示裝置中，閘極驅動電路5363_1和閘極驅動電路5363_2可以形成在與像素區5364同一基板上。圖12B顯示在與像素區5364同一基板(表示為基板5380)上形成閘極驅動電路5363_1和閘極驅動電路5363_2的情況的例子。另外，基板5380藉由端子5381連接到外部電路。
另外，在圖12A所示的顯示裝置中，可以將源極驅動電路5362的一部分(例如，開關、多工器、移位暫存器電路、解碼器電路、反相器電路、緩衝電路及/或位準移位電路等)形成在與像素區5364同一基板上。圖12C顯示在與像素區5364同一基板(表示為基板5380)上形成閘極驅動電路5363_1和閘極驅動電路5363_2以及源極驅動電路5362的一部分(表示為5362a)，而源極驅動電路5362的其他部分(表示為5362b)形成在與基板5380不同的基板上的情況的例子。
作為顯示裝置的驅動電路或驅動電路的一部分，可以使用在實施例2中說明的移位暫存器電路。尤其是藉由使用實施例3所說明的電晶體構成顯示裝置的驅動電路，可以提高驅動電路的驅動能力。由此，可以實現顯示裝置的大型化。或者，可以提高顯示裝置的解析度。或者，由於可以縮小驅動電路的佈局面積，所以可以縮小顯示裝置的邊框。
(實施例5)
在本實施例中說明電子設備的例子。
圖13A至圖13H以及圖14A至圖14D是顯示電子設備的圖。這些電子設備可以包括外殼5000、顯示部5001、揚聲器5003、LED燈5004、操作鍵5005(包括電源開關或操作開關)、連接端子5006、感測器5007(它具有測定如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、射線、流量、濕度、傾斜度、振動、氣味或紅外線)、麥克風5008等。
圖13A顯示移動電腦，該移動電腦除了上述以外還可以包括開關5009、紅外埠5010等。圖13B顯示具備記錄媒體的可攜式影像再現裝置(例如DVD再現裝置)，該可攜式影像再現裝置除了上述以外還可以包括第二顯示部5002、記錄媒體讀取部5011等。圖13C顯示護目鏡型顯示器，該護目鏡型顯示器除了上述以外還可以包括第二顯示部5002、支撐部5012、耳機5013等。圖13D顯示可攜式遊戲機，該可攜式遊戲機除了上述以外還可以包括記錄媒體讀取部5011等。圖13E顯示投影儀裝置，該投影儀裝置除了上述以外還可以包括光源5033、投射透鏡5034等。圖13F顯示可攜式遊戲機，該可攜式遊戲機除了上述以外還可以包括第二顯示部5002、記錄媒體讀取部5011等。圖13G顯示電視接收機，該電視接收機除了上述以外還可以包括調諧器、影像處理部等。圖13H顯示可攜式電視接收機，該可攜式電視接收機除了上述以外還可以包括能夠收發信號的充電器5017等。圖14A顯示顯示器，該顯示器除了上述以外還可以包括支撐台5018等。圖14B顯示相機，該相機除了上述以外還可以包括外部連接埠5019、快門按鈕5015、影像接收部5016等。圖14C顯示電腦，該電腦除了上述以外還可以包括定位裝置5020、外部連接埠5019、讀寫器5021等。圖14D顯示行動電話機，該行動電話機除了上述以外還可以包括天線、單波段(用於行動電話‧移動終端的單波段廣播部分接收服務)用調諧器等。
圖13A至圖13H、圖14A至圖14D所示的電子設備可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態影像、文字影像等)顯示在顯示部上；觸控面板；顯示日曆、日期或時刻等；藉由利用各種軟體(程式)控制處理；進行無線通信；藉由利用無線通信功能來連接到各種電腦網路；藉由利用無線通信功能，進行各種資料的發送或接收；讀出儲存在記錄媒體中的程式或資料來將其顯示在顯示部上；等。再者，在具有多個顯示部的電子設備中，可以具有如下功能：一個顯示部主要顯示影像資訊，而另一個顯示部主要顯示文字資訊；或者，在多個顯示部上顯示考慮到視差的影像來顯示立體影像；等。再者，在具有影像接收部的電子設備中，可以具有如下功能：拍攝靜態影像；拍攝動態影像；對所拍攝的影像進行自動或手動校正；將所拍攝的影像儲存在記錄媒體(外部或內置於相機)中；將所拍攝的影像顯示在顯示部上；等。注意，圖13A至圖13H、圖14A至圖14D所示的電子設備可具有的功能不侷限於上述功能，而可以具有各種各樣的功能。
圖14E顯示將顯示裝置和建築物設置為一體的例子。圖14E包括外殼5022、顯示部5023、作為操作部的遙控單元5024、揚聲器5025等。顯示裝置以壁掛式的方式結合到建築物內並且可以不需要較大的空間而設置。
圖14F顯示在建築物內將顯示裝置和建築物設置為一體的另一個例子。顯示面板5026被結合到浴室5027內，並且洗澡的人可以觀看顯示面板5026。
另外，在本實施例中，舉出牆、浴室作為建築物的例子，但是本實施例不侷限於此，也可以將顯示裝置安裝到各種建築物。
下面，顯示將顯示裝置和移動體設置為一體的例子。
圖14G顯示將顯示裝置設置到汽車中的例子。顯示面板5028被安裝到汽車的車體5029，並且可以根據需要而顯示車體的工作或從車體內部或外部輸入的資訊。另外，也可以具有導航功能。
圖14H顯示將顯示裝置和旅客用飛機設置為一體的例子。圖14H顯示在將顯示面板5031設置在旅客用飛機的座位上方的天花板5030上的情況下的使用形狀。顯示面板5031藉由鉸鏈部5032被結合到天花板5030，並且藉由鉸鏈部5032的伸縮，乘客可以觀看顯示面板5031。顯示面板5031具有藉由乘客的操作來顯示資訊的功能。
另外，在本實施例中，舉出汽車、飛機作為移動體，但是不限於此，還可以設置在各種移動體諸如自動二輪車、自動四輪車(包括汽車、公共汽車等)、電車(包括單軌、鐵路等)以及船舶等。
較佳在本實施例所示的電子設備中安裝實施例2的移位暫存器電路。尤其是，作為用來驅動電子設備的顯示部的電路，較佳安裝實施例2的移位暫存器電路。藉由將實施例2的移位暫存器電路用作用來驅動電子設備的顯示部的電路，可以縮小驅動電路的面積，並可以實現顯示部的大型化。另外，可以提高顯示部的解析度。
101．．．電晶體
102．．．電晶體
103．．．電晶體
104．．．電晶體
105．．．電晶體
111．．．佈線
112．．．佈線
113．．．佈線
114．．．佈線
115．．．佈線
116．．．佈線
117．．．佈線
121．．．電晶體
122．．．電晶體
123．．．電晶體
124．．．電晶體
125．．．電晶體
126．．．電容器
200．．．電路
201．．．電容器
202．．．電晶體
203．．．電晶體
301．．．電路
302．．．電晶體
303．．．電晶體
304．．．電晶體
305．．．電晶體
311．．．佈線
312．．．佈線
313．．．佈線
314．．．佈線
315．．．佈線
316．．．佈線
400．．．基板
402．．．閘極絕緣層
403．．．保護絕緣層
410．．．電晶體
411．．．閘極電極層
415a．．．源極電極層
415b．．．汲極電極層
416．．．氧化物絕緣層
430．．．氧化物半導體膜
431．．．氧化物半導體層
5000．．．外殼
5001．．．顯示部
5002．．．第二顯示部
5003．．．揚聲器
5004．．．LED燈
5005．．．操作鍵
5006．．．連接端子
5007．．．感測器
5008．．．麥克風
5009．．．開關
5010．．．紅外埠
5011．．．記錄媒體讀取部
5012．．．支撐部
5013．．．耳機
5015．．．快門按鈕
5016．．．影像接收部
5017．．．充電器
5018．．．支撐台
5019．．．外部連接埠
5020．．．定位裝置
5021．．．讀寫器
5022．．．外殼
5023．．．顯示部
5024．．．遙控單元
5025．．．揚聲器
5026．．．顯示面板
5027．．．浴室
5028．．．顯示面板
5029．．．車體
5030．．．天花板
5031．．．顯示面板
5032．．．鉸鏈部
5360．．．時序控制器
5361．．．電路
5362．．．電路
5362a．．．電路
5362b．．．電路
5363_1．．．電路
5363_2．．．電路
5364．．．像素區
5367．．．像素
5371．．．源極信號線
5372．．．閘極信號線
5380．．．基板
5381．．．端子
在附圖中：
圖1A至1F是說明根據實施例1的電路的結構的圖；
圖2A至2E是用來說明根據實施例1的電路的工作的時序圖及用來說明根據實施例1的電路的工作的示意圖；
圖3A至3C是用來說明根據實施例1的電路的工作的示意圖；
圖4A至4F是說明根據實施例1的電路的結構的圖；
圖5A和5B是用來說明根據實施例1的電路的工作的時序圖；
圖6A至6F是說明根據實施例1的電路的結構的圖；
圖7A至7F是用來說明根據實施例1的電路的結構的圖及用來說明根據實施例1的電路的工作的示意圖；
圖8是說明根據實施例2的移位暫存器電路的結構的圖；
圖9是用來說明根據實施例2的移位暫存器電路的工作的時序圖；
圖10是說明根據實施例2的移位暫存器電路的結構的圖；
圖11A至11D是用來說明根據實施例3的電晶體的製程的圖的一例；
圖12A至12C是說明根據實施例4的顯示裝置的結構的圖；
圖13A至13H是顯示使本發明的技術思想具體化的設備的方式的一例的圖；
圖14A至14H是顯示使本發明的技術思想具體化的設備的方式的一例的圖。
本發明的選擇圖為圖2A至2E
11．．．節點
12．．．節點
101．．．電晶體
102．．．電晶體
103．．．電晶體
104．．．電晶體
105．．．電晶體
111．．．佈線
112．．．佈線
113．．．佈線
114．．．佈線
115．．．佈線
200．．．電路

Claims (31)

  1. 一種半導體裝置，包括：第一電晶體；第二電晶體；以及第三電晶體，其中，該第一電晶體的源極和汲極中的一者與第一佈線電連接，以及該第一電晶體的該源極和該汲極中的另一者與第二佈線電連接，其中，該第二電晶體的源極和汲極中的一者與該第二佈線電連接，該第二電晶體的該源極和該汲極中的另一者與該第一電晶體的閘極電連接，以及該第二電晶體的閘極與該第一佈線電連接，其中，該第三電晶體的源極和汲極中的一者與第三佈線電連接，該第三電晶體的該源極和該汲極中的另一者與該第一電晶體的該閘極電連接，以及該第三電晶體的閘極與該第三佈線電連接，其中，該第二電晶體和該第三電晶體的通道區分別包含氧化物半導體，並且其中，該第二電晶體的通道寬度相對於通道長度的比率為該第三電晶體的通道寬度相對於通道長度的比率的0.1倍或以上且小於1倍。
  2. 根據申請專利範圍第1項之半導體裝置，其中，至少該第二電晶體和該第三電晶體的關閉狀態電流分別為1aA/μm或更低。
  3. 一種顯示裝置，包含如申請專利範圍第1項之半導體裝置。
  4. 一種半導體裝置的驅動方法，該半導體裝置包括第一電晶體、第二電晶體以及第三電晶體，其中，該第一電晶體的源極和汲極中的一者與第一佈線電連接，以及該第一電晶體的該源極和該汲極中的另一者與第二佈線電連接，其中，該第二電晶體的源極和汲極中的一者與該第二佈線電連接，該第二電晶體的該源極和該汲極中的另一者與該第一電晶體的閘極電連接，以及該第二電晶體的閘極與該第一佈線電連接，其中，該第三電晶體的源極和汲極中的一者與第三佈線電連接，該第三電晶體的該源極和該汲極中的另一者與該第一電晶體的該閘極電連接，以及該第三電晶體的閘極與該第三佈線電連接，其中，該第二電晶體和該第三電晶體的通道區分別包含氧化物半導體，並且其中，該第二電晶體的通道寬度相對於通道長度的比率為該第三電晶體的通道寬度相對於通道長度的比率的0.1倍或以上且小於1倍，該驅動方法，包括如下步驟：在第一期間中，使該第一電晶體導通，而實現該第一佈線與該第二佈線之間的電連接；在該第一期間中，使該第三電晶體導通，而實現該第 三佈線與該第一電晶體的該閘極之間的電連接；在第二期間中，使該第一電晶體導通，而實現該第一佈線與該第二佈線之間的電連接；在第三期間中，使該第一電晶體導通，而實現該第一佈線與該第二佈線之間的電連接；在該第三期間中，使該第二電晶體導通，而實現該第二佈線與該第一電晶體的該閘極之間的電連接；以及在第四期間中，使該第一電晶體導通，而實現該第一佈線與該第二佈線之間的電連接。
  5. 根據申請專利範圍第4項之半導體裝置的驅動方法，其中，至少該第二電晶體和該第三電晶體的關閉狀態電流分別為1aA/μm或更低。
  6. 根據申請專利範圍第4項之半導體裝置的驅動方法，其中，該第一電晶體的通道寬度相對於通道長度的比率為該第三電晶體的該通道寬度相對於該通道長度的該比率的二倍或以上且小於20倍。
  7. 根據申請專利範圍第4項之半導體裝置的驅動方法，該半導體裝置還包括：第四電晶體；以及第五電晶體，其中，該第四電晶體的源極和汲極中的一者與第四佈線電連接，該第四電晶體的該源極和該汲極中的另一者與 該第二佈線電連接，並且其中，該第五電晶體的源極和汲極中的一者與該第四佈線電連接，該第五電晶體的該源極和該汲極中的另一者與該第一電晶體的該閘極電連接，以及該第五電晶體的閘極與第五佈線電連接，該驅動方法，還包括如下步驟：在該第一至第三期間中，使該第四電晶體截止，而斷開該第四佈線與該第二佈線之間的電連接；在該第一至第三期間中，使該第五電晶體截止，而斷開該第四佈線與該第一電晶體的該閘極之間的電連接；在該第四期間中，使該第四電晶體截止，而斷開該第四佈線與該第二佈線之間的電連接；以及在該第四期間中，使該第五電晶體截止，而斷開該第四佈線與該第一電晶體的該閘極之間的電連接。
  8. 根據申請專利範圍第7項之半導體裝置的驅動方法，該半導體裝置還包括第六電晶體，其中，該第六電晶體的源極和汲極中的一者與該第四佈線電連接，該第六電晶體的該源極和該汲極中的另一者與該第四電晶體的閘極電連接，以及該第六電晶體的閘極與該第一電晶體的該閘極電連接，該驅動方法，還包括如下步驟：在該第一至第四期間中，使該第六電晶體導通，而實現該第四佈線與該第四電晶體的該閘極之間的電連接。
  9. 根據申請專利範圍第4項之半導體裝置的驅動方 法，還包括如下步驟：在該第一期間中，使該第二電晶體截止，而斷開該第二佈線與該第一電晶體的該閘極之間的電連接；在該第二期間中，使該第三電晶體截止，而斷開該第三佈線與該第一電晶體的該閘極之間的電連接；在該第二期間中，使該第二電晶體截止，而斷開該第二佈線與該第一電晶體的該閘極之間的電連接；在該第三期間中，使該第三電晶體截止，而斷開該第三佈線與該第一電晶體的該閘極之間的電連接；在該第四期間中，使該第三電晶體截止，而斷開該第三佈線與該第一電晶體的該閘極之間的電連接；並且在該第四期間中，使該第二電晶體截止，而斷開該第二佈線與該第一電晶體的該閘極之間的電連接。
  10. 一種半導體裝置，包括：第一電晶體；第二電晶體；以及第三電晶體，其中，該第一電晶體的源極和汲極中的一者與第一佈線電連接，以及該第一電晶體的該源極和該汲極中的另一者與第二佈線電連接，其中，該第二電晶體的源極和汲極中的一者與該第二佈線電連接，該第二電晶體的該源極和該汲極中的另一者與該第一電晶體的閘極電連接，以及該第二電晶體的閘極與該第一佈線電連接， 其中，該第三電晶體的源極和汲極中的一者與第三佈線電連接，該第三電晶體的該源極和該汲極中的另一者與該第一電晶體的該閘極電連接，以及該第三電晶體的閘極與該第三佈線電連接，其中，該第二電晶體和該第三電晶體的通道區分別包含氧化物半導體，並且其中，該第一電晶體的通道寬度相對於通道長度的比率為該第三電晶體的通道寬度相對於通道長度的比率的兩倍或以上且小於20倍。
  11. 根據申請專利範圍第10項之半導體裝置，其中，至少該第二電晶體和該第三電晶體的關閉狀態電流分別為1aA/μm或更低。
  12. 一種顯示裝置，包含如申請專利範圍第10項之半導體裝置。
  13. 一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；以及第五電晶體，其中，該第一電晶體的源極和汲極中的一者與第一佈線電連接，以及該第一電晶體的該源極和該汲極中的另一者與第二佈線電連接，其中，該第二電晶體的源極和汲極中的一者與該第二 佈線電連接，該第二電晶體的該源極和該汲極中的另一者與該第一電晶體的閘極電連接，以及該第二電晶體的閘極與該第一佈線電連接，其中，該第三電晶體的源極和汲極中的一者與第三佈線電連接，該第三電晶體的該源極和該汲極中的另一者與該第一電晶體的該閘極電連接，以及該第三電晶體的閘極與該第三佈線電連接，其中，該第四電晶體的源極和汲極中的一者與第四佈線電連接，該第四電晶體的該源極和該汲極中的另一者與該第二佈線電連接，其中，該第五電晶體的源極和汲極中的一者與該第四佈線電連接，該第五電晶體的該源極和該汲極中的另一者與該第一電晶體的該閘極電連接，以及該第五電晶體的閘極與第五佈線電連接，並且其中，該第二電晶體和該第三電晶體的通道區分別包含氧化物半導體。
  14. 根據申請專利範圍第13項之半導體裝置，其中，至少該第二電晶體和該第三電晶體的關閉狀態電流分別為1aA/μm或更低。
  15. 一種顯示裝置，包含如申請專利範圍第13項之半導體裝置。
  16. 一種半導體裝置，包括：第一像素；第二像素； 第三像素；以及移位暫存器，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；以及第八電晶體，其中，該第二電晶體的通道寬度相對於通道長度的比率高於該第一電晶體的通道寬度相對於通道長度的比率，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第三電晶體的通道寬度相對於通道長度的比率，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第四電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的通道寬度相對於通道長度的比率高於該第五電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第七電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度 的比率高於該第八電晶體的通道寬度相對於通道長度的比率，其中，該第一像素與第一佈線電連接，其中，該第二像素與第二佈線電連接，其中，該第三像素與第三佈線電連接，其中，該第一電晶體的源極和汲極中的一者與該第一佈線電連接，該第一電晶體的該源極和該汲極中的另一者與該第二電晶體的閘極電連接，其中，該第二電晶體的源極和汲極中的一者與第四佈線電連接，該第二電晶體的該源極和該汲極中的另一者與該第二佈線電連接，其中，該第三電晶體的源極和汲極中的一者與該第二佈線電連接，其中，該第三電晶體的該源極和該汲極中的另一者與該第二電晶體的該閘極電連接，其中，該第三電晶體的閘極與該第四佈線電連接，其中，該第四電晶體的源極和汲極中的一者與該第一佈線電連接，該第四電晶體的該源極和該汲極中的另一者與該第二電晶體的該閘極電連接，其中，該第五電晶體的源極和汲極中的一者與該第二佈線電連接，其中，該第五電晶體的該源極和該汲極中的另一者與該第六電晶體的閘極電連接，其中，該第六電晶體的源極和汲極中的一者與第五佈 線電連接，其中，該第六電晶體的該源極和該汲極中的另一者與該第三佈線電連接，其中，該第七電晶體的源極和汲極中的一者與該第三佈線電連接，其中，該第七電晶體的該源極和該汲極中的另一者與該第六電晶體的該閘極電連接，其中，該第七電晶體的閘極與該第五佈線電連接，其中，該第八電晶體的源極和汲極中的一者與該第二佈線電連接，其中，該第八電晶體的該源極和該汲極中的另一者與該第六電晶體的該閘極電連接，其中，該第一佈線、該第二佈線、該第三佈線、該第四佈線及該第五佈線各為不同的佈線，其中，該第四佈線可傳送第一時脈信號，其中，該第五佈線可傳送第二時脈信號，並且其中，該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體、該第七電晶體及該第八電晶體的各通道區域的至少一者包含氧化物半導體，其中，該第一電晶體、該第二電晶體、該第三電晶體及該第四電晶體的每一者包括：在該通道區上並且至少與該通道區部分接觸的第一絕緣層；以及 在該第一絕緣層上的第二絕緣層，其中，該第一絕緣層包含矽及氧，其中，該第二絕緣層包含矽及氮，並且其中，至少該第一電晶體的關閉狀態電流為1aA/μm或更低。
  17. 一種顯示裝置，包含如申請專利範圍第16項之半導體裝置。
  18. 一種電子設備，包含如申請專利範圍第16項之半導體裝置，該電子設備包括揚聲器、影像接收部、感測器、麥克風、LED燈及天線的至少一者。
  19. 根據申請專利範圍第16項之半導體裝置，其中，該第二絕緣層與該第一絕緣層至少部分接觸。
  20. 根據申請專利範圍第16項之半導體裝置，其中，該第一佈線被組構來供應起始脈衝信號。
  21. 根據申請專利範圍第16項之半導體裝置，其中，該移位暫存器包含第九電晶體及第十電晶體，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第九電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第十電晶體的通道寬度相對於通道長度的比率，其中，該第九電晶體的源極和汲極中的一者與第六佈線電連接， 其中，該第九電晶體的該源極和該汲極中的另一者與該第二佈線電連接，其中，該第十電晶體的源極和汲極中的一者與該第六佈線電連接，並且其中，該第十電晶體的該源極和該汲極中的另一者與該第三佈線電連接。
  22. 根據申請專利範圍第21項之半導體裝置，其中，該移位暫存器包含第十一電晶體及第十二電晶體，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第十一電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第十二電晶體的通道寬度相對於通道長度的比率，其中，該第十一電晶體的源極和汲極中的一者與該第六佈線電連接，其中，該第十一電晶體的該源極和該汲極中的另一者與該第二佈線電連接，其中，該第十二電晶體的源極和汲極中的一者與該第六佈線電連接，並且其中，該第十二電晶體的該源極和該汲極中的另一者與該第三佈線電連接。
  23. 根據申請專利範圍第21項之半導體裝置，其 中，該第六佈線被組構來供應電源供應電壓。
  24. 根據申請專利範圍第22項之半導體裝置，其中，該第六佈線被組構來供應電源供應電壓。
  25. 一種半導體裝置，包括：第一像素；第二像素；第三像素；以及移位暫存器，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；以及第八電晶體，其中，該第二電晶體的通道寬度相對於通道長度的比率高於該第一電晶體的通道寬度相對於通道長度的比率，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第三電晶體的通道寬度相對於通道長度的比率，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第四電晶體的通道寬度相對於通道長度的比率， 其中，該第六電晶體的通道寬度相對於通道長度的比率高於該第五電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第七電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第八電晶體的通道寬度相對於通道長度的比率，其中，該第一像素與第一佈線電連接，其中，該第二像素與第二佈線電連接，其中，該第三像素與第三佈線電連接，其中，該第一電晶體的源極和汲極中的一者與該第一佈線電連接，該第一電晶體的該源極和該汲極中的另一者與該第二電晶體的閘極電連接，其中，該第二電晶體的源極和汲極中的一者與第四佈線電連接，該第二電晶體的該源極和該汲極中的另一者與該第二佈線電連接，其中，該第三電晶體的源極和汲極中的一者與該第二佈線電連接，其中，該第三電晶體的該源極和該汲極中的另一者與該第二電晶體的該閘極電連接，其中，該第三電晶體的閘極與該第四佈線電連接，其中，該第四電晶體的源極和汲極中的一者與該第一佈線電連接，該第四電晶體的該源極和該汲極中的另一者 與該第二電晶體的該閘極電連接，其中，該第五電晶體的源極和汲極中的一者與該第二佈線電連接，其中，該第五電晶體的該源極和該汲極中的另一者與該第六電晶體的閘極電連接，其中，該第六電晶體的源極和汲極中的一者與第五佈線電連接，其中，該第六電晶體的該源極和該汲極中的另一者與該第三佈線電連接，其中，該第七電晶體的源極和汲極中的一者與該第三佈線電連接，其中，該第七電晶體的該源極和該汲極中的另一者與該第六電晶體的該閘極電連接，其中，該第七電晶體的閘極與該第五佈線電連接，其中，該第八電晶體的源極和汲極中的一者與該第二佈線電連接，其中，該第八電晶體的該源極和該汲極中的另一者與該第六電晶體的該閘極電連接，其中，該第一佈線、該第二佈線、該第三佈線、該第四佈線及該第五佈線各為不同的佈線，其中，該第四佈線可傳送第一時脈信號，其中，該第五佈線可傳送第二時脈信號，並且其中，該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體、該第 七電晶體及該第八電晶體的各通道區域的至少一者包含氧化物半導體。
  26. 根據申請專利範圍第25項之半導體裝置，其中，至少該第一電晶體的關閉狀態電流為1aA/μm或更低。
  27. 一種顯示裝置，包含如申請專利範圍第25項之半導體裝置。
  28. 一種電子設備，包含如申請專利範圍第25項之半導體裝置，該電子設備包括揚聲器、影像接收部、感測器、麥克風、LED燈及天線的至少一者。
  29. 根據申請專利範圍第25項之半導體裝置，其中，該第一佈線被組構來供應起始脈衝信號。
  30. 根據申請專利範圍第25項之半導體裝置，其中，該移位暫存器包含第九電晶體及第十電晶體，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第九電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第十電晶體的通道寬度相對於通道長度的比率，其中，該第九電晶體的源極和汲極中的一者與第六佈線電連接，其中，該第九電晶體的該源極和該汲極中的另一者與該第二佈線電連接， 其中，該第十電晶體的源極和汲極中的一者與該第六佈線電連接，並且其中，該第十電晶體的該源極和該汲極中的另一者與該第三佈線電連接。
  31. 根據申請專利範圍第30項之半導體裝置，其中，該移位暫存器包含第十一電晶體及第十二電晶體，其中，該第二電晶體的該通道寬度相對於該通道長度的比率高於該第十一電晶體的通道寬度相對於通道長度的比率，其中，該第六電晶體的該通道寬度相對於該通道長度的比率高於該第十二電晶體的通道寬度相對於通道長度的比率，其中，該第十一電晶體的源極和汲極中的一者與該第六佈線電連接，其中，該第十一電晶體的該源極和該汲極中的另一者與該第二佈線電連接，其中，該第十二電晶體的源極和汲極中的一者與該第六佈線電連接，並且其中，該第十二電晶體的該源極和該汲極中的另一者與該第三佈線電連接。
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