JP2011530774A - 電界効果トランジスタシフトレジスタ - Google Patents
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Abstract
Description
−出力ラインを充電するために制御トランジスタが供給できなければならない最少電流レベル。これは、特に関係スクリーンのタイプ、具体的には1ライン当たりの画像ドット数および使用技術に依存する。この最少電流レベルはトランジスタの寿命(製品(すなわちスクリーン)が最初に作動された時に始まり、トランジスタの寿命の最後は、出力トランジスタがもはやこの最少電流を供給することができなくなる瞬間により示される)の最後を規定する。
−出力トランジスタの閾値電圧のドリフトの速度(そのゲートに印加される電圧レベルの関数である)とその技術。
−制御回路に印加することができる最大レベルVgon(関係するスクリーン制御装置の関数である)。
−そのゲートが内部ノードに接続され、そのソースが段の出力ノードを形成し、そのドレインが段のクロック信号を受信する出力トランジスタであって、そのゲートとそのソース間に接続されたキャパシタを含むトランジスタ、
−ライン選択フェーズ中に出力トランジスタがオンするように、ライン選択フェーズに先行するプリチャージフェーズ中に内部ノードをプリチャージ電圧にすることができる、内部ノードに接続された第1の制御トランジスタ、
−ライン選択フェーズに続く非選択フェーズ中に、内部ノードを出力トランジスタ遮断電圧にすることができる、内部ノードに接続された第2の制御トランジスタ、
−内部ノード(Pn)に接続されたキャパシタC1であって、出力トランジスタのドレインd3に印加されるクロック信号の相補クロック信号により制御されるキャパシタC1、を含み、各段は、同じ技術のかつ出力トランジスタと同じ極性の付加トランジスタであって、そのドレインが内部ノードに接続され、そのソースが少なくともプリチャージフェーズ中に出力トランジスタ遮断電圧にバイアスされ、その機能が段のプリチャージおよび/または選択フェーズ中に出力トランジスタの導通性能にしたがって内部ノードに電圧を調節することである、付加トランジスタを含むことを特徴とする。
−そのゲートg3が内部ノードPnに接続され、そのソースs3が段の出力ノードSnを形成し、そのドレインd3が段のクロック信号(本例ではCk2)を受信する出力トランジスタT3であって、そのゲートとそのソース間に接続された「ブートストラップ」キャパシタC2を含む、出力トランジスタT3。
−内部ノードPnにそのソースにより接続される第1の制御トランジスタT1であって、ライン選択フェーズに先行するプリチャージフェーズ(またはライン時間)中にこの内部ノードをプリチャージ電圧V1(ライン選択フェーズ中に出力トランジスタがオンするような電圧)にすることができる制御トランジスタT1。
−内部ノードに接続された第2の制御トランジスタT2であって、ライン選択フェーズに続くフェーズ中に内部ノードを出力トランジスタT3の遮断電圧VBにすることができる制御トランジスタT2。この出力トランジスタ遮断電圧は実際には、出力トランジスタにおける漏れ電流がラインキャパシタを充電することができない程度に十分に低いゲート電圧レベルを維持するように定義される。したがって、この遮断電圧は通常、出力トランジスタのソース電圧(Vgoff)にその閾値電圧を加えた電圧以下となるように選択されなければならない。例えば、Vgoffに等しいVBを選択することが可能である。その最適レベルは通常、トランジスタの導通閾値に依存する。
V(Pn)(tn)=V1’=(R5/(R5+R1))×(Vgon−VtT1−Vgoff)
ここでR1とR5はT1とT5のそれぞれのインピーダンスである。
Claims (10)
- 同じ極性の電界効果トランジスタを用いて製造され、同一段がカスケード接続された複数の段を含むシフトレジスタであって、偶数列の前記段はクロック信号(Ck2)を受信し、奇数列の前記段は相補クロック信号(Ck1)を受信し、前記複数の段はライン選択フェーズ中に出力ノードにクロックパルスを次々に送信するように順序付けられる、シフトレジスタであって、各段(En)は、
−そのゲートが内部ノード(Pn)に接続され、そのソースが段の出力ノード(Sn)を形成し、そのドレインが前記段のクロック信号(Ck2)を受信する出力トランジスタであって、そのゲートとそのソース間に接続されたキャパシタ(C2)を含むトランジスタ(T3)、
−前記ライン選択フェーズ中に前記出力トランジスタ(T3)がオンするように、前記ライン選択フェーズ(Δtn)に先行するプリチャージフェーズ(Δtn−1)中に前記内部ノードをプリチャージ電圧にすることができる、前記内部ノード(Pn)に接続された第1の制御トランジスタ(T1)、
−前記ライン選択フェーズに続く非選択フェーズ中に、前記内部ノードを出力トランジスタ遮断電圧にすることができる、前記内部ノード(Pn)に接続された第2の制御トランジスタ(T2)、
−前記内部ノード(Pn)に接続されたキャパシタC1であって、前記出力トランジスタの前記ドレインd3に印加される前記クロック信号の相補クロック信号により制御されるキャパシタC1、を含み、
各段は、前記出力トランジスタと同じ技術かつ同じ極性の付加トランジスタ(T5)であって、そのドレイン(d5)が前記内部ノード(Pn)に接続され、そのソースが少なくとも前記プリチャージフェーズ中に出力トランジスタ遮断電圧にバイアスされ、その機能が前記段のプリチャージフェーズおよび/または選択フェーズ中に前記出力トランジスタ(T3)の導通性能特性に基づいて前記内部ノード(Pn)に電圧を調節することである付加トランジスタ(T5)を含むことを特徴とするシフトレジスタ。 - 前記付加トランジスタ(T5)はゲートとドレインが連結されたダイオードとして搭載されることを特徴とする請求項1に記載のレジスタ。
- 前記付加トランジスタ(T5)の前記ソースは前記出力トランジスタ(T3)の前記ドレイン(d3)または前記ソース(s3)に接続されることを特徴とする請求項2に記載のレジスタ。
- 前記付加トランジスタ(T5)は、そのゲートが前記第1のトランジスタ(T1)の前記ゲートに連結されることを特徴とする請求項1に記載のシフトレジスタ。
- 前記付加トランジスタ(T5)の前記ソース(s5)は前記第2のトランジスタ(T2)の前記ソースに接続されることを特徴とする請求項2または4に記載のレジスタ。
- 前記付加トランジスタ(T5)の前記ソース(s5)は前記クロック信号の低レベルに対応する電圧(Vgoff)にバイアスされることを特徴とする請求項2または4に記載のレジスタ。
- 前記第1のトランジスタ(T1)はそのゲートがそのドレインに連結されるダイオードとして搭載され、そのソース(s1)は前記内部ノード(Pn)に接続され、そのゲート(g1)は、前記プリチャージフェーズ中は前記クロック信号のパルスの高レベル(Vgon)でありそれ以外は低レベルである制御信号を受信することを特徴とする請求項1〜6のいずれか一項に記載のシフトレジスタ。
- 前記第1のトランジスタの前記ゲート(g1)は、前記プリチャージフェーズ中は前記クロック信号のパルスの高レベル(Vgon)でありそれ以外は低レベルである制御信号を受信し、そのドレイン(d1)は前記高レベル(Vgon)に対応する一定電圧を受信し、そのソースは内部ノード(Pn)に接続されることを特徴とする請求項1〜6のいずれか一項に記載のシフトレジスタ。
- マトリクス選択ラインを駆動するための請求項1〜8のいずれか一項に記載のシフトレジスタを含むアクティブマトリクスフラットスクリーン。
- 前記レジスタのトランジスタと前記アクティブマトリクスのトランジスタは1つの同じ基板上に同じ技術を用いて製造される、請求項9に記載のアクティブマトリクスフラットスクリーン。
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