JP2009503758A - 多重入力回路 - Google Patents

Abstract

回路は、第１及び第２の入力によって制御可能な第１の回路部５２と、第２の入力を発生させる第２の回路部５４とを有する。第１の回路部５２は、第２の入力ｉｎｖＰ_ｎが制御入力として供給される場合に第１の動作特性を、及び、第２の入力ｉｎｖＰ_ｎが制御入力として供給されない場合に第２の動作特性を有する。第２の回路部５４は、第１の回路部５２の耐用年限の終了前にエージングによって機能することを中止して、第１の回路部５２を第１の動作特性から前記第２の動作特性へと切り替えるよう構成される。この回路は、回路が経年劣化する場合に回路特性全体を変化させるように、少なくとも１つの入力制御信号を発生させる回路の一部の機能停止を使用する。このアプローチより、回路は、十分に経年劣化していない場合に適切な第１の特性で動作し、且つ、経年劣化し、その寿命の終わりに近くなった場合に適切な第２の特性で動作することが可能となる。

Description

本発明は、多重入力回路、例えば、アクティブマトリクス表示装置の表示画素へ行電圧を供給するシフトレジスタ回路に関する。

アクティブマトリクス表示装置は、行及び列で配置された画素の配列を有し、夫々の画素は、少なくとも１つの薄膜駆動トランジスタと、例えば液晶セルといった表示素子とを有する。画素の夫々の行は行導体を共有しており、行導体は、その行の画素の薄膜トランジスタのゲートへ接続されている。画素の夫々の列は行導体を共有しており、行導体へは画素駆動信号が供給される。行導体上の信号は、トランジスタがオン又はオフにされるかどうかを決定し、トランジスタが（導体上の高電圧パルスによって）オンされる場合に、列導体からの信号は液晶材の領域へ伝わることができ、それによって、その材料の光透過特性を変更する。

アクティブマトリクス表示装置のフレーム（フィールド）期間は、画素の行が短時間でアドレス指定されることを要し、これは、言い換えると、所望の電圧レベルへと液晶材を充電又は放電するために、トランジスタの電流駆動能力に必要条件を課す。このような電流の必要条件を満足するために、薄膜トランジスタへ供給されるゲート電圧は、大きな電圧振幅を有して変動することが必要である。アモルファスシリコン駆動トランジスタの場合、この電圧振幅はおよそ３０ボルトであり得る。

行導体における大きな電圧振幅に関する必要条件は、行ドライバ回路が高電圧部品を用いて実施されることを要する。

表示画素の配列の基板と同じ基板上に行ドライバ回路の部品を一体化することに大きな関心が寄せられてきた。これにより、狭いシールライン及び対照的な表示パネルが可能になる。１つの可能性は、画素トランジスタに多結晶シリコンを使用することである。これは、かかる技術が、行ドライバ回路の高電圧回路素子に、より容易に適するためである。その場合、アモルファスシリコン技術を用いてディスプレイ配列を製造する費用効果は失われる。

従って、アモルファスシリコン技術を用いて実施され得るドライバ回路を提供することに関心が寄せられている。行ドライバをアモルファスシリコンに集積することにより、狭エッジ（ｎａｒｒｏｗ ｅｄｇｅ）を有する対称なディスプレイが可能となり、低温ポリシリコン加工に比してコストが削減される。

アモルファスシリコントランジスタの低い移動度と、閾値電圧におけるストレスによる変化とにより、アモルファスシリコン技術を用いてドライバ回路を実施することは、極めて困難である。

行ドライバ回路は、従来、順に各行導体上で行電圧パルスを出力するよう動作するシフトレジスタ回路として実施される。基本的に、シフトレジスタ回路の夫々の段は、クロック高電力ラインと、行導体との間に接続された出力トランジスタを有し、駆動トランジスタは、行アドレスパルスを発生させるようクロック高電力ラインへ行導体を結合するようオンされる。標準的な行ドライバ設計は、通常、低インピーダンスドライバを有し、ちょうど１００％以下の時間の間、行を“オフ電圧”に保ち、一方、行は、１％より少ない時間の間、“行オン”電圧へと引っ張られる。これにより問題が生ずる。それは、アモルファスシリコントランジスタの閾値電圧が、デバイスがオンに保たれる限り増大し続けるようシフトするためである。その結果、行ドライバは急速に劣化し、その後、ディスプレイはもはや機能しなくなる。

行導体における電圧が（直列接続された駆動トランジスタに関わらず）電力ライン電圧に達することを確実にするために、出力トランジスタの浮遊キャパシタンスを用いて、ブートストラップ効果を利用することが知られる。これは、ＵＳ６，０５２，４２６に記載されている。

このような駆動トランジスタの寄生キャパシタンスの使用に伴う問題は、他の浮遊効果を存在することである。これらは、同じく、ＵＳ６，０５２，４２６に記載されている。これの１つの解決法は、第１の付加的なコンデンサを導入することによって浮遊キャパシタンスの影響を相殺し、更に、ブートストラップ動作のために設けられた第２の付加的なコンデンサを導入することである。

このように追加のブートストラップコンデンサを用いるシフトレジスタ回路は、ＵＳ６，０５２，４２６及びＵＳ６，０６４，７１３に開示されている。これらの回路において、出力トランジスタのゲートは、入力トランジスタを介して、前の行の行パルスによって充電される。結果として、出力トランジスタへ印加され得る最大ゲート電圧は、入力トランジスタの閾値電圧に依存する。特に、アモルファスシリコン技術を用いてシフトレジスタ回路を実施する場合、これは、回路の性能における限定因子となりうる。このことは、特に、低温において問題である。これは、その場合に、ＴＦＴの移動度が最も低く、閾値電圧が最も高いためである。
ＵＳ６，０５２，４２６ ＵＳ６，０６４，７１３

本願出願人は、行が一定電圧に保たれることを必要としない行ドライバ回路を提案している（なお、この回路はまだ公開されてない。）。行は、行オフ電圧へとプレ充電された後に、高インピーダンス状態で浮遊したままとされ得る。行ラインのキャパシタンス及び駆動トランジスタを通る漏れ電流は、意図的に、行オフ電圧へ幾らかの漏れ電流経路を与える。これにより、夫々の行を安定させ、隣接する行ラインからの過大な干渉を防ぐことができる。（以下で更に詳細に記載される）この提案される回路の１つの特徴は、相補クロック信号が、行がオフ状態のままであるべき期間の間の安定性を確保するために使用されることである。

たとえこの回路における駆動トランジスタが低デューティサイクルで動作するとしても、駆動トランジスタの閾値電圧のばらつきは、依然として、回路の耐用年限に対する制限の最終的な原因であり、このことは、極端な温度では、より明白である。

本発明に従って、第１の入力及び第２の入力によって制御可能な第１の回路部と、前記第２の入力を発生させる第２の回路部とを有する回路であって、前記第１の回路部は、前記第２の入力が制御入力として供給される場合に第１の動作特性を有し、また、前記第２の入力が制御入力として供給されない場合に第２の動作特性を有し、前記第２の回路部は、前記第１の回路部の耐用年限の終了の前にエージングによって機能することを中止して、前記第１の回路部を前記第１の動作特性から前記第２の動作特性へと切り替えるよう構成される回路が提供される。

この回路は、回路が経年劣化する場合に回路特性全体を変化させるように、少なくとも１つの入力制御信号を発生させる回路の一部の機能停止を使用する。このアプローチは、回路が、有意に経年劣化されていない場合に適する第１の特性により動作し、更に、回路が経年劣化して、その寿命の終わりに近づいた場合に適する第２の特性により動作することを可能にする。

前記第１の入力は第１のクロック電源ラインを有しても良く、前記第２の入力は前記第１のクロック電源ラインの反転した形態を有することができる。その場合に、前記第２の回路部は、前記第１のクロック電力ラインの前記反転した形態を発生させるインバータを有する。前記第２の回路部は、第１の回路部とは異なった時点で機能を停止するよう設計され得、その場合に、反転したクロック信号の供給を停止する。

当該回路は、その出力へ前記第１のクロック電源ラインの選択された高クロック相を送るよう構成されたシフトレジスタ回路の段として使用され得る。

例えば、夫々の段は：
前の段の出力へ接続される第１の入力；
第１のクロック電力ライン電圧を当該段の出力へ結合する駆動トランジスタ；
前記第１のクロック電力ライン電圧の反転電圧へ一方の端子で接続され、前記駆動トランジスタの寄生キャパシタンスの影響を補償する補償コンデンサ；及び
前記駆動トランジスタのゲートと当該段の出力との間に接続される第１のブートストラップコンデンサ；
を有することができ、
前記インバータは共通の基板上に形成される。

前記反転されたクロック電力信号は、最初、前記駆動トランジスタの寄生キャパシタンスを補償するために使用される。しかし、かかる補償は、回路動作の開始時に、前記駆動トランジスタの閾値電圧が小さい場合にのみ必要とされる。この閾値電圧がドリフトすると、寄生キャパシタンスは、もはや、回路性能へ潜在的な制限を与えない。従って、本発明は、意図的に（しかし、予測可能な方法で）インバータ回路を機能しなくなるようにして、これにより、回路の耐用年限全体が延長されることを可能にする。

前記インバータは、当該インバータの出力と高電圧レールとの間に接続されるプルアップトランジスタと、当該インバータの出力と低電圧レールとの間に接続されるプルダウントランジスタとを有することができる。これは、簡単なインバータ回路である。その場合に、前記プルダウントランジスタは、前記第１のクロック電力ライン電圧によってゲート制御される。

前記プルアップトランジスタ及び前記プルダウントランジスタは、およそ５０％以下のデューティサイクルを有して動作する。これにより、（フレーム期間の１つのライン時間の間にのみ動作する）夫々の段の駆動トランジスタよりも急な閾値電圧が得られ、たとえインバータが駆動トランジスタと同じ技術を用いて形成されるとしても、インバータの早発的な機能停止を設計することが可能となる。インバータトランジスタ及び駆動トランジスタは同じ環境条件に従うので、インバータ回路の機能停止の時間は、駆動トランジスタのエージングがこれらの条件に依存するように、これらの条件に依存する。このようにして、当該回路の性能は保たれ得る。前記プルダウントランジスタは、前記プルアップトランジスタよりも大きくても良く、このことは、前記プルダウントランジスタがより大きな電圧ストレスを受けるために、好ましい。

好ましくは、前記プルアップトランジスタ及び前記プルダウントランジスタは、およそ同じ時点でエージングによって機能することを中止するよう設計される。

好ましくは、前記インバータが機能することを中止した後に、前記第１のクロック電力ライン電圧の一部は、前記プルアップトランジスタの寄生キャパシタンスより支配的である前記プルダウントランジスタの寄生キャパシタンスを介して、前記出力に結合されるよう設計される。このようにして、機能しなくなったインバータは、機能しているインバータとは対照的な方法で機能し、そのインバータ特性は、当該回路の耐用年限の前半部分及び当該回路の耐用年限の後半部分の両方の間、有益である。

夫々の段は、前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電する入力トランジスタを更に有することができる。入力部は、当該段よりも２又はそれ以上前の段の出力へ結合され得、その場合に、前記入力部は、前記入力トランジスタのゲートと前記第１の入力との間に接続される第２のブートストラップコンデンサを有する。

この回路配置は、２つのブートストラップコンデンサを使用する。１つは、全電源ライン電圧が出力へ結合され得ることを確実にするために使用され、もう１つは、前の段からの全行電圧が、ゲート充電ステップの間、前記入力トランジスタを介して前記駆動トランジスタへ結合されることを確実にするために使用される。当該回路は、２つのプレ充電動作周期、即ち、前記入力トランジスタのゲートがプレ充電される第１の周期と、前記駆動トランジスタがプレ充電される第２の周期とを有する。このことは、当該回路を閾値電圧のレベル又は変動にそれほど影響を及ぼされないようにし、アモルファスシリコン技術による実施を可能にする。

好ましくは、当該回路は、アモルファスシリコン技術を用いて実施されるが、当該回路は、例えば、ポリマー半導体技術を含め、閾値電圧ドリフトが問題である如何なる半導体技術に対しても効果を有しうる。

本発明のシフトレジスタ回路は、特に、例えば、アクティブマトリクス液晶表示装置といった、アクティブマトリクス表示装置の行ドライバ回路における使用に適する。

本発明は、また、回路動作方法であって：
第１の入力から第２の入力を発生させるよう第２の回路部を使用するステップ；
第１の動作特性を与えるよう前記第１の入力及び前記第２の入力により第１の回路部を制御するステップ；
前記第１の回路部の耐用年限の終了の前に前記第２の回路部のエージングによって前記第２の回路部が機能することを中止して、前記第２の入力によらずに前記第１の回路部を制御し、第２の動作特性を提供するステップ；
を有する回路動作方法を提供する。

例えば、当該方法は、多段シフトレジスタ回路出力を発生させるために使用され得る。その場合に、当該方法は、入力トランジスタを介して駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するよう、当該段よりも１又はそれ以上前の段の出力を使用するステップ；及び
第１の入力を有する第１のクロック電力ライン電圧を前記駆動トランジスタを介して当該段の出力へ結合するステップ；
を有することができる。

その場合に、前記第２の入力は、前記第１のクロック電力ライン電圧の反転電圧を有し、前記第２の回路部は、前記第１のクロック電力ライン電圧の前記反転電圧を発生させるインバータを有し、前記第２の入力は、補償コンデンサを介して、前記駆動トランジスタのゲートへ結合される。

前記第２の回路部が機能することを中止するステップは、前記インバータの構成要素のエージングが当該インバータの機能の機能停止を引き起こすほど十分な時間期間の間、前記インバータを動作させるステップを有する。

ここで、本発明の例は、添付の図面を参照して詳細に記載される。

図１は、アモルファスシリコンアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）での使用に適した既知の高インピーダンスゲートドライバ回路を示す。示される回路は、多段シフトレジスタの単一の段であり、夫々の段は、行電圧パルスを画素の１つの行へ供給するために使用される。同様の回路は、ＵＳ６，０５２，４２６に記載されている。

この回路は、クロック電力ラインＰ_ｎと、その段によって制御される行導体Ｒ_ｎとの間に結合された出力駆動トランジスタＴ_{ｄｒｉｖｅ}を有する。クロック電力ライン（及びその相補信号ｉｎｖＰ_ｎ）は、（隣接する行に対して２つの異なったクロック信号が存在するように、）２相信号であり、クロック電力ラインの周期は、シフトレジスタ段の順次的な動作のタイミングを決定する。

前の行Ｒ_ｎ−１における行パルスは、ダイオード接続入力トランジスタＴ_ｉｎを介して出力トランジスタＴ_{ｄｒｉｖｅ}のゲートを充電するために使用される。

第１のコンデンサＣ_１は、出力トランジスタＴ_{ｄｒｉｖｅ}のゲートと、クロック電力ラインＰ_ｎに対する相補信号を伝送する制御ラインｉｎｖＰ_ｎとの間に接続されている。コンデンサＣ_１の目的は、入力トランジスタＴ_ｉｎの内部寄生キャパシタンスの影響をオフセットすることである。これについては、以下で更に述べる。

付加的なブートストラップコンデンサＣ_２は、出力トランジスタＴ_{ｄｒｉｖｅ}のゲートと、行導体（即ち、その段の出力。）Ｒ_ｎとの間に設けられている。

段は、また、次の行Ｒ_ｎ＋１における行パルスによっても制御される。この行パルスは、出力トランジスタＴ_{ｄｒｉｖｅ}のゲート電圧をプルダウンすることによって、その段をオフするために使用される。次の行Ｒ_ｎ＋１における行パルスは、次の行導体信号に結合された入力トランジスタＴ_{ｒ（ｎ＋１）}を介して出力トランジスタＴ_{ｄｒｉｖｅ}のゲートへ供給される。

この回路は、また、最初に回路に電源が供給される場合に使用される２つのリセットトランジスタＴ_ｒ−ｎ及びＴ_ｒ−ｒを有する。

動作において、入力トランジスタＴ_ｉｎは、前の行パルスの間に出力トランジスタＴ_{ｄｒｉｖｅ}のゲートを充電する。かかる前の行パルスの間に、電力ラインＰ_ｎはロー（Ｌｏｗ）であり、反転電力ラインｉｎｖＰ_ｎはハイ（Ｈｉｇｈ）である。出力トランジスタＴ_{ｄｒｉｖｅ}は、かかる前の行パルスによってオンにされるが、電力ラインＰ_ｎがローである場合には、その段の出力はローのままである。

このような充電段階の間、ブートストラップコンデンサＣ_２は、（入力トランジスタＴ_ｉｎの閾値電圧を差し引いた）行電圧パルスへと充電される。

次のクロック周期の間、クロック信号Ｐ_ｎはハイであり、このような電圧の増大は、出力トランジスタＴ_{ｄｒｉｖｅ}を介して行導体Ｒ_ｎにおける出力電圧をプルアップする。ブートストラップコンデンサＣ_２の効果により、出力トランジスタＴ_{ｄｒｉｖｅ}のゲート電圧は増大し、クロック信号Ｐ_ｎの全電圧レベルは、確実に行導体Ｒ_ｎへ送られる。その後、トランジスタＴ_{ｒ（ｎ＋１）}は、次の行パルスの間に、出力トランジスタＴ_{ｄｒｉｖｅ}のゲート電圧ノードをリセットする。

遊休状態で、第１の付加的なコンデンサＣ_１を介する反転電力ラインｉｎｖＰ_ｎの結合は、出力トランジスタＴ_{ｄｒｉｖｅ}がＰ_ｎからのパルスを受け取る場合に、出力トランジスタＴ_{ｄｒｉｖｅ}のゲートがオンすることを妨げるよう設計される。

上述される回路の動作は、所謂当業者には知られている。

上述されるように、図１の回路の動作に関する１つの制限は、前の行パルスのタイミングの間の出力トランジスタＴ_{ｄｒｉｖｅ}のゲートの充電が、入力トランジスタＴ_ｉｎの閾値電圧に依存する点である。アモルファスシリコントランジスタに関して、かかる閾値電圧は重要であり、更に、温度及び時間により著しく変化しうる。

本願出願人によって提案される代替構成は、その段の２つ前の段の出力へ結合されている更なる入力部を使用する。この入力部は、入力トランジスタのゲートと、第１の入力との間に接続された第２のブートストラップコンデンサを有し、駆動トランジスタのゲートの充電において入力トランジスタの閾値電圧の影響を相殺するよう動作する。

図２は、この提案されるシフトレジスタ回路の１つの状態を示す。

この回路は、ＴＦＴ閾値電圧を第２のブートストラップコンデンサＣ_３にサンプリングするために使用されるプレ充電回路１０を有する。その場合に、これは、入力ＴＦＴＴ_ｉｎ１をブートするために使用される。これにより、入力トランジスタの閾値電圧とは無関係に、駆動トランジスタのゲートを適切に充電することができる。次いで、行回路は、入力ＴＦＴＴ_ｉｎ１がドリフトしないように、Ｃ_３での充電をリセットする。図２の回路の他の部分は図１と同様であり、これらの構成要素については、繰り返しとなるので、記載しない。

プレ充電回路１０は、示される段よりも２つ前の段の出力Ｒ_ｎ−２へ接続された入力を有する。この出力Ｒ_ｎ−２は、第２の入力トランジスタＴ_ｉｎ２を介して第１の入力トランジスタＴ_ｉｎ１のゲートへ結合されている。

第２のブートストラップコンデンサＣ_３は、第１の入力トランジスタＴ_ｉｎ１のゲートと、前の段Ｒ_ｎ−１の出力との間に接続されている。

減衰トランジスタＴ_{ｄｅｃａｙ}は、第２のブートストラップコンデンサＣ_３と並列に接続されており、ダイオード接続される。減衰トランジスタＴ_{ｄｅｃａｙ}のゲートは、第１の入力トランジスタＴ_ｉｎ１のゲートへ接続されている。従って、それらのトランジスタは、同じ電圧ストレスを受ける。望ましく、減衰トランジスタＴ_{ｄｅｃａｙ}は、また、第１の入力トランジスタＴ_ｉｎ１と実質的に同じ寸法を有する。

動作において、現在の行の２つ前の行Ｒ_ｎ−２に対する行パルスは、第２の入力トランジスタＴ_ｉｎ２を介して、第１の入力トランジスタＴ_ｉｎ１のゲートと、第２のブートストラップコンデンサＣ_３とを充電するために使用される。この充電は、減衰トランジスタＴ_{ｄｅｃａｙ}による充電の減衰によって制限される。

行ｎ−２がローになると、減衰トランジスタＴ_{ｄｅｃａｙ}は、第２のブートストラップコンデンサＣ_３の両端の電圧を、おおよそＴＦＴ閾値電圧まで減衰させる。減衰トランジスタＴ_{ｄｅｃａｙ}及び第１の入力トランジスタＴ_ｉｎ１は、常に同じゲートバイアスを受けており、故に、如何なる閾値電圧ドリフトが発生しても、それらは同じ閾値電圧を示しうる。

行ｎ−１がハイとなると、第１の入力トランジスタＴ_ｉｎ１のゲートは、第２のブートストラップコンデンサＣ_３によってブートされる。これにより、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲートは適切に充電される。

行ｎ−１がローになると、Ｔ_ｉｎ１がほぼ閾値にあるので、電荷はＴ_ｉｎ１を介して除去されない。代わりに、行ｎがハイになると、放電トランジスタＴ_ｒ（ｎ）は、第２のブートストラップコンデンサＣ_３の両端の電圧を放電して、第１の入力トランジスタＴ_ｉｎ１を完全にオフする。

次いで、回路動作は、図１の既知の回路と同様に続く。

リセットトランジスタＴ_ｒ（ｎ）は、その低電位側を低電圧ラインＶ_ｏｆｆ（図参照。）へ接続されるよう配置され得る。あるいは、それは、前の行ｎ−１へ接続されても良い。

図２の回路は、制御ラインが少なくても良いという利点を有する。１つの欠点は、回路内のキャパシタンスを充電するために必要とされる電流が、他の段からの行出力から引き込まれる点である。このことにより、性能は制限される。

図２の回路に対する変形例が図３に示されている。図３で、入力トランジスタＴ_ｉｎ１及びＴ_ｉｎ２は、両方とも、直流電圧Ｖ_ｈｉｇｈを夫々のコンデンサへ結合する。付加的なリセットトランジスタＴ_ｒ２が入力部１０において示されている。高い直流電圧の結合は、ボトムゲートトランジスタ技術を用いて、より容易に達成される。この設計では、充電電流が直流電源から引き込まれるので、前の行に対する負荷が低減される。これにより、改善された回路性能が得られる。

図３の回路の更なる利点は、この回路が、遊休動作モードを提供するよう制御され得る点である。遊休状態で、回路は、高インピーダンスを行へ与える。従って、行パルスは、行導体の他方の端部へ接続された別の行ドライバ回路によって制御され得る。例えば、２つの異なる動作モード（異なる電力、又は、ディスプレイがいずれか一方の向きで使用されることを可能にする異なった方向での駆動）を提供するために、ディスプレイの対向する側に２つの行ドライバを設けることが知られており、遊休モードはこのような場合に必要とされる。

遊休モードは、Ｖ_ｈｉｇｈをＶ_ｏｆｆに変更して、Ｐ_ｎ及び反転パルスを適用することによって、図３の回路へ適用され得る。

図４は、図２の回路の動作のタイミング原理を図式的に説明するために使用され、同様の一般的な原理が図３に適用される。プロットは、クロック電源ラインＰ_ｎ、ｉｎｖＰ_ｎと、第１の入力トランジスタＴ_ｉｎ１におけるゲート電圧と、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲート電圧と、出力Ｒ_ｎとを示す。

２つ前の段のタイミングｎ−２の間、第２のブートストラップコンデンサＣ_３はプレ充電される。この相の終了時に、コンデンサが閾値電圧を蓄えるまで、電圧の降下が存在する。第２のブートストラップコンデンサＣ_３の電圧のこのような減衰は、入力トランジスタＴ_ｉｎ１への出力パルスｎ−１の適用の間続き、行ｎ−１に対する出力パルスの終了までに、第２のブートストラップコンデンサＣ３の両端の電圧は、閾値電圧まで減衰している。従って、閾値補償が入力トランジスタＴ_ｉｎ１にとって有効であり、全行電圧は、第１のブートストラップコンデンサＣ_２を充電するために使用される。

段階ｎ−１の間、段ｎ−１の出力は、第１の入力トランジスタＴ_ｉｎ１を駆動するゲート電圧を得るよう、第２のブートストラップコンデンサＣ_３の電圧に容量的に加えられる。

駆動トランジスタＴ_{ｄｒｉｖｅ}のゲートに関するプロットから明らかなように、段階ｎ−１の間、第１のブートストラップコンデンサＣ_２も充電される。

段階ｎの間、クロック電源ライン電圧Ｐ_ｎは、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲート電圧を得るよう、第１のブートストラップコンデンサＣ_２の電圧に加えられる。

周期のｎの開始は、Ｒ_ｎによって制御されるリセットトランジスタＴ_ｒ（ｎ）を介して第２のブートストラップコンデンサＣ_３を放電するために使用される。

本発明は、図１乃至３に示される形態の回路のエージングに関係があり、特に、反転クロック信号ｉｎｖＰ_ｎの使用に関係する。この反転クロック信号ｉｎｖＰ_ｎは、駆動トランジスタＴ_{ｄｒｉｖｅ}の寄生キャパシタンスに関する問題を解消するために使用され、この寄生キャパシタンス３０は、図３において破線で示されている。このような寄生キャパシタンス３０により、クロック電力ラインＰ_ｎがハイである場合に、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲートでの電圧の瞬間的な急上昇（グリッチ；ｇｌｉｔｃｈ）が生ずることがある。２相クロックに関し、電力ラインＰ_ｎは５０％のデューティサイクルを有するが、駆動トランジスタＴ_{ｄｒｉｖｅ}は、フレーム時間ごとに１つの行についてのみオンされる。前出のグリッチは約２Ｖのレベルを有しうる。このようなレベルでは、少なくとも駆動トランジスタＴ_{ｄｒｉｖｅ}の部分的なターンオンが起こり、それによって、高クロックパルスが出力Ｒ_ｎへ結合されることがある。

これは、夫々の行ドライバセルが高インピーダンスノード（即ち、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲート及び出力Ｒ_ｎ）で極めて変化しやすくなるので、（例えば、摂氏８０度より高い）高温動作に関して際立った問題である。これは、夫々のＴＦＴが低い閾値電圧を有し、従って、高インピーダンスノードに有意水準の電流を漏出しうる場合に、回路の耐用年限の開始時で最悪である。次いで、このような影響により、複数の行がオンに切り替わり、従って、クロックラインから極めて大きな電流を引き込む。

本発明は、図３の回路を参照して記載される。上述されたように、反転クロック信号ｉｎｖＰ_ｎの目的は、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲートでの電圧をプルダウンして、駆動トランジスタＴ_{ｄｒｉｖｅ}がオンすることを防ぐために、クロック信号のハイ相を使用することである。しかし、トランジスタの閾値電圧がドリフトする場合に、寄生キャパシタンス３０により生ずるゲートでのグリッチは、駆動トランジスタＴ_{ｄｒｉｖｅ}のターンオンをほとんど引き起こし得ない。これは、ある時間の後には、反転クロック信号ｉｎｖＰ_ｎがもはや必要とされないことを意味する。反転クロック信号ｉｎｖＰ_ｎは、正確な動作を確実にするために、回路の耐用年限のうちの早い時期にのみ必要とされる。

回路の耐用年限の後期では、反転クロック信号ｉｎｖＰ_ｎは必要とされない。しかし、それは、信号Ｐ_ｎがハイである場合に、ゲート電圧をプルダウンし続ける。駆動トランジスタがオンされるべき場合に、この寄生結合は、依然としてゲート電圧を下げる。駆動トランジスタＴ_{ｄｒｉｖｅ}においてあるレベルの閾値電圧ドリフトがある場合、ゲート電圧のこのような低下は、駆動トランジスタＴ_{ｄｒｉｖｅ}がオンすることができない要因となり、従って、エージングによる回路の機能停止の最終的な要因である。

これは、入力トランジスタ及び駆動トランジスタの状態が極めて制限されているので、（例えば、摂氏３０度より低い）低温動作に関して際立った問題である。回路が経年劣化し始めると、電流のフローは、更に閾値電圧の増大によって制限される。最終的に、駆動トランジスタにおいて完全に充電されたゲート電圧が行キャパシタンスを完全に充電することができるほど十分でない状況となる。全“行オン”電圧は到達されず、また、次の行は完全にはプレ充電をなされず、それ以降の行ではパルス高さがゆっくりと減衰する。

本発明は、回路の耐用年限の開始時にのみ相補クロック信号を使用することが望ましいという認識に基づく。本発明は、回路の耐用年限の開始時に必要とされる一方、また、回路の耐用年限の終了近くで高インピーダンスゲート電圧を低下させる。これにより、最終的に耐用年限は縮まり、あるいは、より大きなドライバ回路が、所与の耐用年限目標を満足するために必要とされる。

本発明は、回路の耐用年限の早い時期に短期間のみ相補信号を供給するアプローチを提供する。次いで、かかる信号は、耐用年限の動作の終了を遅くするために、供給を停止される。

本発明の好ましい実施は、このような機能が、更なる制御ラインを必要とすることなく実現されることを可能にする。具体的に、反転クロック信号ｉｎｖＰ_ｎを発生させるために使用されるインバータは、インバータ回路自体のエージングの結果として、予見可能な形で、機能しなくなるよう設計される。インバータ回路は、回路の初期動作が保証される程度の時間期間（例えば、数十時間の動作）の後に機能しなくなるよう設計され得る。回路が停止した後、浮遊キャパシタンス結合３０は、駆動トランジスタＴ_{ｄｒｉｖｅ}が正確に回路の耐用年限の終了までオンするところの時間を延長する。これは、より小型の設計をするために行ドライバの大きさを低減する機会を与え、更なるクロック信号を必要とすることなく達成され、それによって、ドライバへのワイヤの引き回しが更に複雑となることを回避する。

図５は、アモルファスシリコンパネルにおけるインバータのハイレベルブロック図を示す。

図５は、画素の配列５０と、図１乃至３のうちのいずれか１つの図に示されているようなシフトレジスタ回路の配列の形をした集積行ドライバ回路５２と、反転クロック信号ｉｎｖＰ_ｎを発生させるインバータ回路５４とを示す。例えば、３２０行の画素と、ひいては３２０のシフトレジスタ段とが存在しうる。２相クロックシステムに関し、２つのクロック信号と、２つの反転クロック信号とが必要とされる。従って、２つのインバータ回路しか、表示装置全体としては必要とされない。図５は、また、列ドライバ回路５６と、ファンアウト接続５８と、シフトレジスタ回路の動作を開始するために必要とされる１又は複数の開始パルスを供給する回路領域５９とを示す。インバータ回路５４は、行ドライバ回路５２へ反転クロック信号６０を供給し、非反転クロック信号６２を受信する。

インバータ回路５４は、ＮＭＯＳ加工で共通に使用される標準的な既知の設計であっても良い。

上述されるように、夫々のシフトレジスタ回路は、少なくとも１つ前の回路からの出力を使用するので、最低限２つのクロック相が必要とされる。

説明のために、２つのクロック相が仮定され、これらは夫々、１８０度の位相差を有する（およそ）５０％のデューティサイクルの信号である。クロック信号には保護時間期間が設けられる。従って、それらのクロック信号は僅かに５０％を下回るデューティサイクルを有する。幾つかの状況で、１つのクロック信号は、他方の反転として使用され得るが、本発明は、反転クロック信号を発生させるためにクロック信号の反転を行う。従って、反転動作は、（上述された）所与の時間期間の後に機能を停止するよう設計され得る。

図６は、位相Ｐ１及びＰ２の反転を生じさせるための２つのインバータ回路を示す。夫々のインバータ回路は、クロック高電圧レールＶ_ｒｏｗと、行オフ電圧Ｖ_ｏｆｆとの間に直列に置かれたプルアップトランジスタ７０及びプルダウントランジスタ７２を有する。トランジスタは、２つの位相信号によってゲート制御される。位相Ｐ１に関するインバータは、Ｐ２信号によってプルアップされ、Ｐ１信号によってプルダウンされる（右側）。位相Ｐ２に関するインバータＰ１信号によってプルアップされ、Ｐ２信号によってプルダウンされる（左側）。

図６は、また、Ｐ２信号の反転に関するタイミング図を示す。これは、５０％を僅かに下回る、夫々の非反転クロック信号Ｐ１及びＰ２のデューティサイクルを示す。反転信号は、元の信号に比べて僅かに長くなる。更に、反転信号は、プルアップトランジスタの両端での閾値電圧の降下の結果として、全行オン電圧７３までは充電されない。

インバータは、行ドライバ回路と同じ技術を用いて実施される。回路の耐用年限の開始時に、プルアップトランジスタ及びプルダウントランジスタは、両方とも、それらの初期の閾値電圧にあるが、それらは、それらに印加されるゲート−ソース間電圧Ｖ_ＧＳの差に起因して、互いに異なったように経年劣化し始める。ａ−ＳｉＴＦＴのエージング特性は、主に、装置がオンされる場合に生じ、これは、Ｖ_ＧＳ電圧が極めて大きい場合に最悪である。プルアップトランジスタは、クロック入力が変化する場合に、最初に大きなゲート−ソース間電圧を有するが、これは、出力が完全にハイに充電されると、Ｖ_Ｔへと急速に低下し、これにより、プルアップトランジスタがストレスを受ける時間は制限される。プルダウントランジスタは、常に、一定のゲート−ソース間電圧を有し、結果として、全ライン時間の間、全ゲート−ソース間電圧でストレスを受け、プルアップ駆動特性及びプルダウン駆動特性において非対称性を生じさせる。

このような問題の影響を制限するよう、プルダウントランジスタは、機能停止が望まれるまで正及び負の電流が整合し続けることを確実にするよう、然るべく調整（ｓｃａｌｅ）される。具体的に、プルダウントランジスタは、より大きなデバイスであっても良い。言い換えると、これは、寄生ゲート−ドレイン間キャパシタンス７４がより大きくなりうることを意味する。

プルアップトランジスタ及びプルダウントランジスタが機能しなくなった場合、それらは、キャパシタンス７４による容量性結合によって同相クロック出力を供給するよう配置され得る。これは、クロック信号Ｐ_ｎへの更なる容量性結合を生じさせる。この更なる容量性結合は、更に、ドライバ回路の動作を保つ助けとなる。インバータ回路が機能しなくなる場合、インバータ出力は常に高インピーダンスであるが、プルダウントランジスタのより大きなゲート−ドレイン間キャパシタンスが、非反転の同じクロック位相入力の一部を出力に結合する。

図７は、回路性能に対するエージングの影響を表す時系列を示す。

時間期間７６の間、インバータは完全に作動しており、反転クロック信号ｉｎｖＰ２は駆動トランジスタのゲート電圧をプルダウンすることができる。動作の約数十時間の最初のエージング期間の後、インバータは機能しなくなり始める。従って、インバータは、駆動トランジスタのゲートを完全にはプルダウンしていない。これは、時間期間７７の間に生ずる。しかし、駆動トランジスタの閾値電圧におけるドリフトは、反転クロック信号のステップ電圧へのコンデンサＣ_１による駆動トランジスタのゲートの効果の弱い結合によっては駆動トランジスタの正確な切替が妨げられない程度である。

動作の数百時間から数千又は数万時間の時間期間７８の間、インバータは機能していない。このことは、非反転クロック信号が部分的に駆動トランジスタのゲートへ結合されることを意味する。これにより、駆動トランジスタが切り替わり続けるところの耐用年限は延長される。時間期間７９でのみ、回路は完全に機能しない。これは、駆動トランジスタの閾値が、駆動トランジスタのスイッチオンを可能にすることができないほど大きくドリフトしてしまった場合である。

シミュレーションは、インバータの機能停止と、機能停止後のインバータによる非反転クロック信号の一部の結合とにより、ドライバ回路が、機能停止前の（駆動トランジスタの）大きな加えられる閾値ストレスに耐えることが可能となり、２０％超だけ耐用年限が増すことを示す。

上記の例で、２つの重なり合わないクロックが、シフトレジスタ回路によって使用される。これは、シフトレジスタ回路設計によって必要とされる。インバータも、かかる２つの異なるクロック信号を使用する。しかし、図８に示されるように、インバータ及びダイオード接続トランジスタへの入力として１つのクロック信号しか使用しないことも可能である。プルアップトランジスタ７０は、この場合に、ダイオード接続トランジスタである。当然、この回路は、より高い電流消費を有しうるが、同じエージングプロセス及び効果が得られる。また、使用され得る他のインバータ回路設計が存在する。

行ドライバ回路とともに集積される薄膜回路による反転クロック信号の発生は、理想的でない反転クロック波形を生じさせる。具体的に、駆動トランジスタへのクロックライン結合と、インバータによるこのような好ましくない電荷のその後の除去との間には幾らかの遅延が存在しうる。この電荷が駆動トランジスタをオンし始める前に、インバータが十分に速やかにクロックラインから結合を除去することができることを確実にするために、インバータは、低い閾値電圧により電流漏出が僅かとなるところの如何なる遅延も低減するよう、十分なスケールで設計されるべきである。

本発明は、耐用年限を増大させることを可能にし、あるいは、より小さい回路が所与のエージング性能要求を達成するために使用されることを可能にする。回路は、低温での寿命動作の終了を満たしながら、高温動作が回路寿命の開始時に保証されることを可能にする。更に、同じ制御信号が回路の寿命全体にわたって使用される。従って、時間又は他の状態を表すフィードバック制御信号は必要とされない。インバータ回路は、回路の機能性を変更するために、（数百時間程度の）時間期間の後のそれらの機能停止によって、時間フィードバックの要素を有効に与える。

図４のタイミング図は２相クロックを使用する。実際に、図３の回路の実施は、３相クロックを使用しても良い。言い換えると、Ｐ_ｎ−２及びＰ_ｎの値はもはや同じではない。３相クロックの例は、以下で記載される図１１に示される。

具体的に、図３の直流電圧の使用は、Ｒ_ｎ−２の行相の間にＣ_３及びＣ_２の両方が充電することを防ぐよう、３相位相制御信号を必要とする。

代替のアプローチは、Ｔ_ｉｎの有効なゲート駆動電圧がその閾値電圧だけ上昇することに制限されずに、より一層大きく駆動電圧を上昇させ得るように入力段を構成することである。これは、更に、回路のキャパシタンスノードの充電を改善し、故に動作を改善する。

図９は、このように変更されたシフトレジスタ回路の１つの段を示す。

この回路は、入力部１０を除いて、図２の回路と同様であり、同様の回路構成要素に関する記載については繰り返さない。

入力部１０は、先と同じく、第１の入力トランジスタＴ_ｉｎ１のゲートへ２つ前の段の出力Ｒ_ｎ−２に基づくタイミングを有する信号を供給する第２の入力トランジスタＴ_ｉｎ２を有する。図９の回路で、２つ前の段の出力Ｒ_ｎ−２はタイミングを制御するが、異なる電圧波形が第２の入力トランジスタＴ_ｉｎ２のドレインへ印加される。これはＬ_ｎ−２として示されている。これは、第２の入力ラインと呼ばれる。

同様に、第１の入力トランジスタＴ_ｉｎ１は、第１の入力ラインＬ_ｎ−１と、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲートとの間に接続されている。入力ラインＬ_ｎ−１は、前の段の出力Ｒ_ｎ−１がハイである場合にハイであり、従って、動作は図２と同様である。しかし、以下で説明される理由により、入力Ｌ_ｎ−１は、また、前の段の出力Ｒ_ｎ−１がハイからローへ移り変わった直後にハイである。

第１の入力ラインＬ_ｎ−１及び第２の入力ラインＬ_ｎ−２はクロック信号であり得るが、それらは、互いの遅延した形態を有しても良い。従って、入力クロックＰ_ｎの夫々の相に関して１つの更なるクロック信号しか有効に存在しない。代替的に、直流電圧が使用されても良い。

図２の回路と同様に、第２のブートストラップコンデンサＣ_３は、前の段の出力Ｒ_ｎ−１と、第１の入力トランジスタＴ_ｉｎ１のゲートとの間に接続されており、第２のブートストラップコンデンサＣ_３は、２つ前の段の出力Ｒ_ｎ−２に基づくタイミングにより充電される。しかし、減衰トランジスタＴ_{ｄｅｃａｙ}は存在せず、従って、第２のブートストラップコンデンサＣ_３における電荷は、閾値電圧に制限されず、代わりに、入力Ｌ_ｎ−２の電圧からＴ_ｉｎ２の閾値電圧を引いたものに基づいて選択され得る。

（任意の）入力部リセットトランジスタＴ_ｒ２は、第１の入力トランジスタＴ_ｉｎ１のゲートと、低電力ラインＶ_ｏｆｆとの間に接続されている。これは、ドライバのリセットに使用される。

第１の入力トランジスタＴ_ｉｎ１のゲートは、コンデンサＣ_４を介して第１の入力ラインＬ_ｎ−１の反転であるクロック信号へ接続され得、これにより、Ｌ_ｎ−１の立ち上がりがＴ_ｉｎ１の寄生ゲート−ドレイン間キャパシタンスを介して結合してＴ_ｉｎ１をオンすることを防ぐことができる。コンデンサＣ_４は、この影響を相殺する相補信号で結合し、Ｃ_４の値は、Ｃ_１と駆動トランジスタＴ_{ｄｒｉｖｅ}との間と同じ比例を有してＴ_ｉｎ１のキャパシタンスに比例するよう然るべく選択される。

図９の実施形態で、入力部のフィードバックリセットトランジスタＴ_ｒ（ｎ）は、第１の入力トランジスタＴ_ｉｎ１のゲートと、前の段の出力Ｒ_ｎ−１との間に接続されており、先と同じく、そのゲートが、第２のブートストラップコンデンサＣ_３を放電するために、その段の出力Ｒ_ｎへ接続されている。

図９の回路の動作において、２つ前の段Ｒ_ｎ−２の出力の高パルスは、先と同じく、第２の入力トランジスタＴ_ｉｎ２を介して第２のブートストラップコンデンサＣ_３を充電する。第２の入力ラインＬ_ｎ−２は、この時間の間、ハイである。充電を制限する減衰トランジスタは存在しない。従って、Ｃ_３を閾値電圧へと充電する代わりに、Ｃ_３は、第２の入力トランジスタＴ_ｉｎ２の閾値電圧を引いた第２の入力ラインＬ_ｎ−２の電圧へと充電することができる。第２の入力ラインＬ_ｎ−２は、通常、行電圧を伝送するが、以下で説明されるように、そのタイミングは同じではない。

前の段の出力Ｒ_ｎ−１がハイになり、第１の入力ラインＬ_ｎ−１もハイである場合、第１の入力トランジスタＴ_ｉｎ１のゲートは第２のブートストラップコンデンサＣ_３によってブートされ、駆動トランジスタＴ_{ｄｒｉｖｅ}のゲートの極めて良好な充電が得られる。

出力Ｒ_ｎ−１がローになる場合に、電荷は、Ｃ_３が放電された後までＬ_ｎ−１はハイのままであるから、Ｔ_ｉｎ１を介して第１のブートストラップコンデンサＣ_２から除去されない。これが、たとえ電圧レベルが同じであっても、異なるタイミングが出力Ｒ_ｎ−１のタイミング以外にも第１の入力Ｌ_ｎ−１に必要とされる理由である。行Ｎがハイになると直ぐに、図２の実施形態と同じように、フィードバックリセットトランジスタＴ_ｒ（ｎ）はＣ_３の両端の電圧を放電し、Ｔ_ｉｎ１を完全にオフにする。

回路動作は、上述された方法で続く。

図９の回路は、図２と同数のＴＦＴを有するが、幾つかの余分のクロックラインが必要とされる。しかし、第１の入力トランジスタＴ_ｉｎ１のブートストラップは、はるかに良い。

ＴＦＴ技術が十分に良好なスイッチング特性を有するならば、行のハイ電圧に等しい直流電圧が、クロック信号Ｌ_ｎに取って代わっても良い。

この場合、コンデンサＣ_４及び反転クロックＬ_ｎは必要とされず、回路性能は更に一層改善される。

図９の回路は、内部キャパシタンスノードが、前の行よりむしろ、クロックラインＬ_ｎから自身の充電電流を引き込むという、上述される同様の更なる利点を有する。これは、夫々の出力ＴＦＴによって駆動される必要がある負荷を低減する。

この回路は、また、適切な信号を適用することによって、行ドライバが遊休状態のままであって、一方、他の行ドライバが異なるパルス列によりディスプレイを駆動するという利点を有する。上述されるように、これは、例えば、順方向又は逆方向で走査することができるディスプレイを提供するために使用され得る。

図１０は、図９の回路に対する変形例を示す。図９で、直流電圧は、先と同じく、タイミング信号Ｌ_ｎの代わりに使用され、これは、先と同じく、ボトムゲート技術にとって最も適切である。これにより、クロックカウントは低減され、キャパシタンスＣ_４は不要となる。この回路は、図３を参照して説明されたように遊休状態とされる。

図１１は、図９の回路に関してクロックタイミング図を示し、３つの連続する行に関する入力ラインＬの信号と、３つの連続する行に関する電力ラインの信号とを示す。

示されるように、入力ラインＬ上のパルスは、行アドレス期間よりも長い存続期間を有し、この存続期間は、一例として、６０マイクロ秒（μｓ）と示されている。クロック電力ラインのパルスはより短く、一例として、４０μｓと示されている。タイミング図で示される信号は繰り返しパルスを有し、従って、３つの異なる電力Ｐ及び入力ラインＬの波形と、それらを補完するものが、配列全体をアドレス指定するために必要とされる。

図１２は、アクティブマトリクス液晶ディスプレイのための従来の画素構造を示す。ディスプレイは、行及び列で画素の配列として配置されている。画素の夫々の行は、共通の行導体１１を共有し、画素の夫々の列は、共通の列導体１２を共有する。夫々の画素は、列導体１２と共通電極１０との間に直列に配置された薄膜トランジスタ１４及び液晶セル１６を有する。トランジスタ１４は、上述されたように、行導体１１上に供給される信号によって、オン及びオフを切り替えられる。夫々の画素は、更に、１つの端部２２で次の行電極へ、前の行電極へ、又は別のコンデンサ電極へ接続されている蓄積コンデンサ２０を有する。このコンデンサ２０は、トランジスタ１４がオフされた後に、信号が液晶セル１６の両端に保持されるように、駆動電圧を蓄積する。

必要とされるグレーレベルを得るよう所望の電圧へと液晶セル１６を駆動するために、適切な信号が、行導体１１上の行アドレスパルスと同期して列導体１２で供給される。この行アドレスパルスは、薄膜トランジスタ１４をオンして、列導体１２が液晶セル１６を所望の電圧へと充電し、更に、蓄積コンデンサ２０を同じ電圧へと充電することを可能にする。行アドレスパルスの終了時に、トランジスタ１４はオフされ、蓄積コンデンサ２０は、他の行がアドレス指定されている場合に、セル１６の両端に電圧を保持する。蓄積コンデンサ２０は、液晶の漏れの影響を低減し、液晶セルキャパシタンスの電圧依存性によって引き起こされる画素キャパシタンスの百分率変化を低減する。

行は、全ての行が１つのフレーム期間でアドレス指定されるように順次にアドレス指定され、その後のフレーム期間にリフレッシュされる。

図１３に示されるように、表示画素の配列３４へと、行アドレス信号は行ドライバ回路３０によって供給され、画素駆動信号は列アドレス回路３２によって供給される。本発明の回路は、行ドライバ回路での使用に適しており、アモルファスシリコン技術により製造される。その場合、回路素子は、アクティブマトリクスディスプレイ基板上に集積され得る。

上記例で、次の段によって制御されるリセットトランジスタＴ_{ｒ（ｎ＋１）}は、駆動トランジスタのゲートと、低電力ラインとの間に接続されている。それは、代わりに、駆動トランジスタのゲートと、行出力との間に、即ち、第１のブートストラップコンデンサＣ_２の両端に接続されても良い。更に、このリセットトランジスタは、例えば、（ｎ＋（クロック相の数−１）までの）段ｎ＋２、ｎ＋３などの異なる出力段の出力へ接続され得る。

上記の２つの例から明らかであるように、入力部のリセットトランジスタＴ_ｒ（ｎ）は、第１の入力トランジスタＴ_ｉｎ１のゲートと、低電力ラインＶ_ｏｆｆとの間、又は、第１の入力トランジスタＴ_ｉｎ１のゲートと、前の行の出力ｎ−１との間、即ち、第２のブートストラップコンデンサＣ_３の両端に接続され得る。これらの２つの可能性は、示されているいずれの例に関しても可能である。このリセットトランジスタのゲートは、例えば、段ｎ＋１、ｎ＋２などの異なる出力段の出力へも接続され得る。回路は、また、全くリセットトランジスタを用いずに機能することもできる。

図９の例で、第２の入力トランジスタＴ_ｉｎ２は、図２の例と同様にダイオード接続され得、それによって、Ｌ_ｎ−２への接続を除去する。従って、図９の実施形態は、第２の入力ラインＬ_ｎ−２への接続を必要としない。上述されたように、Ｌ_ｎ−２への接続は、回路が遊休状態のままであることを可能にし、一方、ディスプレイは、別なふうに駆動される。

上記の詳細な例の幾つかは、制御信号として、２つ前の段からの出力を使用する。しかし、二重プレ充電効果は、更に前の段からの出力を用いて達成され得る。例えば、上記例と同様にＲ_ｎ−１及びＲ_ｎ−２を使用する代わりに、回路は、Ｒ_ｎ−２及びＲ_ｎ−４を使用するよう設計されても良い。これは、配列の異なる側で夫々、ゲートドライバが奇数分及び偶数分に分けられる場合に好ましい。この例は、また、示される例において前の段の出力によって制御されるゲート充電が、実際には、更に前の段によっても制御され得ることを示す。

上述されるように、本発明は、特に、アモルファスシリコントランジスタを用いる実施に適しており、この理由により、図示される回路はｎ形トランジスタを使用する。しかし、本発明は、また、例えば、（しばしばｐ形デバイスとして実施される）有機薄膜トランジスタ又は（ＰＭＯＳデバイスとして実施され得る）低温ポリシリコンのような、他の回路技術にも適用される。本発明の回路は、動作原理への変更を伴わずに、ｐ形トランジスタを用いて実施され得、このことは、所謂当業者には当然に理解される。本発明は、如何なる特定の技術形式にも限定されず、エージング効果が回路の耐用年限を制限するところの如何なる技術にも適用され得る。これは、特に、アモルファスシリコンデバイスにおいて明白である。

上述されるように、インバータ回路のプルアップトランジスタは、プルダウントランジスタよりも小さくても良く、従って、プルダウントランジスタによる容量性結合はより大きくなり、更に、２つのデバイスは、それらの閾値電圧ドリフトに関して、おおよそ同じ時点で機能しなくなる。通常、プルダウントランジスタは、プルアップトランジスタによって占有される面積よりも１．５〜１０倍、更に望ましくは２〜５倍広い基板面積を占有しうる。

インバータのトランジスタは、シフトトランジスタ段の駆動トランジスタよりも極めて大きく、例えば、プルダウントランジスタは、夫々の駆動トランジスタによって占有される面積よりも５〜５０倍広い面積を占有しうる。

上記の詳細な例は、行ドライバシフトレジスタ回路への本発明の適用に関連する。しかし、本発明は、他の多重入力回路に適用され得、概して、１又はそれ以上の選択された入力が回路全体の耐用年限の間に無効にされるところの回路に関するが、機能しなくなるべき１又はそれ以上の制御入力を発生させる回路を設計する。このアプローチは、回路の性能が、多種多様な用途で回路の寿命に合わせられることを可能にし、更なるフィードバック信号を用いずに、このような同調を可能にすることができる。本発明によって解決されるエージング問題は、アモルファスシリコン技術によって特に有用であるが、本発明は、例えば、ポリマー半導体技術を含めエージング、特に閾値電圧ドリフトが問題であるところの如何なる半導体技術にも効果を有しうる。

行ドライバシフトレジスタ回路の例に関連して、本発明は、記載される行ドライバシフトレジスタ回路の夫々に適用され得るが、また、他の例にも適用され得る。行ドライバ回路での使用のために、本発明は、特に、シフトレジスタ回路が機能しなくなる前に機能しなくなるインバータによるシフトレジスタ回路制御クロック信号の反転クロック信号の発生に関連する。行ドライバシフトレジスタ回路で、空間及び電力を節約するよう、駆動トランジスタは利用可能な高精細加工で作られることがある。必然的に、これは、ライン幅のばらつきによって、寄生キャパシタンスに幾らかのばらつきを導入しうる。これは、補償コンデンサＣ_１の値との不一致と、その結果生ずる回路動作範囲における制限とをもたらしうる。更に、補償コンデンサＣ_１のサイズは妥協案であり、高温動作に関して（より大きく）又は低温動作に関して（より小さく）最適化され得るが、同時に両方ではない。

かかる問題を解決するために採用され得る１つの更なる方策は、クロック信号Ｐ_ｎの高さとは別個に変更できる反転クロック信号ｉｎｖＰ_ｎの振幅を作ることである。従って、それは、特定のプロセス変動を有して作られるデバイスの寸法を適応させるよう変更され得る。このことは、補償コンデンサＣ_１のサイズを変更するのと同じ電気的効果を有する。このような調整は製造後に行うことが可能であり、一方、補償コンデンサＣ_１のサイズの変更は、マスク設計を必要とし、例えば、ライン幅のばらつきといった、予期しないプロセス変動を解消することができない。この可変な振幅の反転クロック信号ｉｎｖＰ_ｎは、振幅が周囲条件に適用するよう変更され得る点で、更なる利点を有する。例えば、それは、回路動作の上限温度を広げるよう高温で増大し、更に、回路動作の下限を広げるよう低温で減少しうる。

詳細に記載される特定の回路への多数の変形が存在することは明らかであり、多数の他の変形例及び本発明が使用され得る多数の他の用途が当業者には明らかである。

既知のシフトレジスタ回路を示す。 本願出願人によって提案される、本発明が有効であるシフトレジスタ回路の第１の例を示す。 本願出願人によって提案される図２の回路に対する変形例を示す。 図２の回路の動作のタイミングを示す。 本発明の回路を示す。 図５の回路で使用されるインバータ設計の一例を示す。 図５の回路におけるエージングの影響を説明するために使用される。 図５の回路で使用され得るインバータ設計の代替の例を示す。 本願出願人によって提案される、本発明が有効であるシフトレジスタ回路の第２の例を示す。 図９の回路に対する変形例を示す。 図９の回路の動作のタイミングを示す。 アクティブマトリクス液晶ディスプレイのための既知の画素構造の一例を示す。 本発明の回路及び方法が使用され得るところの行及び列ドライバ回路を含む表示装置を示す。

Claims (22)

1. 第１の入力及び第２の入力によって制御可能な第１の回路部と、前記第２の入力を発生させる第２の回路部とを有し、
   前記第１の回路部は、前記第２の入力が制御入力として供給される場合に第１の動作特性を有し、また、前記第２の入力が制御入力として供給されない場合に第２の動作特性を有し、
   前記第２の回路部は、前記第１の回路部の耐用年限の終了の前にエージングによって機能することを中止して、前記第１の回路部を前記第１の動作特性から前記第２の動作特性へと切り替えるよう構成される回路。
2. 前記第１の入力は第１のクロック電源ラインを有し、前記第２の入力は前記第１のクロック電源ラインの反転した形態を有し、
   前記第２の回路部は、前記第１のクロック電源ラインの前記反転した形態を発生させるインバータを有する、請求項１記載の回路。
3. 夫々の段が、前記第１のクロック電源ラインと、前記第１のクロック電源ラインの前記反転した形態によって制御される、共通の基板上に設けられる複数の段を有するシフトレジスタ回路であって、
   夫々の段は、請求項２に記載される回路を有し、
   前記回路は、前記第１のクロック電源ラインの選択された高クロック相を出力へ送るよう構成される、シフトレジスタ回路。
4. 夫々の段は：
   前の段の出力へ接続される第１の入力；
   第１のクロック電力ライン電圧を当該段の出力へ結合する駆動トランジスタ；
   前記第１のクロック電力ライン電圧の反転電圧へ一方の端子で接続され、前記駆動トランジスタの寄生キャパシタンスの影響を補償する補償コンデンサ；及び
   前記駆動トランジスタのゲートと当該段の出力との間に接続される第１のブートストラップコンデンサ；
   を有し、
   前記インバータは前記共通の基板上に形成される、請求項３記載のシフトレジスタ回路。
5. 前記インバータは、当該インバータの出力と高電圧レールとの間に接続されるプルアップトランジスタと、当該インバータの出力と低電圧レールとの間に接続されるプルダウントランジスタとを有する、請求項４記載の回路。
6. 前記プルダウントランジスタは、前記第１のクロック電力ライン電圧によってゲート制御される、請求項５記載の回路。
7. 前記プルアップトランジスタ及び前記プルダウントランジスタは、およそ５０％のデューティサイクルを有して動作する、請求項５又は６記載の回路。
8. 前記プルダウントランジスタは、前記プルアップトランジスタよりも大きい、請求項５乃至７のうちいずれか一項記載の回路。
9. 前記プルアップトランジスタ及び前記プルダウントランジスタは、およそ同じ時点でエージングによって機能することを中止するよう設計される、請求項５乃至８のうちいずれか一項記載の回路。
10. 前記インバータが機能することを中止した後に、前記第１のクロック電力ライン電圧の一部は、前記プルアップトランジスタの寄生キャパシタンスより支配的である前記プルダウントランジスタの寄生キャパシタンスを介して、前記出力に結合される、請求項５乃至９のうちいずれか一項記載の回路。
11. 夫々の段は、更に：
    前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電する入力トランジスタ
    を有する、請求項４乃至１０のうちいずれか一項記載の回路。
12. 夫々の段は、当該段より２又はそれ以上前の段の出力へ結合される入力部を更に有し、
    前記入力部は、前記入力トランジスタのゲートと前記第１の入力との間に接続される第２のブートストラップコンデンサを有する、請求項４乃至１１のうちいずれか一項記載の回路。
13. 前記入力部は、当該段よりも２つ前の段の出力へ結合される、請求項１２記載の回路。
14. 夫々の段は、次の段の出力へ接続される第２の入力を更に有する、請求項４乃至１３のうちいずれか一項記載の回路。
15. 夫々の段の前記補償コンデンサは、前記駆動トランジスタのゲートと、前記第１のクロック電力ライン電圧の反転電圧との間に接続される、請求項４乃至１４のうちいずれか一項記載の回路。
16. アモルファスシリコン技術により実施される、請求項１乃至１５のうちいずれか一項記載の回路。
17. アクティブマトリクス表示画素の配列；及び
    請求項３乃至１５のうちいずれか一項記載のシフトレジスタ回路を有する行ドライバ回路；
    を有するアクティブマトリクス表示装置。
18. アクティブマトリクス液晶表示装置を有する、請求項１７記載のアクティブマトリクス表示装置。
19. 第１の入力から第２の入力を発生させるよう第２の回路部を使用するステップ；
    第１の動作特性を与えるよう前記第１の入力及び前記第２の入力により第１の回路部を制御するステップ；
    前記第１の回路部の耐用年限の終了の前に前記第２の回路部のエージングによって前記第２の回路部が機能することを中止して、前記第２の入力によらずに前記第１の回路部を制御し、第２の動作特性を提供するステップ；
    を有する回路動作方法。
20. 多段シフトレジスタ回路出力を発生させる方法であって、
    前記シフトレジスタ回路の夫々の段に関し、請求項１９記載の方法を使用するステップを有し、
    当該方法は、入力トランジスタを介して駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するよう、当該段よりも１又はそれ以上前の段の出力を使用するステップと、
    第１の入力を有する第１のクロック電力ライン電圧を前記駆動トランジスタを介して当該段の出力へ結合するステップとを有し、
    前記第２の入力は、前記第１のクロック電力ライン電圧の反転電圧を有し、前記第２の回路部は、前記第１のクロック電力ライン電圧の前記反転電圧を発生させるインバータを有し、
    前記第２の入力は、補償コンデンサを介して、前記駆動トランジスタのゲートへ結合される、方法。
21. 前記第２の回路部が機能することを中止するステップは、前記インバータの構成要素のエージングが当該インバータの機能の機能停止を引き起こすほど十分な時間期間の間、前記インバータを動作させるステップを有する、請求項２０記載の方法。
22. 入力トランジスタのゲートを充電するよう当該段よりも２又はそれ以上前の段の出力を使用するステップと、第２のブートストラップコンデンサに前記ゲート−ソース間電圧を蓄えるステップとを更に有する、請求項２０又は２１記載の方法。

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