KR20110052608A - 전계 효과 트랜지스터들에 기초한 시프트 레지스터 - Google Patents

전계 효과 트랜지스터들에 기초한 시프트 레지스터 Download PDF

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Abstract

시프트 레지스터에서, 대응하는 출력 라인 (R(n)) 을 제어하도록 설계된 각 스테이지 (En) 는, 출력 라인을 제어하는 출력 트랜지스터 (T3) 와 동일 테크놀로지 및 동일 극성의 트랜지스터 (T5) 를 포함한다. 이 트랜지스터는 수명의 처음에 출력 트랜지스터의 것과 동일한 임계 전압이 빠르게 또는 더 빠르게 드리프트하도록, 출력 트랜지스터와 유사한 바이어스 조건들에 영향을 받도록 하는 방식으로 접속된다. 이 트랜지스터 (T5) 는 프리차징 페이즈 및/또는 선택 페이즈 동안 출력 트랜지스터 (T3) 의 게이트 (g3) 의 프리차징 전압 (V1') 을 그 도전 성능 특성들에 맞게 조정하는데 이용된다. 이는 집적된 액티브 매트릭스 평면 스크린에 적용가능하다.

Description

전계 효과 트랜지스터들에 기초한 시프트 레지스터{SHIFT REGISTER BASED ON FILED-EFFECT TRANSISTORS}
본 발명은 특히 액정 또는 OLED (유기 발광 다이오드) 스크린과 같은 평면 스크린 (flat screen) 의 액티브 매트릭스의 선택 라인들을 제어하기에 적합한 최적화된 전계 효과 트랜지스터 시프트 레지스터에 관한 것이다.
액티브 매트릭스 평면 스크린에서, 각 이미지 도트는 스위칭 트랜지스터에 의하여 다루어진다. 따라서, 매트릭스의 각 선택 라인은 이미지 도트들의 로우 (row) 의 스위칭 트랜지스터들의 게이트들에 접속된다. 이들 라인들은 따라서 강하게 용량성이다. 각 비디오 프레임 상에서, 그들은 프레임의 듀레이션의 일 프랙션에 대응하는 라인 선택 시간 동안, 스크린의 라인들의 스캐닝 방향으로 순차적으로 하나씩 각각 선택되어, 비디오 전압들이 로우의 이미지 도트들에 인가될 수 있게 한다.
따라서, 라인의 선택은 대응하는 라인 선택 시간 동안, 이미지 도트들의 대응하는 로우의 스위칭 트랜지스터들의 통과 상태 (passing state) 를 제어하는 미리 결정된 전압 레벨의 인가에 대응한다. 라인 선택 시간 외에, 상기 라인은 액티브 매트릭스의 스위칭 트랜지스터들을 차단된 상태에 유지할 수 있는 전압 레벨에 유지된다. Vgon 및 Vgoff 는 보통 이들 트랜지스터들을 통과 (Vgon) 및 차단 (Vgoff) 시키기 위해 라인에 인가될 전압 레벨들을 나타내는데 이용된다. 이들 레벨들은 특유의 비디오 전압들에 따라 결정된다.
선택 라인들은 보통, 라인들의 선택의 시퀀싱에 따라, 각각이 복수의 캐스케이드형 스테이지들을 갖고, 각 스테이지가 매트릭스의 대응하는 라인에 대한 출력에서 레벨들 (Vgon 및 Vgoff) 을 스위칭할 수 있는 하나 이상의 시프트 레지스터들을 직렬로 포함하는 회로들에 의해 제어된다.
평면 스크린의 분야에서는, 전압이 픽셀에 인가될 수 있게 하는 액티브 매트릭스에서의 스위칭 트랜지스터들과 이 매트릭스의 선택 라인들의 제어 회로들의 시프트 레지스터들의 트랜지스터들 모두에 박막 전계 효과 트랜지스터 (TFT) 를 이용하는 것이 잘 알려져 있다.
이러한 회로의 설계자가 직면하게 되는 한가지 잘 알려진 문제는 박막 트랜지스터의 임계 전압의 드리프트를 관리하는 방법이다. 이 드리프트는 특히 온도 조건에 의존하지만, 이들 트랜지스터에 의해 인가된 전압 레벨에, 그리고 이들 트랜지스터에 의해 도전된 전류 레벨에 또한 의존한다. 그것은 그들의 수명을 컨디셔닝한다.
또한, 액티브 매트릭스 및 제어 회로들을 하나의 동일한 기판 상에 집적하는 것이 이롭다. 그러나, 제어 회로는 무엇보다도 매트릭스가 다수의 픽셀들을 포함할 때 적은 공간을 차지한다는 것을 전제로 한다.
라인 제어 회로들은 이들 다양한 필요성을 충족하도록 설계되었다. 특히, 특허 출원 EP 0815 562 는 동일 극성의 적은 수의 전계 효과 트랜지스터들을 갖고 소형 점유공간을 가진 시프트 레지스터 구조를 개시한다. 이 구조는 트랜지스터들에 대해 낮은 듀티 사이클을 유도하며, 또한 그들에 인가되는 전압 레벨들을 제한하도록 설계된다. 특히, 스테이지가 액티브가 아닌 경우에, 그 트랜지스터들은 제로를 하회하거나 제로와 같은 게이트-소스 전압을 갖는다. 이들 트랜지스터 제어 조건은 그들의 수명을 향상시키는 것을 가능하게 만든다.
더 상세하게는, 이 구조는 게이트와 소스 사이에 접속된, "부트스트랩" 커패시터와 관련되는 출력 용량성 라인을 충전하기에 충분한 전류를 도전할 수 있는 출력 트랜지스터의 각 스테이지에서의 사용에 기초한다. 출력 트랜지스터의 드레인은 클록 신호를 수신하며; 그 소스는 액티브 매트릭스의 라인 상에 출력 노드를 형성하고; 그 게이트는 그 게이트를 프리차징 전위에 이르게 하여 라인 선택 페이즈에서의 입력에서 출력 트랜지스터의 통과 상태를 제어하는 것을 가능하게 하는 프리차징 트랜지스터의 바이어스에 의해 제어된다. 선택 페이즈에서, 출력 트랜지스터의 게이트는 그 후 라인 선택 페이즈의 전체에 걸쳐 트랜지스터를 통과 상태에 유지하는, 부트스트랩 커패시터를 통해 그 소스의 전위를 따른다. 게이트 프리차징 전위는 출력 트랜지스터가 그 드레인에 인가된 클록 신호의 펄스를 출력 노드를 형성하는 그 소스로 전달하기에 충분한 레벨의 출력 전류를 도전하도록 결정된다. 출력 트랜지스터의 게이트는 또한 출력 트랜지스터의 게이트를 그것이 차단될 수 있게 하는 전압 레벨에 이르게 하기 위해, 라인 선택 페이즈 후에 활성화되는 방전 트랜지스터에 의해 제어된다.
이 구조가 출력에 인가될 레벨들 (Vgon 및 Vgoff) 에 대하여 최적화된, 낮은 듀티 사이클 및 낮은 전압 레벨들로 제어되는, 적은 수의 트랜지스터들만을 요구한다는 점에서는 이롭지만, 출력 트랜지스터의 임계 전압의 드리프트에 민감함을 보이며, 이는 수명을 제한한다.
실제로, 선택 페이즈에서는, 게이트와 소스 사이에 접속된 커패시터로부터의 부트스트랩 효과에 의해, 게이트 전위가 소스 전위에 따라 증가하는 것이 보여져 왔다. V1 이 선택 페이즈에서의 입력에서 게이트의 프리차징 전위를 나타내는데 이용되는 경우, 게이트 전위는 출력 노드에서의 전압 (Vgon) 에 비례하는 양 Va 만큼 증가한다. 따라서, 각 라인 선택 페이즈 동안 출력 트랜지스터들에 의해 보여진 게이트-소스 전압 (Vgs) 은 트랜지스터의 임계 전압보다 크다. 시간의 경과에 따라, 10 볼트 정도에 이를 수 있는 임계 전압의 드리프트를 유도한다. 그 드리프트 때문에, 게이트를 통해 프리차지된 전압 레벨 V1 이 더 이상 출력 트랜지스터를 통과시키기에 충분하지 않거나 적어도 출력 노드 또는 라인의 커패시터를 충전하기에 충분히 도전적인 (conductive) 시간이 온다. 이 순간은 시프트 레지스터의 수명의 마지막을 나타낸다.
또한, 집적될 액티브 매트릭스의 수명과 함께, 제어 회로에 대해 요망된 수명에 의존하여, 출력 트랜지스터의 수명의 처음에, 라인의 커패시터를 단순히 충전할 필요가 있고, 충분한 프리차징 전압 레벨보다 큰 프리차징 전압 레벨 V1 을 정의할 필요가 있다.
실제로, 프리차징 트랜지스터에 의해 인가된 프리차징 전압 레벨 V1 은 프리차징 트랜지스터의 임계 전압을 뺀, 관련 라인 선택 시간 동안 이전의 스테이지의 출력 노드에 의해 공급된 레벨 (Vgon) 과 같다. 따라서, 출력 트랜지스터의 임계 전압의 시간의 경과에 따른 드리프트를 고려하기 위해, 추구되는 수명에 따라 과대평가되어야 하는 것은 바로 레벨 (Vgon) 이다.
예를 들어, 수명의 처음의 임계 전압이 1 또는 2 볼트 정도인 트랜지스터는 대략 13 볼트만큼 임계 전압 드리프트를 가질 수 있다. 이 경우에, 20 볼트 정도의 전압 (Vgon) 이 선택될 수 있는데 반하여, 수명의 처음에는, 7 볼트 정도의 전압 (Vgon) 이 충분하다. 이것은 수명의 처음에는, 출력 트랜지스터가 매우 도전적이라는 것을 의미한다. 과도한 출력 전류는 출력 트랜지스터의 임계 전압이 드리프트될 속도를 가속화하려는 경향이 있다. 따라서, 그 수명이 줄어들게 된다.
각 타겟 애플리케이션 또는 제품의 경우, 이러한 레지스터의 설계는 3 가지 기준을 고려해야 한다:
- 제어 트랜지스터가 출력 라인을 충전하기 위해 공급가능해야 하는 최소 전류 레벨. 이것은 특히 수반된 스크린의 타입에, 특히 라인 당 이미지 도트들의 수 및 이용된 테크놀로지에 의존할 것이다. 이 최소 전류 레벨은 트랜지스터의 수명의 마지막을 정의하며: 제품 (즉, 스크린) 이 기동되는 제 1 시간으로부터 시작하여, 수명의 마지막은, 출력 트랜지스터가 더 이상 이 최소 전류를 공급할 수 없는 순간에 의해 나타내진다.
- 그 게이트에 인가된 전압 레벨, 및 그 테크놀로지의 함수인, 출력 트랜지스터의 임계 전압의 드리프트의 속도.
- 관여된 스크린 제어기의 함수인, 제어 회로에 인가될 수 있는 최대 레벨 (Vgon).
본 발명의 목적은 시프트 레지스터의 수명을 향상시키는 것이다.
본 발명이 기초로 하는 한가지 아이디어는 수명의 마지막에서보다 수명의 처음에 덜 높도록, 게이트의 프리차징 전압 레벨을 도전 레벨, 즉, 임계 전압에 적응시킴으로써, 그들의 출력 트랜지스터들의 제어를 향상시키는 것이다. 결과적으로, 라인 선택 페이즈에서, 출력 트랜지스터의 게이트-소스 전압은 수명의 마지막에서보다 수명의 처음에 낮아질 것이며, 출력 트랜지스터의 정확한 도전 레벨에 적응될 것이다.
본 발명에 의해 제공된 기술적 솔루션은 프리차징 전압의 레벨을 그 임계 전압에 적응시키기 위해, 각 출력 트랜지스터에 대해, 그것과 동시에 제조되고 임계 전압이 시간의 경과에 따라 적어도 그 자신만큼 빠르게 드리프트하는, 동일 테크놀로지의 트랜지스터의 사용에 있다.
따라서, 청구한 바와 같이, 본 발명은 복수의 캐스케이드형 동일 스테이지들을 포함하는, 동일 극성의 전계 효과 트랜지스터들을 이용하여 제조된 시프트 레지스터에 관한 것으로, 짝수 랭크의 스테이지들은 클록 신호를 수신하고 홀수 랭크의 스테이지들은 상보적 클록 신호를 수신하며 스테이지들은 대응하는 라인 선택 페이즈 동안 클록 펄스를 출력 노드에 교대로 송신하도록 시퀀싱되며, 각 스테이지는 :
- 게이트가 내부 노드에 접속되고, 소스가 스테이지의 출력 노드를 형성하며, 드레인이 스테이지에 대한 클록 신호를 수신하며, 게이트와 소스 사이에 접속된 커패시터를 포함하는 출력 트랜지스터,
- 출력 트랜지스터가 라인 선택 페이즈 동안 통과중이도록, 라인 선택 페이즈의 이전의 프리차징 페이즈 동안 내부 노드를 프리차징 전압에 이르게 할 수 있는, 내부 노드에 접속된 제 1 제어 트랜지스터,
- 라인 선택 페이즈를 따르는 선택해제 (deselection) 페이즈에서, 내부 노드를 출력 트랜지스터 차단 전압에 이르게 할 수 있는, 내부 노드에 접속된 제 2 제어 트랜지스터, 및
- 내부 노드에 접속되고 출력 트랜지스터의 드레인에 인가된 클록 신호의 상보적 클록 신호에 의해 제어된 커패시터
를 포함하며,
각 스테이지는, 그 드레인이 내부 노드에 접속되고, 소스가 적어도 프리차징 페이즈 동안 출력 트랜지스터 차단 전압으로 바이어싱되며, 그 기능이 상기 프리차징 및/또는 스테이지의 선택의 페이즈 동안 출력 트랜지스터의 도전 성능 특성에 따라 전압을 내부 노드에 맞게 조정하는, 출력 트랜지스터와 동일 테크놀로지 및 동일 극성의 추가적인 트랜지스터를 포함하는 것을 특징으로 한다.
획득된 출력 트랜지스터의 도전 레벨에 대한 프리차징 전압의 최적화는 수명의 처음으로부터 마지막까지 이용 주기 전체에 걸쳐 인가되며, 회로가 이용될 때, 추가적인 트랜지스터는 프리차징 전압을 제한하기에 점차 덜 액티브가 된다. 이 최적화는 또한 사용 온도에 적용되는 것으로 보여질 것이다.
본 발명은 액티브 매트릭스 평면 스크린에 적용된다. 특히, 매트릭스 및 선택 라인들의 제어 회로의 동일 트랜지스터 테크놀로지로, 및 하나의 동일한 기판 상에 집적화를 허용한다.
본 발명의 다른 이점 및 특징들은 비제한 예에 의하여 주어진 본 발명의 일 실시형태의 도시된 도면들을 참조하여 이하의 상세한 설명에서 설명된다.
도 1 은 액티브 매트릭스의 라인 제어 시프트 레지스터의 일반적인 도면이다.
도 2a 는 본 발명이 적용될 수 있는 최신 기술에 따른 시프트 레지스터의 스테이지의 구조를 상세화한 도면이다.
도 2b 는 이러한 레지스터의 동작을 나타내는 신호들의 타이밍도이다.
도 3 은 본 발명에 따른 이러한 시프트 레지스터의 스테이지의 제 1 실시형태를 나타낸 도면이다.
도 4 는 본 발명에 따르고 최신 기술에 따른 수명의 처음과 수명의 마지막에서의 스테이지의 출력 트랜지스터의 게이트 노드의 전압의 상이한 곡선들을 나타낸 도면이다.
도 5 는 본 발명의 제 2 실시형태를 나타낸 도면이다.
도 6 은 본 실시형태의 변형을 나타낸 도면이다.
도 7 은 본 발명의 제 3 실시형태를 나타낸 도면이다.
도 8 은 도 3, 도 5 및 도 6 에 도시된 본 발명의 각종 실시형태들에 적용 가능한 제어 변형을 나타낸 도면이다.
도 9 는 집적 제어 회로를 갖는 액티브 매트릭스 기판을 도해적으로 나타낸 도면이다.
본 발명은 일반적으로 동일 극성의 전계 효과 트랜지스터들을 이용하여 제조된 시프트 레지스터에 적용된다. 본 발명은 평면 스크린의 액티브 매트릭스 선택 라인 제어에 특히 유리한, 예를 들어 비정질 실리콘에 기초한 박막 트랜지스터 TFT 를 사용하는 레지스터의 맥락에서 보다 구체적으로 설명되지만, 이에 한정되지는 않는다.
잘 알려져 있고, 도 1 에 도시된 바와 같이, 시프트 레지스터는 N 개의 캐스케이드형 동일 스테이지들 (E1 내지 EN) 을 포함한다. 짝수 랭크의 스테이지들 (E1, En-1, En+1, …EN) 은 클록 신호 (Ck1) 를 수신한다. 홀수 랭크의 스테이지들 (E2, En) 은 상보적 클록 신호 (Ck2) 를 수신한다. 이들 클록 신호들의 하이 레벨 및 로우 레벨은 레벨들 (Vgon 및 Vgoff) 이다. 이들은 도 2b 에 도시된다.
제 1 스테이지 (E1) 는 각각의 새로운 비디오 프레임 (F) 이 디스플레이되도록 클록 펄스를 송신하는 라인 스캐닝 (line scanning) 신호 (IN) (수직 스캔) 를 수신한다. 이 신호 (IN) 의 펄스는 제 1 스테이지 (E1) 의 출력 (S1) 으로, 그 후 스테이지들 (E1, E2, … En, …EN) 의 출력 상의 라인에서 라인으로 "전파" 될 것이고, 따라서 프레임 (F) 당 한번, 대응하는 라인 선택 페이즈, △t1, △t2, …△tn, …△tN 동안, 라인들 (R(1) 내지 R(N)) 이 교대로 선택된다.
전술된 유럽 출원에 개시된 바와 같이 이러한 시프트 레지스터의 스테이지 (En) 의 기본 구조는 다음을 포함한다 (도 2a):
- 게이트 (g3) 가 내부 노드 (Pn) 에 접속되고; 소스 (s3) 가 스테이지의 출력 노드 (Sn) 을 형성하며; 드레인 (d3) 이 예로서 스테이지에 대한 클록 신호 Ck2 를 수신하는 출력 트랜지스터 (T3). 출력 트랜지스터는 게이트와 소스 사이에 접속된 커패시터 (C2) 를 포함한다: 이 커패시터는 "부트스트랩" 커패시터이다.
- 그 소스에 의해, 라인 선택 페이즈 이전의 프리차징 페이즈 (또는 라인 시간) 동안, 이 내부 노드를 프리차징 전압 V1 에 이르게 할 수 있는 내부 노드 (Pn) 에 접속된 제 1 제어 트랜지스터 T1; 프리차징 전압 (V1) 은 출력 트랜지스터가 라인 선택 페이즈 동안 통과중이도록 존재한다.
- 라인 선택 페이즈에 따르는 페이즈에서 내부 노드를 출력 트랜지스터 T3 의 차단 전압 VB 에 이르게 할 수 있는, 내부 노드에 접속된 제 2 제어 트랜지스터 T2. 이 출력 트랜지스터 차단 전압은 실제로, 출력 트랜지스터에서의 누설 전류가 라인 커패시터를 충전할 수 없도록 충분히 낮은 게이트 전압 레벨을 유지하도록 정의된다. 따라서, 통상적으로 이 차단 전압은 출력 트랜지스터의 소스 전압 (Vgoff) 플러스 그 임계 전압 이하가 되도록 선택되어야 한다. 예를 들어, Vgoff 와 동일하도록 VB 를 선택하는 것이 가능하다. 통상적으로 최적의 레벨은 트랜지스터의 도전 임계값에 의존한다.
트랜지스터들 (T1 및 T2) 은 (이들의 게이트에 의해) 먼저 T1 의 경우 제 1 스테이지 (E1) (도 1) 의 트랜지스터 (T1) 의 경우에 라인 스캐닝 신호 (IN) 에 의해 또는 이전의 스테이지 (En-1) 의 출력 노드 (Sn-1) 에 의해 공급된 신호에 의해 유리하게 제어되고, 다음에 T2 의 경우 최종 스테이지 (EN) (도 1) 의 트랜지스터 (T1) 의 경우에 라인 스캐닝 신호의 종단 (R_last) 에 의해 또는 다음 스테이지 (En+1) 의 출력 노드 (Sn+1) 에 의해 공급된 신호에 의해 유리하게 제어된다.
본 예에서, 트랜지스터 (T1) 의 게이트 (g1) 및 드레인 (d1) 은 출력 노드 (Sn-1) 에 공통으로 접속된다. 트랜지스터 (T2) 는 출력 노드 (Sn+1) 에 접속된 게이트, 내부 노드 (Pn) 에 접속된 드레인 (d2), 및 VB 로 표시된 차단 전압에 접속된 소스를 갖는다.
최적의 동작을 획득하기 위해서, 일반적으로 다른 트랜지스터 (T4) 가 또한 제공되고, 출력 노드 (Sn) 에 접속되는데, T4 의 소스는 매트릭스의 스위칭 트랜지스터들의 차단 전압, 즉 Vgoff 에 접속된다. T4 의 게이트는 다음 스테이지 (R(n+1)) 의 출력 노드 (Sn+1) 에 접속된다. T4 의 기능은 출력 노드를 Vgoff 까지 끌어당김으로써, 라인 선택 페이즈의 마지막에 출력 노드 (Sn) 의 방전을 용이하게 하기 위한 것이다. 차단 전압들 (VB 및 Vgoff) 은 반드시 동일할 필요는 없고, 특히 절연의 목적을 위해 별개의 전원 버스 (bus) 들에 의해 야기될 수 있다.
이 구조에서, 드레인 (d3) 에 인가된 클록 신호의 스위칭 동안 출력 트랜지스터 (T3) 의 기생 (spurious) 게이트-드레인 커패시턴스의 효과를 보상하는 수단을 제공하는 것으로 또한 알려져 있다. 본 발명에서, 커패시터 (C1) 는 이 기능을 위해 사용되고, 내부 노드 (Pn) 에 접속되며, 출력 트랜지스터의 드레인 (d3)에 인가된 클록 신호의 상보적 클록 신호, 본 예에서 Ck1 에 의해 제어된다.
2005년 1월 13일에 공개된 미국 출원 2005/0008114A1 은 시프트 레지스터를 개시하고, 여기서 이 보상 기능이 트랜지스터 (도 3 의 Q5) 에 의해 다루어지고, 트랜지스터의 게이트는 출력 트랜지스터의 드레인을 구동하는 동일한 클록에 의해 고 주파수로 제어된다. 각각의 디스플레이 프레임 동안, 이 보상 트랜지스터는 따라서 매 다른 라인 마다 활성화되며, 이는 그 트랜지스터의 수명에 영향을 미치지 않는다. 또한, 이 트랜지스터의 디멘져닝은 내부 노드 (Pn) 상의 "부트스트랩" 효과 유형의 스크리닝 효과 (screening effect) 를 갖는 것을 방지하기 위해 엄밀히 연구되어야 한다.
일 스테이지에서부터 다음 스테이지로, 클록 신호들 (Ck1 및 Ck2) 의 역할들이 교환된다: 예를 들어, 스테이지들 (En-1 및 En+1) 에서, 트랜지스터 (T3) 는 신호 (Ck1) 를 수신하고, 커패시터 (C1) 는 클록 신호 (Ck2) (미도시) 를 수신한다.
레지스터의 이러한 스테이지 (En) 의 동작을 간단히 설명할 것이다.
도 2b 는 수반된 상이한 신호들을 나타내는 타이밍도이다. 클록 신호들 (Ck1 및 Ck2) 은 상보적, 즉 반대 페이즈에 있다. 클록 펄스의 하이 레벨 (Vgon) 은, 액티브 매트릭스의 스위칭 트랜지스터가 픽셀 전극에 인가될 비디오 전압 레벨을 손실없이 충전할 수 있도록 정의되고, 통과에 대한 스위칭을 허용하기 위한 것이며, 수명의 마지막에 시프트 레지스터의 스테이지들의 출력 트랜지스터 (T3) 의 충분히 도전성 상태이다. 예를 들어 Vgon 는 20 볼트이다. 펄스의 로우 레벨 (Vgoff) 은 이들 스위칭 트랜지스터들을 차단할 수 있도록 정의된다. 예를 들어, Vgoff 는 -7 볼트이다.
라인 (R(n-1)) 의 선택 페이즈 (△tn-1) 는 시간 tn-1 에서 시작하고 시간 tn 에서 끝난다. 라인 (R(n)) 의 선택 페이즈 (△tn) 는 시간 tn 에서 시작하고 시간 tn+1 에서 끝나며, 등등이다.
tn-1 과 tn 사이의 라인 (R(n-1)) 의 선택 페이즈 (△tn-1) 동안, 클록 신호들 (Ck1 및 Ck2) 은 각각 하이 상태 (Vgon) 및 로우 스테이지 (Vgoff) 에 있다. 출력 노드 (Sn-1) 는 하이 레벨 (Vgon) 에 있고: 스테이지 (En) 의 트랜지스터 (T1) 는 통과중이며 게이트 (g3) 의 제어 노드 (Pn) 를 프리차징 전압 레벨 (V1 = Vgon-VtT1) 까지 충전하며, 여기서 VtT1 은 트랜지스터 (T1) 의 임계 전압이다.
시간 tn 에서, 클록 신호들 (Ck1 및 Ck2) 의 상태는 반전된다: Ck1 은 로우 스테이지 (Vgoff) 로 변하고, Ck2 는 레벨 (Vgon) 로 변한다. 출력 노드 (Sn-1) 는 Vgoff 으로 변하는데, 이는 스테이지 (En) 의 트랜지스터 (T1) 의 차단을 초래한다.
내부 노드 (Pn) 가 프리차징 전압 레벨 (V1 = Vgon-VtT1) 까지 충전되기 때문에, 트랜지스터 (T3) 는 통과중이다. Ck2 는 하이 상태 (Vgon) 에 있기 때문에, 소스 (s3) 가 후속되며, 이로써 커패시터 C2 덕분에, 플로팅인 트랜지스터 T3 의 게이트 g3 에 가져간다. 트랜지스터 (T3) 는 그 후, 라인 시간 (△tn) 의 듀레이션 전체에 걸쳐 크게 도전적이고, 출력 노드 (Sn) 는 시간 (tn+1) 에서 출력 노드가 감소할 때까지 클록 신호 (Ck2) 를 완벽하게 따른다. 이 순간에서, 다음 라인의 출력 노드 (Sn+1) 가 상승하여, 스테이지 (En) 의 트랜지스터들 (T2 및 T4) 을 통과시킨다: 내부 노드 (Pn) 및 출력 노드 (Sn) 는 각각 차단 전압, VB 및 Vgoff 로 각각 끌어당겨진다. 커패시터 (C2) 는 방전된다. 라인 (R(n)) 이 선택해제된다.
Ck1 이 다시 Vgon 으로 상승하고 Ck2 는 Vgoff 로 떨어지고, 시퀀스는 n-1 을 n 으로, n 을 n+1 로, Ck1 을 Ck2 로 (그 역도 또한 같다) 대체하는 다음 스테이지 (En+1) 동안 반복된다.
매트릭스의 라인들의 스캐닝 시퀀스는 스캐닝 제어 신호 (IN) 의 활성화로 시작되고, 이 신호는 제 1 스테이지의 내부 노드 (P1) 를 프리차징한다. 신호 (R_last) 는, 연관된 라인 (R(N)) 의 선택 페이즈의 마지막 및 비디오 프레임의 마지막을 나타내는, 최종 스테이지의 출력 노드 (SN) 및 내부 노드 (Pn) 를 방전하는데 이용된다. 라인 스캔은 다음 비디오 프레임 동안 제 1 라인 상에서 다시 시작된다.
본 발명에 따르면, 트랜지스터 (T5) 는 출력 트랜지스터 (T3) 와 동일한 제조 단계들 동안 제조된 동일 극성이고 동일 테크놀로지인 각 스테이지에서 사용되므로, 그것은 고려된 스테이지의 선택 및/또는 프리차징 페이즈 동안, 이 출력 트랜지스터의 게이트 전압을 그것의 도전 성능 특성들에 적응시키기 위해, 수명의 처음 (분리된 기술적 편차) 에서 이 출력 트랜지스터와 실질적으로 동일한 임계 전압을 갖는다.
따라서, 본 발명에 따르면, 시프트 레지스터의 각 스테이지 (En) 는 출력 트랜지스터 (T3) 와 동일 극성, 동일 테크놀로지의 T5 로 표시될 추가적인 트랜지스터를 포함한다. 이 추가적인 트랜지스터의 드레인 (d5) 은 내부 노드 (Pn) 에 접속되고, 그 소스 (s5) 는 적어도 프리차징 페이즈에서 출력 트랜지스터 (T3) 에 대한 차단 전압에 접속된다. 이 추가적인 트랜지스터의 기능은 고려된 스테이지의 프리차징 및/또는 선택 페이즈 동안 출력 트랜지스터 (T3) 의 도전 성능 특성들에 따라 출력 트랜지스터 (T3) 의 게이트에 접속되는 내부 노드 (Pn) 에 맞춰 전압을 조정하는 것이다.
이 기능은 각종 실시형태들, 특히 이 추가적인 트랜지스터의 소스 및 게이트의 접속의 상이한 변형에 따라 획득될 수 있다. 모든 이들 실시형태들에서, 트랜지스터 (T5) 의 접속은 분극 조건을 제공하므로, 그 임계 전압은 적어도 출력 트랜지스터의 전압 만큼 신속하게 드리프트하며, 이는 출력 트랜지스터의 도전 조건에 프리차징 전압을 적응시키는데 사용된다.
도 3 은 제 1 실시형태를 나타낸다. 이 실시형태에서, 본원에 나타난 바와 같이, 추가적인 트랜지스터 (T5) 의 드레인 (d5) 은 내부 노드 (Pn) 에 접속되고, 소스 (s5) 는 출력 트랜지스터 (T3) 의 소스 (s3) 에 연결된다. 트랜지스터 (T5) 의 게이트 (g5) 는 (노드 Pn 에서) 트랜지스터 (T3) 의 게이트 (g3) 에 연결된다.
이들 조건에서, 트랜지스터 (T5) 는 프레임의 듀레이션 전체에 걸쳐 출력 트랜지스터 (T3) 와 동일한 게이트-소스 전압으로 분극된다: 그 임계 전압은 출력 트랜지스터 (T3) 의 임계 전압처럼 드리프트된다.
따라서, 트랜지스터 (T5) 의 임계 전압에 따라 프리차징 전압 레벨을 적응시키는 것은 트랜지스터 (T3) 의 임계 전압에 따라 프리차징 전압의 레벨을 적응시키는 것과 동등하다: 트랜지스터 (T5) 는 프리차징 전압의 레벨을 적응시키기 위해 출력 트랜지스터 (T3) 의 임계 전압의 변형의 측정으로서 사용된다. 다시 말하면, 트랜지스터 (T3) 의 도전성이 유지될 수 있는 한 트랜지스터 (T3) 는 덜 도전적일 수 있고, 트랜지스터 (T5) 가 덜 도전적일 수 있으며 그것은 게이트를 덜 방전시킨다.
보다 상세히 설명하면, 상기 동작은 도 2b 및 도 3 와 관련하여 다음과 같을 것이다:
수명의 처음에, 트랜지스터들 (T3 및 T5) 의 임계 전압은 테크놀로지에 특정한 공칭값에 있다. 예를 들면, 그 값은 1 또는 2 볼트이다.
시간 tn-1 및 tn 사이의 스테이지 En 의 프리차징 페이즈 Δtn-1 동안, 트랜지스터 (T1) (노드 Sn-1) 의 드레인 (d1) 에 Vgon 이 인가되고 트랜지스터 (T5) (노드 Sn) 의 소스에 Vgoff 가 인가된다. 트랜지스터 (T1) 가 도전하기 시작하여, 노드 Pn 에서 전압이 상승하도록 한다.
수명의 처음에, 트랜지스터 (T5) 는, 노드 Pn 에서의 전압이 그 임계 전압을 초과하자마자, 빠르게 도전하기 시작할 것이다. 노드 Pn 가 상승함에 따라 점점 더 도전적이 된다. 그러므로, 트랜지스터 (T5) 에 의해 유도된 전류는 노드 Pn 의 상승을 둔화시키는 경향이 있다. 따라서, 직렬로 도전하는 T1 및 T5 는 Vgon 과 Vgoff 사이의 노드 Pn 에 디바이더 브리지를 형성한다. 이 디바이더 브리지는 노드 Pn 의 전압 상승을 시간 tn 에서 값 V1' 으로 제한하며, 다음 식과 같이 표현할 수 있다:
Figure pct00001
여기서, R1 및 R5 는 T1 및 T5 의 각각의 임피던스들이다.
트랜지스터 (T5) 가 없으면, 인스턴트 tn 에서의 노드 Pn 의 프리차징 전압은 다음과 같다:
Figure pct00002
.
수명의 처음에, 트랜지스터 (T5) 가 있거나 또는 트랜지스터 (T5) 가 없는, 노드 Pn 의 2 개의 프리차징 곡선들 VA(Pn)(t) 이 도 4 에 도시되어 있다. T5 가 없으면, 노드 Pn 은 V1 로 상승한다. T5 가 있으면, 노드 Pn 의 상승은 V1' < V1 으로 제한된다. 이 전위 (V1') 는, tn 및 tn+1 사이의 라인 R(n) 의 다음 선택 페이즈 Δtn 동안, 트랜지스터 (T3) 를 통과시키기에 충분하며, 그 드레인에 인가된 클록 신호의 레벨 Vgon 을 그 소스에 전달하기에 충분하게 (그러나 과도하지는 않게) 도전적이다. 이 선택 페이즈에서, 양 경우 (T5 가 있는 경우 또는 T5 가 없는 경우) 에 실질적으로 동일한 양 Va 만큼, 노드 Pn 에서의 전압이 트랜지스터 (T3) 의 소스 (s3) 에 따라 상승한다 (커패시터 (C2) 의 영향).
tn 및 tn+1 사이에서의 선택의 경우, 다이오드로서 탑재된 트랜지스터 (T5) 가 계속 도전하여, 노드 Pn 을 계속 방전시키므로 응력 (stress) 을 제한한다.
수명의 마지막에, 적어도 출력 트랜지스터의 임계 전압만큼 많이 드리프트하게 될 트랜지스터 (T5) 의 임계 전압은 훨씬 더 높다. 예를 들면, 트랜지스터 (T5) 의 임계 전압은 10 볼트만큼 드리프트하게 될 것이다. 이 때문에, 트랜지스터 (T5) 는 T1 의 직렬 임피던스에 비해 높은 직렬 임피던스를 갖는다. 트랜지스터 (T5) 의 이 높은 직렬 임피던스는, 프리차징 페이즈에서, 본 발명의 트랜지스터 (T5) 없이도 획득될 수도 있는 전압 V1 과 전압 V1' 사이의 차이를 감소시키는 효과를 가져온다. 즉, 수명의 마지막에, 프리차징 곡선 V(PN)(t) 은 트랜지스터 (T5) 가 있든 또는 없든, 도 4 에 도시된 바와 같이, 실질적으로 동일하다: V1' = V1. 노드 Pn 은, 효과를 제한하지 않고도, 전압에 있어서 상승할 수 있을 것이다. 이들 조건들에 있어서, 시간 tn 에서, V(Pn)(tn)=V1=Vgon-Vgoff 이다.
실제로, 트랜지스터 (T5) 의 디멘젼들은 수명의 마지막에 내부 노드 Pn 의 충전에 더 이상 영향을 미치지 못하도록 결정된다.
본 발명에 따른 트랜지스터 (T5) 는, 트랜지스터 (T5) 가 없는 동일 회로와 비교하여, 상수 Vgon 에 따라 더 긴 수명을 갖는 회로를 획득하는 것을 가능하게 만든다.
또한 트랜지스터 (T5) 는, 출력 트랜지스터 (T3) 의 제어를 온도 조건들에 최적화시키는 것을 가능하게 만든다.
실제로, 고온에서는, 저온에서보다 트랜지스터의 유동성이 더 크고 임계 전압이 더 낮다. 따라서, 고온에서는, 내부 노드 Pn 의 방전이 더욱 효과적일 것이며, 따라서 프리차징의 마지막에 트랜지스터 (T5) 의 유동성은 더 크고 노드 Pn 에서의 전압은 더 낮을 것이며, 출력 트랜지스터의 임계 전압에 완전히 적합하게 될 것이다.
저온에서는, 유동성이 감소되고 임계 전압이 증가한다. 유동성이 감소된다면, 결과적으로, 출력 트랜지스터 (T3) 의 더 양호한 도전성을 허용하는, 더 높은, 시간 tn 에서의 프리차징 레벨에 도달하게 될 내부 노드 Pn (높은 직렬 임피던스) 을 방전시킬 때, 트랜지스터 (T5) 가 매우 비효율적으로 될 것이다.
도 3 의 실시형태에서, 트랜지스터들 (T3 및 T5) 은 그 트랜지스터들의 게이트들이 함께 연결되어 있고 그 트랜지스터들의 소스들이 함께 연결되어 있다: 따라서 이들은, 관련된 페이즈와는 상관없이, 동일한 게이트-소스 전압을 보이게 된다. 이들 임계 전압들의 드리프트들은 실질적으로 동일하다 (분리된 기술적 편차).
도 5 에 도시된 본 발명의 제 2 실시형태에서, 트랜지스터 (T5) 는 출력 트랜지스터를 차단하기 위해, 출력 트랜지스터의 소스 (s3) 에 접속되지 않고, 정전압에 접속된 소스 (s5) 를 갖는다. 따라서, 도 5 에 도시된 예에서, 소스 (s5) 는 트랜지스터 (T2) 의 소스 (s2) 에 접속된다. 일 변형에서, 트랜지스터 (T4) 의 소스 (s4) 에 소스 (s5) 를 접속시킴으로써, 소스 (s5) 는 클록 신호들의 저전압 레벨 Vgoff 에 대응하는 차단 전압으로 분극 (polarize) 될 수 있다.
이 실시형태에서, 트랜지스터들 (T3 및 T5) 은 항상 그들의 게이트들 (g3 및 g5) 이 동일한 전위에서 함께 접속되어 있지만; 트랜지스터 (T5) 의 소스는 클록 신호의 로우 레벨인 Vgoff 이하인 차단 전압 (VB) 으로 영구적으로 분극되는 반면, 트랜지스터 (T3) 의 소스는 라인 선택 시간 Δtn 동안에는 Vgon 으로 그리고 나머지 시간 동안에는 Vgoff 로 분극된다. 따라서, 트랜지스터 (T5) 에 의해 나타나는 게이트-소스 전압이 프레임 시간에 걸쳐 전반적으로 더 높다. 따라서, 그 임계 전압은 트랜지스터 (T3) 의 임계 전압보다 더 빠르게 드리프트할 것이다. 이것은, T3 의 임계 전압의 드리프트에 따라 트랜지스터 T5 의 도전성을 적응시키는 것을 가능하게 만든다. 이 변형 실시형태는, 프리차징 페이즈 (도전 경로 (T1-T5) 를 통해서는 라인의 프리차징이 없음) 에서 라인의 극성의 어떠한 변형도 야기하지 않기 때문에 그리고 그 임계 전압도 보다 빠르게 드리프트할 것이기 때문에, 회로의 다른 트랜지스터들과 비교할 때 트랜지스터 (T5) 의 디멘져닝을 보다 단순하게 만드는 것을 가능하게 만든다.
도 6 에 도시된 다른 실시형태에서, 트랜지스터 (T5) 는 출력 트랜지스터의 드레인 (d3) 에, 즉, 이 드레인을 구동하는 클록 신호 (Ck2) 에 접속된 그 소스 (s5) 를 갖는다. 따라서, tn-1 및 tn 사이의 프리차징 페이즈에서는, 그 소스 (s5) 는 클록 신호 (Ck2) 의 로우 레벨 Vgoff 에 유지되는 반면, tn 및 tn+1 사이의 선택 페이즈에서는, 그 소스 (s5) 는 클록 신호 (Ck2) 의 하이 레벨 Vgon 에 유지된다. 이들 2 개의 페이즈들에서, 트랜지스터 (T5) 의 게이트-소스 전압은 실질적으로 트랜지스터 (T3) 의 게이트-소스 전압과 동일하다. 프레임 (F) 의 다른 페이즈들에서는, 이 트랜지스터 (T5) 의 소스는 클록 신호를 따른다. 이들 임계 전압 (즉, T3 및 T5) 에서의 드리프트는 실질적으로 동일할 것이다.
도 7 에는 다른 실시형태가 도시되어 있다. 이 변형에서, 트랜지스터 (T5) 의 게이트 (g5) 는 트랜지스터 (T1) 의 게이트 (g1) 에 연결된다. (도 6 에) 도시된 실시형태에서, 트랜지스터 (T5) 의 소스 (s5) 는 트랜지스터 (T2) 의 소스 (s2) 에 출력 트랜지스터 (T3) 의 차단 전압 (VB) 으로 연결된다. 트랜지스터 (T5) 의 소스 (s5) 는 또한, 스위칭 트랜지스터들의 차단 전압 Vgoff (클록 신호들의 로우 레벨) 로 분극될 수도 있다. 도시된 예에서, 이것은 통상적으로 트랜지스터 (T4) 의 소스 (s4) 에 그 소스 (s5) 를 접속시킴으로써 획득될 것이다.
이 실시형태에서, 트랜지스터 (T5) 가 트랜지스터 (T1) 와 동시에 활성화되고 차단된다. 그러므로, 시간들 tn-1 및 tn 사이에서, (프리차징 라인을 위한 선택 페이즈이기도 한) 프리차징 페이즈에서만 활성화된다. 이 실시형태는 전압 V1' 을 결정하기 위해 트랜지스터 (T1 및 T5) 의 각 크기들을 결정하는 것을 보다 단순하게 만든다. 트랜지스터들 (T1 및 T5) 의 이들 각 크기들은, 회로의 수명의 처음에, 프리차징 페이즈의 마지막에 노드 Pn 에서 바람직한 전압 V1' 에 따라 선택된다. 트랜지스터 (T5) 는 회로가 수명을 다해감에 따라 점점 덜 활성화된다.
이 실시형태에서, 트랜지스터 (T5) 는, Δtn-1 동안에는 VB 를 뺀 Vgon (그 트랜지스터 (T5) 의 게이트 상의 전압) 과 동일한 게이트-소스 전압으로 분극되고, 이 프레임의 나머지 동안에는 VB 를 뺀 Vgoff 와 동일한 전압으로 분극된다. 액티브 시에, 시간 Δtn 동안, 트랜지스터 (T3) 는 Vgon (그 소스 전압) 을 뺀 V1'+Va (그 게이트 전압) 와 동일한 게이트-소스 전압으로 분극된다. 이 전압은 액티브 상태에서의 트랜지스터 (T5) 의 전압 이하이다. 이 때문에, 트랜지스터 (T5) 의 임계 전압은 트랜지스터 (T3) 의 임계 전압보다 더 빠르게 또는 동일한 방식으로 드리프트할 것이다.
도 8 은 이미 설명한 각종 실시형태들에 적용가능한, 본 발명의 개선을 도시하고 있다. 도 3 에 도시된 실시형태를 다시 한번 참조하여 이를 설명한다.
이 개선에서, 트랜지스터 (T1) 의 드레인 (d1) 은 g1 의 게이트에 더 이상 접속되지 않는다. 트랜지스터 (T1) 의 드레인 (d1) 은 전압 Vgon 에 연결된다. 이 전기적 스킴은, 프리차징 페이즈에서, 스테이지 En 의 트랜지스터들 (T1 및 T5) 이 도전하는 경우, 즉 노드 Sn-1 가 Vgon 인 경우, 이전의 스테이지 En-1 의 출력 노드 Sn-1 상에서의 전압 강하를 회피하는 것을 가능하게 만든다.
그 후, 전력 공급 버스가 설치되어, 실제로 전압 Vgon 을 제어 회로의 스테이지들의 각각으로 전달한다.
본 발명은, 관련된 테크놀로지 (박막, MOS 등) 와 상관없이, 제어 회로의 전계-효과 트랜지스터들의 임계 전압에서의 드리프트에 대한 더 양호한 관리를 제공함으로써, 스크린의 수명을 증가시키는 것을 가능하게 만든다.
본 발명은 액티브 매트릭스형의 평면 스크린들, 특히 액정 또는 OLED 평면 스크린들에 유리하게 적용된다. 본 발명은, 도 9 에 도식적으로 도시된 바와 같이, 라인 (및 컬럼 (column)) 제어 회로들이 액티브 매트릭스와 하나의 동일한 기판 상에 제조될 때 특히 유리하다: 스크린 중 하나이면서 동일한 기판 (S) 상에는, 본 발명에 따라 제조된, 픽셀 전극들 및 이들과 연관된 스위칭 디바이스들인 액티브 매트릭스 (MA), 및 라인 제어 회로 (DX) 가 제조된다.

Claims (10)

  1. 복수의 캐스케이드형 동일 스테이지들을 포함하는, 동일 극성의 전계 효과 트랜지스터들을 이용하여 제조된 시프트 레지스터로서,
    짝수 랭크의 상기 스테이지들은 클록 신호 (Ck2) 를 수신하고, 홀수 랭크의 상기 스테이지들은 상보적 클록 신호 (Ck1) 를 수신하며, 상기 스테이지들은 대응하는 라인 선택 페이즈 동안 클록 펄스를 출력 노드에 교대로 송신하기 위해 시퀀싱되며, 각 스테이지 (En) 는,
    - 게이트가 내부 노드 (Pn) 에 접속되고, 소스가 상기 스테이지의 출력 노드 (Sn) 를 형성하며, 드레인이 상기 스테이지에 대한 상기 클록 신호 (Ck2) 를 수신하며, 상기 게이트와 상기 소스 사이에 접속된 커패시터 (C2) 를 포함하는, 출력 트랜지스터 (T3),
    - 상기 출력 트랜지스터 (T3) 가 상기 라인 선택 페이즈 동안 통과중이도록, 라인 선택 페이즈 (△tn) 이전의 프리차징 페이즈 (△tn-1) 에서 상기 내부 노드를 프리차징 전압에 이르게 할 수 있는, 상기 내부 노드 (Pn) 에 접속된 제 1 제어 트랜지스터 (T1),
    - 상기 라인 선택 페이즈를 따르는 선택해제 페이즈 (deselection phase) 에서, 상기 내부 노드를 출력 트랜지스터 차단 전압에 이르게 할 수 있는, 상기 내부 노드 (Pn) 에 접속된 제 2 제어 트랜지스터 (T2), 및
    - 상기 내부 노드 (Pn) 에 접속되고 상기 출력 트랜지스터의 드레인 (d3) 에 인가된 상기 클록 신호의 상기 상보적 클록 신호에 의해 제어된 커패시터 (C1) 를 포함하는, 시프트 레지스터로서,
    각 스테이지는, 드레인 (d5) 이 상기 내부 노드 (Pn) 에 접속되고, 소스가 적어도 상기 프리차징 페이즈 동안 출력 트랜지스터 차단 전압으로 바이어싱되며, 그 기능이 상기 프리차징 페이즈 및/또는 상기 스테이지의 선택 페이즈 동안 상기 출력 트랜지스터 (T3) 의 도전 성능 특성들에 따라 상기 전압을 상기 내부 노드 (Pn) 에 맞게 조정하는, 상기 출력 트랜지스터와 동일 테크놀로지 및 동일 극성의 추가적인 트랜지스터 (T5) 를 포함하는 것을 특징으로 하는 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 추가적인 트랜지스터 (T5) 는, 게이트와 드레인이 연결되어, 다이오드로서 탑재되는, 시프트 레지스터.
  3. 제 2 항에 있어서,
    상기 추가적인 트랜지스터 (T5) 의 상기 소스는 상기 출력 트랜지스터 (T3) 의 드레인 (d3) 또는 소스 (s3) 에 접속되는, 시프트 레지스터.
  4. 제 1 항에 있어서,
    상기 추가적인 트랜지스터 (T5) 는 상기 제 1 트랜지스터 (T1) 의 게이트에 연결된 게이트를 갖는, 시프트 레지스터.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 추가적인 트랜지스터 (T5) 의 소스 (s5) 는 상기 제 2 트랜지스터 (T2) 의 소스에 접속되는, 시프트 레지스터.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 추가적인 트랜지스터 (T5) 의 소스 (s5) 는 상기 클록 신호들의 로우 레벨에 대응하는 전압 (Vgoff) 으로 바이어싱되는, 시프트 레지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 (T1) 는, 게이트가 드레인에 연결되어, 다이오드로서 탑재되며, 소스 (s1) 가 상기 내부 노드 (Pn) 에 접속되고, 상기 게이트 (g1) 가 상기 프리차징 페이즈 동안 상기 클록 신호의 펄스들의 하이 레벨 (Vgon) 에 있고, 다른 경우에는 로우 레벨에 있는 제어 신호를 수신하는, 시프트 레지스터.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 게이트 (g1) 는, 상기 프리차징 페이즈 동안 상기 클록 신호의 펄스들의 하이 레벨 (Vgon) 에 있고, 다른 경우에는 로우 레벨에 있는 제어 신호를 수신하고, 상기 제 1 트랜지스터의 드레인 (d1) 은 상기 하이 레벨 (Vgon) 에 대응하는 상수 전압을 수신하고, 상기 제 1 트랜지스터의 소스는 상기 내부 노드 (Pn) 에 접속되는 것을 특징으로 하는 시프트 레지스터.
  9. 매트릭스 선택 라인들을 구동하기 위해 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 시프트 레지스터를 포함하는, 액티브 매트릭스 평면 스크린.
  10. 제 9 항에 있어서,
    상기 시프트 레지스터의 상기 트랜지스터들 및 액티브 매트릭스의 트랜지스터들은 하나의 동일한 기판 상에 동일 테크놀로지를 이용하여 제조되는, 액티브 매트릭스 평면 스크린.
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