KR100637099B1 - 내부전원 발생장치를 구비하는 반도체메모리소자 - Google Patents

내부전원 발생장치를 구비하는 반도체메모리소자 Download PDF

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Abstract

본 발명은 낮은 구동전원을 인가받는 경우에도 안정적인 레벨의 내부전원을 생성할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 제1 입력전압을 일측단으로, 제1 노드에 걸린 전압을 타측단으로 인가받는 제1 커패시터; 상기 제1 입력전압에 응답하여 제1 노드에 걸린 전압레벨을 하강시키기 위한 제1 풀다운 구동부; 상기 제1 노드에 걸린전압을 게이트 입력으로 가지며 상기 제2 노드와 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 PMOS트랜지스터; 제2 입력전압을 일측단으로, 제3 노드에 걸린전압을 타측단으로 인가받는 제2 커패시터; 상기 제2 입력전압에 응답하여 상기 제3 노드에 걸린 전압의 레벨을 하강시키기 위한 제2 풀다운 구동부; 상기 제3 노드에 걸린 전압을 게이트 입력으로 가지며 제4 노드와 상기 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 PMOS트랜지스터; 제3 입력전압을 일측단으로, 상기 제2 노드에 걸린전압을 타측단으로 인가받는 제3 커패시터; 제4 입력전압을 일측단으로, 상기 제4 노드에 걸린전압을 타측단으로 인가받는 제4 커패시터; 상기 제4 노드에 걸린전압을 게이트 입력으로 가지며 상기 제2 노드와 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터; 및 상기 제3 노드에 걸린 전압을 게이트 입력으로 가지며 상기 제4 노드와 상기 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비하는 반도체메모리소자를 제공한다.
전원전압, 안정, 펌핑, 로우 구동전원, 레벨

Description

내부전원 발생장치를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE WITH INTERNAL VOLTAGE GENERATOR}
도 1은 종래기술에 따른 내부전원 발생장치의 내부 회로도.
도 2는 본 발명의 제1 실시 예에 따른 내부전원 발생장치의 내부 회로도.
도 3은 도 1 및 도 2의 내부전원 발생장치의 각 NMOS트랜지스터의 게이트단 전압레벨을 도시한 도면.
도 4는 도 1 및 도 2의 내부전원 발생장치에 의해 생성된 전원전압 VBB의 레벨 변화를 도시한 도면.
도 5는 본 발명의 제2 실시 예에 따른 내부전원 발생장치의 내부 회로도.
도 6은 본 발명의 제3 실시 예에 따른 내부전원 발생장치의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1 풀다운 구동부
200 : 제2 풀다운 구동부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 낮은 구동전원을 인가받는 경우에도 안정적으로 내부전원을 생성할 수 있는 반도체메모리소자에 관한 것이다.
반도체 메모리 소자에서 내부 전원으로 사용하는 내부 전압 발생장치(Vint generator)는 외부 전원전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전원전압(Internal voltage)을 만드는 회로이다.
특히, 메모리 반도체의 최근 추세가 저전압, 저소비 전력화되어 감에 따라 16메가 디램 제품에서도 내부 전압 발생기를 채용하고 있다.
내부 전압 발생기는 높은 외부전압을 가했을 때, 내부적으로 낮은 전압을 만들어 칩을 동작시킴으로써 소비 전력을 줄이고 성능을 향상시키는 것이다.
한편, 이와같이 소자의 내부에서 사용되는 전압을 자체적으로 생성하므로, 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것에 많은 노력이 있어왔다.
도 1은 종래기술에 따른 내부전원 발생장치의 내부 회로도이다.
도 1을 참조하면, 종래기술에 따른 내부전원 발생장치는 제1 입력전압(G1)을 일측단으로, 노드 a에 걸린 전압을 타측단으로 인가받는 커패시터(C1)와, 노드 a에 걸린전압을 게이트 입력으로 가지며 노드 c와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM1)와, 제2 입력전압(G2)을 일측단으로, 노드 b에 걸린전압을 타측단으로 인가받는 커패시터(C3)와, 노드 b에 걸린 전압을 게 이트 입력으로 가지며 노드 d와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM2)와, 제3 입력전압(P1)을 일측단으로, 노드 c에 걸린전압을 타측단으로 인가받는 커패시터(C2)와, 제4 입력전압(P2)을 일측단으로, 노드 d에 걸린전압을 타측단으로 인가받는 커패시터(C4)와, 노드 d에 걸린전압을 게이트 입력으로 가지며 노드 c와 전원전압 VBB의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 노드 c에 걸린 전압을 게이트 입력으로 가지며 노드 d와 전원전압 VBB의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)를 구비한다.
다음에서는 내부전원 발생장치의 동작을 간략히 살펴보도록 한다.
먼저, 제1 입력전압(G1)으로 논리레벨 'L'의 신호를 인가하면, 커패시터 C1에 전원전압 VSS가 차징되어 노드 a는 인가된 제1 입력전압(G1)과 동일한 전압 레벨을 갖되 마이너스 레벨을 갖게된다. 즉, 제1 입력전압(G1)으로 1V가 인가된 경우, 노드 a는 - 1V의 전압을 인가받게 된다.
따라서, 노드 a에 걸린 전압으로 PMOS트랜지스터(PM1)가 턴온되어, 노드 c의 레벨은 전원전압 VSS + Vt을 갖게된다.
이어, 제3 입력전압(P1)으로 전원전압 VSS를 인가하면, 커패시터 C2의 일측단이 전원전압 VSS 레벨을 갖게되므로, 노드 c의 전압 레벨이 2VSS + Vt가 된다.
이어, 제2 및 제4 입력전압(G2 및 P2)으로 논리레벨 'H'를 인가하게 되면, 노드 b 및 d가 전원전압 VCC를 갖게된다.
따라서, 노드 b에 걸린 전압을 게이트 전압으로 인가받는 PMOS트랜지스터 (PM2)는 턴오프되며, 노드 d에 걸린 전압을 게이트 전압으로 인갑다는 NMOS트랜지스터(NM1)는 턴온되어 노드 c에 걸린전압 2VSS + Vt이 전원전압 VBB의 공급단으로 유입된다.
이어, 제2 입력전압(G2)으로 논리레벨 'L'를 인가하면, 커패시터(C3)에 의해 노드 b는 제2 입력전압(G2)과 전압레벨은 갖되 마이너스의 레벨을 갖게된다.
따라서, 노드 b에 걸린전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM2)가 턴온되어 노드 d의 레벨이 전원전압 VSS + Vt을 갖게된다.
이어, 제4 입력전압(P2)으로 전원전압 VSS를 인가하면 커패시터 C4에 의해 노드 d는 2VSS + Vt의 레벨을 갖게된다.
따라서, 노드 c에 걸린전압의 레벨이 노드 d의 전압레벨 보다 상승하게 되어 NMOS트랜지스터(NM2)가 턴온되어 노드 d에 걸린 전압이 전원전압 VBB의 공급단에 유입되므로서, 전원전압 VBB의 공급단의 레벨이 하강하게 된다.
한편, 반도체메모리소자의 구동전원의 레벨이 점차 낮아지는 추세에 의해 인가되는 전원전압 VCC의 레벨이 낮아짐에 따라, 제1 및 제2 입력전압(G1 및 G2)의 레벨 역시 낮아져서 노드 a 및 b에 인가되는 전압레벨 역시 낮아진다.
따라서, PMOS트랜지스터 PM1 및 PM2를 통해 전달되는 노드 c 및 노드 d의 전압 레벨이 전원전압 VSS보다 높아져 전원전압 VBB의 레벨이 상승하는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 낮은 구동전원을 인가받는 경우에도 안정적인 레벨의 내부전원을 생성할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 제1 입력전압을 일측단으로, 제1 노드에 걸린 전압을 타측단으로 인가받는 제1 커패시터; 상기 제1 입력전압에 응답하여 제1 노드에 걸린 전압레벨을 하강시키기 위한 제1 풀다운 구동부; 상기 제1 노드에 걸린전압을 게이트 입력으로 가지며 상기 제2 노드와 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 PMOS트랜지스터; 제2 입력전압을 일측단으로, 제3 노드에 걸린전압을 타측단으로 인가받는 제2 커패시터; 상기 제2 입력전압에 응답하여 상기 제3 노드에 걸린 전압의 레벨을 하강시키기 위한 제2 풀다운 구동부; 상기 제3 노드에 걸린 전압을 게이트 입력으로 가지며 제4 노드와 상기 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 PMOS트랜지스터; 제3 입력전압을 일측단으로, 상기 제2 노드에 걸린전압을 타측단으로 인가받는 제3 커패시터; 제4 입력전압을 일측단으로, 상기 제4 노드에 걸린전압을 타측단으로 인가받는 제4 커패시터; 상기 제4 노드에 걸린전압을 게이트 입력으로 가지며 상기 제2 노드와 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터; 및 상기 제3 노드에 걸린 전압을 게이트 입력으로 가지며 상기 제4 노드와 상기 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비한다.
바람직하게, 상기 제1 풀다운 구동부는 상기 제1 입력전압을 버퍼링하여 출력하기 위한 제1 버퍼와, 상기 제1 버퍼의 출력신호를 일측단으로 인가받는 제5 커패시터와, 상기 제5 커패시터의 타측단에 자신의 게이트단이 접속되고 상기 제1 노드와 상기 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제3 PMOS트랜지스터를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
(제1 실시 예)
도 2는 본 발명의 제1 실시 예에 따른 내부전원 발생장치의 내부 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 내부전원 발생장치는 제1 입력전압(G1)을 일측단으로, 노드 e에 걸린 전압을 타측단으로 인가받는 커패시터(C5)와, 제1 입력전압(G1)에 응답하여 노드 e에 걸린 전압레벨을 하강시키기 위한 제1 풀다운 구동부(100)와, 노드 e에 걸린전압을 게이트 입력으로 가지며 노드 g와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM3)와, 제2 입력전압(G2)을 일측단으로, 노드 f에 걸린전압을 타측단으로 인가받는 커패시터(C6)와, 제2 입력전압(G2)에 응답하여 노드 f에 걸린 전압의 레벨을 하강시키기 위한 제2 풀다운 구동부(200)와, 노드 f에 걸린 전압을 게이트 입력으로 가지며 노드 h와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM4)와, 제3 입력전압(P1)을 일측단으로, 노드 g에 걸린전압을 타측단으로 인가받는 커패시터(C7)와, 제4 입력전압(P2)을 일측단으로, 노드 h에 걸린전압을 타측단으로 인가받는 커패시터(C8)와, 노드 h에 걸린전압을 게이트 입력으로 가지며 노드 g와 전원전압 VBB의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)와, 노드 g에 걸린 전압을 게이트 입력으로 가지며 노드 h와 전원전압 VBB의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)를 구비한다.
그리고 제1 풀다운 구동부(100)는 제1 입력전압(G1)을 버퍼링하여 출력하기 위한 버퍼(120)와, 버퍼(120)의 출력신호를 일측단으로 인가받는 커패시터(CA)와, 커패시터(CA)의 타측단에 자신의 게이트단이 접속되고 노드 e와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM5)를 구비한다.
제2 풀다운 구동부(200)는 제2 입력전압(G2)을 버퍼링하여 출력하기 위한 버퍼(220)와, 버퍼(220)의 출력신호를 일측단으로 인가받는 커패시터(CB)와, 커패시터(CB)의 타측단에 자신의 게이트단이 접속되고 노드 f와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM6)를 구비한다.
다음에서는 본 발명의 제1 실시 예에 따른 내부전원 발생장치의 동작을 살펴 보도록 한다.
먼저, 제1 입력전압(G1)으로 논리레벨 'L'의 신호를 인가하면, 커패시터 C5에 전원전압 VSS가 차징되어 노드 e는 인가된 제1 입력전압(G1)과 동일한 전압 레 벨을 갖되 마이너스 레벨을 갖게된다. 즉, 제1 입력전압(G1)으로 1V가 인가된 경우, 노드 a는 - 1V의 전압을 인가받게 된다.
그리고 제1 풀다운 구동부(100)는 버퍼(120)를 통해 인가된 제1 입력전압(G1)을 커패시터 CA의 일측단에 인가하므로서, 커패시터 CA에 전원전압 VSS가 차징되며, 커패시터 CA의 타측단에 게이트가 접속된 PMOS트랜지스터(PM5)가 턴온되어 노드 e에 걸린전압의 하강시킨다.
따라서, 노드 e에 걸린 전압의 레벨은 종래의 노드 a보다 낮다.
이어, 노드 e에 걸린 전압에 의해 턴온된 PMOS트랜지스터(PM3)는 노드 g의 레벨을 하강시키는데, 노드 e의 전압레벨이 종래보다 하강되었으므로 노드 g역시 종래 내부전원 발생장치에 의한 전원전압 VSS + Vt 보다 낮아진다.
이어, 제3 입력전압(P1)으로 전원전압 VSS를 인가하면 커패시터 C7의 일측단이 전원전압 VSS 레벨을 갖게되어, 노드 g의 전압 레벨이 종래 2VSS + Vt보다 낮아진다.
이어, 제2 및 제4 입력전압(G2 및 P2)으로 논리레벨 'H'를 인가하게 되면 노드 f 및 h가 전원전압 VCC를 갖게되어, 노드 h에 걸린 전압을 게이트 전압으로 인가받는 NMOS트랜지스터(NM3)가 턴온되어 노드 g에 걸린전압이 전원전압 VBB의 공급단으로 유입된다.
한편, 제2 및 제4 입력전압(G2 및 P2)으로 각각 논리레벨 'L'와 전원전압 VSS를 인가하면, 전술한 바와 같은 과정을 통해 노드 h의 전압레벨이 NMOS트랜지스터(NM4)에 의해 전원전압 VBB 공급단에 인가된다.
이때, 제2 풀다운 구동부(200)는 제2 입력전압(G2)의 논리레벨 'L'에 응답하여 PMOS트랜지스터(PM6)를 턴온시켜 노드 f를 풀다운 구동한다.
따라서, 종래 내부전원 발생장치 내 노드 b에 비해 노드 f가 낮은 전압레벨을 갖게되어, 구동전원 VCC의 레벨이 낮아지는 경우에도 이와 관계없이 전원전압 VBB의 레벨을 원하는 레벨로 유지할 수 있다.
이를 시뮬레이션 파형도를 통해 살펴보면, 먼저 도 3은 도 1 및 도 2의 내부전원 발생장치의 NMOS트랜지스터 NM1 및 NM3의 게이트단 c 및 g의 전압레벨을 도시한 도면이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시에에 따른 내부전원 발생장치의 게이트단 전압 α가 종래의 게이트단 전압 β에 비해 낮은 것을 알 수 있다.
이는 전술한 바와 같이 본 발명의 내부전원 발생장치가 풀다운 구동부를 구비하여 제1 입력전압 G1의 레벨에 따라 노드 e의 전압레벨을 풀다운 구동하므로, PMOS트랜지스터(PM3)의 게이트 전압레벨이 낮아져 노드 g의 전압레벨이 하강하는 것이다.
한편, 도 4는 도 1 및 도 2의 내부전원 발생장치에 의해 생성된 전원전압 VBB의 레벨 변화를 도시한 것으로서, 본 발명의 내부전원 발생장치에 의해 생성된 전원전압 VBB의 레벨 γ이 종래의 전원전압 VBB의 레벨 δ보다 빠르게 하강하는 것을 알 수 있다.
이는 도 3에 도시된 바와 같이 노드 g의 전압 레벨이 낮기 때문에, 보다 빠르게 전원전압 VBB의 레벨이 하강하는 것이다.
(제2 실시 예)
한편, 도 5는 본 발명의 제2 실시 예에 따른 내부전원 발생장치의 내부 회로도이다.
도면에 도시된 바와 같이, 제2 실시 예에 따른 내부전원 발생장치는 버퍼(120, 220) 내에 각 하나의 인버터(I3, I7)만을 구비한다.
따라서, 제1 입력전압(G1)으로 논리레벨 'H'를 인가하면, 버퍼(120)에 의해 커패시터 CA의 일측단에 전원전압 VSS가 인가되어 PMOS트랜지스터(PM5) 게이트단의 전압레벨이 전원전압 - VSS를 갖게된다.
참고적으로, 본 실시 예에서는 버퍼(120, 220) 내에 하나의 인버터를 구비하여 입력전압을 반전시켜 출력하나, 홀수개의 인버터를 구비하여도 동일한 효과를 얻을 수 있다.
그러므로, 제2 실시 예에 따른 내부전원 발생장치는 제1 및 제2 입력전압(G1, G2)을 반전시켜 인가하므로서, 풀다운 구동부(100, 200) 내 PMOS트랜지스터 PM5 및 PM6의 게이트단에 인가되는 전압레벨을 제1 실시예에 비해 낮추어 노드 e의 전압레벨이 더욱 하강되도록 한다.
(제3 실시 예)
도 6은 본 발명의 제3 실시 예에 따른 내부전원 발생장치의 내부 회로도이다.
이를 도 2에 도시된 제1 실시 예에 따른 내부전원 발생장치와 비교하여 보면, 동일한 회로적 구현을 갖되 제3 실시예에 내부전원 발생장치 내 PMOS트랜지스터 PM7 및 PM8의 기판전압은 전원전압 VCORE를 인가받아 전원전압 VDD를 인가받는제1 실시예에 따른 PMOS트랜지스터 PM3 및 PM4의 기판전압 보다 낮은 것을 알 수 있다.
제2 실시예에 따른 내부전원 발생장치는 전술한 바와 같이 PMOS트랜지스터 PM7 및 PM8의 기판전압을 낮추므로서, 노드 g의 레벨을 하강시키는 효과를 얻을 수 있어, 인가되는 구동전원의 레벨이 하강하여도 이와 상관없이 안정적인 레벨의 전원전압 VBB를 생성할 수 있다.
그러므로, 본 발명에 따른 내부전원 발생장치를 구비하는 반도체메모리소자는 풀다운 구동부를 더 구비하여 인가되는 입력전압에 응답하여 PMOS트랜지스터의 게이트단의 전압레벨을 풀다운 구동하므로서, 인가되는 구동전원의 레벨 하강과 관계없이 안정적인 레벨의 전원전압 VBB를 생성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 풀다운 구동부를 더 구비하여 인가되는 입력전압에 응답하 여 PMOS트랜지스터의 게이트단의 전압레벨을 풀다운 구동하므로서, 인가되는 구동전원의 레벨 하강과 관계없이 안정적인 레벨의 전원전압 VBB를 생성한다.

Claims (7)

  1. 제1 입력전압을 일측단으로, 제1 노드에 걸린 전압을 타측단으로 인가받는 제1 커패시터;
    상기 제1 입력전압에 응답하여 제1 노드에 걸린 전압레벨을 하강시키기 위한 제1 풀다운 구동부;
    상기 제1 노드에 걸린전압을 게이트 입력으로 가지며 제2 노드와 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 PMOS트랜지스터;
    제2 입력전압을 일측단으로, 제3 노드에 걸린전압을 타측단으로 인가받는 제2 커패시터;
    상기 제2 입력전압에 응답하여 상기 제3 노드에 걸린 전압의 레벨을 하강시키기 위한 제2 풀다운 구동부;
    상기 제3 노드에 걸린 전압을 게이트 입력으로 가지며 제4 노드와 상기 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 PMOS트랜지스터;
    제3 입력전압을 일측단으로, 상기 제2 노드에 걸린전압을 타측단으로 인가받는 제3 커패시터;
    제4 입력전압을 일측단으로, 상기 제4 노드에 걸린전압을 타측단으로 인가받는 제4 커패시터;
    상기 제4 노드에 걸린전압을 게이트 입력으로 가지며 상기 제2 노드와 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터; 및
    상기 제2 노드에 걸린 전압을 게이트 입력으로 가지며 상기 제4 노드와 상기 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 제1 풀다운 구동부는,
    상기 제1 입력전압을 버퍼링하여 출력하기 위한 제1 버퍼와,
    상기 제1 버퍼의 출력신호를 일측단으로 인가받는 제5 커패시터와,
    상기 제5 커패시터의 타측단에 자신의 게이트단이 접속되고 상기 제1 노드와 상기 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제3 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제2 풀다운 구동부는,
    상기 제2 입력전압을 버퍼링하여 출력하기 위한 제2 버퍼와,
    상기 제2 버퍼의 출력신호를 일측단으로 인가받는 제6 커패시터와,
    상기 제6 커패시터의 타측단에 자신의 게이트단이 접속되고 상기 제3 노드와 상기 제1 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제 6 PMOS트랜지스터 를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 PMOS트랜지스터는 기판전압으로 외부 전원전압을 인가하는 것을 특징으로 하는 반도체메모리소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 PMOS트랜지스터는 기판전압으로 상기 외부 전원전압 보다 낮은 내부 전원전압을 인가하는 것을 특징으로 하는 반도체메모리소자.
  6. 제3항에 있어서,
    상기 제1 및 제2 버퍼는 직렬 연결된 짝수개의 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제3항에 있어서,
    상기 제1 및 제2 버퍼는 직렬 연결된 홀수개의 인버터를 구비하는 것을 특징 으로 하는 반도체메모리소자.
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