JP2005261129A - 電源回路並びにそれを用いたドライバｉｃ、液晶表示装置及び電子機器 - Google Patents

電源回路並びにそれを用いたドライバｉｃ、液晶表示装置及び電子機器 Download PDF

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Abstract

【課題】 大電圧を生成しながらも、プロセスコストを低減しながらＩＣ化に適した電源回路を提供すること。
【解決手段】 電源回路１００は、降圧回路１１０と、その後段の昇圧回路１２０とを有する。降圧回路１１０は、第１の電位ＶＳＳを供給する第１の電源線１３０と、第２の電位ＶＤＤを供給する第２の電源線１３２に接続され、第１の電位ＶＳＳを基準として、第１の電位と前記第２の電位との差（ＶＤＤ−ＶＳＳ）に基づいて降圧した負極性の第３の電位ＶＥＥを、第３の電源線１３４に供給する。昇圧回路１２０は、第１〜第３の電源線１３０〜１３４に接続され、第２の電位ＶＤＤを基準として、第１の電位と前記第３の電位との差（ＶＳＳ−ＶＥＥ）に基づいて昇圧した正極性の第４の電位ＶＤＤＨを、第４の電源線１３６に供給する。降圧回路１１０はスイッチングレギュレータにて構成される。
【選択図】 図４

Description

本発明は、例えば４０〜６０Ｖほどの大電圧を生成する電源回路、並びにそれを用いたドライバＩＣ、液晶表示装置及び電子機器に関する。
近年の携帯電話機、携帯情報端末またはゲーム装置などの電子機器には、表示装置及び表示駆動のために用いられる電源回路が組み込まれている。
このような表示装置を駆動するために用いられる電源回路では、電池から供給される電源電圧よりも高い電圧を生成している。
一例として、アクティブマトリクス型液晶装置のスイッチング素子として、薄膜ダイオード（ＴＦＤ）例えば金属層−絶縁層−金属層（ＭＩＭ）を用いる場合、その薄膜ダイオードに接続される走査線には４０〜６０Ｖ程の大きな電圧を供給する必要がある。
特許文献１には、薄膜トランジスタ（ＴＦＴ）を画素スイッチとして有するアクティブマトリクス型液晶表示装置の電源回路が開示されている。この電源回路は、データ線（ソース線）ドライバＩＣに内蔵され、走査線（ゲート線）ドライバＩＣに対して、０〜１６の電圧を供給している。さらに、データ線及び信号線ドライバＩＣの外部に電圧変換回路を設ける必要がある。この電圧変換回路は、電源回路からの電圧に基づいて−１５〜０Ｖの負極性電位を生成する負電源生成回路を含んでいる。走査線（ゲート線）ドライバＩＣには、電圧変換回路からの負極性電位も供給され、結果としてほぼ３０Ｖ（−１５〜＋１６Ｖ）の電圧が供給されている。
特開２００３−２２０６２号公報
特許文献１の電圧変換回路は、ドライバＩＣの外部に設けられるもので、生成電圧も３０Ｖ程度であった。よって、この電圧変換回路は、上述した薄膜ダイオード（ＴＦＤ）を画素スイッチとするアクティブマトリクス型液晶表示装置の電源回路として使用できない。生成電圧を６０Ｖ程度もの大電圧とすると、特許文献１に記載のチャージポンプを用いた場合には、昇圧段数が増え、回路規模が増大してしまう。
いずれにしろ、６０Ｖ程度の大電圧を生成する電源回路をＩＣ化することは極めて困難であった。ＩＣ化のために半導体基板に高電圧（ＨＶ）型トリプルウェル構造を採用したとしても、高耐圧ウェルの形成が極めて困難であるし、たとえ可能であったとしてもプロセスコストが増大してしまう。
そこで、本発明の目的とするところは、大電圧を生成しながらも、プロセスコストを低減しながらＩＣ化に適した電源回路を提供することにあり、さらにはその電源回路を用いたドライバＩＣ、液晶表示装置及び電子機器を提供することにある。
本発明の一態様に係る電源回路は、降圧回路と、その後段の昇圧回路とを有する。降圧回路は、第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１の電位を基準として、前記第１の電位と前記第２の電位との差に基づいて降圧した負極性の第３の電位を、第３の電源線に供給する。昇圧回路は、前記第１〜第３の電源線に接続され、前記第２の電位を基準として、前記第１の電位と前記第３の電位との差に基づいて昇圧した正極性の第４の電位を、第４の電源線に供給する。そして、降圧回路をスイッチングレギュレータにて構成した。
本発明の一態様によれば、降圧回路が、供給された第１，第２の電位との差に基づいて、第１の電位を基準として降圧された負極性となる第３の電位を生成する。昇圧回路には、降圧回路にて生成された第３の電位と、第１及び第２の電位とが供給される。昇圧回路は、第１の電位と第３の電位との差に基づいて、第２の電位を基準として昇圧された第４の電位を生成する。よって、この電源回路にて、正極性の第４の電位と、負極性の第３の電位との電位差である大電圧が生成される。降圧回路をスイッチングレギュレータにて構成することで、降圧回路を多段チャージポンプにて構成した場合と比較して、キャパシタ部品の点数が減少するため、電源回路をＩＣ内蔵とした場合の外付け部品の数が減少し、ＩＣ化が低コストにて実現できる。また、多段チャージポンプよりもスイッチング素子の数も減少するので、消費電流を低減できる。
本発明の一態様では、前記スイッチングレギュレータは、前記第１の電源線に一端が接続されたインダクタ素子と、カソードが前記インダクタ素子の他端に接続され、アノードが前記第３の電源線に接続されたダイオードと、前記インダクタ素子と前記ダイオードとの間のノードと、前記第２の電源線とに接続され、クロック信号に基づいてオン・オフ制御される第１のスイッチング素子と、前記第１及び第３の電源線間にて、前記インダクタ素子及び前記ダイオードと並列接続された第１のキャパシタとを有することができる。
このスイッチングレギュレータでは、第１のスイッチング素子がオンすると、インダクタ素子に電流が流れて誘起起電力を生ずるためのエネルギー（電荷）がインダクタ素子に蓄えられる。第１のスイッチング素子がオフすると、第１及び第２の電位の差の電圧に基づいてインダクタ素子に蓄えられた電荷が、第１の電源線を介して第１のキャパシタに移動する。こうして、第１のキャパシタの第３の電源線側の端子に、第１の電位を基準とした負極性の第３の電位が生成される。また、ダイオードの存在によってインダクタ素子には逆電流は流れず、第３の電源線に負極性となる第３の電位が維持される。
本発明の一態様では、前記第１のスイッチング素子は、トリプルウェル構造を持つＰ型半導体基板に形成されたＰ型トランジスタとすることができる。Ｐ型半導体基板の最深部の第１層ウェルが高耐圧Ｎ型ウェルであり、前記第１層ウェル内に形成される第２層ウェルが低耐圧Ｎ型ウェルであり、前記第２層ウェル内に前記Ｐ型トランジスタのソース、ドレイン用のロジックウェルが形成される。
第２層ウェルを低耐圧ウェルとすることができるので、低電圧（ＬＶ）型トリプルウェル構造となり、高電圧（ＨＶ）型トリプルウェル構造と比較してプロセスコストが安価となり、素子のレイアウト面積も縮小するのでＩＣ化に適している。
前記低耐圧Ｎ型ウェル内にはＮ型コンタクトをさらに設けることができる。そして、前記ソース用の前記ロジックウェルと前記Ｎ型コンタクトとに、前記第２の電源線を接続することができる。
前記Ｐ型半導体基板は、前記高耐圧Ｎ型ウェルに隣接して設けられた高耐圧Ｐ型ウェルと、前記高耐圧Ｐ型ウェル内に配置されたＮ型ウェルとを有することができる。この場合、前記高耐圧Ｐ型ウェルと前記Ｎ型ウェルとのＰＮ接合により前記ダイオードを形成することができる。なお、ダイオードは半導体基板外に設けても良い。
前記高耐圧Ｐ型ウェル内にＰ型コンタクトがさらに設けられ、前記Ｐ型コンタクトに前記第３の電源線を接続することができる。さらに、前記Ｎ型ウェルは、前記ドレイン用の前記ロジックウェルと配線により接続される。
こうして、Ｐ型半導体基板上にて第１のスイッチング素子とダイオードとを形成することができる。このとき、第２層ウェル（低耐圧Ｎ型ウェル）は第２の電位とされ、高耐圧Ｐ型ウェル及びＰ型半導体基板は負極性となる第３の電位に設定されるが、第２層ウェルとＰ型半導体基板及び高耐圧Ｐ型ウェルとの間には、第１層ウェル（高耐圧Ｎ型ウェル）が存在する。よって、第１層及び第２層ウェル間には高電圧は印加されず、第２層ウェルを低耐圧型とすることができる。
本発明の一態様では、前記昇圧回路はチャージポンプにて構成することができる。このチャージポンプは、前記第１及び第４の電源線間に直列接続され、相補的に駆動される第２及び第３のスイッチング素子と、前記第２及び第３の電源線間に直列接続され、相補的に駆動される第４及び第５のスイッチング素子と、前記第２及び第３のスイッチング素子間のノードと、前記第４及び第５のスイッチング素子間のノードとに接続された第２のキャパシタと、前記第３及び第４の電源線間に接続された第３のキャパシタとを有することができる。
第３及び第５のスイッチング素子がオンすると、第２のキャパシタに第１及び第３の電位の差に基づく電荷が蓄えられる。次に、第２及び第４のスイッチング素子がオンすると、第２のキャパシタの一端が第２の電位にシフトされるので、第２のキャパシタの他端、すなわち第４の電源線に昇圧された第４の電位が現われる。そして、第３のキャパシタには、第３及び第４の電位の差に基づく電荷が蓄えられる。
本発明の一態様では、前記第１の電位を接地電源電位（ＶＳＳ）とし、前記第２の電位をロジック電源回路用電源電位（ＶＤＤ）とすることができる。
本発明の一態様では、前記降圧回路の前段に配置される前置昇圧回路と、第５の電源線とをさらに設けることができる。この前置昇圧回路は、前記第１及び第５の電源線が接続され、前記第１の電位を基準として、前記第１の電位と前記第５の電位との差に基づいて昇圧した前記第２の電位を前記第２の電源線に供給する。前置昇圧回路は、スイッチングレギュレータまたはチャージポンプにて構成することができる。この場合、前記第１の電位を接地電源電位（ＶＳＳ）とし、前記第５の電位をロジック電源回路用電源電位（ＶＤＤ）とすると、第２の電位はＶＤＤより高い電位とすることができる。
本発明の他の態様に係るドライバＩＣは、上述のいずれかの電源回路と、前記電源回路からの電圧に基づいて、走査線を駆動する走査線駆動部とを有することができる。
本発明のさらに他の態様に係る液晶表示装置は、前記ドライバＩＣと、液晶表示部とを有することができる。前記液晶表示部は、複数本の走査線と、複数本のデータ線と、前記複数本の走査線及びデータ線の各１本の間に直列接続された薄膜ダイオード及び液晶素子と有することができる。そして、前記ドライバＩＣが前記複数本の走査線に接続される。
本発明のさらに他の態様に係る電子機器は、前記液晶表示装置を有することを特徴とする。
以下、本発明の実施の形態について図面を参照して説明する。
（液晶表示装置及び走査線ドライバ）
図１は、液晶表示装置の一例を示している。一対の基板の一方には、横方向に延びる複数本の走査線１０が形成され、他方の基板には横方向に延びる複数本のデータ線２０が形成され、両基板間に液晶３０が封入される。一方の基板上の複数の画素領域４０の各々には、一端が走査線１０に接続され、他端が液晶３０に接続される画素スイッチとして例えば薄膜ダイオード（ＴＦＤ）５０が形成されている。この薄膜ダイオード５０として、例えばＭＩＭ（金属−絶縁膜−金属）素子を用いることができる。
図１では、複数本の走査線１０を駆動する走査線ドライバＩＣ６０と、複数本のデータ線２０を駆動するデータ線ドライバＩＣ７０とが示されている。本発明の電源回路は、例えば５０Ｖ以上の大きな電圧を供給する必要がある走査線ドライバＩＣ６０に搭載されている。走査線ドライバＩＣ６０は、図１に示すように、電源回路１００と、この電源回路１００からの電圧に基づいて、複数本の走査線１０を駆動する走査線駆動部８０とを有する。
（電源回路）
図１に示す走査線ドライバＩＣ６０に内蔵される電源回路１００の一例を図２に示す。図２に示す電源回路１００は、降圧回路１１０と昇圧回路１２０とを含んでいる。また、この電源回路１００には、第１の電源線１３０、第２の電源線１３２、第３の電源線１３４及び第４の電源線１３６が接続されている。図３に、第１〜第４の電源線１３０〜１３６の電位の一例が示されている。第１の電源線１３０に供給される第１の電位は接地電源電位（ＶＳＳ）であり、第２の電源線１３２に供給される電位はロジック電源回路用電源電位（ＶＤＤ）である。
降圧回路１１０は、第１の電位ＶＳＳを供給する第１の電源線１３０と、第２の電位ＶＤＤを供給する第２の電源線１３２に接続され、第１の電位ＶＳＳを基準として、第１の電位と前記第２の電位との差（ＶＤＤ−ＶＳＳ）に基づいて降圧した負極性の第３の電位ＶＥＥを、第３の電源線１３４に供給する。
昇圧回路１２０は、前記第１〜第３の電源線１３０〜１３４に接続され、第２の電位ＶＤＤを基準として、前記第１の電位と前記第３の電位との差（ＶＳＳ−ＶＥＥ）に基づいて昇圧した正極性の第４の電位ＶＤＤＨを、第４の電源線１３６に供給する。
本実施形態では、ＶＳＳ＝０Ｖ、ＶＤＤ＝＋５Ｖ、ＶＥＥ＝−２５Ｖ、ＶＤＤＨ＝＋５５Ｖとするが、各電位は一例である。
降圧回路１１０をスイッチングレギュレータにて構成し、昇圧回路１２０をチャージポンプにて構成した回路図を図４に示す。このスイッチングレギュレータ１１０は、コイル（インダクタ素子）１１２、ダイオード１１４、第１のスイッチングトランジスタ（第１のスイッチング素子）１１６及び第１のキャパシタ１１８を備えている。コイル１１２の一端は第１の電源線１３０に接続されている。ダイオード１１４は、第１及び前記第３の電源線１３０，１３４間にて、コイル１１２と直列に、逆方向接続されている。すなわち、ダイオード１１４のカソードがコイル１１２の他端に接続され、アノードが第３の電源線１３４に接続されている。第１のスイッチングトランジスタ１１６は、インダクタ素子１１２とダイオードとの間のノードＮ１と、第２の電源線１３２とに接続され、第１のクロック信号ＣＫ１に基づいてオン・オフ制御されるＰ型トランジスタである。第１のキャパシタ１１８は、第１及び第３の電源線１３０，１３４間にて、インダクタ素子１１２及びダイオード１１４と並列に接続されている。第３の電源線１３６の第３の電位ＶＥＥは、第１のキャパシタ１１８により平滑化される。
チャージポンプ１２０は、第２〜第５のスイッチングトランジスタ（第２〜第５のスイッチング素子）１２１〜１２４と、第２及び第３のキャパシタ１２５，１２６とを有している。第２及び第３のスイッチングトランジスタ１２１，１２２は、第１及び第４の電源線１３０，１３６間に直列接続されて、相補的に駆動される。第４及び第５のスイッチングトランジスタ１２３，１２４は、第２及び第３の電源線１３２，１３４間に直列接続され、相補的に駆動される。第２及び第４のスイッチングトランジスタ１２１，１２３はＰ型トランジスタにて形成され、第３及び第５のスイッチングトランジスタ１２２，１２４はＮ型トランジスタにて形成される。
第２のキャパシタ１２５は、第２及び第３のスイッチングトランジスタ１２１，１２２間のノードＮ２と、第４及び第５のスイッチングトランジスタ１２３，１２４間のノードＮ３とに接続されている。第３のキャパシタ１２６は、第３及び第４の電源線１３４，１３６間に接続されている。
図５には、この降圧・昇圧回路１１０，１２０に第１，第２のクロック信号ＣＫ１，ＣＫ２を供給するクロック供給系が示されている。クロック信号発生回路１４０は、第１，第２の電位ＶＳＳ，ＶＤＤに基づいて第１，第２のクロック信号ＣＫ１，ＣＫ２を発生する。第１のレベルシフタ１４１は、第１のクロック信号ＣＫ１を、第２，第３の電位間の電圧（ＶＤＤ−ＶＥＥ）にレベルシフトさせて、第１のスイッチングトランジスタ１１６のゲートに供給する。第２及び第３のレベルシフタ１４２，１４３は、第２のクロック信号ＣＫ２を、第１，第４の電位間の電圧（ＶＤＤＨ−ＶＳＳ）にレベルシフトさせて、第２及び第３のスイッチングトランジスタ１２１，１２２のゲートに供給する。第４及び第５のレベルシフタ１４４，１４５は、第２のクロック信号ＣＫ２を、第２，第３の電位間の電圧（ＶＤＤ−ＶＥＥ）にレベルシフトさせて、第４及び第５のスイッチングトランジスタ１２３，１２４のゲートに供給する。なお、第３及び第５のレベルシフタ１４３，１４５を削除し、第２のレベルシフタ１４２を第２，第３のスイッチングトランジスタ１２１，１２２に兼用し、第４のレベルシフタ１４４を第４，第５のスイッチングトランジスタ１２３，１２４に兼用しても良い。
（降圧回路の動作説明）
図６は、図４及び図５に示す電源回路中の降圧回路（スイッチングレギュレータ）１１０の動作タイミングチャートである。図６に示す第１のクロック信号ＣＫ１は、レベルシフトされて図５に示す第１のスイッチングトランジスタ１１６のゲートに入力される。この第１のスイッチングトランジスタ１１６はＰ型トランジスタであるので、第１のクロック信号ＣＫ１がＬＯＷの時にオンされ、ＨＩＧＨの時にオフされる。
第１のスイッチングトランジスタ１１６がオンすると、ノードＮ１の電位は第２の電位ＶＤＤになる。このため、第１のスイッチングトランジスタ１１６を介してコイル１１２に電流Ｉ（Ｌ）が流れる（図６参照）。この時、コイル１１２にて誘起起電力を発生するためのエネルギー（電荷）が、コイル１１２に蓄えられる。なお、この電源回路１００の駆動開始前は、ＶＤＤ＝ＶＳＳ＝０Ｖであったので、初期状態での第３の電源線１３４の電位は接地電位である。よって、第１のスイッチングトランジスタ１１２がオンした時には、ダイオード１１４には逆電圧が印加されるので、ダイオード１１４は非導通となる。
その後、第１のクロック信号ＣＫ１の電位がＨＩＧＨとなると、第１のスイッチングトランジスタ１１６がオフする。このとき、コイル１１２に蓄えられた電荷が第１のキャパシタ１１６に移動するまで電流Ｉ（Ｌ）が流れる（図６参照）。コイル１１２には、電流Ｉ（Ｌ）の流れを妨げる方向に誘起起電力が生ずるため、この誘起起電力により、第１の電源線１３０の第１の電位（ＶＳＳ）を基準として負極性となる降圧電位（反転昇圧電位）ＶＥＥが第３の電源線１３４に現われる。ダイオード１１４は、電流Ｉ（Ｌ）が流れる期間にのみ導通して、ノードＮ１の電位を第３の電位ＶＥＥに設定するが（図６参照）、それ以外の時には非道通となり、電流Ｉ（Ｌ）の逆電流は生じない。
そして、第１のスイッチングトランジスタ１１６のオン・オフ動作を繰り返すことで、第１のキャパシタ１１８により第３の電源線１３４の第３の電位ＶＥＥが平滑化される。
以上のようにして、降圧回路（スイッチングレギュレータ）１１０は、第１の電位ＶＳＳを基準として、第１の電位と前記第２の電位との差（ＶＤＤ−ＶＳＳ）に基づいて降圧した負極性の第３の電位ＶＥＥを、第３の電源線１３４に供給する。
（昇圧回路の動作）
図７は、図５に示す第２のクロック信号（昇圧クロック）ＣＫ２の波形図である。第２のクロック信号ＣＫ２がＨＩＧＨとなる第１期間では、第２，第４のスイッチングトランジスタ１２１，１２３がオフとなり、第３，第５のスイッチングトランジスタ１２２，１２４がオンする。よって、第２のキャパシタ１２５の一端は第３のスイッチングトランジスタ１２２を介して第１の電源線１３０に接続され、その他端は第５のスイッチングトランジスタ１２４を介して第３の電源線１３４に接続される。こうして、第２のキャパシタ１２５の両端には、電位差（ＶＳＳ−ＶＥＥ）の電圧が印加され、それに相当する電荷が蓄積される。
第１期間に続く第２期間では、第２のクロック信号ＣＫ２がＬＯＷとなる。よって、第２，第４のスイッチングトランジスタ１２１，１２３がオンとなり、第３，第５のスイッチングトランジスタ１２２，１２４がオフする。
このため、第２のキャパシタ１２５の一端は第２のスイッチングトランジスタ１２１を介して第４の電源線１３６に接続され、その他端は第４のスイッチングトランジスタ１２３を介して第２の電源線１３２に接続される。
この第２期間では、電位差（ＶＳＳ−ＶＥＥ）に相当する電荷が蓄積された第２のキャパシタ１２５の他端の電位が第３の電位ＶＥＥから第２の電位ＶＤＤにシフトされるため、第２のキャパシタ１２５の一端の電位も同じだけシフトする。
このため、第２のキャパシタ１２５の一端に接続される第４の電源線１３６の第４の電位ＶＤＤＨとして、電位（ＶＳＳ−ＶＥＥ＋ＶＤＤ）という昇圧電位が現われる。例えば、ＶＳＳ＝０Ｖ、ＶＤＤ＝＋５Ｖ、ＶＥＥ＝−２５Ｖとすると、第３の電位ＶＤＤＨ＝＋３０Ｖとなる。また、第３及び第４の電源線１３４，１３６間の電位差は、電位差（ＶＤＤＨ−ＶＥＥ）＝３０−（−２５）＝＋５５Ｖとなる。この第１，第２期間の動作を繰り返すことで、第３のキャパシタ１２６の両端にて、電位差（ＶＤＤＨ−ＶＥＥ）の電圧が維持される。こうして、図２に示す電源回路１００にて、第１及び第２の電位ＶＳＳ，ＶＤＤに基づいて大電圧Ｖ（ＶＤＤＨ−ＶＥＥ）が生成されることになる。
（電源回路の断面構造）
図５に示す素子のうち、コイル１１２と、第１〜第３のキャパシタ１１８，１２５，１２６以外の各素子が走査線ドライバＩＣ６０の外付け部品となり、それ以外の素子は半導体基板上に形成することができる。
図８は、図５に示す第１のスイッチングトランジスタ（Ｐ型トランジスタ）１１６とダイオード１１４の断面構造を示している。Ｐ型トランジスタ１１６は、低電圧（ＬＶ）型トリプルウェル構造を持つＰ型半導体基板１５０上に形成されている。
Ｐ型半導体基板１５０上のトランジスタ形成領域の最深部の第１層ウェル１５２が高耐圧Ｎ型ウェルである。第１層ウェル１５２内に形成される第２層ウェル１５４が低耐圧Ｎ型ウェルである。第２層ウェル１５４内にＰ型トランジスタ１１６のソース用ロジックウェル１５６とドレイン用ロジックウェル１５８が形成され、その間のチャネル領域とゲート絶縁層を介して対向する位置にゲート１５９が形成されている。また、第２層ウェル１５４内にはＮ型コンタクト１６０が形成されている。このＮ型コンタクト１６０と、ソース用ロジックウェル１５６とに第２の電源線１３２が接続されている。
Ｐ型半導体基板１５０には、高耐圧Ｎ型ウェル１５２に隣接して高耐圧Ｐ型ウェル１７０が設けられている。この高耐圧Ｐ型ウェル１７０内にはＮ型ウェル１７２が形成されている。そして、高耐圧Ｐ型ウェル１７０とＮ型ウェル１７２とのＰＮ接合により、ダイオード１１４が形成される。
さらに、高耐圧Ｐ型ウェル１７０内にＰ型コンタクト１７４が設けられ、このＰ型コンタクトに第３の電源線１３４が接続されている。また、Ｎ型ウェル１７２は、ドレイン用ロジックウェル１５８と配線１７６により接続されている。
ここで、Ｎ型コンタクト１６０により第２の電位ＶＤＤ（例えば＋５Ｖ）に設定される第２層ウェル１５４は、Ｐ型コンタクト１７４により第３の電位ＶＥＥ（例えば−２５Ｖ）に設定される高耐圧Ｐ型ウェル１７０に対して、第１層ウェル（高耐圧Ｎ型ウェル）１５２を介して隔離されている。このため、第２層ウェル１５４は高耐圧でなく、低耐圧Ｎ型ウェルにて形成することができる。
これに対して、高電圧（ＨＶ）型トリプルウェル構造では、図９に示すように、Ｐ型半導体基板１８０が第１の電位（ＶＳＳ）に設定されるため、第１層ウェル１８２がＰ型半導体基板１８０よりも高い第４の電位ＶＤＤＨ（例えば＋３０Ｖ）に設定され、その第１層ウェル１８２内に形成される第２層ウェル１８４が第３の電位ＶＥＥ（例えば−２５Ｖ）となる。よって、第１層ウェル１８２を高耐圧Ｎ型ウェルにて形成すると共に、その中に形成される第２層ウェル１８４もまた高耐圧Ｐ型ウェルにて形成する必要がある。
本実施形態では、第２層ウェル１５４を低耐圧ウェルにて形成できるので、プロセスコストを低減できる。
本実施形態の他の効果として、降圧回路１１０をスイッチングレギュレータにて構成しているので、降圧回路１１０を多段チャージポンプで構成した場合と比較して、レイアウト面積を縮小することができる。例えば、供給電圧の４倍の電圧を得る多段チャージポンプでは、ＩＣ内部にスイッチングトランジスタが少なくとも４つ必要であるのに対して、スイッチングレギュレータ１１０では図４の通り、ＩＣ内部には一つのスイッチングトランジスタ１１６と一つのダイオード１１４を設ければよいからである。
ＩＣへの外付け部品としては、スイッチングレギュレータ１１０では一つのコイル１１２と一つのキャパシタ１１８が必要であるのに対して、４倍降圧の多段チャージポンプでは少なくとも４つのキャパシタが必要となり、外付け部品の数も少なくなる。なお、図４に示すダイオード１１４を外付け部品としても、外付け部品点数は少なくなる。
本実施形態の電源回路１００では、消費電流も少なくなる。すなわち、スイッチングレギュレータ１１０では一つのスイッチングトランジスタ１１６のみ必要である。これに対して、４倍降圧の多段チャージポンプでは、少なくとも４つのスイッチングトランジスタが必要であるので、充放電流が多く、消費電流が多くなるからである。
よって、本実施形態の表示装置を備えた電子機器の消費電力を低減させることができる。特に、電池で駆動される携帯機器例えば図１０に示す携帯電話機１９０に本実施形態の表示装置を使用すると好適である。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、降圧回路１１０の後段に設けられる昇圧回路１２０は図４及び図５の構成に示すものに限らず、例えば昇圧回路１２０を多段チャージポンプとし、昇圧倍数を大きくしても良い。
図１１は、降圧回路１１０の前段に前置昇圧回路２１０を付加した電源回路２００を示すブロック図である。ここで、図１１において、図２と同一機能を有する部材については同一符号を付している。図１１では、前置昇圧回路２１０に供給される２種の電位を、第１の電位ＶＳＳ及び第５の電位ＶＤＤとしている。また、図１１では第２の電位をＶＤＤＨ１、第４の電位をＶＤＤＨ２としている。
図１２は、図１１に示す電源回路に供給される第１の電位ＶＳＳ及び第５の電位ＶＤＤと、電源回路２００により生成される第２の電位ＶＤＤＨ１、第３の電位ＶＥＥ及び第４の電位ＶＤＤＨ２を説明するための図である。例えば、第１の電位ＶＳＳ＝０Ｖ（接地電源電位），第５の電位ＶＤＤ＝５Ｖ（ロジック電源回路用電源電位）とする。
図１１に示す前置昇圧回路２１０は、第１の電源線１３０及び第５の電源線１３８が接続され、第１の電位ＶＳＳを基準として、第１の電位ＶＳＳと第５の電位ＶＤＤとの差に基づいて昇圧した第２の電位ＶＤＤＨ１を第２の電源線１３２に供給するものである。降圧回路１１０と昇圧回路１２０は上述した通りの構成とする。この場合、降圧回路１１０及び昇圧回路１２０に供給される第２の電位ＶＤＤＨ１がロジック電源回路用電源電位ＶＤＤよりも大きくなるため、第３の電位ＶＥＥ及び第４の電位ＶＤＤＨ２の絶対値を図３よりも大きくすることができる。
前置増幅回路２１０は、スイッチングレギュレータまたはチャージポンプのいずれかにて構成することができる。図１３は、前置昇圧回路２１０を構成するスイッチングレギュレータの一例を示す回路図である。このスイッチングレギュレータ２１０は、インダクタ素子（コイル）２１２、ダイオード２１４、スイッチングトランジスタ２１６及びキャパシタ２１８を有する。コイル２１２の一端は第５の電源線１３８に接続されている。ダイオード２１４のアノードがコイル２１２の他端に接続され、ダイオード２１４のカソードは第２の電源線１３２に接続されている。スイッチングトランジスタ２１６はＮ型トランジスタであり、そのソースが第１の電源線１３０に接続され、そのドレインが、コイル２１２とダイオード２１４との間のノードに接続されている。キャパシタ２１８は第１の電源線１３０と第２の電源線１３２との間に接続されている。
このスイッチングレギュレータ２１０では、スイッチングトランジスタ２１６のゲートに入力されるクロック信号がＨＩＧＨとなると、スイッチングトランジスタ２１０がオンされ、第５の電源線１３８→コイル２１２→スイッチングトランジスタ２１６→第１の電源線１３０と電流が流れる。この時に流れる電流により、誘起起電力を生じさせるためのエネルギー（電荷）がコイル２１２に蓄えられる。クロック信号がＬＯＷになるとスイッチングトランジスタ２１６はオフするが、ダイオード２１４が導通され、コイル２１２に蓄えられていた電荷がキャパシタ２１８に移動して、第２の電源線１３２に昇圧電位である第２の電位ＶＤＤＨ１が現われる。なお、電源投入後の初期状態においては、第２の電源線１３２の電位は０Ｖであるので、昇圧動作が進んで第２の電位ＶＤＤＨ１がＶＤＤ以上になるまでは、スイッチングトランジスタ２１６のオン、オフにかかわらずダイオード２１４は導通している。
液晶表示装置の一例を示す図である。 図１の走査線ドライバＩＣに搭載される電源回路のブロック図である。 図２に示す電源回路に供給される第１及び第２の電位と、電源回路により生成される第３及び第４の電位を説明するための図である。 図２に示す電源回路の回路図である。 図４に示す電源回路へのクロック供給系を示す回路図である。 図４及び図５に示す電源回路中の降圧回路（スイッチングレギュレータ）の動作タイミングチャートである。 図５に示す昇圧回路に供給される昇圧クロックの波形図である。 図４及び図５に示すスイッチングレギュレータを構成する素子が形成される低電圧（ＬＶ）型トリプルウェル断面構造を示す図である。 高電圧（ＨＶ）型トリプルウェル断面構造の比較例を示す図である。 本発明が適用される電子機器の一例である携帯電話機を示す図である。 前置昇圧回路を付加した電源回路の変形例を示すブロック図である。 図１１に示す電源回路に供給される第１及び第５の電位と、電源回路により生成される第２、第３及び第４の電位を説明するための図である。 図１１に示す前置昇圧回路を構成するスイッチングレギュレータの回路図である。
符号の説明
１０ 走査線、２０ データ線、３０ 液晶、４０ 画素、５０ 画素スイッチ（薄膜ダイオード）、６０ 走査線ドライバＩＣ、７０ データ線ドライバＩＣ、８０ 走査線駆動部、１００ 電源回路、１１０ 降圧回路（スイッチングレギュレータ）、１１２ インダクタ素子（コイル）、１１４ ダイオード、１１６ 第１のスイッチングトランジスタ、１１８ 第１のキャパシタ、１２０ 昇圧回路（チャージポンプ）、１２１ 第２のスイッチングトランジスタ、１２２ 第２のスイッチングトランジスタ、１２３ 第３のスイッチングトランジスタ、１２４ 第４のスイッチングトランジスタ、１２５ 第２のキャパシタ、１２６ 第３のキャパシタ、１３０ 第１の電源線、１３２ 第２の電源線、１３４ 第３の電源線、１３６ 第４の電源線、１３８ 第５の電位、１４０ クロック信号発生回路、１４１ 第１のレベルシフタ、１４２ 第２のレベルシフタ、１４３ 第３のレベルシフタ、１４４ 第４のレベルシフタ、１４５ 第５のレベルシフタ、１５０ Ｐ型半導体基板、１５２ 第１層ウェル（高耐圧Ｎ型ウェル）、１５４ 第２層ウェル（低耐圧Ｎ型ウェル）、１５６ ソース用ロジックウェル、１５８ ドレイン用ロジックウェル、１５９ ゲート、１６０ Ｎ型コンタクト、１７０ 高耐圧Ｐ型ウェル、１７２ Ｎ型ウェル、１７４ Ｐ型コンタクト、１７６ 配線、１８０ Ｐ型半導体基板、１８２ 高耐圧第１層ウェル、１８４ 高耐圧第２層ウェル、１９０ 携帯電話機、２００ 電源回路、２１０ 前置昇圧回路、２１２ インダクタ素子（コイル）、２１４ ダイオード、２１６ スイッチングトランジスタ、２１８ キャパシタ

Claims (16)

  1. 第１及び第２の電位を供給する第１及び第２の電源線に接続され、前記第１の電位を基準として、前記第１の電位と前記第２の電位との差に基づいて降圧した負極性の第３の電位を、第３の電源線に供給する降圧回路と、
    前記第１〜第３の電源線に接続され、前記第２の電位を基準として、前記第１の電位と前記第３の電位との差に基づいて昇圧した正極性の第４の電位を、第４の電源線に供給する昇圧回路と、
    を有し、
    前記降圧回路はスイッチングレギュレータにて構成されていることを特徴とする電源回路。
  2. 請求項１において、
    前記スイッチングレギュレータは、
    前記第１の電源線に一端が接続されたインダクタ素子と、
    カソードが前記インダクタ素子の他端に接続され、アノードが前記第３の電源線に接続されたダイオードと、
    前記インダクタ素子と前記ダイオードとの間のノードと、前記第２の電源線とに接続され、クロック信号に基づいてオン・オフ制御される第１のスイッチング素子と、
    前記第１及び第３の電源線間にて、前記インダクタ素子及び前記ダイオードと並列接続された第１のキャパシタと、
    を有することを特徴とする電源回路。
  3. 請求項２において、
    前記第１のスイッチング素子は、トリプルウェル構造を持つＰ型半導体基板に形成されたＰ型トランジスタであり、
    前記Ｐ型半導体基板の最深部の第１層ウェルが高耐圧Ｎ型ウェルであり、前記第１層ウェル内に形成される第２層ウェルが低耐圧Ｎ型ウェルであり、前記第２層ウェル内に前記Ｐ型トランジスタのソース、ドレイン用のロジックウェルが形成されていることを特徴とする電源回路。
  4. 請求項３において、
    前記低耐圧Ｎ型ウェル内にはＮ型コンタクトがさらに設けられ、
    前記ソース用の前記ロジックウェルと前記Ｎ型コンタクトとに前記第２の電源線が接続されることを特徴とする電源回路。
  5. 請求項４において、
    前記Ｐ型半導体基板は、
    前記高耐圧Ｎ型ウェルに隣接して設けられた高耐圧Ｐ型ウェルと、
    前記高耐圧Ｐ型ウェル内に配置されたＮ型ウェルと、
    を有し、
    前記高耐圧Ｐ型ウェルと前記Ｎ型ウェルとのＰＮ接合により前記ダイオードが形成されることを特徴とする電源回路。
  6. 請求項５において、
    前記高耐圧Ｐ型ウェル内にＰ型コンタクトがさらに設けられ、前記Ｐ型コンタクトに前記第３の電源線が接続されることを特徴とする電源回路。
  7. 請求項５または６において、
    前記Ｎ型ウェルは、前記ドレイン用の前記ロジックウェルと配線により接続されることを特徴とする電源回路。
  8. 請求項１乃至７のいずれかにおいて、
    前記昇圧回路はチャージポンプであることを特徴とする電源回路。
  9. 請求項８において、
    前記チャージポンプは、
    前記第１及び第４の電源線間に直列接続され、相補的に駆動される第２及び第３のスイッチング素子と、
    前記第２及び第３の電源線間に直列接続され、相補的に駆動される第４及び第５のスイッチング素子と、
    前記第２及び第３のスイッチング素子間のノードと、前記第４及び第５のスイッチング素子間のノードとに接続された第２のキャパシタと、
    前記第３及び第４の電源線間に接続された第３のキャパシタと、
    を有することを特徴とする電源回路。
  10. 請求項１乃至９のいずれかにおいて、
    前記第１の電位は接地電源電位（ＶＳＳ）であり、前記第２の電位はロジック電源回路用電源電位（ＶＤＤ）であることを特徴とする電源回路。
  11. 請求項１乃至９のいずれかにおいて、
    前記降圧回路の前段に配置される前置昇圧回路と、第５の電源線とがさらに設けられ、
    前記前置昇圧回路は、前記第１及び第５の電源線が接続され、前記第１の電位を基準として、前記第１の電位と前記第５の電位との差に基づいて昇圧した前記第２の電位を前記第２の電源線に供給することを特徴とする電源回路。
  12. 請求項１１において、
    前記前置昇圧回路は、スイッチングレギュレータまたはチャージポンプにて構成されることを特徴とする電源回路。
  13. 請求項１１または１２において、
    前記第１の電位は接地電源電位（ＶＳＳ）であり、前記第５の電位はロジック電源回路用電源電位（ＶＤＤ）であることを特徴とする電源回路。
  14. 請求項１乃至１３のいずれかに記載の電源回路と、
    前記電源回路からの電圧に基づいて、走査線を駆動する走査線駆動部と、
    を有することを特徴とするドライバＩＣ。
  15. 請求項１４に記載のドライバＩＣと、液晶表示部とを有し、
    前記液晶表示部は、
    複数本の走査線と、
    複数本のデータ線と、
    前記複数本の走査線及びデータ線の各１本の間に直列接続された薄膜ダイオード及び液晶素子と、
    を有し、
    前記ドライバＩＣが前記複数本の走査線に接続されていることを特徴とする液晶表示装置。
  16. 請求項１５に記載の液晶表示装置を有することを特徴とする電子機器。
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