JPH0126190B2 - - Google Patents
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- JPH0126190B2 JPH0126190B2 JP1147180A JP1147180A JPH0126190B2 JP H0126190 B2 JPH0126190 B2 JP H0126190B2 JP 1147180 A JP1147180 A JP 1147180A JP 1147180 A JP1147180 A JP 1147180A JP H0126190 B2 JPH0126190 B2 JP H0126190B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
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Description
【発明の詳細な説明】
この発明はサイリスタ素子、特に高耐圧の制御
系に使用されるデイスクリートのサイリスタ素子
に関するものである。
系に使用されるデイスクリートのサイリスタ素子
に関するものである。
サイリスタ特性の一つであるゲート感度はアノ
ードカソード間を導通させる時のゲート電流の大
きさで決定され、ゲート感度が大きいと、小さい
ゲート電流でサイリスタ素子がON動作すること
を示し、ゲート感度が小さいと、サイリスタ素子
をON動作させるために大きなゲート電流を必要
とすることを示している。
ードカソード間を導通させる時のゲート電流の大
きさで決定され、ゲート感度が大きいと、小さい
ゲート電流でサイリスタ素子がON動作すること
を示し、ゲート感度が小さいと、サイリスタ素子
をON動作させるために大きなゲート電流を必要
とすることを示している。
このゲート感度はサイリスタ素子のゲート電極
とカソード電極間に接続される、ゲート電流を分
流させるシヤント抵抗で調整可能であり、シヤン
ト抵抗値が大きいとゲート感度は上昇し、逆に抵
抗値が小さいとゲート感度は減少する。
とカソード電極間に接続される、ゲート電流を分
流させるシヤント抵抗で調整可能であり、シヤン
ト抵抗値が大きいとゲート感度は上昇し、逆に抵
抗値が小さいとゲート感度は減少する。
サイリスタ素子の性能を示す他の特性はdv／dt耐
量特性（ｖはアノード・カソード間電圧）であ
る。アノード・カソード間に極めて短時間（たと
えば1μs以下程度）の電圧が印加された時、瞬間
的にアノード電極から素子内部の接合部を通して
ゲート電極間に過渡電流のための電路が形成さ
れ、この過渡電流がゲート電流となつてゲート・
カソード間を流れサイリスタ素子をON動作さ
せ、ゲート電極間に正規のゲート電流が流れなく
てもON動作を続ける現象が起こる。
る。アノード・カソード間に極めて短時間（たと
えば1μs以下程度）の電圧が印加された時、瞬間
的にアノード電極から素子内部の接合部を通して
ゲート電極間に過渡電流のための電路が形成さ
れ、この過渡電流がゲート電流となつてゲート・
カソード間を流れサイリスタ素子をON動作さ
せ、ゲート電極間に正規のゲート電流が流れなく
てもON動作を続ける現象が起こる。
この極めて短時間のカソード・アノード間電圧
の印加がサイリスタ素子を誤動作させる原因とな
り、特に高耐圧用サイリスタ素子では重要な問題
となる。
の印加がサイリスタ素子を誤動作させる原因とな
り、特に高耐圧用サイリスタ素子では重要な問題
となる。
この現象を防止するため、ゲートとカソード間
に接続されたシヤント抵抗の値を小さくする必要
がある。
に接続されたシヤント抵抗の値を小さくする必要
がある。
したがつて、ゲート感度とdv／dt耐量は相反す
る。
従来のサイリスタ素子を第１図および第２図に
示し、図中１，９はアノード領域となるＰ型拡散
領域、３，１１はＰゲート領域となるＰ型拡散領
域、２，１０はＮ型領域、４，１２，１３はカソ
ード領域となるＮ型拡散領域である。また、７，
１６はアノード電極、７′，１６′はアノード端
子、６，１４はカソード電極、６′，１４′はカソ
ード端子、５，１５はゲート電極、５′，１５′は
ゲート端子、１７，１９は絶縁層、８は外部のシ
ヤント抵抗である。
示し、図中１，９はアノード領域となるＰ型拡散
領域、３，１１はＰゲート領域となるＰ型拡散領
域、２，１０はＮ型領域、４，１２，１３はカソ
ード領域となるＮ型拡散領域である。また、７，
１６はアノード電極、７′，１６′はアノード端
子、６，１４はカソード電極、６′，１４′はカソ
ード端子、５，１５はゲート電極、５′，１５′は
ゲート端子、１７，１９は絶縁層、８は外部のシ
ヤント抵抗である。
このように構成されたサイリスタ素子のうち、
第１図は通常のサイリスタ素子であり、アノード
電極７に正バイアス、カソード電極６に負バイア
スを印加した後、ゲート電極５に電流を流すとス
イツチング動作してサイリスタ素子のアノード・
カソード間が導通する。第１図におけるサイリス
タ素子の外部抵抗８はゲート感度調整用のシヤン
ト抵抗である。
第１図は通常のサイリスタ素子であり、アノード
電極７に正バイアス、カソード電極６に負バイア
スを印加した後、ゲート電極５に電流を流すとス
イツチング動作してサイリスタ素子のアノード・
カソード間が導通する。第１図におけるサイリス
タ素子の外部抵抗８はゲート感度調整用のシヤン
ト抵抗である。
しかるに、このサイリスタ素子は、抵抗８の値
を大きくしゲート感度を向上させると、dv／dt
耐量特性が悪くなる欠点があつた。すなわち、急
な立上がり時間をもつ順方向電圧が端子７′，
６′間に加わると、領域２，３とで形成される
PN接合に生じる過渡電流がゲート電流となり、
ゲート端子５′より電流が流れ込まなくてもスイ
ツチングしてしまう。したがつて、高ゲート感度
で、かつ高dv／dt耐量のサイリスタ特性を得る
には、アノード・カソード間に過渡電圧が入力さ
れる時だけゲート端子５′とカソード端子６′間の
インピーダンスを小さくさせる外部回路を必要と
する。
を大きくしゲート感度を向上させると、dv／dt
耐量特性が悪くなる欠点があつた。すなわち、急
な立上がり時間をもつ順方向電圧が端子７′，
６′間に加わると、領域２，３とで形成される
PN接合に生じる過渡電流がゲート電流となり、
ゲート端子５′より電流が流れ込まなくてもスイ
ツチングしてしまう。したがつて、高ゲート感度
で、かつ高dv／dt耐量のサイリスタ特性を得る
には、アノード・カソード間に過渡電圧が入力さ
れる時だけゲート端子５′とカソード端子６′間の
インピーダンスを小さくさせる外部回路を必要と
する。
第２図はシヤント抵抗を素子内に含むＰ型拡散
領域とＮ型拡散領域１２，１３とが電極１４で短
絡されたエミツタ短絡構造をもつサイリスタ素子
である。このシヤント抵抗はＰ型拡散領域１１の
内部抵抗を利用しているので、実用上数ＫΩ以上
の抵抗を形成することは困難である。したがつ
て、第２図のサイリスタ素子は高dv／dt耐量特
性を有しているがゲート感度が極めて悪い欠点が
あつた。
領域とＮ型拡散領域１２，１３とが電極１４で短
絡されたエミツタ短絡構造をもつサイリスタ素子
である。このシヤント抵抗はＰ型拡散領域１１の
内部抵抗を利用しているので、実用上数ＫΩ以上
の抵抗を形成することは困難である。したがつ
て、第２図のサイリスタ素子は高dv／dt耐量特
性を有しているがゲート感度が極めて悪い欠点が
あつた。
第３図は従来のサイリスタ素子の他の例であ
る。この装置は集積回路化に適する光駆動型のサ
イリスタ素子であり、高ゲート感度で高dv／dt
耐量特性を有する。第３図において、５３はアノ
ード領域となるＰ型拡散層、５４はＰゲート領域
となるＰ型拡散層、５５はカソード領域および
MOS FETのソース領域となるＮ型拡散層、５
６はMOS FETのドレイン領域となるＮ型拡散
層、５７はアノード電極、５７′はアノード端子
である。また、５８はカソード電極、５８′はカ
ソード端子、５９はアノード電極５７と同電位に
なるように結線されたゲート電極、６０はMOS
FETのゲート電極となるポリシリコン電極、６
１はポリシリコン電極６０の一部の形状を変えて
形成した抵抗、６２は拡散層５４，５６と抵抗６
１の端とを結線するＰゲート電極である。さら
に、６３は絶縁層、６４は半絶縁層、６７は抵
抗、６８はＮ型基板である。なお、ゲート電極５
９とポリシリコン電極６０との間に容量C1が形
成される。また、ポリシリコン電極６０と拡散層
５４，５５，５６との間に容量C2が形成される。
る。この装置は集積回路化に適する光駆動型のサ
イリスタ素子であり、高ゲート感度で高dv／dt
耐量特性を有する。第３図において、５３はアノ
ード領域となるＰ型拡散層、５４はＰゲート領域
となるＰ型拡散層、５５はカソード領域および
MOS FETのソース領域となるＮ型拡散層、５
６はMOS FETのドレイン領域となるＮ型拡散
層、５７はアノード電極、５７′はアノード端子
である。また、５８はカソード電極、５８′はカ
ソード端子、５９はアノード電極５７と同電位に
なるように結線されたゲート電極、６０はMOS
FETのゲート電極となるポリシリコン電極、６
１はポリシリコン電極６０の一部の形状を変えて
形成した抵抗、６２は拡散層５４，５６と抵抗６
１の端とを結線するＰゲート電極である。さら
に、６３は絶縁層、６４は半絶縁層、６７は抵
抗、６８はＮ型基板である。なお、ゲート電極５
９とポリシリコン電極６０との間に容量C1が形
成される。また、ポリシリコン電極６０と拡散層
５４，５５，５６との間に容量C2が形成される。
このように構成されたサイリスタ素子において
は、アノード電極５７が正バイアス、カソード電
極５８が負バイアスとなるような急峻な立上がり
の電圧が加わると、Ｐ型拡散層５４とＮ型基板６
８よりできる接合に過渡電流が生じるが、入力電
圧印加と同時にポリシリコン電極６０の電位が容
量C1，C2で分圧される電位まで上昇するので、
Ｎ型拡散層５５と５６間のＰ型拡散層５４の表面
にＮ型チヤンネル層が生じ、Ｎ型拡散層５５と５
６とが短絡される。したがつて、Ｎ型拡散層６８
からＰ型拡散層５４に生じた過渡電流はＰ型電極
６２からＮ型拡散層５６を経由し、さらにＮチヤ
ンネル層、Ｎ型拡散領域５５を経由してカソード
電極５８に流れる。このため、ゲート電極６２と
カソード電極５８間が短絡されることになり、サ
イリスタ素子はスイツチング動作をせず、高
dv／dt耐量を示す。
は、アノード電極５７が正バイアス、カソード電
極５８が負バイアスとなるような急峻な立上がり
の電圧が加わると、Ｐ型拡散層５４とＮ型基板６
８よりできる接合に過渡電流が生じるが、入力電
圧印加と同時にポリシリコン電極６０の電位が容
量C1，C2で分圧される電位まで上昇するので、
Ｎ型拡散層５５と５６間のＰ型拡散層５４の表面
にＮ型チヤンネル層が生じ、Ｎ型拡散層５５と５
６とが短絡される。したがつて、Ｎ型拡散層６８
からＰ型拡散層５４に生じた過渡電流はＰ型電極
６２からＮ型拡散層５６を経由し、さらにＮチヤ
ンネル層、Ｎ型拡散領域５５を経由してカソード
電極５８に流れる。このため、ゲート電極６２と
カソード電極５８間が短絡されることになり、サ
イリスタ素子はスイツチング動作をせず、高
dv／dt耐量を示す。
ポリシリコン電極６０に蓄積された電荷の充放
電時間は抵抗６１と容量C1，C2により制御でき
るので、急峻な立上がり時間の入力電圧に対して
のみ上記のように働くようにし、通常動作に用い
る定常状態にある直流電圧や低周波の電圧のアノ
ード・カソード間入力電圧に対しては働かないよ
うにすることができる。したがつて、カソード・
アノード間に電圧が印加されて定常状態になつた
時、ポリシリコン電極６０の電位がＰ型拡散層５
４と同じなので、拡散層５４と６８の接合部に光
を照射すると、シヤント抵抗６７であらかじめ定
められたゲート感度でスイツチングする。
電時間は抵抗６１と容量C1，C2により制御でき
るので、急峻な立上がり時間の入力電圧に対して
のみ上記のように働くようにし、通常動作に用い
る定常状態にある直流電圧や低周波の電圧のアノ
ード・カソード間入力電圧に対しては働かないよ
うにすることができる。したがつて、カソード・
アノード間に電圧が印加されて定常状態になつた
時、ポリシリコン電極６０の電位がＰ型拡散層５
４と同じなので、拡散層５４と６８の接合部に光
を照射すると、シヤント抵抗６７であらかじめ定
められたゲート感度でスイツチングする。
しかるに、このようなサイリスタ素子では、モ
ノリシツク化構造であつて、かつアノード電極５
７とゲート電極５９との接続は絶縁層６３上を表
面配線で形成される。この表面配線層の電位によ
つてこの配線層直下に空乏層が生じＰ型拡散層５
３と５４とがパンチスルー現象を起こすため半絶
縁層６４を必要とする。第３図のサイリスタ素子
はプレーナ構造であるため、素子面積が大きく、
また素子内の空乏層の広がりが表面近傍で押えら
れるため実用上500V以上の耐圧を実現すること
は極めて困難である欠点を有していた。
ノリシツク化構造であつて、かつアノード電極５
７とゲート電極５９との接続は絶縁層６３上を表
面配線で形成される。この表面配線層の電位によ
つてこの配線層直下に空乏層が生じＰ型拡散層５
３と５４とがパンチスルー現象を起こすため半絶
縁層６４を必要とする。第３図のサイリスタ素子
はプレーナ構造であるため、素子面積が大きく、
また素子内の空乏層の広がりが表面近傍で押えら
れるため実用上500V以上の耐圧を実現すること
は極めて困難である欠点を有していた。
この発明は上記の点に鑑みなされたもので、小
型であり、しかも高耐圧、高ゲート感度、高
dv／dt耐量のサイリスタ素子を提供することを
目的とする。
型であり、しかも高耐圧、高ゲート感度、高
dv／dt耐量のサイリスタ素子を提供することを
目的とする。
以下この発明の実施例を図様を参照して説明す
る。
る。
第４図はこの発明の第１の実施例であつて、Ａ
は断面図、Ｂは等価回路図である。この図におい
て、２８はアノード電極で、アノード端子２８′
に接続される。２１はアノード電極２８上に配置
されたアノード領域としてのＰ型領域（第１のＰ
型半導体層）、２２はＰ型領域２１上に配置され
たＮ型領域（Ｎ型半導体層）、２３はＮ型領域２
２上に配置されたＰゲート領域としてのＰ型領域
（第２のＰ型半導体層）である。このＰ型領域２
３内の所定域には、カソード領域およびMOS
FETのソース領域としてのＮ型拡散領域（第１
のＮ型拡散領域）２４が、一表面より拡散形成さ
れる。さらに、このＮ型拡散領域２４からの所定
の距離だけ離間したＰ型領域２３内の所定域に
は、MOS FETのドレイン領域としてのＮ型拡
散領域（第２のＮ型拡散領域）２５が拡散形成さ
れる。このようにしてＮ型拡散領域２４，２５を
形成したＰ型領域２３の表面所定の領域には絶縁
層３１が配置される。ここで、Ｎ型拡散領域２
４，２５間のＰ型領域２３上に、Ｎ型拡散領域２
４，２５上の一部に延在して配置された絶縁層
を、特に第１のゲート絶縁層３６という。この第
１のゲート絶縁層３６上には、Ｎ型の多結晶シリ
コンから形成されてMOS FETのゲート電極と
して用いられるポリシリコン電極（第１のゲート
電極）３２が、Ｎ型拡散領域２４と２５間上にお
いて配置される。さらに、第１のゲート絶縁層３
６上には、同じくＮ型の多結晶シリコンから形成
される抵抗（抵抗領域）３３が、ポリシリコン電
極３２と接触して配置される。このようにして設
けられたポリシリコン電極３２と抵抗３３上に
は、第２のゲート絶縁層３５が配置される。そし
て、第２のゲート絶縁層３５上には、ポリシリコ
ン電極３２上に位置して電極（第３のゲート電
極）２９が配置され、この電極２９は、アノード
端子２８′と同電位とされる端子２９′に接続され
る。２７はＰ型領域２３およびＮ型拡散領域２５
上に、これらと接触して配置されるＰゲート電極
（第３のゲート電極）で、Ｐゲート端子２７′に接
続される。抵抗領域３３はＰゲート電極２７とポ
リシリコン電極３２間が電気的に接続されるよう
に、ゲート絶縁膜３６上に配置される。また、２
６はＮ型拡散領域２４と接触したカソード電極で
カソード端子２６′に接続される。さらに、カソ
ード電極２６とＰゲート電極２７は、外部抵抗３
４を介して接続される。
は断面図、Ｂは等価回路図である。この図におい
て、２８はアノード電極で、アノード端子２８′
に接続される。２１はアノード電極２８上に配置
されたアノード領域としてのＰ型領域（第１のＰ
型半導体層）、２２はＰ型領域２１上に配置され
たＮ型領域（Ｎ型半導体層）、２３はＮ型領域２
２上に配置されたＰゲート領域としてのＰ型領域
（第２のＰ型半導体層）である。このＰ型領域２
３内の所定域には、カソード領域およびMOS
FETのソース領域としてのＮ型拡散領域（第１
のＮ型拡散領域）２４が、一表面より拡散形成さ
れる。さらに、このＮ型拡散領域２４からの所定
の距離だけ離間したＰ型領域２３内の所定域に
は、MOS FETのドレイン領域としてのＮ型拡
散領域（第２のＮ型拡散領域）２５が拡散形成さ
れる。このようにしてＮ型拡散領域２４，２５を
形成したＰ型領域２３の表面所定の領域には絶縁
層３１が配置される。ここで、Ｎ型拡散領域２
４，２５間のＰ型領域２３上に、Ｎ型拡散領域２
４，２５上の一部に延在して配置された絶縁層
を、特に第１のゲート絶縁層３６という。この第
１のゲート絶縁層３６上には、Ｎ型の多結晶シリ
コンから形成されてMOS FETのゲート電極と
して用いられるポリシリコン電極（第１のゲート
電極）３２が、Ｎ型拡散領域２４と２５間上にお
いて配置される。さらに、第１のゲート絶縁層３
６上には、同じくＮ型の多結晶シリコンから形成
される抵抗（抵抗領域）３３が、ポリシリコン電
極３２と接触して配置される。このようにして設
けられたポリシリコン電極３２と抵抗３３上に
は、第２のゲート絶縁層３５が配置される。そし
て、第２のゲート絶縁層３５上には、ポリシリコ
ン電極３２上に位置して電極（第３のゲート電
極）２９が配置され、この電極２９は、アノード
端子２８′と同電位とされる端子２９′に接続され
る。２７はＰ型領域２３およびＮ型拡散領域２５
上に、これらと接触して配置されるＰゲート電極
（第３のゲート電極）で、Ｐゲート端子２７′に接
続される。抵抗領域３３はＰゲート電極２７とポ
リシリコン電極３２間が電気的に接続されるよう
に、ゲート絶縁膜３６上に配置される。また、２
６はＮ型拡散領域２４と接触したカソード電極で
カソード端子２６′に接続される。さらに、カソ
ード電極２６とＰゲート電極２７は、外部抵抗３
４を介して接続される。
なお、以上の構成においては、電極２９とポリ
シリコン電極３２間に容量C1が形成される。ま
た、ポリシリコン電極３２と領域２３，２４，２
５間に容量C2が形成される。
シリコン電極３２間に容量C1が形成される。ま
た、ポリシリコン電極３２と領域２３，２４，２
５間に容量C2が形成される。
このように構成されたサイリスタ素子において
は、アノード端子２８′が正バイアス、カソード
端子２６′が負バイアスになるような急な立上が
り時間をもつ入力電圧が印加されると、抵抗３３
と容量C1，C2とから決まる時定数が立上がり時
間より大きければ、ポリシリコン電極３２の電位
が入力電圧に対して容量C1と容量C2との比で決
まる電位まで上昇する。この時、Ｐ型領域２３の
表面不純物濃度が低ければ、ポリシリコン電極３
２の直下のＰ型領域２３の表面がＮ反転し、Ｎ型
拡散領域２４と２５、ひいては領域２４と２３が
ほぼ同電位となる。したがつて、ゲート・カソー
ド間のインピーダンスが低下するため、スイツチ
ングせず、dv／dt誤動作することはない。
は、アノード端子２８′が正バイアス、カソード
端子２６′が負バイアスになるような急な立上が
り時間をもつ入力電圧が印加されると、抵抗３３
と容量C1，C2とから決まる時定数が立上がり時
間より大きければ、ポリシリコン電極３２の電位
が入力電圧に対して容量C1と容量C2との比で決
まる電位まで上昇する。この時、Ｐ型領域２３の
表面不純物濃度が低ければ、ポリシリコン電極３
２の直下のＰ型領域２３の表面がＮ反転し、Ｎ型
拡散領域２４と２５、ひいては領域２４と２３が
ほぼ同電位となる。したがつて、ゲート・カソー
ド間のインピーダンスが低下するため、スイツチ
ングせず、dv／dt誤動作することはない。
一方、アノード端子２８′とカソード端子２
６′とに印加される電圧の立上がり時間が緩やか
で抵抗３３と容量C1，C2とから決まる時定数よ
り大きい時、または直流電圧の時は、ポリシリコ
ン電極３２の電位が抵抗３３と容量C1，C2の時
定数で上昇せず、Ｐ型領域２３と同電位のままで
あり、したがつてＮ型拡散領域２４と２５との間
にＮ反転層ができることはない。したがつて、そ
の時、Ｐゲート端子２７′より正規のゲート電流
を加えれば、Ｐ型領域２１をアノード、Ｎ型領域
２２をＮゲート、Ｐ型領域２３をＰゲート、Ｎ型
拡散領域２４をカソードとする動作を行うもの
で、その時のゲート感度は外部抵抗３４によつて
制御できる。この時、外部抵抗３４を大きくしゲ
ート感度を高めても、高dv／dt耐量は維持され
る。
６′とに印加される電圧の立上がり時間が緩やか
で抵抗３３と容量C1，C2とから決まる時定数よ
り大きい時、または直流電圧の時は、ポリシリコ
ン電極３２の電位が抵抗３３と容量C1，C2の時
定数で上昇せず、Ｐ型領域２３と同電位のままで
あり、したがつてＮ型拡散領域２４と２５との間
にＮ反転層ができることはない。したがつて、そ
の時、Ｐゲート端子２７′より正規のゲート電流
を加えれば、Ｐ型領域２１をアノード、Ｎ型領域
２２をＮゲート、Ｐ型領域２３をＰゲート、Ｎ型
拡散領域２４をカソードとする動作を行うもの
で、その時のゲート感度は外部抵抗３４によつて
制御できる。この時、外部抵抗３４を大きくしゲ
ート感度を高めても、高dv／dt耐量は維持され
る。
以上のように動作するが、以下具体的な数値を
示してさらに詳述すると、例として容量C1とC2
の比を20程度（C1＝0.5PF、C2＝10PF）、抵抗３
３を10MΩ程度として、素子のアノード・カソー
ド間に数μSで0Vから500Vに上昇する電圧が印加
されるとすると、抵抗３３と容量C1の時定数が
立上がり時間より大きいので、カソード電極２６
とポリシリコン電極３２間には約20V程度の配分
電圧となり、Ｎ型拡散領域２４と２５間のＰ型拡
散領域２３の表面に充分なＮ型反転層を生じさせ
ることができる。
示してさらに詳述すると、例として容量C1とC2
の比を20程度（C1＝0.5PF、C2＝10PF）、抵抗３
３を10MΩ程度として、素子のアノード・カソー
ド間に数μSで0Vから500Vに上昇する電圧が印加
されるとすると、抵抗３３と容量C1の時定数が
立上がり時間より大きいので、カソード電極２６
とポリシリコン電極３２間には約20V程度の配分
電圧となり、Ｎ型拡散領域２４と２５間のＰ型拡
散領域２３の表面に充分なＮ型反転層を生じさせ
ることができる。
ここで容量C2に相当するゲート絶縁層３６の
厚みを0.1μｍ程度とすると、Ｎ型反転層が生じ始
める閾値電圧は0.5〜1.5V程度である。
厚みを0.1μｍ程度とすると、Ｎ型反転層が生じ始
める閾値電圧は0.5〜1.5V程度である。
Ｎ反転層の抵抗成分はポリシリコン電極３２に
閾値電圧以上の上昇電圧を印加すると共に小さく
なり、実際においてMOS FETの占有面積およ
びそのチヤンネル長を適当に設計すると数Ｖ〜数
十Ｖのポリシリコン電極電圧でＮ反転層の抵抗成
分を容易に数十Ω〜数ＫΩに調整することが可能
である。
閾値電圧以上の上昇電圧を印加すると共に小さく
なり、実際においてMOS FETの占有面積およ
びそのチヤンネル長を適当に設計すると数Ｖ〜数
十Ｖのポリシリコン電極電圧でＮ反転層の抵抗成
分を容易に数十Ω〜数ＫΩに調整することが可能
である。
したがつて、第１実施例のサイリスタ素子で
は、アノード・カソード間の数十Ｖ程度の振巾を
有する急峻な立上り電圧に対しては外付けのシヤ
ント抵抗３４がdv／dt誤動作を防止し、数百Ｖ以上 の急峻な立上がり電圧に対しては上記Ｎ反転層の
小さい抵抗成分がゲート・カソード間のインピー
ダンスを小さくして誤動作を防止する。
は、アノード・カソード間の数十Ｖ程度の振巾を
有する急峻な立上り電圧に対しては外付けのシヤ
ント抵抗３４がdv／dt誤動作を防止し、数百Ｖ以上 の急峻な立上がり電圧に対しては上記Ｎ反転層の
小さい抵抗成分がゲート・カソード間のインピー
ダンスを小さくして誤動作を防止する。
直流信号または数十KHz以下の交流信号がア
ノード・カソード間に印加されている場合、抵抗
３３と容量C1の時定数が上述の数μS程度であれ
ばポリシリコン電極３２の電位は上昇せず、その
結果シヤント抵抗３４で決まる高ゲート感度でス
イツチング動作させることができる。
ノード・カソード間に印加されている場合、抵抗
３３と容量C1の時定数が上述の数μS程度であれ
ばポリシリコン電極３２の電位は上昇せず、その
結果シヤント抵抗３４で決まる高ゲート感度でス
イツチング動作させることができる。
以上説明したように、第１の実施例では、Ｐゲ
ート領域内にカソードとは異なるＮ型拡散領域２
５を設けるとともに、Ｐゲート表面にポリシリコ
ン電極３２を設けることにより、急峻なアノー
ド・カソード間電圧に対してはポリシリコン電極
３２がMOSトランジスタのゲート電極として働
き、サイリスタのＰゲートとカソード間を短絡し
てdv／dt誤動作を防ぎ、また抵抗３３とＰ型拡
散領域２３上の容量C2とからなる放電回路によ
り、サイリスタの直流および低周波電圧下のスイ
ツチングは高感度のままであるから、高ゲート感
度と高dv／dt耐量とを兼ねそなえた単体のサイ
リスタ素子であるという利点がある。また、第１
の実施例において素子の順方向耐圧はＮ型領域２
２とＰ型領域２３の接合部で得られ、逆方向耐圧
はＰ型領域２１とＮ型領域の接合部で得られ、い
ずれもメサ型であるため、アノード端子２８′と
カソード端子２７′間にいずれの向きで高電圧が
加わつても耐圧は充分大きいという利点がある。
さらに、素子を金属パツケージに収容する場合、
アノードはアース電位となるパツケー面に直接配
置されて、電極２９もアース電位におとされるの
で、電極２９とアノード電極２８を直接結線する
必要がない利点があり、組立も容易となる。
ート領域内にカソードとは異なるＮ型拡散領域２
５を設けるとともに、Ｐゲート表面にポリシリコ
ン電極３２を設けることにより、急峻なアノー
ド・カソード間電圧に対してはポリシリコン電極
３２がMOSトランジスタのゲート電極として働
き、サイリスタのＰゲートとカソード間を短絡し
てdv／dt誤動作を防ぎ、また抵抗３３とＰ型拡
散領域２３上の容量C2とからなる放電回路によ
り、サイリスタの直流および低周波電圧下のスイ
ツチングは高感度のままであるから、高ゲート感
度と高dv／dt耐量とを兼ねそなえた単体のサイ
リスタ素子であるという利点がある。また、第１
の実施例において素子の順方向耐圧はＮ型領域２
２とＰ型領域２３の接合部で得られ、逆方向耐圧
はＰ型領域２１とＮ型領域の接合部で得られ、い
ずれもメサ型であるため、アノード端子２８′と
カソード端子２７′間にいずれの向きで高電圧が
加わつても耐圧は充分大きいという利点がある。
さらに、素子を金属パツケージに収容する場合、
アノードはアース電位となるパツケー面に直接配
置されて、電極２９もアース電位におとされるの
で、電極２９とアノード電極２８を直接結線する
必要がない利点があり、組立も容易となる。
第５図はこの発明の第２の実施例を示し、Ａは
断面図、Ｂは等価回路図である。この第２の実施
例では、Ｎ型拡散領域２４，２５間の第１のゲー
ト絶縁層３６直下に高抵抗Ｎ層（高抵抗領域）３
７が設けられている。その他は第１の実施例と同
一であり、同一部分には同一符号を付す。
断面図、Ｂは等価回路図である。この第２の実施
例では、Ｎ型拡散領域２４，２５間の第１のゲー
ト絶縁層３６直下に高抵抗Ｎ層（高抵抗領域）３
７が設けられている。その他は第１の実施例と同
一であり、同一部分には同一符号を付す。
このように構成されたサイリスタ素子において
は、アノード端子２８′とカソード端子２６′との
間に急峻な立上がりをもつ電圧が加わると、ポリ
シリコン電極３２の電位が第１の実施例と同様に
上昇し、そのため高抵抗Ｎ層３７は電子が蓄積さ
れて低抵抗となり、Ｎ型拡散領域２４と２５、ひ
いては領域２４と２３とがほぼ同電位になり、ス
イツチングしない。一方、ゆるい立上がり電圧や
直流電圧に対しては、ポリシリコン電極３２の電
位が第１の実施例と同様にＰ型領域２３と同電位
のままである。この時、サイリスタのゲート感度
は高抵抗Ｎ層３７で決まるため、高ゲート感度で
ある。
は、アノード端子２８′とカソード端子２６′との
間に急峻な立上がりをもつ電圧が加わると、ポリ
シリコン電極３２の電位が第１の実施例と同様に
上昇し、そのため高抵抗Ｎ層３７は電子が蓄積さ
れて低抵抗となり、Ｎ型拡散領域２４と２５、ひ
いては領域２４と２３とがほぼ同電位になり、ス
イツチングしない。一方、ゆるい立上がり電圧や
直流電圧に対しては、ポリシリコン電極３２の電
位が第１の実施例と同様にＰ型領域２３と同電位
のままである。この時、サイリスタのゲート感度
は高抵抗Ｎ層３７で決まるため、高ゲート感度で
ある。
したがつて、第２の実施例においても、高ゲー
ト感度で、高dv／dt耐量のサイリスタが得られ、
しかもゲート・カソード間抵抗も内蔵していると
いう特徴がある。さらに、高耐圧、組立製造の容
易性などの効果も第１の実施例と同様である。
ト感度で、高dv／dt耐量のサイリスタが得られ、
しかもゲート・カソード間抵抗も内蔵していると
いう特徴がある。さらに、高耐圧、組立製造の容
易性などの効果も第１の実施例と同様である。
なお、高抵抗Ｎ層３７は、Ｐ型領域２３の表面
にＮ型不純物を打込むことにより容易に作ること
がでできる。この技術を利用すると、ゲート電極
３２に0V以上のどんなわずかな電圧でも印加さ
れると、すぐに表面にＮ型反転層が形成され高抵
抗Ｎ層３７として機能する。このＮ型反転層とし
ての高抵抗Ｎ層の抵抗値はポリシリコン電極３２
の電圧上昇と共に急速に小さくなる。したがつ
て、どんな小さな立上がり電圧に対してもサイリ
スタ素子内部でdv／dt誤動作防止回路が形成さ
れるので、ゲート端子とカソード端子間にシヤン
ト抵抗を結合しなくともよい。したがつて、サイ
リスタ素子の感度は、サイリスタ構造のみで決ま
る極めて高感度なものにすることができる。
にＮ型不純物を打込むことにより容易に作ること
がでできる。この技術を利用すると、ゲート電極
３２に0V以上のどんなわずかな電圧でも印加さ
れると、すぐに表面にＮ型反転層が形成され高抵
抗Ｎ層３７として機能する。このＮ型反転層とし
ての高抵抗Ｎ層の抵抗値はポリシリコン電極３２
の電圧上昇と共に急速に小さくなる。したがつ
て、どんな小さな立上がり電圧に対してもサイリ
スタ素子内部でdv／dt誤動作防止回路が形成さ
れるので、ゲート端子とカソード端子間にシヤン
ト抵抗を結合しなくともよい。したがつて、サイ
リスタ素子の感度は、サイリスタ構造のみで決ま
る極めて高感度なものにすることができる。
なお、第４図および第５図に示した第１および
第２の実施例では、抵抗領域３３はポリシリコン
電極３２とＰゲート電極２７間に結合されている
が、これをカソード電極２６とポリシリコン電極
３２間に結合しても動作、効果は同様である。ま
た、Ｐゲート電極２７を構造的に設けず、外部か
ら光を素子の接合部に照射してスイツチング動作
させることも可能であり、動作効果は同様であ
る。
第２の実施例では、抵抗領域３３はポリシリコン
電極３２とＰゲート電極２７間に結合されている
が、これをカソード電極２６とポリシリコン電極
３２間に結合しても動作、効果は同様である。ま
た、Ｐゲート電極２７を構造的に設けず、外部か
ら光を素子の接合部に照射してスイツチング動作
させることも可能であり、動作効果は同様であ
る。
以上説明したように、この発明によれば、アノ
ードを裏面に形成したバーテイカル構造PNPN
素子において、Ｐゲート領域としての第２のＰ型
半導体層内にカソードとしての第１のＮ型拡散領
域とは別の第２のＮ型拡散領域を設け、この領域
と第１のＮ型拡散領域間を多結晶シリコンからな
る第１のゲート電極をもつMOS構造でつなげる
ようにし、さらに第１のゲート電極を抵抗領域を
介して第２のＰ型半導体層および第２のＮ型拡散
領域または第１のＮ型拡散領域につなげるように
したので、高耐圧、高ゲート感度、高dv／dt耐
量のデイスクリート型単体サイリスタ素子を得る
ことができる。そして、このサイリスタ素子は制
御系、通信、家電、その他あらゆるサイリスタの
応用分野に利用することができる。
ードを裏面に形成したバーテイカル構造PNPN
素子において、Ｐゲート領域としての第２のＰ型
半導体層内にカソードとしての第１のＮ型拡散領
域とは別の第２のＮ型拡散領域を設け、この領域
と第１のＮ型拡散領域間を多結晶シリコンからな
る第１のゲート電極をもつMOS構造でつなげる
ようにし、さらに第１のゲート電極を抵抗領域を
介して第２のＰ型半導体層および第２のＮ型拡散
領域または第１のＮ型拡散領域につなげるように
したので、高耐圧、高ゲート感度、高dv／dt耐
量のデイスクリート型単体サイリスタ素子を得る
ことができる。そして、このサイリスタ素子は制
御系、通信、家電、その他あらゆるサイリスタの
応用分野に利用することができる。
第１図ないし第３図は従来のサイリスタ素子を
示す断面図、第４図はこの発明のサイリスタ素子
の第１の実施例を示し、Ａは断面図、Ｂは等価回
路図、第５図はこの発明の第２の実施例を示し、
Ａは断面図、Ｂは等価回路図である。 ２１，２３…Ｐ型領域、２２…Ｎ型領域、２
４，２５…Ｎ型拡散領域、２６…カソード電極、
２７…Ｐゲート電極、２８…アノード電極、２９
…電極、３２…ポリシリコン電極、３３…抵抗、
３４…外部抵抗、３５…第２のゲート絶縁層、３
６…第１のゲート絶縁層、３７…高抵抗Ｎ層。
示す断面図、第４図はこの発明のサイリスタ素子
の第１の実施例を示し、Ａは断面図、Ｂは等価回
路図、第５図はこの発明の第２の実施例を示し、
Ａは断面図、Ｂは等価回路図である。 ２１，２３…Ｐ型領域、２２…Ｎ型領域、２
４，２５…Ｎ型拡散領域、２６…カソード電極、
２７…Ｐゲート電極、２８…アノード電極、２９
…電極、３２…ポリシリコン電極、３３…抵抗、
３４…外部抵抗、３５…第２のゲート絶縁層、３
６…第１のゲート絶縁層、３７…高抵抗Ｎ層。
Claims (1)
- 【特許請求の範囲】 １ アノード電極と、このアノード電極上に配置
された第１のＰ型半導体層と、この第１のＰ型半
導体層上に配置されたＮ型半導体層と、このＮ型
半導体層上に配置された第２のＰ型半導体層と、
この第２のＰ型半導体層の一表面から拡散により
形成された第１のＮ型拡散領域と、この第１のＮ
型拡散領域から所定の距離だけ離間して上記第２
のＰ型半導体層に拡散形成された第２のＮ型拡散
領域と、この第２のＮ型拡散領域と上記第１のＮ
型拡散領域間の上記第２のＰ型半導体層の表面
に、第１および第２のＮ型拡散領域上の一部に延
在して配置された第１のゲート絶縁層と、この第
１のゲート絶縁層上に、第１と第２のＮ型拡散領
域相互間上において配置された第１のゲート電極
と、上記第２のＰ型半導体層表面と上記第２のＮ
型拡散領域表面に接触して配置された第２のゲー
ト電極と、上記第１のＮ型拡散領域表面に接触し
て配置されたカソード電極と、上記第１のゲート
電極と、上記第２のゲート電極または上記カソー
ド電極間を電気的に結合させるように、上記第１
のゲート絶縁層上に配置された抵抗領域と、この
抵抗領域および上記第１のゲート電極上に配置さ
れた第２のゲート絶縁層と、上記第２のゲート絶
縁層上に、上記第１のゲート電極上に位置して配
置され、上記アノード電極と同電位とされる第３
のゲート電極とを具備してなるサイリスタ素子。 ２ 抵抗領域と第１のゲート電極がＮ型の多結晶
シリコンからなることを特徴とする特許請求の範
囲第１項記載のサイリスタ素子。 ３ アノード電極と、このアノード電極上に配置
された第１のＰ型半導体層と、この第１のＰ型半
導体層上に配置されたＮ型半導体層と、このＮ型
半導体層上に配置された第２のＰ型半導体層と、
この第２のＰ型半導体層の一表面から拡散により
形成された第１のＮ型拡散領域と、この第１のＮ
型拡散領域から所定の距離だけ離間して上記第２
のＰ型半導体層に拡散形成された第２のＮ型拡散
領域と、この第２のＮ型拡散領域と上記第１のＮ
型拡散領域間の上記第２のＰ型半導体層の表面
に、第１および第２のＮ型拡散領域上の一部に延
在して配置された第１のゲート絶縁層と、この第
１のゲート絶縁層上に、第１と第２のＮ型拡散領
域相互間上において配置された第１のゲート電極
と、上記第２のＰ型半導体層表面と上記第２のＮ
型拡散領域表面に接触して配置された第２のゲー
ト電極と、上記第１のＮ型拡散領域表面に接触し
て配置されたカソード電極と、上記第１のゲート
電極と、上記第２のゲート電極または上記カソー
ド電極間を電気的に結合させるように、上記第１
のゲート絶縁層上に配置された抵抗領域と、この
抵抗領域および上記第１のゲート電極上に配置さ
れた第２のゲート絶縁層と、上記第２のゲート絶
縁層上に、上記第１のゲート電極上に位置して配
置され、上記アノード電極と同電位とされる第３
のゲート電極と、上記第１、第２のＮ型拡散領域
間の上記第１のゲート絶縁層直下に配置された高
抵抗領域とを具備してなるサイリスタ素子。 ４ 抵抗領域と第１のゲート電極がＮ型の多結晶
シリコンからなることを特徴とする特許請求の範
囲第３項記載のサイリスタ素子。 ５ 高抵抗領域が低濃度のＮ型拡散領域からなる
ことを特徴とする特許請求の範囲第３項記載のサ
イリスタ素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147180A JPS56110263A (en) | 1980-02-04 | 1980-02-04 | Thyristor element |
| GB8102638A GB2070330B (en) | 1980-02-04 | 1981-01-28 | Thyristor elements |
| DE19813102916 DE3102916C2 (de) | 1980-02-04 | 1981-01-29 | Thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147180A JPS56110263A (en) | 1980-02-04 | 1980-02-04 | Thyristor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110263A JPS56110263A (en) | 1981-09-01 |
| JPH0126190B2 true JPH0126190B2 (ja) | 1989-05-22 |
Family
ID=11778982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147180A Granted JPS56110263A (en) | 1980-02-04 | 1980-02-04 | Thyristor element |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS56110263A (ja) |
| DE (1) | DE3102916C2 (ja) |
| GB (1) | GB2070330B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3112942A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor und verfahren zu seinem betrieb |
| DE3226624A1 (de) * | 1982-07-16 | 1984-01-19 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit geringem lichtleistungsbedarf und hoher kritischer spannungsanstiegsgeschwindigkeit |
| US4612562A (en) * | 1984-06-05 | 1986-09-16 | Kabushiki Kaisha Toshiba | PNPN switch device with capacitor formed outside active device areas |
| JPS6188563A (ja) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | 半導体スイツチ |
| JP2633585B2 (ja) * | 1987-10-16 | 1997-07-23 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| DE2945335A1 (de) * | 1979-11-09 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor |
-
1980
- 1980-02-04 JP JP1147180A patent/JPS56110263A/ja active Granted
-
1981
- 1981-01-28 GB GB8102638A patent/GB2070330B/en not_active Expired
- 1981-01-29 DE DE19813102916 patent/DE3102916C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2070330A (en) | 1981-09-03 |
| DE3102916C2 (de) | 1986-04-03 |
| JPS56110263A (en) | 1981-09-01 |
| DE3102916A1 (de) | 1981-12-10 |
| GB2070330B (en) | 1984-09-05 |
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