JP2021111752A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】スーパージャンクション構造を有するトレンチゲート型パワーＭＯＳＦＥＴにおいて、デバイスの耐圧向上とオン抵抗低減の両立が図れる半導体装置及びその製造方法を提供する。【解決手段】半導体装置のユニットセルにおいて、平面視でトレンチゲートＴＧとＰコラムＰＣを略直交するように配置し、かつ、断面視でＰベース領域（チャネル形成領域）ＢＲとＰコラムを分離して配置する。【選択図】図３

Description

本発明は、半導体装置の構造とその製造方法に係り、特に、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに適用して有効な技術に関する。
パワーＭＯＳＦＥＴにおいて、デバイスの耐圧（降伏電圧：ＢＶＤＳＳ）と単位面積で規格化したオン抵抗Ｒｏｎ・Ａ（Ｒｓｐ）とのトレードオフ関係がデバイス性能を向上させる上で重要な要素となる。その解決方法として、トレンチゲート構造の採用およびその微細化によりチャネル抵抗を低減する方法や、ドリフト層にｐ／ｎ層を周期的に形成する超接合構造（以下、スーパージャンクション（ＳＪ）構造とも呼ぶ）を採用する方法があり、シリコン限界を下回る超低オン抵抗の実現が可能となる。また、両者は組み合わせることが可能である。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「２つのトレンチゲートの間において、複数のコラム領域が、第１の方向と直交する第２の方向に沿って互いに離間して配置されており、第１の方向において、複数のコラム領域の中心は、２つのトレンチゲートの相互間の中心と重なっており、２つのトレンチゲートの下方にはコラム領域が形成されていないスーパージャンクション構造の高耐圧トランジスタ」が開示されている。（特許文献１の図１及び図２）
また、特許文献２には「複数のゲート電極が、活性領域を規定する溝が延在する方向と平面視において直交する方向に延在するように形成されているスーパージャンクション構造のパワーＭＯＳＦＥＴ」が開示されている。（特許文献２の図３８）
特開２０１０−１６３０９号公報 特開２０１４−１５４５９６号公報
ところで、上述したＳＪ構造では、周期的に配置されるｐ／ｎ層の狭ピッチ化や高濃度化により規格化オン抵抗Ｒｏｎ・Ａ（Ｒｓｐ）を低減することができるが、デバイスの耐圧（ＢＶＤＳＳ）や規格化オン抵抗Ｒｏｎ・Ａ（Ｒｓｐ）に対するｐ／ｎ層の寸法感度増大によるばらつき増大を伴うという課題がある。
つまり、一定以上の耐圧を確保するためのｐ／ｎ層の寸法マージンが減少し、ばらつき増大による製造歩留りの低下を引き起こす可能性がある。
上記特許文献１では、ＳＪ構造を構成する周期的なｐ／ｎ層のｐ層（以下、Ｐコラムとも呼ぶ）をトレンチゲートと直行する方向に沿って離間した配置としている。但し、トレンチ下部にはＰコラムは配置しない。これによりドリフト領域におけるＰコラムの占有率を下げてオン抵抗を低減している。
しかしながら、特許文献１の設計手法ではオン抵抗をさらに低減しようとした場合、トレンチおよび周期的なｐ／ｎ層のピッチを縮小かつ高濃度化する必要があり、ｐ／ｎ層の寸法変動（ばらつき）における耐圧およびオン抵抗の感度が高くなってしまう課題がある。
また、上記特許文献２では、コラム（ｎ型拡散領域ＮＲやｐ型拡散領域ＰＲ）とベース領域（チャネル領域ＰＣＨ）が繋がっており、パワーＭＯＳＦＥＴをオンさせる閾値電圧ＶＴがコラム領域の有無によりばらつき、安定性に欠けるという課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示の一実施の形態によれば、スーパージャンクション構造を有するトレンチゲート型パワーＭＯＳＦＥＴにおいて、平面視でトレンチゲートとコラムを略直交するように配置し、かつ、断面視でベース領域（チャネル形成領域）とコラム領域を分離して配置する。
前記一実施の形態によれば、スーパージャンクション構造を有するトレンチゲート型パワーＭＯＳＦＥＴにおいて、周期的なｐ／ｎ層を挟ピッチ化せずに単位セル当たりのゲート密度向上が図れ、オン抵抗の低減およびｐ／ｎ層の寸法変動（ばらつき）における耐圧およびオン抵抗の感度を抑制することができる。
これにより、デバイスの耐圧向上とオン抵抗低減の両立が図れる。
本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図１のセル領域ＣＲＡにおけるトレンチとコラムのレイアウトを示す平面拡大図である。 図２のＡ−Ａ’断面図である。 図３のａ−ａ’断面不純物濃度プロファイルを示す図である。 従来の半導体装置の構成を示す平面図である。 図５のセル領域ＣＲＢにおけるトレンチとコラムのレイアウトを示す平面拡大図である。 図６のＢ−Ｂ’断面図である。 本発明の一実施形態に係る効果を示す図である。 本発明の一実施形態に係る効果を示す図である。 本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図１０のセル領域ＣＲＣにおけるトレンチとコラムのレイアウトを示す平面拡大図である。 図１１のＣ−Ｃ’断面図である。 図１２のｃ−ｃ’断面不純物濃度プロファイルを示す図である。 本発明の一実施形態に係る効果を示す図である。 本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図１５のセル領域ＣＲＤにおけるトレンチとコラムのレイアウトを示す平面拡大図である。 図１６のＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造過程を示す断面図である。 図１８に続く半導体装置の製造過程を示す断面図である。 図１９に続く半導体装置の製造過程を示す断面図である。 図２０に続く半導体装置の製造過程を示す断面図である。 図２１に続く半導体装置の製造過程を示す断面図である。
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図９を参照して、実施例１の半導体装置について説明する。なお、図５から図７は、本実施例の構成を分かり易くするために、比較例として示す従来の半導体装置の図である。
先ず、図５から図７を用いて、従来の半導体装置について説明する。図５は、従来の半導体装置の構成を示す平面図である。従来の半導体装置は、パワーＭＯＳＦＥＴなどのトランジスタであり、ＳＪ構造を有する。裏面にドレイン電極（図５では図示せず）を持つ半導体基板ＳＢ上にセル領域ＣＲＢおよび周辺領域ＰＲが形成され、上面には上部ゲート電極ＵＧＥ、ゲート電極ＧＥおよびｎ＋ソース電極ＳＥを有している。
図６は、図５のセル領域ＣＲＢにおける平面拡大図である。セル領域ＣＲＢにおいて、トレンチゲートＴＧおよびＰコラムＰＣは共にＹ方向に沿ってそれぞれ一定の間隔で配列されている。また、ＰコラムＰＣの中心は、隣接する２つのトレンチゲートＴＧの相互間の中心と重なっており、トレンチゲートＴＧとＰコラムＰＣは交互に配置されている。ＰコラムＰＣとトレンチゲートＴＧの繰り返し間隔（配置ピッチ）は、それぞれＰｃｏｌとＰｔｒの一定間隔であり、ＰｃｏｌとＰｔｒは等間隔で配置されている。（Ｐｃｏｌ＝Ｐｔｒ）従って、トレンチゲートＴＧとＰコラムＰＣは、互いに交差することなく、並行な位置関係となっている。
図７は、図６のＢ−Ｂ’断面図であり、ユニットセルＵＣの断面構造を示している。従来の半導体装置は、図７に示すように、第１導電型（ｎ型）の高濃度不純物層ＨＩ１である半導体基板ＳＢの上にドリフト領域ＤＲとなる第１導電型（ｎ型）のエピタキシャル層ＥＰ１を有しており、半導体基板ＳＢの裏面にはドレイン電極ＤＥを備えている。
第１導電型（ｎ型）のエピタキシャル層ＥＰ１上には、下層から順に、ＰコラムＰＣとなる第２導電型（ｐ型）の不純物層ＩＬ２、Ｐベース領域ＢＲである第２導電型（ｐ型）の不純物層ＩＬ２、ｎ＋ソース領域ＳＲである第１導電型（ｎ型）の高濃度不純物層ＨＩ１を有している。なお、ＰコラムＰＣは、互いに隣接する２つのトレンチゲートＴＧの間に形成されており、２つのトレンチゲートＴＧの下方には形成されていない。
上述したように、ＰコラムＰＣの繰り返し間隔（配置ピッチ）ＰｃｏｌとトレンチゲートＴＧの繰り返し間隔（配置ピッチ）Ｐｔｒは、等間隔で配置されており（Ｐｃｏｌ＝Ｐｔｒ）、互いに交差することはない。
ここで、トレンチゲートＴＧの配置ピッチＰｔｒと同じピッチのＰコラム構成のままでセルピッチを縮小していくと、Ｒｓｐ（規格化オン抵抗）性能を確保するためにＰコラム開口寸法を縮小していく必要があり、Ｐコラム高濃度化を伴い、一定以上の耐圧を確保するための開口寸法マージンが減少する。つまり、開口寸法変動に対する耐圧変化が大きくなる。
また、トレンチゲートＴＧの配置ピッチＰｔｒを小さくすることで、チャネル密度を高くしてＲｓｐ（規格化オン抵抗）を低減することができるが、デバイスの耐圧（ＢＶＤＳＳ）のばらつきを考慮した時のＰコラムＰＣの配置ピッチＰｃｏｌを独立に最適化できないため、Ｒｓｐ（規格化オン抵抗）を十分に低減することができない。
また、トレンチゲートＴＧに対するＰコラムＰＣの位置により、オン電流の流れ易さが変わってしまうため、位置合わせずれにより閾値（ＶＴ）特性がばらついてしまう。
次に、図１から図４を用いて、これらの課題を解決するための本実施例の半導体装置の構成を説明する。
図１は、本実施例の半導体装置の構成を示す平面図である。本実施例の半導体装置は、パワーＭＯＳＦＥＴなどのトランジスタであり、ＳＪ構造を有する。裏面にドレイン電極（図１では図示せず）を持つ半導体基板ＳＢ上にセル領域ＣＲＡおよび周辺領域ＰＲが形成され、上面には上部ゲート電極ＵＧＥ、ゲート電極ＧＥおよびｎ＋ソース電極ＳＥを有している。
図２は、図１のセル領域ＣＲＡにおける平面拡大図である。セル領域ＣＲＡにおいて、Ｙ方向に沿ってトレンチゲートＴＧが一定の間隔で配列されており、Ｘ方向に沿ってＰコラムＰＣが一定の間隔で配列されている。従って、トレンチゲートＴＧとＰコラムＰＣは、互いに略直交するように約９０°の角度を成して配置されている。ＰコラムＰＣとトレンチゲートＴＧの繰り返し間隔は、それぞれＰｃｏｌとＰｔｒの一定間隔である。
ここで、トレンチゲートＴＧは、図３で後述するように、半導体基板ＳＢの表面に形成されたトレンチ（溝）にゲート酸化膜ＧＩを介してポリシリコン（Ｐｏｌｙ−Ｓｉ）等の電極材料を埋め込んで形成した埋込ゲート電極ＥＧである。また、ＰコラムＰＣは、半導体基板ＳＢの表面からＢ（ボロン）原子やＧａ（ガリウム）原子等のｐ型不純物をイオン注入で打ち込んだ後、熱処理により活性化することにより形成している。
図３は、図２のＡ−Ａ’断面図であり、ユニットセルＵＣの断面構造を示している。本実施例の半導体装置は、図３に示すように、第１導電型（ｎ型）の高濃度不純物層ＨＩ１である半導体基板ＳＢの上にドリフト領域ＤＲとなる第１導電型（ｎ型）のエピタキシャル層ＥＰ１を有しており、半導体基板ＳＢの裏面にはドレイン電極ＤＥを備えている。
第１導電型（ｎ型）のエピタキシャル層ＥＰ１上には、下層から順に、ＰコラムＰＣとなる第２導電型（ｐ型）の不純物層ＩＬ２、ドリフト領域ＤＲとなる第１導電型（ｎ型）のエピタキシャル層ＥＰ１、Ｐベース領域ＢＲである第２導電型（ｐ型）の不純物層ＩＬ２、ｎ＋ソース領域ＳＲである第１導電型（ｎ型）の高濃度不純物層ＨＩ１を有している。
ここで、ｎ＋ソース領域ＳＲは、Ｐベース領域ＢＲより浅く（半導体基板ＳＢの表面側に）形成されており、ＰコラムＰＣは、Ｐベース領域ＢＲより深く（半導体基板ＳＢの裏面側に）形成されている。また、埋込ゲート電極ＥＧ（トレンチゲートＴＧ）を一定間隔で有しており、第１導電型（ｎ型）のエピタキシャル層ＥＰ１（ドリフト領域ＤＲ）との界面にはゲート酸化膜ＧＩを有している。
埋込ゲート電極ＥＧ（トレンチゲートＴＧ）およびゲート酸化膜ＧＩの上層には絶縁膜層ＩＦがあり、その上層にはｎ＋ソース電極ＳＥを有している。ｎ＋ソース電極ＳＥは、トレンチゲートＴＧ間のストライプ状のコンタクトホールＣＨ（コンタクトＣＴ）を介してｎ＋ソース領域ＳＲより深く、Ｐベース領域ＢＲとドリフト領域ＤＲの界面より浅い位置まで形成されている。
さらに、ｎ＋ソース電極ＳＥのコンタクトＣＴ下部にはコンタクト抵抗を下げるためにベースコンタクト領域ＢＣＲである第２導電型（ｐ型）の高濃度不純物層ＨＩ２を有している。Ｐベース領域ＢＲは、ゲート酸化膜ＧＩを含むトレンチゲートＴＧより０．３μｍ程度浅く形成されており、ＰコラムＰＣは、ドリフト領域ＤＲによりＰベース領域ＢＲと０．６μｍ程度のスペースを空けて分離されている。
ＰコラムＰＣとＰベースＢＲの分離層であるドリフト領域ＤＲはトレンチゲートＴＧの下部を中心に位置し、その厚みは上述したように０．６μｍ程度で形成されている。
図４に、図３のａ−ａ’断面不純物濃度プロファイルを示す。図４の縦軸は不純物濃度を示し、横軸は半導体基板表面からの深さを示している。横軸の左側から右側へ向かって、ｎ＋ソース電極ＳＥからドレイン電極ＤＥ方向の不純物濃度の推移を示している。上述したように、Ｐベース領域ＢＲとＰコラムＰＣの間に第１導電型（ｎ型）のエピタキシャル層ＥＰ１（ｎ−エピ）からなるドリフト領域ＤＲが形成されており、Ｐベース領域ＢＲとＰコラムＰＣはドリフト領域ＤＲ（ｎ−エピ）によって分断されていることがわかる。
なお、図４に示すように、本実施例では、２つの濃度ピークが現れるように濃度分布を設けてＰコラムＰＣを形成している。
本実施例のような構成にすることで、図５〜図７に示した互いに隣接するトレンチゲートＴＧ間にＰコラムＰＣを必ず配置する従来構造と比較して、トレンチゲートＴＧの繰り返し間隔（配置ピッチ）Ｐｔｒを縮小してチャネル密度を向上させた場合であっても、ＰコラムＰＣの繰り返し間隔（配置ピッチ）Ｐｃｏｌを独立して最適化できるため、不純物濃度を過剰に高濃度にする必要がなく、規格化オン抵抗（Ｒｓｐ）を低減することができる。
次に、図８および図９を用いて、本実施例の効果を説明する。図８は、半導体装置（デバイス）の最大耐圧が得られる時のｐ／ｎコラムの電荷量が等しい（Ｑｐ＝Ｑｎ）とした場合のチャージインバランス率（ｐ／ｎコラムの電荷量のバランス）と耐圧（ＢＶＤＳＳ）および規格化オン抵抗Ｒｏｎ・Ａ（Ｒｓｐ）の関係を示している。
図５〜図７に示すような従来構造では、ある耐圧以上を満たすチャージインバランスマージンを保ったままＲｓｐを低減させるにはＰｃｏｌ／Ｐｔｒを縮小し、かつｐ／ｎコラムを高濃度化する必要がある。そのため、チャージインバランス率に対する耐圧および規格化オン抵抗の感度が高くなる課題があった。
一方、本実施例の構造は、チャージインバランス率に対する耐圧および規格化オン抵抗の感度を高くすることなく規格化オン抵抗を大幅に低減することができる。従って、基本性能の向上だけでなく、製造ばらつきにも強くなり、半導体装置の製品歩留り向上に寄与することができる。
パワーＭＯＳＦＥＴをオンさせるゲート電圧ＶＴはＰベース領域ＢＲの濃度とゲート酸化膜ＧＩの膜厚が支配的であるが、Ｐベース領域ＢＲとＰコラムＰＣを分離することで、Ｐベース領域ＢＲの濃度にＰコラムＰＣの干渉を防止することができ、ゲート電圧ＶＴの安定性が向上する。
図９に、トレンチゲートＴＧとＰコラムＰＣの位置合わせずれによるＶＴ特性への影響を示す。従来構造では、位置合わせずれによりトレンチゲートＴＧとＰコラムＰＣの距離が近くなると電流が流れ難くなり、遠いチャネルの全体の半分のみでＶＴ特性が決定する。例えば、位置合わせずれが０．０５μｍでＶＴが５０ｍＶ程度増加する。
一方、本実施例の構造では、位置合わせずれによる影響は受けないため、製造ばらつきに強くなり製造歩留まりを向上することができる。
図１０から図１４を参照して、実施例２の半導体装置について説明する。図１０は、本実施例の半導体装置の構成を示す平面図である。図１０のセル領域ＣＲＣは図１のセル領域ＣＲＡに対応しており、基本的な構成は図１と同様である。
図１１は、図１０のセル領域ＣＲＣにおける平面拡大図であり、基本的な構成は実施例１の図２と同様である。また、図１２は、図１１のＣ−Ｃ’断面図であり、基本的な構成は実施例１の図３と同様である。
図１３に、図１２のｃ−ｃ’断面不純物濃度プロファイルを示す。本実施例では、実施例１（図４）と同様にＰベース領域ＢＲとＰコラムＰＣの間に第１導電型（ｎ型）のエピタキシャル層ＥＰ１（ｎ−エピ）からなるドリフト領域ＤＲが形成されており、Ｐベース領域ＢＲとＰコラムＰＣはドリフト領域ＤＲ（ｎ−エピ）によって分断されているのに加えて、さらに図１３に示すように、ＰコラムＰＣの２つの濃度ピークの内、半導体基板表面から浅い領域の濃度ピークが深い領域の濃度ピークに比べて２０％程度が高くなるようにＰコラムＰＣを形成している。
本実施例の効果を図１４に示す。実施例１に比べて、耐圧のコラム幅依存性が小さくなり、最大耐圧を低くしても最小耐圧を得ることができ、第１導電型（ｎ型）のエピタキシャル層ＥＰ１（ｎ−エピ）からなるドリフト領域ＤＲの厚さ（エピ厚）を薄くすることができる。このため、規格化オン抵抗（Ｒｓｐ）をさらに低減することができる。
図１５から図１７を参照して、実施例３の半導体装置について説明する。図１５は、本実施例の半導体装置の構成を示す平面図である。図１５のセル領域ＣＲＤは図１のセル領域ＣＲＡに対応しており、基本的な構成は図１と同様である。
図１６は、図１５のセル領域ＣＲＤにおける平面拡大図である。本実施例では、実施例１（図２）と同様にＹ方向にトレンチゲートＴＧが一定の間隔（配置ピッチ）Ｐｔｒで配列されており、Ｘ方向にＰコラムＰＣが一定の間隔（配置ピッチ）Ｐｃｏｌで配列されている。但し、実施例１（図２）では、トレンチゲートＴＧとＰコラムＰＣが互いに９０°の角度を成して略直交するように配置されているのに対し、本実施例（図１６）では、トレンチゲートＴＧとＰコラムＰＣの成す角度が必ずしも９０°（直交）ではない点において異なっている。つまり、本実施例（図１６）のトレンチゲートＴＧとＰコラムＰＣは、９０°（直交）でない角度を成して互いに交差するように配置されている。
本実施例のような構成にすることで、半導体装置（パワーＭＯＳＦＥＴ）の製造工程において、トレンチゲートＴＧとＰコラムＰＣの位置合わせの際の回転誤差に対するマージンが拡大し、作業性が向上すると共に製造歩留りの向上が図れる。
図１８から図２２を参照して、実施例１（図１〜図４）に示した半導体装置の製造方法について説明する。図１８は、半導体装置の（ａ）工程から（ｅ）工程までの製造過程を工程順に示す断面図であり、上段に図２のＸ方向の断面を示し、下段に図２のＹ方向の断面を示している。図１９〜図２２についても、同様に各製造過程における断面図を工程順に示している。
先ず、（ａ）工程において、半導体基板ＳＢとして、第１導電型（ｎ型）高濃度不純物層ＨＩ１の例えばシリコン（Ｓｉ）等からなる（１００）面を主面とする基板を準備する。
続いて、（ｂ）工程において、半導体基板ＳＢ上にドリフト領域ＤＲとなる第１導電型（ｎ型）のエピタキシャル層ＥＰ１と絶縁膜層ＩＦを形成する。
続いて、（ｃ）工程において、絶縁膜層ＩＦ上にレジストマスクとなるフォトレジストＰＲを塗付した後、写真製版技術（フォトリソグラフィ）によりフォトレジストＰＲにトレンチゲートパターンを形成する。その後、フォトレジストＰＲをマスクにドライエッチングを行い、トレンチゲート形成部の絶縁膜ＩＦを除去する。
続いて、（ｄ）工程において、フォトレジストＰＲおよびパターンニングされた絶縁膜層ＩＦ（ハードマスク）をマスクに異方性ドライエッチングを行い、第１導電型（ｎ型）エピタキシャル層ＥＰ１のトレンチゲート形成部にトレンチ（溝）を形成する。
続いて、（ｅ）工程において、アッシングとウェットエッチングによりフォトレジストＰＲおよび絶縁膜ＩＦを除去した後、熱酸化によりトレンチ（溝）を含む第１導電型（ｎ型）エピタキシャル層ＥＰ１上に絶縁膜層ＩＦを形成する。
次に、図１９の（ｆ）工程において、ＣＶＤ（Chemical Vapor Deposition）によりトレンチ（溝）内を埋め込むように絶縁膜層ＩＦ上に別の絶縁膜層ＩＦをさらに成膜する。
続いて、（ｇ）工程において、ＣＭＰ（Chemical Mechanical Polishing）により平坦化処理を行い、トレンチ（溝）内の絶縁膜層ＩＦを残して第１導電型（ｎ型）エピタキシャル層ＥＰ１上の絶縁膜層ＩＦを除去する。
続いて、（ｈ）工程および（ｉ）工程において、熱処理によりトレンチ（溝）内の絶縁膜層ＩＦおよび第１導電型（ｎ型）エピタキシャル層ＥＰ１上に絶縁膜層ＩＦを形成した後、さらにＣＶＤによりシリコン窒化膜（Si3N4膜）ＳＮを形成し、さらにその上にＣＶＤにより絶縁膜層ＩＦを堆積する。その後、絶縁膜層ＩＦ上にフォトレジストＰＲを塗付し、写真製版技術（フォトリソグラフィ）によりフォトレジストＰＲにＰコラム注入用のパターンを形成する。
次に、（ｊ）工程および図２０の（ｋ）工程において、フォトレジストＰＲをマスクに、ドライエッチングを行い、絶縁膜層ＩＦにＰコラム注入用のパターンを形成する。この際、シリコン窒化膜（Si3N4膜）ＳＮはエッチングストッパー層として機能する。その後、フォトレジストＰＲおよびパターニングされた絶縁膜層ＩＦをマスクにＰコラム形成のためのイオン注入を行い、アッシングとドライエッチング、ウェットエッチングによりフォトレジストＰＲおよびパターニングされた絶縁膜層ＩＦ、シリコン窒化膜（Si3N4膜）ＳＮ、トレンチ（溝）内の絶縁膜層ＩＦを除去する。
続いて、（ｌ）工程において、ゲート酸化処理によりトレンチ（溝）を含む第１導電型（ｎ型）エピタキシャル層ＥＰ１上にゲート酸化膜ＧＩを形成する。このゲート酸化処理には、例えば、ウェットＯ２によるパイロジェニック酸化やドライ酸化、塩素雰囲気中の酸化（ＨＣｌ酸化）等を用いる。
続いて、（ｍ）工程および（ｎ）工程において、ＣＶＤによりトレンチ（溝）内を埋め込むようにゲート酸化膜ＧＩ上にポリシリコン膜（Poly-Si膜）を成膜し、写真製版技術（フォトリソグラフィ）およびドライエッチングによりトレンチゲートＴＧとなる埋込ゲート電極ＥＧを形成する。
続いて、（ｏ）工程において、イオン注入によりＰベース領域ＢＲとなる第２導電型（ｐ型）の不純物層ＩＬ２を形成する。
次に、図２１の（ｐ）工程において、イオン注入によりゲート酸化膜ＧＩとＰベース領域ＢＲの間の領域にｎ＋ソース領域ＳＲとなる第１導電型（ｎ型）高濃度不純物層ＨＩ１を形成する。
続いて、（ｑ）工程において、ＣＶＤにより絶縁膜層ＩＦを成膜する。
続いて、（ｒ）工程において、絶縁膜層ＩＦ上にフォトレジストＰＲを塗付し、写真製版技術（フォトリソグラフィ）によりフォトレジストＰＲにコンタクトホールパターンを形成する。
続いて、（ｓ）工程において、フォトレジストＰＲをマスクにドライエッチングを行い、絶縁膜層ＩＦおよびｎ＋ソース領域ＳＲ、Ｐベース領域ＢＲにコンタクトホールを形成する。この際、コンタクトホールは互いに隣接する２つのトレンチゲートＴＧ間にストライプ状に形成する。また、コンタクトホールの底部はｎ＋ソース領域ＳＲより深く、Ｐベース領域ＢＲとドリフト領域ＤＲの界面より浅い位置になるように形成する。
続いて、（ｔ）工程において、アッシングによりフォトレジストＰＲを除去する。
次に、図２２の（ｕ）工程において、イオン注入によりコンタクトホールの底部にコンタクト抵抗を下げるためのベースコンタクト領域ＢＣＲとなる第２導電型（ｐ型）の高濃度不純物層ＨＩ２を形成する。
最後に、（ｖ）工程において、コンタクトホール内を埋め込むようにｎ＋ソース電極ＳＥとなるポリシリコン膜（Poly-Si膜）を成膜し、下地工程が完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＢ…半導体基板
ＳＣ…半導体チップ
ＧＥ…ゲート電極
ＵＧＥ…上部ゲート電極
ＰＲ…周辺領域
ＣＲ，ＣＲＡ，ＣＲＢ，ＣＲＣ，ＣＲＤ…セル領域
ＳＥ…ｎ＋ソース電極
ＵＣ…ユニットセル
ＤＥ…ドレイン電極
ＨＩ１…第１導電型（ｎ型）の高濃度不純物層
ＥＰ１…第１導電型（ｎ型）のエピタキシャル層
ＤＲ…ドリフト領域
ＩＬ２…第２導電型（ｐ型）の不純物層
ＰＣ…Ｐコラム
ＥＧ…埋込ゲート電極
ＴＧ…トレンチゲート
ＢＲ…Ｐベース領域
ＨＩ２…第２導電型（ｐ型）の高濃度不純物層
ＢＣＲ…ベースコンタクト領域
ＧＩ…ゲート酸化膜
ＳＲ…ｎ＋ソース領域
ＩＦ…絶縁膜層
ＣＨ…コンタクトホール
ＣＴ…コンタクト
ＰＲ…フォトレジスト（レジストマスク）
ＳＮ…シリコン窒化膜（Si3N4膜）

Claims (18)

  1. 半導体基板の主面上に形成された第１導電型の第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成された第２導電型のＰコラム領域と、
    前記Ｐコラム領域上に形成された第１導電型の第２エピタキシャル層と、
    前記第２エピタキシャル層上に形成された第２導電型の不純物層と、
    前記第２導電型の不純物層上に形成された第１導電型の不純物層と、
    前記第１導電型の不純物層および前記第２導電型の不純物層を貫通し、底部が前記Ｐコラム領域と前記第２エピタキシャル層との界面より前記第２エピタキシャル層側に位置するトレンチの内部に埋め込まれたゲート酸化膜と、
    前記ゲート酸化膜を介して前記トレンチの内部に埋め込まれたトレンチゲート電極と、を備え、
    前記半導体基板を平面視した際、前記Ｐコラム領域は第１方向へ延在して配置されており、前記トレンチゲート電極は前記第１方向と交差する第２方向へ延在して配置されている半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１方向と前記第２方向は直交している半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記半導体基板を平面視した際、前記トレンチゲート電極は等間隔に複数配置されている半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記半導体基板を平面視した際、前記Ｐコラム領域は等間隔に複数配置されている半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記第２導電型の不純物層は、Ｐベース領域であり、
    前記Ｐコラム領域と前記Ｐベース領域は、前記第２エピタキシャル層により分離されている半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記第２エピタキシャル層の厚みは、約０．６μｍである半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記Ｐコラム領域は、当該Ｐコラム領域の深さ方向において、２つの不純物濃度ピークを有する半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記２つの不純物濃度ピークの内、浅い側の不純物濃度ピークの不純物濃度は深い側の不純物濃度ピークの不純物濃度より高い半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記浅い側の不純物濃度ピークの不純物濃度は、前記深い側の不純物濃度ピークの不純物濃度より約２０％高い半導体装置。
  10. （ａ）半導体基板の主面上に、第１導電型の第１エピタキシャル層を形成する工程、
    （ｂ）前記第１エピタキシャル層上にＰコラム領域となる第２導電型の第１不純物層を形成する工程、
    （ｃ）前記第１不純物層上に第１導電型の第２エピタキシャル層を形成する工程、
    （ｄ）前記第２エピタキシャル層上に第２導電型の第２不純物層を形成する工程、
    （ｅ）前記第２不純物層上に第１導電型の第３不純物層を形成する工程、
    （ｆ）前記第３不純物層および前記第２不純物層を貫通し、底部が前記第１不純物層と前記第２エピタキシャル層との界面より前記第２エピタキシャル層側に位置するトレンチを形成する工程、
    （ｇ）前記トレンチの内部にゲート酸化膜を介して埋込ゲート電極を形成する工程、
    を有し、
    前記半導体基板を平面視した際、前記第１不純物層は第１方向へ延在して形成され、前記埋込ゲート電極は前記第１方向と交差する第２方向へ延在して形成される半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法であって、
    前記第１方向と前記第２方向は直交する半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法であって、
    前記半導体基板を平面視した際、前記埋込ゲート電極は等間隔に複数形成される半導体装置の製造方法。
  13. 請求項１０に記載の半導体装置の製造方法であって、
    前記半導体基板を平面視した際、前記第１不純物層は等間隔に複数形成される半導体装置の製造方法。
  14. 請求項１０に記載の半導体装置の製造方法であって、
    前記第１不純物層と前記第２不純物層は、前記第２エピタキシャル層により分離される半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法であって、
    前記第２エピタキシャル層の厚みは、約０．６μｍである半導体装置の製造方法。
  16. 請求項１０に記載の半導体装置の製造方法であって、
    前記第１不純物層は、当該第１不純物層の深さ方向において、２つの不純物濃度ピークを有する半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法であって、
    前記２つの不純物濃度ピークの内、浅い側の不純物濃度ピークの不純物濃度は深い側の不純物濃度ピークの不純物濃度より高い半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法であって、
    前記浅い側の不純物濃度ピークの不純物濃度は、前記深い側の不純物濃度ピークの不純物濃度より約２０％高い半導体装置の製造方法。
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