JP6052394B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6052394B2
JP6052394B2 JP2015505200A JP2015505200A JP6052394B2 JP 6052394 B2 JP6052394 B2 JP 6052394B2 JP 2015505200 A JP2015505200 A JP 2015505200A JP 2015505200 A JP2015505200 A JP 2015505200A JP 6052394 B2 JP6052394 B2 JP 6052394B2
Authority
JP
Japan
Prior art keywords
trench
layer
width
semiconductor
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015505200A
Other languages
English (en)
Other versions
JPWO2014141472A1 (ja
Inventor
真也 岩崎
真也 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Application granted granted Critical
Publication of JP6052394B2 publication Critical patent/JP6052394B2/ja
Publication of JPWO2014141472A1 publication Critical patent/JPWO2014141472A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Description

本明細書に記載の技術は、半導体装置およびその製造方法に関する。
トレンチゲート型半導体装置では、一般に、トレンチゲートは、半導体基板の表面から、ボディ層とドリフト層との境界よりも深い位置まで伸びるトレンチをエッチングによって形成し、このトレンチの内壁にゲート絶縁膜を形成した上でゲート電極を充填することによって形成できる。また、ボディ層は、半導体基板の表面側にイオン注入を行うことによって形成できる。トレンチゲート型半導体装置の製造工程においては、トレンチゲートを形成する工程とボディ層を形成する工程の順序は、適宜入れ替えることができる。
特開２０１０−１０３３２６号公報
ボディ層を形成する工程を先に行うと、ゲート酸化膜を形成する際に、ゲート酸化膜の近傍の半導体基板の不純物が吸収される。このため、ゲート酸化膜近傍の半導体基板の不純物濃度がばらついて、閾値電圧のばらつきの要因となる。一方で、トレンチゲートを形成する工程を先に行うと、後で行うボディ層を形成する工程において、半導体基板の表面とゲート電極の表面の高さが相違して、段差が生じる。この状態で半導体基板の表面からイオン注入を行うと、半導体基板のトレンチ側面のゲート酸化膜の近傍においてイオンの注入深さがばらつき、半導体装置の閾値電圧のばらつきの要因となる。
本明細書は、不純物の濃度や注入深さのばらつきによって生じる閾値電圧のばらつきを抑制可能な半導体装置およびその製造方法を提供する。
本明細書は、第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型のボディ層と、ボディ層の表面の一部に設けられた第１導電型の第１半導体層と、を含む半導体基板と、半導体基板の表面からボディ層および第１半導体層を貫通してドリフト層に達するトレンチゲートと、を備える半導体装置を開示する。トレンチゲートは、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に配置されたゲート電極とを備えている。半導体基板のボディ層に接する深さに位置するトレンチの内壁は、半導体基板の（１００）結晶面である。トレンチの長手方向に垂直な短手方向の幅は、半導体基板の第１半導体層の下端からボディ層の下端までの深さとなる位置の幅よりも表面となる位置の幅が狭い。
上記の半導体装置では、トレンチの長手方向に垂直な短手方向の幅は、半導体基板の第１半導体層の下端からボディ層の下端までの深さとなる位置の幅よりも表面となる位置の幅が狭い。このため、半導体基板の表面とゲート電極の表面の高さが相違して段差が生じる位置が、半導体基板の第１半導体層の下端からボディ層の下端までの深さとなる位置において、トレンチの短手方向の中央側により近くなり、トレンチ側面のゲート酸化膜から離れる。その結果、トレンチゲートを形成する工程を先に行い、ボディ層を形成する工程を後に行う場合に、トレンチ側面のゲート酸化膜の近傍の半導体基板においてイオンの注入深さがばらつくことを防ぐことができる。さらに、上記の半導体装置では、半導体基板のボディ層に接する深さに位置するトレンチの内壁は、半導体基板の（１００）結晶面である。このため、ゲート酸化膜と半導体基板との界面準位密度が低く、不純物イオン濃度のばらつきが抑制される。上記の半導体装置によれば、不純物の濃度や注入深さのばらつきによって生じる閾値電圧のばらつきを抑制できる。
本明細書は、第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型のボディ層と、ボディ層の表面の一部に設けられた第１導電型の第１半導体層と、を含む半導体基板と、半導体基板の表面からボディ層および第１半導体層を貫通してドリフト層に達するトレンチゲートと、を備える半導体装置の製造方法を開示する。この製造方法では、トレンチゲートは、ドリフト層を含む半導体ウェハに、トレンチの長手方向に垂直な短手方向の幅が、半導体装置のボディ層の深さとなる位置よりも表面となる位置の開口部で狭いトレンチを形成し、トレンチの内壁にゲート絶縁膜を形成し、トレンチ内にゲート絶縁膜に接するゲート電極を充填し、トレンチの開口部の下方に位置するゲート電極の少なくとも一部を除去して、除去部を形成し、除去部にゲート電極を充填することによって形成し、ボディ層は、ゲート電極を充填した後に、半導体ウェハに第２導電型のイオンを注入することによって形成してもよい。
実施例１に係る半導体装置の平面図である。 図１のＩＩ−ＩＩ線断面図である。 図１のＩＩＩ−ＩＩＩ線断面図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 変形例に係る半導体装置の製造工程を示す図である。 従来の半導体装置の製造工程を示す図である。
本明細書が開示する半導体装置は、トレンチゲート型の半導体装置であって、第１導電型のドリフト層と、ドリフト層の表面に側に設けられた第２導電型のボディ層と、ボディ層の表面の一部に設けられた第１導電型の第１半導体層と、を含む半導体基板と、半導体基板の表面からボディ層および第１半導体層を貫通してドリフト層に達するトレンチゲートと、を備える。本明細書が開示する半導体装置の具体例を挙げると、限定されないが、ＩＧＢＴ、ＭＯＳＦＥＴ等を例示することができる。ＩＧＢＴにおいては、第１半導体層は、エミッタ層である。ＭＯＳＦＥＴにおいては、第１半導体層は、ソース層である。
図１，２は、実施例１に係る半導体装置１０を示している。半導体装置１０は、半導体基板１００と、半導体基板１００の表面側（ｚ軸の正方向側）に形成された複数のトレンチゲート１２０と、半導体基板１００の裏面、表面にそれぞれ接する裏面電極１３１および表面電極１３２とを備えている。トレンチゲート１２０の長手方向はｙ方向であり、長手方向に直交する短手方向はｘ方向である。複数のトレンチゲート１２０は、ｘ方向に間隔を空けて配置されている。
半導体基板１００には、縦型のＩＧＢＴが形成されている。図１，２に示すように、半導体基板１００は、ｐ＋型のコレクタ層１０１と、ｎ−型のバッファ層１０２と、ｎ型のドリフト層１０３と、ｐ型のボディ層１０４と、ｎ＋型のエミッタ層１０５とを備えている。ボディ層１０４は、ドリフト層１０３の表面に接しており、その一部が半導体基板１００の表面に露出している。エミッタ層１０５は、ボディ層１０４の表面の一部に設けられるとともに半導体基板１００の表面に露出し、ボディ層１０４によってドリフト層１０３と分離されている。バッファ層１０２は、ドリフト層１０３の裏面に設けられている。コレクタ層１０１は、バッファ層１０２の裏面に接するとともに半導体基板１００の裏面に露出している。エミッタ層１０５およびボディ層１０４は、表面電極１３２に接し、コレクタ層１０１は、裏面電極１３１に接している。
トレンチゲート１２０は、半導体基板１００の表面からボディ層１０４を貫通してドリフト層１０３に至るトレンチ１２１と、トレンチ１２１の内壁面に形成されたゲート絶縁膜１２２と、ゲート絶縁膜１２２に覆われてトレンチ１２１内に充填されているゲート電極１２３とを備えている。ゲート電極１２３と表面電極１３２との間に、絶縁膜１３６が設けられている。絶縁膜１３６によって、ゲート電極１２３と表面電極１３２とは絶縁されている。トレンチゲート１２０は、半導体基板１００の表面近傍においてエミッタ層１０５と接しており、エミッタ層１０５よりも深い側（ｚ軸の負方向側）においてボディ層１０４に接しており、ボディ層１０４よりも深い側においてドリフト層１０３に接している。ボディ層１０４に接する深さに位置するトレンチ１２１の内壁１０４ａ，１０４ｂは、半導体基板の（１００）結晶面である。内壁１０４ａ，１０４ｂは、ｘ方向と直交し互いに対向しており、半導体基板１００の表面１０４ａに対してほぼ垂直である。トレンチ１２１のｘ方向の幅は、半導体基板１００の表面側の位置でＤ１であり、エミッタ層１０５の下端からボディ層１０４の下端までの深さとなる位置でＤ２であり、Ｄ１＜Ｄ２である。幅がＤ２である部分の上端から幅がＤ１である部分の下端に向かって、トレンチ１２１のｘ方向の幅は、ほぼ直線状に徐々に狭くなっている。半導体基板１００の表面となる位置では、エミッタ層１０５の下端からボディ層１０４の下端までの深さとなる位置に比べて、半導体基板１００がトレンチ１２１のｘ方向の中央に向かって突き出した状態となっている。
上記のとおり、半導体装置１０では、トレンチ１２１の長手方向に垂直な短手方向の幅は、半導体基板１００のエミッタ層１０５の下端からボディ層１０４の下端までの深さとなる位置における幅（Ｄ２）よりも半導体基板１００の表面となる位置における幅（Ｄ１）が狭い。このため、半導体基板１００の表面となる位置では、エミッタ層１０５の下端からボディ層１０４の下端までの深さとなる位置に比べて、半導体基板１００がトレンチ１２１のｘ方向の中央に向かって突き出した状態となる。その結果、従来と比較して、半導体基板１００の表面とゲート電極１２３の表面の高さが相違して段差が生じる位置が、トレンチ１２１の短手方向（ｘ方向）の中央側により近くなり、エミッタ層１０５の下端からボディ層１０４の下端までの深さとなる位置における、トレンチ１２１の側面のゲート酸化膜１２２から離れる。これによって、後述するように、トレンチゲート１２０を形成する工程を先に行い、ボディ層１０４を形成する工程を後に行う場合に、半導体基板１００のトレンチ１２１の側面のゲート酸化膜１２２の近傍においてイオンの注入深さがばらつくことを防ぐことができる。上記の半導体装置１０によれば、不純物の濃度や注入深さのばらつきによって生じる閾値電圧のばらつきを抑制できる。また、半導体装置１０では、ボディ層１０４に接する深さに位置するトレンチ１２１の内壁１０４ａ，１０４ｂは、半導体基板１００の（１００）結晶面である。このため、他の結晶面を用いる場合と比べて、ゲート酸化膜１２２と半導体基板１００との界面準位密度が低く、不純物イオン濃度のばらつきが抑制される。
図３〜１６を用いて、半導体装置１０の製造方法の一例を説明する。まず、図３に示すように、ｎ層９０３（ドリフト層１０３となる層）を備えた、半導体ウェハ９００を準備する。次に、半導体ウェハ９００の表面に酸化膜のマスク９９１を形成して、その表面にさらにレジスト９９２を形成する。レジスト９９２は、トレンチ１２１を形成するための開口部９９２ａを有している。開口部９９２ａのｘ方向の幅ｄ１はトレンチ１２１における幅Ｄ１にほぼ等しく、ｙ方向の長さは、トレンチ１２１のｙ方向の長さにほぼ等しい。
次に、図４に示すように、ドライエッチングを行って、マスク９９１に開口部９９１ａを形成する。開口部９９１ａの形状および大きさは、開口部９９２ａの形状および大きさに概ね一致する。さらに、図５に示すように、レジスト９９２を除去する。
図５の状態で、半導体ウェハ９００をエッチングし、図６に示すように、浅いトレンチ９００ｂを形成する。トレンチ９００ｂの幅は、開口部９９１ａの幅にほぼ等しい。トレンチ９００ｂの深さは、図２においてトレンチ１２１のｘ方向の幅がＤ１である部分の下端の深さに対応するように設定される。次に、図７に示すように、半導体ウェハ９００の表面に酸化膜９９３を形成する。さらに、図８に示すように、トレンチ９００ｂの底部を覆う領域の酸化膜９９３を除去し、トレンチ９００ｂの底部を露出させる。図８の状態で、半導体ウェハ９００に対して等方性のドライエッチング処理を行って、図９に示すように、トレンチ９８１ａを形成する。半導体ウェハ９００の表面近傍は、酸化膜９９３で覆われているため、トレンチ９８１ａを形成する工程でエッチングされることなく、トレンチ９００ｂの幅が維持される。トレンチ９８１ａのｘ方向の幅は、酸化膜９９３の下端から所定の深さまで半導体ウェハ９００の深さ方向（ｚ軸の負方向）に深くなるに従って広くなり、さらに深い位置では、トレンチ１２１における幅Ｄ２にほぼ等しい、略一定の幅となっている。
次に、トレンチ９８１ａを形成する際に半導体ウェハ９００が受けた損傷を修復する処理を行う。この処理によって、図１０に示すように、トレンチ９８１ａの内壁に酸化膜９８２が形成される。次に、図１１に示すように、エッチングによって酸化膜９９１，９８２を除去する。これによって、トレンチ９８１が形成される。トレンチ９８１の形状および大きさは、トレンチ１２１の形状および大きさに概ね一致する。
次に、図１２に示すように、半導体ウェハ９００の表面およびトレンチ９８１に酸化膜９８４を形成する。酸化膜９８４を形成する方法としては、ドライ酸化法、ウェット酸化法、ＣＶＤ法等の従来公知の形成方法を用いることができる。酸化膜９８４の一部は、ゲート絶縁膜１２２となる。次に、図１３に示すように、トレンチ９８１内にポリシリコン９８５を充填する。ポリシリコン９８５を形成する方法としては、ＰＶＤ法、ＣＶＤ法等の従来公知の形成方法を用いることができる。この際、半導体ウェハ９００の表面にもポリシリコン９８５が堆積されるため、図１４に示すように、ゲート電極１２３となる部分を除いて、ポリシリコン９８５を除去する。ポリシリコン９８５の表面９８５ａは、半導体ウェハ９００の表面９００ａに対して窪んでいる。
次に、ボディ層１０４を形成するために、図１４に示す半導体ウェハ９００に、その表面側からｐ型の不純物イオンを注入する。表面９８５ａは、表面９００ａに対して窪んでいるため、図１５に示すように、表面９８５ａの下方に照射されたイオン９７１は、表面９００ａの下方に照射されたイオン９７２よりも半導体ウェハ９００の深い位置に注入される。表面９００ａは、トレンチ９８１のｘ方向の中央に向かって突出しているため、ポリシリコン９８５内においてイオン９７１とイオン９７２の注入位置が変化する。言い換えると、イオン９７１とイオン９７２の注入位置が変化する領域が、トレンチ９８１の側壁および酸化膜９８４から離れてトレンチ９８１のｘ方向の中央側にずれている。
図１８は、従来のトレンチ形状を有する半導体装置の製造工程に関し、図１５と同様に、ボディ層を形成するためにｐ型のイオン注入を行う工程について説明する図である。半導体ウェハ９００と同様に、半導体ウェハ８００は、ｎ層８０３を備えている。半導体ウェハ８００には、トレンチ８８１が形成されている。トレンチ８８１のｘ方向の幅は、半導体ウェハ８００の深さ方向にほぼ一定である。トレンチ８８１の内壁等に酸化膜８８４が形成されており、トレンチ８８１内にポリシリコン８８５が充填されている。酸化膜８８４の一部はゲート絶縁膜となり、ポリシリコン８８５はゲート電極となる。ボディ層を形成するために、半導体ウェハ８００に、その表面側からｐ型の不純物イオンを注入する。ポリシリコン８８５の表面８８５ａは、半導体ウェハ８００の表面８００ａに対して窪んでいるため、図１８に示すように、表面８８５ａの下方に照射されたイオン８７１は、表面８００ａの下方に照射されたイオン８７２よりも半導体ウェハ９００の深い位置に注入される。その結果、イオン８７１とイオン８７２の境界がトレンチ８８１の側壁（ｘ軸に略垂直な内壁）の近傍に位置することとなり、半導体ウェハ８００のトレンチ８８１近傍において、イオンの注入深さのばらつきが発生し易くなる。
これに対して、半導体装置１０の製造工程では、イオン９７１とイオン９７２の注入位置が変化する領域が、トレンチ９８１の側壁および酸化膜９８４から離れてトレンチ９８１のｘ方向の中央側にずれている。このため、半導体ウェハ９００のトレンチ９８１の側面の酸化膜９８４の近傍においてイオンの注入深さがばらつくことを防ぐことができる。
次に、エミッタ層１０５を形成するために、半導体ウェハ９００の表面側にｎ型のイオン注入を行い、バッファ層１０２およびコレクタ層１０１を形成するために、半導体ウェハ９００の裏面側にｎ型およびｐ型のイオン注入を行い、アニール処理する。これによって、図１６に示すように、半導体ウェハ９００の表面側にｐ層９０４（ボディ層１０４となる層）およびｎ＋層９０５を形成し、半導体ウェハ９００の裏面側にｐ＋層９０１（コレクタ層１０１となる層）およびｎ層９０２（バッファ層１０２となる層）を形成する。さらに、半導体ウェハ９００の表面の酸化膜９８４を除去する。さらに、従来公知の製造方法を用いて裏面電極１３１、表面電極１３２等を形成することで、図１に示す半導体装置１０を製造することができる。
なお、トレンチ９８１内にポリシリコン９８５をより確実に充填するために、以下の工程を追加してもよい。まず、図１３の状態のポリシリコン９８５にエッチング処理を行い、図１７に示すように、半導体ウェハ９００の表面のポリシリコン９８５と、トレンチ９８１の開口部９８８の下方に位置するポリシリコン９８５の少なくとも一部を除去し、除去部９８７を形成する。さらに、再度、ポリシリコン９８５を形成する工程を行い、除去部９８７にポリシリコン９８５を充填する。これによって、開口部９８８が、底部側よりも狭くなっているトレンチ９８１内に、ポリシリコン９８５をより確実に充填することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (2)

  1. 第１導電型のドリフト層と、
    ドリフト層の表面側に設けられた第２導電型のボディ層と、
    ボディ層の表面の一部に設けられた第１導電型の第１半導体層と、を含む半導体基板と、
    半導体基板の表面からボディ層および第１半導体層を貫通してドリフト層に達するトレンチゲートと、を備え、
    トレンチゲートは、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に配置されたゲート電極とを備え、
    半導体基板のボディ層に接する深さに位置するトレンチの内壁は、半導体基板の（１００）結晶面であり、
    前記（１００）結晶面は、半導体基板の表面に対して直交する面であり、
    トレンチは、平面視したときのトレンチの長手方向に垂直な短手方向に、第１の幅と、第２の幅を備え、
    第１の幅は、半導体基板の表面となる位置の幅であり、
    第２の幅は、半導体基板の第１半導体層の下端からボディ層の下端までの深さとなる位置の幅であり、
    第１の幅は、第２の幅よりも狭い、
    半導体装置の製造方法であって、
    トレンチゲートは、
    ドリフト層を含む半導体ウェハに、平面視したときのトレンチの長手方向に垂直な短手方向の幅が、半導体基板の第１半導体層の下端からボディ層の下端までの深さとなる位置における第２の幅よりも、半導体基板の表面となる位置の開口部における第１の幅のほうが狭いトレンチを形成し、
    トレンチの内壁にゲート絶縁膜を形成し、
    トレンチ内にゲート絶縁膜に接するゲート電極を充填し、
    ボディ層は、ゲート電極を充填した後に、半導体ウェハに第２導電型のイオンを注入することによって形成する、
    半導体装置の製造方法。
  2. トレンチゲートはさらに、
    ゲート電極を充填した後であって、半導体ウェハに第２導電型のイオンを注入する前に、
    トレンチの開口部の下方に位置するゲート電極の少なくとも一部を除去して、除去部を形成し、
    除去部にゲート電極を充填することによって形成する、
    請求項１に記載の半導体装置の製造方法。
JP2015505200A 2013-03-15 2013-03-15 半導体装置およびその製造方法 Expired - Fee Related JP6052394B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/057459 WO2014141472A1 (ja) 2013-03-15 2013-03-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP6052394B2 true JP6052394B2 (ja) 2016-12-27
JPWO2014141472A1 JPWO2014141472A1 (ja) 2017-02-16

Family

ID=51536166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015505200A Expired - Fee Related JP6052394B2 (ja) 2013-03-15 2013-03-15 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20160027881A1 (ja)
EP (1) EP2975648A4 (ja)
JP (1) JP6052394B2 (ja)
CN (1) CN105190897A (ja)
WO (1) WO2014141472A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019040954A (ja) * 2017-08-23 2019-03-14 トヨタ自動車株式会社 半導体装置
KR102100863B1 (ko) * 2018-12-06 2020-04-14 현대오트론 주식회사 SiC MOSFET 전력 반도체 소자
DE102019218731A1 (de) * 2019-12-03 2021-06-10 Robert Bosch Gmbh Vertikaler Feldeffekttransistor und Verfahren zum Ausbilden desselben

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP2004241768A (ja) * 2003-01-16 2004-08-26 Fuji Electric Device Technology Co Ltd 半導体素子
US20050157571A1 (en) * 2003-12-12 2005-07-21 Infineon Technologies Ag Power transistor cell and power transistor component with fusible link
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US20120286353A1 (en) * 2011-05-12 2012-11-15 Chin-Te Kuo Trench mos structure and method for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
JP2006066611A (ja) * 2004-08-26 2006-03-09 Toshiba Corp 半導体装置
KR100650828B1 (ko) * 2005-06-16 2006-11-27 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
US7494891B2 (en) * 2006-09-21 2009-02-24 International Business Machines Corporation Trench capacitor with void-free conductor fill
US8384152B2 (en) * 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
JP4670915B2 (ja) * 2008-08-08 2011-04-13 ソニー株式会社 半導体装置
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012178389A (ja) * 2011-02-25 2012-09-13 Renesas Electronics Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP2004241768A (ja) * 2003-01-16 2004-08-26 Fuji Electric Device Technology Co Ltd 半導体素子
US20050157571A1 (en) * 2003-12-12 2005-07-21 Infineon Technologies Ag Power transistor cell and power transistor component with fusible link
JP2006324488A (ja) * 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US20120286353A1 (en) * 2011-05-12 2012-11-15 Chin-Te Kuo Trench mos structure and method for forming the same

Also Published As

Publication number Publication date
EP2975648A1 (en) 2016-01-20
US20160027881A1 (en) 2016-01-28
CN105190897A (zh) 2015-12-23
WO2014141472A1 (ja) 2014-09-18
JPWO2014141472A1 (ja) 2017-02-16
EP2975648A4 (en) 2016-03-30

Similar Documents

Publication Publication Date Title
CN107958873B (zh) 鳍式场效应管及其形成方法
JP5864784B2 (ja) 半導体装置及び半導体装置の製造方法
JP5791821B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2010047267A1 (ja) Ｉｇｂｔ、及び、ｉｇｂｔの製造方法
TWI617031B (zh) Ｆｉｎｆｅｔ結構及其製造方法
JP2010147219A (ja) 半導体装置及びその製造方法
JP5895947B2 (ja) Ｉｇｂｔの製造方法
CN105428237A (zh) Nmos晶体管及其形成方法
JP6563639B2 (ja) 半導体装置及び半導体装置の製造方法
JP6571467B2 (ja) 絶縁ゲート型スイッチング素子とその製造方法
US20160149029A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP6052394B2 (ja) 半導体装置およびその製造方法
CN112242305A (zh) 半导体器件及其制造方法
JP5807653B2 (ja) 半導体装置の製造方法
CN104465391A (zh) 半导体器件的制造方法
TW201601310A (zh) 半導體裝置
US10319831B2 (en) Semiconductor device with a gate electrode positioned in a semiconductor substrate
JP2003273354A (ja) 半導体装置およびその製造方法
CN110718582A (zh) 半导体结构及其形成方法
US10804376B2 (en) Method of manufacturing semiconductor device
CN110718464B (zh) 半导体结构及其形成方法
JP2017117963A (ja) 半導体装置の製造方法
US20160276450A1 (en) Semiconductor device
JP7102919B2 (ja) 半導体装置の製造方法
CN107393964B (zh) 一种高性能finfet器件及其制备方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161003

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161114

R151 Written notification of patent or utility model registration

Ref document number: 6052394

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees