WO2019049572A1 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
WO2019049572A1
WO2019049572A1 PCT/JP2018/029195 JP2018029195W WO2019049572A1 WO 2019049572 A1 WO2019049572 A1 WO 2019049572A1 JP 2018029195 W JP2018029195 W JP 2018029195W WO 2019049572 A1 WO2019049572 A1 WO 2019049572A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
region
semiconductor device
insulating film
type
Prior art date
Application number
PCT/JP2018/029195
Other languages
English (en)
French (fr)
Inventor
熊田　恵志郎
悠一 橋爪
保幸 星
啓久 鈴木
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201880014453.6A priority Critical patent/CN110383489B/zh
Priority to JP2019540832A priority patent/JP6863464B2/ja
Publication of WO2019049572A1 publication Critical patent/WO2019049572A1/ja
Priority to US16/548,977 priority patent/US11145724B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/384—Bump effects
    • H01L2924/3841—Solder bridging
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method of manufacturing the silicon carbide semiconductor device.
  • silicon is used as a constituent material of a power semiconductor device that controls high voltage and large current.
  • power semiconductor devices such as bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors), MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and these are used according to applications. It is done.
  • bipolar transistors and IGBTs have higher current densities and can be made larger than MOSFETs, but can not be switched at high speed.
  • the use of the bipolar transistor is limited at a switching frequency of about several kHz
  • the use of an IGBT is limited at a switching frequency of about several tens of kHz.
  • power MOSFETs have lower current density and are difficult to increase in current as compared to bipolar transistors and IGBTs, but high-speed switching operation up to about several MHz is possible.
  • SiC silicon carbide
  • Silicon carbide is a chemically very stable semiconductor material, has a wide band gap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures.
  • silicon carbide is expected as a semiconductor material that can sufficiently reduce the on-resistance because the maximum electric field strength is also larger by one digit or more than that of silicon.
  • Such characteristics of silicon carbide also apply to other wide band gap semiconductors having a wider band gap than silicon, such as gallium nitride (GaN). Therefore, by using the wide band gap semiconductor, the breakdown voltage of the semiconductor device can be increased.
  • the carrier frequency is applied at a frequency one digit higher than that of the conventional semiconductor device using silicon when used in an inverter.
  • the heat generation temperature to the chip becomes high, which affects the reliability of the semiconductor device.
  • a bonding wire is joined to the front surface electrode on the front surface side of the substrate as a wiring material for extracting the potential of the front surface electrode to the outside, and the semiconductor device has a high temperature of 200 ° C. or higher, for example.
  • the adhesion between the front surface electrode and the bonding wire is reduced, which affects the reliability.
  • FIG. 22 is a cross-sectional view showing a structure of a conventional silicon carbide semiconductor device. As shown in FIG. 22, an MOS gate having a general trench gate structure on the front surface (surface on the p-type silicon carbide epitaxial layer 3 side) side of a semiconductor substrate made of silicon carbide (hereinafter referred to as a silicon carbide substrate).
  • the silicon carbide substrate (semiconductor chip) is formed of an n + -type silicon carbide epitaxial layer 2 and an n-type high concentration current diffusion region on an n + -type support substrate (hereinafter referred to as n + -type silicon carbide substrate) 1 made of silicon carbide.
  • n + -type silicon carbide substrate n + -type support substrate
  • Each silicon carbide layer to be the region 6 and the p-type silicon carbide epitaxial layer 3 is epitaxially grown in order.
  • the first p + -type base region 4 is selectively provided between adjacent trenches 18 (mesa portion). Further, in the n-type high concentration region 6, a second p + -type base region 5 partially covering the bottom of the trench 18 is selectively provided. The second p + -type base region 5 is provided at a depth not reaching the n-type silicon carbide epitaxial layer 2. The second p + -type base region 5 and the first p + -type base region 4 may be formed simultaneously. The first p + -type base region 4 is provided in contact with the p-type silicon carbide epitaxial layer 3.
  • Reference numerals 7 to 11, 13 and 15 denote an n + -type source region, a p ++ -type contact region, a gate insulating film, a gate electrode, an interlayer insulating film, a source electrode and a source electrode pad, respectively.
  • a plating film 16 is provided on the source electrode pad 15.
  • a pin-shaped electrode 19 connected to the plating film 16 through a solder 17 is provided.
  • a back surface electrode 14 is provided on the back surface side of the n + -type silicon carbide substrate 1.
  • the surface electrode and the bonding layer partially formed on the surface electrode are provided, and the end of the bonding layer is in the region on the surface electrode A semiconductor device located is known (see, for example, Patent Document 1).
  • the electrode portion is formed of an Al electrode and a Ni plating layer, and from the top of the interlayer insulating film to the bottom of the recess present on the surface of the Al electrode
  • the semiconductor device which makes the length of 1.8 micrometers or more is publicly known (for example, refer to patent documents 2).
  • the interlayer insulating film is adjacent to the plurality of first portions covering the respective trench gates.
  • a semiconductor device including a second portion formed along a direction crossing the first portion between the first portions (see, for example, Patent Document 3).
  • FIG. 23 is a top view showing a part of the structure of a conventional silicon carbide semiconductor device.
  • the silicon carbide semiconductor device includes a gate pad region 100, a source pad region 110 and a plating region 120.
  • the right view in FIG. 23 is an enlarged view of the dotted line portion in the left view.
  • the groove 17 is formed on the surface of the source electrode pad 15, so the solder 17 advances along the groove B and the solder 17 becomes the groove B Is pushed into the end T of the
  • solder 17 In the silicon carbide semiconductor device, polyimide is provided as the protective film 20 on the source electrode 13, but the solder 17 enters the gap between the polyimide and the source electrode 13 due to the stress of the solder 17 which is pressed.
  • the source electrode 13 is formed of aluminum (Al)
  • Al does not serve as a barrier for the solder 17. Therefore, the solder 17 reaches the surface of the silicon carbide base, and the characteristics of the silicon carbide semiconductor device are degraded. Furthermore, solder 17 may enter interlayer insulating film 11 to short-circuit source electrode 13 and gate electrode 10, which may damage the silicon carbide semiconductor device.
  • An object of the present invention is to provide a method of manufacturing a silicon carbide semiconductor device.
  • the silicon carbide semiconductor device has the following features.
  • a first conductivity type first semiconductor layer having an impurity concentration lower than that of the semiconductor substrate is provided on the front surface of the semiconductor substrate of the first conductivity type.
  • a second semiconductor layer of a second conductivity type is selectively provided on the surface of the first semiconductor layer opposite to the semiconductor substrate side.
  • a first semiconductor region of a first conductivity type is selectively provided in a surface layer of the second semiconductor layer opposite to the semiconductor substrate side.
  • a gate electrode is provided on the opposite side of the second semiconductor layer to the semiconductor substrate side via a gate insulating film.
  • An interlayer insulating film is provided on the gate electrode.
  • a stripe-shaped contact hole is provided in the interlayer insulating film so as to expose the second semiconductor layer and the first semiconductor region.
  • a first electrode is provided on the surface of the second semiconductor layer and the first semiconductor region.
  • a plating film is selectively provided on the first electrode. Solder is provided on the plating film.
  • a second electrode is provided on the back surface of the semiconductor substrate. In the region where the plating film is provided, each of the contact holes has at least one convex portion extending in the direction intersecting the stripe shape.
  • the convex portion is made of the gate electrode and the interlayer insulating film.
  • the convex portion is made of the interlayer insulating film.
  • a barrier metal is further provided between the interlayer insulating film and the first electrode, and the convex portion is made of a barrier metal.
  • the contact hole is not provided in the interlayer insulating film in the region where the plating film is provided.
  • the convex portion is arranged in a hexagonal shape when viewed from the upper surface.
  • the gate electrode has a stripe shape in a region where the plating film is not provided, and the stripe shape in a region where the plating film is provided. It is characterized in that it has a stripe shape or a polygonal shape different in direction.
  • the silicon carbide semiconductor device further includes a trench penetrating through the second semiconductor layer to reach the first semiconductor layer, and the gate electrode is formed in the trench. It is characterized in that it is provided via a gate insulating film.
  • the method for manufacturing a silicon carbide semiconductor device has the following features. First, a first step of forming a first semiconductor layer of the first conductivity type having a lower impurity concentration than the semiconductor substrate is performed on the front surface of the semiconductor substrate of the first conductivity type. Next, a second step of selectively forming a second semiconductor layer of the second conductivity type on the surface of the first semiconductor layer opposite to the semiconductor substrate side is performed. Next, a third step of selectively forming a first semiconductor region of the first conductivity type on the surface layer of the second semiconductor layer opposite to the semiconductor substrate side is performed.
  • a fourth step of forming a gate electrode on the side opposite to the semiconductor substrate side of the second semiconductor layer via a gate insulating film is performed.
  • a fifth step of forming an interlayer insulating film on the gate electrode is performed.
  • a sixth step of forming a stripe-shaped contact hole in the interlayer insulating film to expose the second semiconductor layer and the first semiconductor region is performed.
  • a seventh step of forming a first electrode on the surfaces of the second semiconductor layer and the first semiconductor region is performed.
  • an eighth step of selectively forming a plating film on the first electrode is performed.
  • a ninth step of forming a solder on the plating film is performed.
  • each of the contact holes is formed to have at least one convex portion extending in a direction intersecting the stripe shape.
  • the convex portion is formed of the gate electrode and the interlayer insulating film.
  • the convex portion is formed of the interlayer insulating film.
  • a barrier metal is further provided between the interlayer insulating film and the first electrode, and the convex portion is formed of a barrier metal. It is characterized by
  • the contact hole is not formed in the interlayer insulating film in the region where the plating film is provided in the above-described invention.
  • the plating film is provided in a stripe shape in the region where the plating film is not provided.
  • the plating film is characterized in that it is formed in a stripe shape or a polygon shape different in direction from the stripe shape.
  • the gate electrode has a portion extending in the direction intersecting the stripe shape. This portion fills the groove at the top of the source electrode pad and prevents solder from flowing along the groove at the top of the source electrode pad. Thereby, the amount of solder reaching the end of the groove decreases, and the stress to which the solder is pressed is reduced, so that the solder can be prevented from entering the inside of the silicon carbide semiconductor device. Therefore, the characteristics of the silicon carbide semiconductor device do not deteriorate, and the reliability does not decrease.
  • the solder is prevented from reaching the surface of the silicon carbide base, the characteristics are not deteriorated, and the reliability is not deteriorated. It plays an effect.
  • FIG. 1 is a cross-sectional view showing a structure of a portion C-C ′ of FIG. 3 and FIG. 4 of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a structure of a portion D-D 'in FIGS. 3 and 4 of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3 is a perspective view showing a part of the structure of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 4 is a top view showing the structure of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 7 is a surface view of the A-A ′ portion of FIG. 1 of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (part 1).
  • FIG. 9 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (part 2).
  • FIG. 10 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (part 3).
  • FIG. 11 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (part 4).
  • FIG. 12 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (No. 5).
  • FIG. 13 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (part 6).
  • FIG. 14 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment (part 7).
  • FIG. 15 is a cross-sectional view showing a structure of a portion D-D 'in FIG. 16 of the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 16 is a perspective view showing a part of the structure of the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 17 is a cross-sectional view showing a structure of a portion C-C 'in FIG. 19 of the silicon carbide semiconductor device according to the third embodiment.
  • FIG. 18 is a cross-sectional view showing a structure of a portion D-D 'in FIG. 19 of the silicon carbide semiconductor device according to the third embodiment.
  • FIG. 19 is a perspective view showing a part of the structure of the silicon carbide semiconductor device according to the third embodiment.
  • FIG. 20 is a top view showing the structure of the silicon carbide semiconductor device according to the fourth embodiment.
  • FIG. 21 is a top view showing another structure of the silicon carbide semiconductor device according to the fourth embodiment.
  • FIG. 22 is a cross-sectional view showing a structure of a conventional silicon carbide semiconductor device.
  • FIG. 23 is a top view showing a part of the structure of a conventional silicon carbide semiconductor device.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • the notation of n and p including + and-is the same it indicates that the concentration is close, and the concentration is not necessarily the same.
  • Embodiment 1 The semiconductor device according to the present invention is configured using a wide band gap semiconductor.
  • a silicon carbide semiconductor device manufactured using, for example, silicon carbide (SiC) as a wide band gap semiconductor will be described by taking a MOSFET as an example.
  • FIG. 1 is a cross-sectional view showing a structure of a portion CC ′ of FIG. 3 and FIG. 4 of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of the DD ′ portion of FIGS. 3 and 4 of the silicon carbide semiconductor device according to the first embodiment.
  • the silicon carbide semiconductor device includes a first main surface (front surface) of an n + -type silicon carbide substrate (semiconductor substrate of the first conductivity type), For example, an n-type silicon carbide epitaxial layer (first semiconductor layer of the first conductivity type) 2 is deposited on the (0001) plane (Si plane).
  • the n + -type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N).
  • the n-type silicon carbide epitaxial layer 2 is a low concentration n-type drift layer doped with, for example, nitrogen at an impurity concentration lower than that of the n + -type silicon carbide substrate 1.
  • An n-type high concentration region 6 is formed on the surface of the n-type silicon carbide epitaxial layer 2 opposite to the n + -type silicon carbide substrate 1 side.
  • the n-type high concentration region 6 is a high concentration n-type drift layer doped with, for example, nitrogen at an impurity concentration lower than the n + -type silicon carbide substrate 1 and higher than the n-type silicon carbide epitaxial layer 2.
  • the n + -type silicon carbide substrate 1, the n-type silicon carbide epitaxial layer 2 and the p-type silicon carbide epitaxial layer (second conductive second semiconductor layer) 3 described later are combined to form a silicon carbide semiconductor substrate.
  • a back surface electrode 14 is provided on the second main surface (the back surface, ie, the back surface of the silicon carbide semiconductor substrate) of the n + -type silicon carbide substrate 1.
  • the back surface electrode 14 constitutes a drain electrode.
  • a drain electrode pad (not shown) is provided on the surface of the back electrode 14.
  • a stripe-like trench structure is formed on the first main surface side (p-type silicon carbide epitaxial layer 3 side) of the silicon carbide semiconductor substrate.
  • trench 18 is a p-type silicon carbide epitaxial from the surface of p-type silicon carbide epitaxial layer 3 opposite to n + -type silicon carbide substrate 1 (on the first main surface side of the silicon carbide semiconductor substrate).
  • the n-type silicon carbide epitaxial layer 2 is reached through the layer 3.
  • the gate insulating film 9 is formed on the bottom and the side wall of the trench 18 along the inner wall of the trench 18, and the striped gate electrode 10 is formed inside the gate insulating film 9 in the trench 18.
  • the gate electrode 10 is insulated from the n-type silicon carbide epitaxial layer 2 and the p-type silicon carbide epitaxial layer 3 by the gate insulating film 9. A part of the gate electrode 10 protrudes from the upper side (the source electrode pad 15 side) of the trench 18 to the source electrode pad 15 side.
  • the second p + -type base region 5 is formed under the trench 18, and the width of the second p + -type base region 5 is wider than the width of the trench 18.
  • the first p + -type base region 4 and the second p + -type base region 5 are doped with, for example, aluminum.
  • a part of the first p + -type base region 4 may be extended to the trench 18 side to be connected to the second p + -type base region 5.
  • a portion of the first 1p + -type base region 4, and the 1p + -type base region 4 a 2p + -type base region 5 and is arranged direction (hereinafter, referred to as a first direction) direction perpendicular to the x (hereinafter In the second direction y)
  • the planar layout may be alternately arranged repeatedly with the n-type high concentration region 6.
  • FIG. 7 is a surface view of the AA ′ portion of FIG. 1 of the silicon carbide semiconductor device according to the first embodiment.
  • Figure 7 shows a state where the 1,2P + -type base regions 4 and 5 are connected by a portion 24 of the 1p + -type base region 4 (hatched portion).
  • the reason is that holes generated when avalanche breakdown occurs at the junction of the second p + -type base region 5 and the n-type silicon carbide epitaxial layer 2 are efficiently evacuated to the source electrode 13 by the source electrode 13. This is to reduce the burden and increase the reliability.
  • a p-type silicon carbide epitaxial layer 3 is provided on the base first main surface side of the n-type silicon carbide epitaxial layer 2.
  • n + type source region (first semiconductor region of the first conductivity type) 7 and p ++ type contact region 8 are selectively provided on the substrate first main surface side. ing.
  • the n + -type source region 7 is in contact with the trench 18.
  • the n + -type source region 7 and the p ++ -type contact region 8 are in contact with each other.
  • n-type silicon carbide epitaxial layer 1 on the side of the first main surface of the substrate sandwiched by first p + -type base region 4 and second p + -type base region 5, p-type silicon carbide epitaxial layer 3 and An n-type high concentration region 6 is provided in a region sandwiched by the second p + -type base region 5.
  • trench MOS gates metal-oxide-semiconductor insulated gate
  • Interlayer insulating film 11 is provided on the entire surface on the first main surface side of the silicon carbide semiconductor base so as to cover gate electrode 10 embedded in trench 18.
  • Source electrode 13 is in contact with n + -type source region 7 and p ++ -type contact region 8 via a contact hole opened in interlayer insulating film 11.
  • the contact holes opened in the interlayer insulating film have a stripe shape corresponding to the shape of the gate electrode 10.
  • Source electrode 13 is electrically insulated from gate electrode 10 by interlayer insulating film 11.
  • a source electrode pad 15 is provided on the source electrode 13.
  • a barrier metal (not shown) may be provided between the source electrode 13 and the interlayer insulating film 11 to prevent the diffusion of metal atoms from the source electrode 13 to the gate electrode 10 side.
  • the plating film 16 is selectively provided on the top of the source electrode pad 15, and the solder 17 is selectively provided on the surface side of the plating film 16.
  • the solder 17 is provided with a pin-like electrode 19 which is a wiring material for extracting the potential of the source electrode 13 to the outside.
  • the pin-like electrode has a needle-like shape and is joined to the source electrode pad 15 in an upright state.
  • a protective film 20 is provided on the top of the source electrode pad 15 where the plating film 16 is not provided.
  • gate electrode 10 has a portion E extending in the direction intersecting the stripe shape (the width direction of trench 18). It is connected to the gate electrode 10 of the trench 18. Since the stripe shape of the gate electrode 10 and the contact hole is almost parallel, the portion E corresponds to a convex portion extending in the direction intersecting the stripe shape of the contact hole. The portion E is provided in a region facing the source electrode 13 on which the solder 17 and the plating film 16 are provided.
  • FIG. 1 is a cross-sectional view of a portion where the gate electrode 10 does not have a portion E extending in the direction intersecting the stripe shape
  • FIG. 2 has a portion E extending in the direction intersecting the stripe shape. It is sectional drawing of a part.
  • FIG. 3 is a perspective view showing a part of the structure of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3 shows a part of the structure of the silicon carbide semiconductor device before the interlayer insulating film 11 is formed.
  • the source electrode 13 is not provided in the region where the portion E of the gate electrode 10 is provided. Therefore, it is not necessary to remove the interlayer insulating film 11 in order to electrically connect the source electrode 13 and the source electrode pad 15.
  • the height of the interlayer insulating film 11 provided on the gate electrode 10 becomes uniform.
  • the groove B on the upper side of the source electrode pad 15 is filled.
  • FIG. 4 is a top view showing the structure of the silicon carbide semiconductor device according to the first embodiment.
  • at least one, preferably a plurality of extended portions E of the gate electrode 10 are provided on the groove B. Since the groove B is filled in the portion where the portion E is provided, the flow of the solder 17 along the groove B at the top of the source electrode pad 15 is inhibited.
  • the solder 17 that has flowed along the groove B changes direction by colliding with the portion where the portion E is provided, as shown by the arrow S in FIG. 4, and the flow is dispersed. Conventionally, the solder 17 has flowed into the groove B, but as shown in FIG.
  • the solder 17 also flows to the convex portion A of the upper portion of the source electrode pad 15 as well as the groove B. Flow is dispersed. By dispersing the flow, the amount of solder 17 reaching the end portion T of the groove B is reduced, and the stress to which the solder 17 is pressed is reduced, so that the solder 17 enters the inside of the silicon carbide semiconductor device. Can be prevented.
  • FIG. 5 is a top view showing another structure of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 5 is an example in which the portions E are arranged in a hexagonal shape.
  • the part E may be arranged at the position of the center F of the hexagon.
  • the portion E may be the entire contact hole in the region where the plating film 16 is provided. In other words, in the region where the plating film 16 is provided, the contact hole is not provided in the interlayer insulating film 11 (see FIG. 6). Since gate electrode 10 is in the form of stripes, source electrode pad 15 is electrically connected to n + type source region 7 and p ++ type contact region 8 through the contact hole formed in the region where plating film 16 is not provided. ing.
  • FIG. 8 to 14 are cross-sectional views schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • an n + -type silicon carbide substrate 1 made of n-type silicon carbide is prepared.
  • a first n-type silicon carbide epitaxial layer 2a made of silicon carbide while doping an n-type impurity such as nitrogen atom on the first main surface of the n + -type silicon carbide substrate 1 has a thickness of, for example, about 30 ⁇ m.
  • the first n-type silicon carbide epitaxial layer 2 a becomes the n-type silicon carbide epitaxial layer 1. The state up to here is shown in FIG.
  • an ion implantation mask having a predetermined opening is formed of, for example, an oxide film by photolithography.
  • a p-type impurity such as aluminum is injected into the opening of the oxide film to form a lower first p + -type base region 4a having a depth of about 0.5 ⁇ m.
  • the second p + -type base region 5 to be the bottom of the trench 18 may be formed.
  • the distance between the adjacent lower first p + -type base region 4a and the second p + -type base region 5 is about 1.5 ⁇ m.
  • the impurity concentration of lower first p + -type base region 4a and second p + -type base region 5 is set to, for example, about 5 ⁇ 10 18 / cm 3 . The state up to here is shown in FIG.
  • n-type impurity such as nitrogen is ion-implanted in the opening, and a portion of the surface region of the first n-type silicon carbide epitaxial layer 2a has a depth of, for example, 0.
  • a lower n-type high concentration region 6a of about 5 ⁇ m is provided.
  • the impurity concentration of lower n-type high concentration region 6a is set to, for example, about 1 ⁇ 10 17 / cm 3 .
  • a second n-type silicon carbide epitaxial layer 2b doped with an n-type impurity such as nitrogen is formed with a thickness of about 0.5 ⁇ m.
  • the impurity concentration of the second n-type silicon carbide epitaxial layer 2b is set to about 3 ⁇ 10 15 / cm 3 .
  • an ion implantation mask having a predetermined opening is formed, for example, with an oxide film by photolithography.
  • a p-type impurity such as aluminum is injected into the opening of the oxide film, and the upper first p + -type base region 4b having a depth of about 0.5 ⁇ m is formed to overlap the lower first p + -type base region 4a Do.
  • the lower first p + -type base region 4 a and the upper first p + -type base region 4 b form a continuous region to become a first p + -type base region 4.
  • the impurity concentration of the upper first p + -type base region 4b is set to, for example, about 5 ⁇ 10 18 / cm 3 .
  • an n-type impurity such as nitrogen is ion implanted into the opening, and a depth of 0.5 ⁇ m, for example, is formed in a portion of the surface region of the second silicon carbide epitaxial layer 2b.
  • An upper n-type high concentration region 6 b is provided.
  • the impurity concentration of the upper n-type high concentration region 6 b is set to, for example, about 1 ⁇ 10 17 / cm 3 .
  • the upper n-type high concentration region 6 b and the lower n-type high concentration region 6 a are formed so as to be at least partially in contact with each other, and form the n-type high concentration region 6.
  • the n-type high concentration region 6 may or may not be formed on the entire surface of the substrate. The state up to here is shown in FIG.
  • p-type silicon carbide epitaxial layer 3 doped with a p-type impurity such as aluminum is formed to a thickness of about 1.3 ⁇ m.
  • the impurity concentration of p-type silicon carbide epitaxial layer 3 is set to about 4 ⁇ 10 17 / cm 3 . The state up to here is shown in FIG.
  • an ion implantation mask having a predetermined opening is formed, for example, with an oxide film by photolithography.
  • An n-type impurity such as phosphorus (P) is ion-implanted into the opening to form an n + -type source region 7 in a part of the surface of the p-type silicon carbide epitaxial layer 3.
  • the impurity concentration of the n + -type source region 7 is set to be higher than the impurity concentration of the p-type silicon carbide epitaxial layer 3.
  • a p ++ -type contact region 8 is provided by ion-implanting a p-type impurity such as aluminum into a part of.
  • the impurity concentration of the p ++ -type contact region 8 is set to be higher than the impurity concentration of the p-type silicon carbide epitaxial layer 3. The state up to here is shown in FIG.
  • each ion implantation region may be activated collectively by one heat treatment, or may be activated by heat treatment every time ion implantation is performed.
  • a trench formation mask having a predetermined opening is formed, for example, with an oxide film by photolithography.
  • dry etching is performed to form a trench 18 penetrating the p-type silicon carbide epitaxial layer 3 and reaching the n-type silicon carbide epitaxial layer 2.
  • the bottom of trench 18 may reach a first p + -type base region 4 formed in n-type silicon carbide epitaxial layer 2.
  • the trench formation mask is removed. The state up to here is shown in FIG.
  • gate insulating film 9 is formed along the surfaces of n + -type source region 7 and p ++ -type contact region 8 and the bottom and sidewalls of trench 18.
  • the gate insulating film 9 may be formed by thermal oxidation by heat treatment at a temperature of about 1000 ° C. in an oxygen atmosphere. Further, the gate insulating film 9 may be formed by a method of depositing by a chemical reaction such as high temperature oxidation (HTO) or the like.
  • HTO high temperature oxidation
  • a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the gate insulating film 9.
  • the polycrystalline silicon layer may be formed to fill the trench 18.
  • the polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to form the gate electrode 10. In this patterning, the gate electrode 10 is extended in the direction intersecting the stripe shape in a region facing the source electrode pad 15 where the solder 17 and the plating film 16 are provided so that the gate electrodes 10 are connected to each other. .
  • phosphorus glass is deposited to a thickness of about 1 ⁇ m so as to cover the gate insulating film 9 and the gate electrode 10, and the interlayer insulating film 11 is formed.
  • a barrier metal (not shown) made of titanium (Ti) or titanium nitride (TiN) may be formed to cover the interlayer insulating film 11.
  • the interlayer insulating film 11 and the gate insulating film 9 are patterned by photolithography to form a contact hole in which the n + -type source region 7 and the p ++ -type contact region 8 are exposed. Thereafter, heat treatment (reflow) is performed to planarize the interlayer insulating film 11.
  • FIG. FIG. 14 shows the state of the structure of the portion CC ′ in FIGS. 3 and 4.
  • a conductive film such as nickel (Ni) to be the source electrode 13 is provided in the contact hole and on the interlayer insulating film 11.
  • the conductive film is patterned by photolithography to leave the source electrode 13 only in the contact hole.
  • back surface electrode 14 of nickel or the like is provided on the second main surface of n + -type silicon carbide semiconductor substrate 1. Thereafter, heat treatment is performed in an inert gas atmosphere at about 1000 ° C. to form source electrode 13 and back surface electrode in ohmic contact with n + -type source region 7, p ++ -type contact region 8 and n + -type silicon carbide semiconductor substrate 1. Form 14.
  • an aluminum film having a thickness of about 5 ⁇ m is deposited on the first major surface of n + silicon carbide semiconductor substrate 1 by sputtering, and aluminum is covered so as to cover source electrode 13 and interlayer insulating film 11 by photolithography. Then, the source electrode pad 15 is formed.
  • a drain electrode pad (not shown) is formed by sequentially laminating, for example, titanium (Ti), nickel and gold (Au) on the surface of the back surface electrode 14.
  • the plated film 16 is formed on the upper part of the source electrode 15.
  • the pin-like electrode 19 is formed on the plating film 16 through the solder 17.
  • the silicon carbide semiconductor device shown in FIGS. 1 and 2 is completed.
  • the gate electrode has the convex portion extending in the direction intersecting the stripe shape of the contact hole. This portion fills the groove at the top of the source electrode pad and prevents solder from flowing along the groove at the top of the source electrode pad. Thereby, the amount of solder reaching the end of the groove decreases, and the stress to which the solder is pressed is reduced, so that the solder can be prevented from entering the inside of the silicon carbide semiconductor device. Therefore, the characteristics of the silicon carbide semiconductor device do not deteriorate, and the reliability does not decrease.
  • FIG. 15 is a cross-sectional view showing a structure of a DD ′ portion of FIG. 16 of the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 16 is a perspective view showing a part of the structure of the silicon carbide semiconductor device according to the second embodiment.
  • the structure of the CC ′ portion of FIG. 16 is omitted because it is the same as FIG. 1 of the first embodiment.
  • the silicon carbide semiconductor device according to the second embodiment is different from the silicon carbide semiconductor device according to the first embodiment in that the interlayer insulating film 11 instead of the gate electrode 10 extends in the direction intersecting the stripe shape of the contact hole. It is to have G.
  • This portion G corresponds to a convex portion extending in the direction intersecting the stripe shape of the contact hole.
  • the interlayer insulating film 11 is connected to the interlayer insulating film 11 covering the gate electrodes 10 of the other trenches 18 by the portion G. Further, the portion G is provided in a region facing the source electrode 13 on which the solder 17 and the plating film 16 are provided.
  • FIG. 16 is a cross-sectional view of a portion having a portion G in which interlayer insulating film 11 extends in a direction intersecting the stripe shape of the contact hole.
  • FIG. 16 shows a part of the structure of the silicon carbide semiconductor device before the source electrode pad 15 is formed.
  • the source electrode 13 is not provided in the region where the portion G of the interlayer insulating film 11 is provided. Therefore, it is not necessary to remove the interlayer insulating film 11 in order to electrically connect the source electrode 13 and the source electrode pad 15.
  • the surface on the side of the source electrode pad 15 of the interlayer insulating film 11 provided on the gate electrode 10 is free of unevenness.
  • the groove B in the upper portion of the source electrode pad 15 is filled.
  • the groove B in the upper portion of the source electrode pad 15 is buried in the region where the portion G of the interlayer insulating film 11 is provided, the groove in the upper portion of the source electrode pad 15 is similar to the first embodiment.
  • the flow of the solder 17 along B is inhibited. Therefore, as in the first embodiment, solder 17 can be prevented from entering the interior of the silicon carbide semiconductor device.
  • a plurality of portions G are arranged, and the arrangement positions may be regular or irregular as long as the flow of the solder 17 is dispersed.
  • the portion G may be arranged in a ladder, a cross, a square or the like.
  • the part G is arrange
  • the portion G may be arranged at the center position of the hexagon.
  • gate insulating film 9 is formed along the surfaces of n + -type source region 7 and p ++ -type contact region 8 and the bottom and sidewalls of trench 18.
  • the gate insulating film 9 may be formed by thermal oxidation by heat treatment at a temperature of about 1000 ° C. in an oxygen atmosphere. Further, the gate insulating film 9 may be formed by a method of depositing by a chemical reaction such as high temperature oxidation (HTO) or the like.
  • HTO high temperature oxidation
  • a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the gate insulating film 9.
  • the polycrystalline silicon layer may be formed to fill the trench 18.
  • the polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to provide the gate electrode 10. A portion of the gate electrode 10 may protrude to the outside of the trench 18.
  • phosphorus glass is deposited to a thickness of about 1 ⁇ m so as to cover the gate insulating film 9 and the gate electrode 10, and the interlayer insulating film 11 is provided.
  • a barrier metal (not shown) made of titanium (Ti) or titanium nitride (TiN) may be formed to cover the interlayer insulating film 11.
  • the interlayer insulating film 11 and the gate insulating film 9 are patterned by photolithography to form a contact hole in which the n + -type source region 7 and the p ++ -type contact region 8 are exposed.
  • interlayer insulating film 11 is extended in a direction intersecting the stripe shape in a region facing source electrode pad 15 where solder 17 and plating film 16 are provided so that interlayer insulating films 11 are connected to each other. Form. Thereafter, heat treatment (reflow) is performed to planarize the interlayer insulating film 11.
  • the steps from the step of leaving the source electrode 13 only in the contact hole to the step of forming the pin electrode 19 on the plating film 16 via the solder 17 are performed.
  • the silicon carbide semiconductor device shown in FIG. 15 is completed.
  • the interlayer insulating film has a convex portion extending in the direction intersecting the stripe shape of the contact hole. Due to this portion, the second embodiment has the same effect as the first embodiment.
  • FIG. 17 is a cross-sectional view showing a structure of a portion CC 'in FIG. 19 of the silicon carbide semiconductor device according to the third embodiment.
  • FIG. 18 is a cross-sectional view showing a structure of a DD ′ portion of FIG. 19 of the silicon carbide semiconductor device according to the third embodiment.
  • FIG. 19 is a perspective view showing a part of the structure of the silicon carbide semiconductor device according to the third embodiment.
  • the silicon carbide semiconductor device according to the third embodiment is different from the silicon carbide semiconductor device according to the first embodiment in that a barrier metal in which a Ti film 22 and a TiN film 23 are sequentially stacked to cover the interlayer insulating film 11.
  • the TiN film 23 has a portion H extending in the direction intersecting the stripe shape of the contact hole.
  • the portion H corresponds to a convex portion extending in a direction intersecting the stripe shape of the contact hole.
  • the TiN film 23 is connected to the TiN film 23 covering the interlayer insulating film 11 of the other trench 18 by the portion H.
  • the portion H is provided in a region facing the source electrode 13 on which the solder 17 and the plating film 16 are provided.
  • FIG. 17 is a cross-sectional view of a portion where TiN film 23 does not have a portion H extending in the direction intersecting the stripe shape of the contact hole
  • FIG. 18 is a cross-sectional view of TiN film 23 extending in the direction intersecting the stripe shape It is sectional drawing of the part which has the part H which existed.
  • FIG. 19 shows a part of the structure of the silicon carbide semiconductor device before the source electrode pad 15 is formed.
  • the TiN film 23 covers the source electrode 13.
  • the groove B in the upper portion of the source electrode pad 15 is filled.
  • the groove B at the top of the source electrode pad 15 is filled in the region where the portion H of the TiN film 23 is provided, the groove B at the top of the source electrode pad 15 is the same as in the first embodiment. Flow of solder 17 is inhibited. Therefore, as in the first embodiment, solder 17 can be prevented from entering the interior of the silicon carbide semiconductor device.
  • a plurality of portions H are arranged, and the arrangement positions may be regular or irregular as long as the flow of the solder 17 is dispersed.
  • the portion H may be arranged in a ladder, a cross, a square or the like.
  • the part H is arrange
  • the portion G may be arranged at the center position of the hexagon.
  • a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the gate insulating film 9.
  • the polycrystalline silicon layer may be formed to fill the trench 18.
  • the polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to provide the gate electrode 10. A portion of the gate electrode 10 may protrude to the outside of the trench 18.
  • phosphorus glass is deposited to a thickness of about 1 ⁇ m so as to cover the gate insulating film 9 and the gate electrode 10, and the interlayer insulating film 11 is provided.
  • a Ti film 22 and a TiN film 23 are sequentially formed to cover the interlayer insulating film 11 to form a barrier metal.
  • the interlayer insulating film 11, the gate insulating film 9, and the barrier metal are patterned by photolithography to form contact holes in which the n + -type source region 7 and the p ++ -type contact region 8 are exposed.
  • the TiN film 23 is extended in the direction intersecting the stripe shape in a region facing the source electrode pad 15 provided with the solder 17 and the plating film 16 so that the TiN films 23 are connected to each other. Do. Thereafter, heat treatment (reflow) is performed to planarize the interlayer insulating film 11.
  • the steps from the step of leaving the source electrode 13 only in the contact hole to the step of forming the pin electrode 19 on the plating film 16 via the solder 17 are performed.
  • the silicon carbide semiconductor device shown in FIGS. 17 and 18 is completed.
  • the TiN film has a convex portion extending in the direction intersecting the stripe shape of the contact hole. Due to this portion, the third embodiment has the same effect as the first embodiment.
  • FIG. 20 is a top view showing the structure of the silicon carbide semiconductor device according to the fourth embodiment.
  • FIG. 21 is a top view showing another structure of the silicon carbide semiconductor device according to the fourth embodiment.
  • the right view in FIGS. 20 and 21 is an enlarged view of the dotted line portion in the left view.
  • the cross-sectional view showing the structure of the silicon carbide semiconductor device according to the fourth embodiment is omitted because it is the same as the conventional silicon carbide semiconductor device (see FIG. 22).
  • the difference between the silicon carbide semiconductor device according to the fourth embodiment and the conventional silicon carbide semiconductor device is that in source pad region 110, region 130 where plating region 120 is not provided and plating region 120 in source pad region 110 are present.
  • the structure of the gate electrode 10 differs from the region 140 provided.
  • the gate electrode 10 in the region 130, has a stripe shape, but in the region 140, the structure of the gate electrode 10 has a polygonal shape (a hexagonal shape in FIG. 20). Further, as shown in FIG. 21, the longitudinal direction is different between the stripe shape of the gate electrode 10 in the region 130 and the stripe shape of the gate electrode 10 in the region 140.
  • the structure of gate electrode 10 in region 130 is different from the structure of gate electrode 10 in region 140, the structure of trench B in the upper part of source electrode pad 15 between gate electrodes 10 is also different. . Therefore, the solder 17 flowing along the groove B in the upper part of the source electrode pad 15 hardly reaches the end T of the groove B.
  • the flow of the solder 17 is dispersed, and when the longitudinal direction of FIG. 21 is different, the solder 17 flows in a direction different from the direction toward the end T and Less solder 17 is reached. As a result, the stress to which the solder 17 is pressed is reduced, so that the solder 17 can be prevented from entering the interior of the silicon carbide semiconductor device.
  • a trench formation mask having a predetermined opening is formed, for example, with an oxide film by photolithography.
  • This trench formation mask is different from the structure of the trench in the region 130 where the plating region is not provided in the source pad region and the structure of the trench in the region 140 where the plating region is provided in the source pad region.
  • dry etching is performed to form a trench 18 penetrating the p-type silicon carbide epitaxial layer 3 and reaching the n-type silicon carbide epitaxial layer 2.
  • the bottom of trench 18 may reach a first p + -type base region 4 formed in n-type silicon carbide epitaxial layer 2.
  • the trench formation mask is removed.
  • gate insulating film 9 is formed along the surfaces of n + -type source region 7 and p ++ -type contact region 8 and the bottom and sidewalls of trench 18.
  • the gate insulating film 9 may be formed by thermal oxidation by heat treatment at a temperature of about 1000 ° C. in an oxygen atmosphere. Further, the gate insulating film 9 may be formed by a method of depositing by a chemical reaction such as high temperature oxidation (HTO) or the like.
  • HTO high temperature oxidation
  • a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the gate insulating film 9.
  • the polycrystalline silicon layer may be formed to fill the trench 18.
  • the polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to provide the gate electrode 10.
  • a portion of the gate electrode 10 may protrude to the outside of the trench 18. Because the structure of the trench in region 130 and the structure of the trench in region 140 are different, the structure of gate electrode 10 in region 130 and the structure of gate electrode 10 in region 140 are formed differently.
  • the steps from the step of forming the interlayer insulating film 11 to the step of forming the pin-like electrode 19 on the plating film 16 via the solder 17 are performed.
  • the silicon carbide semiconductor device shown in FIGS. 20 and 21 is completed.
  • the region where the plating region is not provided in the source pad region, and the region where the plating region is provided in the source pad region The point is that the structure of the gate electrode is different. As a result, the structure of the upper groove of the source electrode pad between the gate electrodes is also different, and the solder flowing along the upper groove of the source electrode pad is less likely to reach the end of the groove. As a result, since the stress to which the solder is pressed is reduced, it is possible to prevent the solder from entering the inside of the silicon carbide semiconductor device.
  • the main surface of the silicon carbide substrate made of silicon carbide is described as the (0001) plane and the MOS is formed on the (0001) plane.
  • the present invention is not limited thereto.
  • the semiconductor, the plane orientation of the main surface of the substrate, and the like can be variously changed.
  • the trench type MOSFET is described as an example, but the present invention is not limited to this, and semiconductor devices of various configurations such as planar type MOSFETs having stripe-shaped gate electrodes and MOS type semiconductor devices such as IGBTs.
  • semiconductor devices of various configurations such as planar type MOSFETs having stripe-shaped gate electrodes and MOS type semiconductor devices such as IGBTs.
  • silicon carbide as the wide band gap semiconductor
  • GaN gallium nitride
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the present invention similarly applies the first conductivity type to p-type and the second conductivity type to n-type. It holds.
  • the silicon carbide semiconductor device and the method for manufacturing the silicon carbide semiconductor device according to the present invention are useful for a high breakdown voltage semiconductor device used for a power conversion device or a power supply device such as various industrial machines.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

炭化珪素半導体装置は、第１導電型の半導体基板（１）のおもて面に設けられた第１導電型の第１半導体層（２）と、第２導電型の第２半導体層（３）と、第１導電型の第１半導体領域（７）と、ゲート絶縁膜（９）を介して設けられたストライプ形状のゲート電極（１０）と、を備える。また、第２半導体層（３）と第１半導体領域（７）の表面に設けられた第１電極（１３）と、第１電極（１３）上に、選択的に設けられためっき膜（１６）と、めっき膜（１６）上に外部信号をとり出すピン状電極（１９）を固着するはんだ（１７）と、を備える。ゲート電極（１０）は、はんだ（１７）およびめっき膜（１６）が設けられた第１電極（１３）と対向する領域において、ストライプ形状と交わる方向に延在した凸部分を有し、ゲート電極（１０）同士が接続されている。

Description

炭化珪素半導体装置および炭化珪素半導体装置の製造方法
　この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
　従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
　例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
　しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
　炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
　このような炭化珪素を用いた高耐圧半導体装置では発生損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を例えば、２００℃以上の高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
　炭化珪素半導体装置は、２３０℃以上の高温度で使用することがあるため、ボンディングワイヤの代わりにピン電極をおもて面電極にはんだで接合する場合がある。これにより、おもて面電極とピン電極との密着性が低下することを防止できる。図２２は、従来の炭化珪素半導体装置の構造を示す断面図である。図２２に示すように、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ型炭化珪素エピタキシャル層２、電流拡散領域であるｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３となる各炭化珪素層を順にエピタキシャル成長させてなる。
　ｎ型高濃度領域６には、隣り合うトレンチ１８間（メサ部）に、第１ｐ+型ベース領域４が選択的に設けられている。また、ｎ型高濃度領域６には、トレンチ１８の底面を部分的に覆う第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５は、ｎ型炭化珪素エピタキシャル層２に達しない深さで設けられている。第２ｐ+型ベース領域５と第１ｐ+型ベース領域４は同時に形成されてもかまわない。第１ｐ+型ベース領域４は、ｐ型炭化珪素エピタキシャル層３に接するように設けられている。
　符号７～１１、１３、１５は、それぞれｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッドである。ソース電極パッド１５の上部には、めっき膜１６が設けられる。めっき膜１６部分にはんだ１７を介して接続されたピン状電極１９が設けられる。ｎ+型炭化珪素基板１の裏面側には裏面電極１４が設けられる。
　また、加熱または冷却を伴う条件下において高い耐量を実現する技術として、表面電極と、表面電極上に部分的に形成された接合層とを備え、接合層の端部は表面電極上の領域に位置する半導体装置が公知である（例えば、特許文献１参照）。また、熱応力によって、電極部が破壊されるのを抑制する技術として、電極部をＡｌ電極およびＮｉメッキ層により構成し、層間絶縁膜の最上部からＡｌ電極の表面に存在する凹部の底面までの長さを１．８μｍ以上とする半導体装置が公知である（例えば、特許文献２参照）。また、コンタクト抵抗が大きくなることを抑制しつつコンタクトプラグを形成するときに必要な薄膜の膜厚を小さくするため、層間絶縁膜が、各トレンチゲートを覆う複数の第１の部分と、隣り合う第１の部分の間において第１の部分と交差する方向に沿って形成された第２の部分とを備える半導体装置が公知である（例えば、特許文献３参照）。
国際公開第２０１５／０４０７１２号 特開２００５－３４７３００号公報 特開２０１５－１４６３９９号公報
　ここで、耐熱性を向上するため、ソース電極パッド１５上にめっき膜１６、はんだ１７を設け、はんだ１７でピン状電極を取り付けた場合、連続試験等を行うとピン状電極の応力ではんだ１７が押し出されるようになる。一方、従来の炭化珪素半導体装置では、層間絶縁層１１による段差があるため、層間絶縁層１１の表面に設けられたソース電極パッド１５の表面に溝Ｂが生じる。
　図２３は、従来の炭化珪素半導体装置の一部の構造を示す上面図である。図２３に示すように炭化珪素半導体装置は、ゲートパッド領域１００、ソースパッド領域１１０およびめっき領域１２０を備えている。図２３において右図は、左図の点線の部分を拡大したものである。従来の炭化珪素半導体装置では、ピン状電極の応力ではんだ１７が押し出された場合、ソース電極パッド１５の表面に溝Ｂがあるため、はんだ１７は溝Ｂに沿って進み、はんだ１７が溝Ｂの端部Ｔに押し込まれる。
　炭化珪素半導体装置では、ソース電極１３上に保護膜２０としてポリイミドが設けられているが、押し込まれたはんだ１７の応力でポリイミドとソース電極１３の隙間にはんだ１７が入っていく。ここで、ソース電極１３はアルミニウム（Ａｌ）で形成されるが、Ａｌは、はんだ１７のバリアにならないため、炭化珪素基体の表面まではんだ１７が到達し、炭化珪素半導体装置の特性が劣化する。さらに、はんだ１７が層間絶縁膜１１に入り込みソース電極１３とゲート電極１０がショートして、炭化珪素半導体装置が破損する場合がある。
　この発明は、上述した従来技術による問題点を解消するため、はんだが炭化珪素基体の表面に到達することを防止して、特性が劣化せず、信頼性が低下することがない炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜にストライプ形状のコンタクトホールが設けられる。前記第２半導体層と前記第１半導体領域の表面に第１電極が設けられる。前記第１電極上に、選択的にめっき膜が設けられる。前記めっき膜上にはんだが設けられる。前記半導体基板の裏面に第２電極が設けられる。前記めっき膜が設けられる領域では、前記コンタクトホールの各々が、前記ストライプ形状と交わる方向に延在する凸部分を少なくとも１つずつ有する。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凸部分が前記ゲート電極および前記層間絶縁膜からなることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凸部分が前記層間絶縁膜からなることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜と前記第１電極との間にバリアメタルがさらに設けられ、前記凸部分はバリアメタルからなることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記めっき膜が設けられる領域では、前記層間絶縁膜には前記コンタクトホールが設けられていないことを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記凸部分は、上面から見た際に六角形の形状に配置されていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極は、前記めっき膜が設けられていない領域ではストライプ形状であり、前記めっき膜が設けられた領域では前記ストライプ形状と方向が異なるストライプ形状、または、多角形の形状であることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層を貫通して、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられていることを特徴とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してゲート電極を形成する第４工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第５工程を行う。次に、前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜にストライプ形状のコンタクトホールを形成する第６工程を行う。次に、前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第７工程を行う。次に、前記第１電極上に、選択的にめっき膜を形成する第８工程を行う。次に、前記めっき膜上にはんだを形成する第９工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第１０工程を行う。前記めっき膜が設けられる領域では、前記コンタクトホールの各々が、前記ストライプ形状と交わる方向に延在する凸部分を少なくとも１つずつ有するように形成する。
　また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記凸部分が前記ゲート電極および前記層間絶縁膜により形成されていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記凸部分が前記層間絶縁膜により形成されていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記層間絶縁膜と前記第１電極との間にバリアメタルがさらに設けられ、前記凸部分はバリアメタルにより形成されていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記めっき膜が設けられる領域では、前記層間絶縁膜には前記コンタクトホールを形成しないことを特徴とする。
　また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程では、前記ゲート電極を、前記めっき膜が設けられていない領域ではストライプ形状に、前記めっき膜が設けられた領域では前記ストライプ形状と方向が異なるストライプ形状、または、多角形の形状に形成することを特徴とする。
　上述した発明によれば、ゲート電極は、ストライプ形状と交わる方向に延在した部分を有する。この部分により、ソース電極パッドの上部の溝が埋められ、ソース電極パッドの上部の溝に沿ってはんだが流れることを防止する。これにより、溝の端部に到達するはんだが少なくなり、はんだが押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだが入っていくことを防止できる。このため、炭化珪素半導体装置は、特性が劣化せず、信頼性が低下することがない。
　本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、はんだが炭化珪素基体の表面に到達することを防止して、特性が劣化せず、信頼性が低下することがないという効果を奏する。
図１は、実施の形態１にかかる炭化珪素半導体装置の図３、図４のＣ－Ｃ’部分の構造を示す断面図である。 図２は、実施の形態１にかかる炭化珪素半導体装置の図３、図４のＤ－Ｄ’部分の構造を示す断面図である。 図３は、実施の形態１にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。 図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 図５は、実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。 図６は、実施の形態１にかかる炭化珪素半導体装置の図３、図４のＤ－Ｄ’部分の構造を示す他の断面図である。 図７は、実施の形態１にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の表面図である。 図８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図９は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図１０は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図１１は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 図１２は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 図１３は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 図１４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。 図１５は、実施の形態２にかかる炭化珪素半導体装置の図１６のＤ－Ｄ’部分の構造を示す断面図である。 図１６は、実施の形態２にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。 図１７は、実施の形態３にかかる炭化珪素半導体装置の図１９のＣ－Ｃ’部分の構造を示す断面図である。 図１８は、実施の形態３にかかる炭化珪素半導体装置の図１９のＤ－Ｄ’部分の構造を示す断面図である。 図１９は、実施の形態３にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。 図２０は、実施の形態４にかかる炭化珪素半導体装置の構造を示す上面図である。 図２１は、実施の形態４にかかる炭化珪素半導体装置の他の構造を示す上面図である。 図２２は、従来の炭化珪素半導体装置の構造を示す断面図である。 図２３は、従来の炭化珪素半導体装置の一部の構造を示す上面図である。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態１）
　本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の図３、図４のＣ－Ｃ’部分の構造を示す断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の図３、図４のＤ－Ｄ’部分の構造を示す断面図である。
　図１、図２に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
　ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。
　図１、図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
　炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型炭化珪素エピタキシャル層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型炭化珪素エピタキシャル層２およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出している。
　ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
　第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。第１、２ｐ+型ベース領域４、５の平面レイアウトの一例を図７に示す。図７は、実施の形態１にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の表面図である。
　図７には、第１ｐ+型ベース領域４の一部２４によって第１、２ｐ+型ベース領域４、５が接続された状態を示す（ハッチングされた部分）。例えば、図７のように、第１ｐ+型ベース領域４の一部２４を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
　ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層１の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。
　図１、図２では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
　層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。層間絶縁膜に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
　ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材であるピン状電極１９が設けられる。ピン状電極は、針状の形状を有し、ソース電極パッド１５に直立した状態で接合される。また、めっき膜１６が設けられないソース電極パッド１５の上部は保護膜２０が設けられている。
　実施の形態１の炭化珪素半導体装置では、図２に示すようにゲート電極１０は、ストライプ形状と交わる方向（トレンチ１８の幅方向）に延在した部分Ｅを有し、この部分Ｅにより他のトレンチ１８のゲート電極１０と接続している。ゲート電極１０とコンタクトホールのストライプ形状はほぼ平行であるため、この部分Ｅがコンタクトホールのストライプ形状と交わる方向に延在する凸部分に相当する。また、部分Ｅは、はんだ１７およびめっき膜１６が設けられたソース電極１３と対向する領域に設けられている。
　図１は、ゲート電極１０がストライプ形状と交わる方向に延在した部分Ｅを有しない部分の断面図であり、図２は、ゲート電極１０がストライプ形状と交わる方向に延在した部分Ｅを有する部分の断面図である。また、図３は、実施の形態１にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。図３は、層間絶縁膜１１を形成する前の炭化珪素半導体装置の構造の一部を示す。図３に示すように、ゲート電極１０の部分Ｅが設けられた領域では、ソース電極１３が設けられていない。このため、ソース電極１３とソース電極パッド１５を電気的に接続するために、層間絶縁膜１１を削除する必要がない。
　このため、図２に示すように、ゲート電極１０の部分Ｅが設けられた領域では、ゲート電極１０上に設けられた層間絶縁膜１１の高さが一様になる。これにより、ゲート電極１０の部分Ｅが設けられた領域では、ソース電極パッド１５の上部の溝Ｂが埋められた構造となっている。
　図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図４に示すように、ゲート電極１０の延在した部分Ｅは、溝Ｂ上に少なくとも１つ好ましくは複数設けられている。部分Ｅが設けられた箇所は溝Ｂが埋められているため、ソース電極パッド１５の上部の溝Ｂに沿ってはんだ１７が流れることが阻害される。例えば、溝Ｂに沿って流れてきたはんだ１７は、図４の矢印Ｓのように、部分Ｅが設けられた箇所にぶつかることで方向を変えて、流れが分散される。従来は溝Ｂの中にはんだ１７が流れていたが、図４のように、溝Ｂだけでなく、ソース電極パッド１５の上部の凸の部分Ａにもはんだ１７が流れるようになり、はんだ１７の流れが分散される。流れが分散されることで、溝Ｂの端部Ｔに到達するはんだ１７の量が少なくなり、はんだ１７が押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだ１７が入っていくことを防止できる。
　ここで、部分Ｅは複数配置され、配置位置は、はんだ１７の流れを分散させるのであれば、規則的であってもよいし、不規則的であってもよい。例えば、部分Ｅをはしご状、たすきがけ、四角形等に配置してもよい。ただし、はんだ１７の流れを効率よく分散させるためには、はんだ１７を放射状に流すことが好ましい。このため、部分Ｅは、上面から見た際、六角形の形状に配置されていることが好ましい。図５は、実施の形態１にかかる炭化珪素半導体装置の他の構造を示す上面図である。図５は、部分Ｅを六角形の形状に配置した一例である。また、六角形の中心Ｆの位置に部分Ｅを配置してもよい。また、部分Ｅをめっき膜１６が設けられる領域のコンタクトホール全体としてもよい。言い換えれば、めっき膜１６が設けられる領域では、層間絶縁膜１１にコンタクトホールを設けない構成である（図６参照）。ゲート電極１０はストライプ状なので、ソース電極パッド１５はめっき膜１６が設けられない領域に形成されたコンタクトホールを介してｎ+型ソース領域７およびｐ++型コンタクト領域８と電気的に接続されている。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
　次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図８～図１４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
　まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層１となる。ここまでの状態が図８に示されている。
　次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図９に示されている。
　次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
　次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
　次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
　次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図１０に示されている。
　次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図１１に示されている。
　次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層１の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を設ける。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図１２に示されている。
　次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
　次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型炭化珪素エピタキシャル層２に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第１ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１３に示されている。
　次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
　次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。このパターニングの際、はんだ１７およびめっき膜１６が設けられるソース電極パッド１５と対向する領域において、ゲート電極１０をストライプ形状と交わる方向に延在させ、ゲート電極１０同士が接続されるように形成する。
　次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１４に示されている。なお、図１４では、図３、図４のＣ－Ｃ’部分の構造の状態を示す。
　次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。
　次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。
　次に、ｎ+炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。
　次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。次に、ソース電極１５の上部のめっき膜１６を形成しない領域を保護膜２０で覆った後、ソース電極１５の上部に、めっき膜１６を形成する。この後、めっき膜１６にはんだ１７を介してピン状電極１９を形成する。以上のようにして、図１、図２に示す炭化珪素半導体装置が完成する。
　以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ゲート電極は、コンタクトホールのストライプ形状と交わる方向に延在した凸部分を有する。この部分により、ソース電極パッドの上部の溝が埋められ、ソース電極パッドの上部の溝に沿ってはんだが流れることを防止する。これにより、溝の端部に到達するはんだが少なくなり、はんだが押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだが入っていくことを防止できる。このため、炭化珪素半導体装置は、特性が劣化せず、信頼性が低下することがない。
（実施の形態２）
　図１５は、実施の形態２にかかる炭化珪素半導体装置の図１６のＤ－Ｄ’部分の構造を示す断面図である。また、図１６は、実施の形態２にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。図１６のＣ－Ｃ’部分の構造は、実施の形態１の図１と同様であるために省略する。
　実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、ゲート電極１０でなく層間絶縁膜１１が、コンタクトホールのストライプ形状と交わる方向に延在した部分Ｇを有することである。この部分Ｇがコンタクトホールのストライプ形状と交わる方向に延在する凸部分に相当する。また、この部分Ｇにより、層間絶縁膜１１は他のトレンチ１８のゲート電極１０を覆う層間絶縁膜１１と接続している。また、部分Ｇは、はんだ１７およびめっき膜１６が設けられたソース電極１３と対向する領域に設けられている。図１６は、層間絶縁膜１１がコンタクトホールのストライプ形状と交わる方向に延在した部分Ｇを有する部分の断面図である。
　ここで、図１６は、ソース電極パッド１５を形成する前の炭化珪素半導体装置の構造の一部を示す。図１６に示すように、層間絶縁膜１１の部分Ｇが設けられた領域では、ソース電極１３が設けられていない。このため、ソース電極１３とソース電極パッド１５を電気的に接続するために、層間絶縁膜１１を削除する必要がない。
　このため、図１５に示すように、層間絶縁膜１１の部分Ｇが設けられた領域では、ゲート電極１０上に設けられた層間絶縁膜１１のソース電極パッド１５側の面に凹凸がなくなる。これにより、層間絶縁膜１１の部分Ｇが設けられた領域では、ソース電極パッド１５の上部の溝Ｂが埋められた構造となっている。
　このように、層間絶縁膜１１の部分Ｇが設けられた領域では、ソース電極パッド１５の上部の溝Ｂが埋められているため、実施の形態１と同様に、ソース電極パッド１５の上部の溝Ｂに沿ってはんだ１７が流れることが阻害される。このため、実施の形態１と同様に、炭化珪素半導体装置の内部にはんだ１７が入っていくことを防止できる。
　ここで、部分Ｇは複数配置され、配置位置は、はんだ１７の流れを分散させるのであれば、規則的であってもよいし、不規則的であってもよい。例えば、部分Ｇをはしご状、たすきがけ、四角形等に配置してもよい。ただし、はんだ１７の流れを効率よく分散させるためには、はんだ１７を放射状に流すことが好ましい。このため、部分Ｇは、上面から見た際、六角形の形状に配置されていることが好ましい。また、実施の形態１と同様に、部分Ｇを六角形の形状に配置した場合、六角形の中心の位置に部分Ｇを配置してもよい。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
　次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、トレンチ１８を形成する工程までを順に行う。
　次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理で熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
　次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。
　次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を設ける。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。このパターニングの際、はんだ１７およびめっき膜１６が設けられるソース電極パッド１５と対向する領域において、層間絶縁膜１１をストライプ形状と交わる方向に延在させ、層間絶縁膜１１同士が接続されるように形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
　この後、実施の形態１と同様に、コンタクトホール内にのみソース電極１３を残す工程から、めっき膜１６にはんだ１７を介してピン状電極１９を形成する工程まで行う。以上のようにして、図１５に示す炭化珪素半導体装置が完成する。
　以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、層間絶縁膜は、コンタクトホールのストライプ形状と交わる方向に延在した凸部分を有する。この部分により、実施の形態２は、実施の形態１と同様の効果を有する。
（実施の形態３）
　図１７は、実施の形態３にかかる炭化珪素半導体装置の図１９のＣ－Ｃ’部分の構造を示す断面図である。図１８は、実施の形態３にかかる炭化珪素半導体装置の図１９のＤ－Ｄ’部分の構造を示す断面図である。また、図１９は、実施の形態３にかかる炭化珪素半導体装置の構造の一部を示す斜視図である。
　実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるのは、層間絶縁膜１１を覆うように、Ｔｉ膜２２およびＴｉＮ膜２３が順に積層されているバリアメタルが設けられ、ＴｉＮ膜２３が、コンタクトホールのストライプ形状と交わる方向に延在した部分Ｈを有することである。この部分Ｈがコンタクトホールのストライプ形状と交わる方向に延在する凸部分に相当する。また、この部分Ｈにより、ＴｉＮ膜２３は他のトレンチ１８の層間絶縁膜１１を覆うＴｉＮ膜２３と接続している。また、部分Ｈは、はんだ１７およびめっき膜１６が設けられたソース電極１３と対向する領域に設けられている。
　図１７は、ＴｉＮ膜２３がコンタクトホールのストライプ形状と交わる方向に延在した部分Ｈを有しない部分の断面図であり、図１８は、ＴｉＮ膜２３がコンタクトホールのストライプ形状と交わる方向に延在した部分Ｈを有する部分の断面図である。
　図１９は、ソース電極パッド１５を形成する前の炭化珪素半導体装置の構造の一部を示す。図１９に示すように、ＴｉＮ膜２３の部分Ｈが設けられた領域では、ソース電極１３の上をＴｉＮ膜２３が覆っている。これにより、図１８に示すように、ＴｉＮ膜２３の部分Ｈが設けられた領域では、ソース電極パッド１５の上部の溝Ｂが埋められた構造となっている。
　このように、ＴｉＮ膜２３の部分Ｈが設けられた領域では、ソース電極パッド１５の上部の溝Ｂが埋められているため、実施の形態１と同様に、ソース電極パッド１５の上部の溝Ｂに沿ってはんだ１７が流れることが阻害される。このため、実施の形態１と同様に、炭化珪素半導体装置の内部にはんだ１７が入っていくことを防止できる。
　ここで、部分Ｈは複数配置され、配置位置は、はんだ１７の流れを分散させるのであれば、規則的であってもよいし、不規則的であってもよい。例えば、部分Ｈをはしご状、たすきがけ、四角形等に配置してもよい。ただし、はんだ１７の流れを効率よく分散させるためには、はんだ１７を放射状に流すことが好ましい。このため、部分Ｈは、上面から見た際、六角形の形状に配置されていることが好ましい。また、実施の形態１と同様に、部分Ｈを六角形の形状に配置した場合、六角形の中心の位置に部分Ｇを配置してもよい。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
　次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、ゲート絶縁膜９を形成する工程までを順に行う。
　次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。
　次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を設ける。次に、層間絶縁膜１１を覆うように、Ｔｉ膜２２、ＴｉＮ膜２３を順に成膜してバリアメタルを形成する。層間絶縁膜１１、ゲート絶縁膜９、バリアメタルをフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。このパターニングの際、はんだ１７およびめっき膜１６が設けられたソース電極パッド１５と対向する領域において、ＴｉＮ膜２３をストライプ形状と交わる方向に延在させ、ＴｉＮ膜２３同士が接続されるように形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
　この後、実施の形態１と同様に、コンタクトホール内にのみソース電極１３を残す工程から、めっき膜１６にはんだ１７を介してピン状電極１９を形成する工程まで行う。以上のようにして、図１７、図１８に示す炭化珪素半導体装置が完成する。
　以上、説明したように、実施の形態３にかかる炭化珪素半導体装置によれば、ＴｉＮ膜は、コンタクトホールのストライプ形状と交わる方向に延在した凸部分を有する。この部分により、実施の形態３は、実施の形態１と同様の効果を有する。
（実施の形態４）
　図２０は、実施の形態４にかかる炭化珪素半導体装置の構造を示す上面図である。また、図２１は、実施の形態４にかかる炭化珪素半導体装置の他の構造を示す上面図である。図２０、図２１において右図は、左図の点線の部分を拡大したものである。実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図は従来の炭化珪素半導体装置（図２２参照）と同様であるために省略する。
　実施の形態４にかかる炭化珪素半導体装置が従来の炭化珪素半導体装置と異なるのは、ソースパッド領域１１０中でめっき領域１２０が設けられていない領域１３０と、ソースパッド領域１１０中でめっき領域１２０が設けられている領域１４０とでは、ゲート電極１０の構造が異なっている点である。
　例えば、図２０に示すように、領域１３０ではゲート電極１０はストライプ形状であるが、領域１４０ではゲート電極１０の構造は多角形（図２０では六角形）の形状である。また、図２１に示すように、領域１３０でのゲート電極１０のストライプ形状と、領域１４０でのゲート電極１０のストライプ形状とでは長手方向が異なる。
　実施の形態４では、領域１３０でのゲート電極１０の構造と領域１４０でのゲート電極１０の構造が異なっているため、ゲート電極１０の間のソース電極パッド１５の上部の溝Ｂの構造も異なる。このため、ソース電極パッド１５の上部の溝Ｂに沿って流れたはんだ１７が溝Ｂの端部Ｔに到達することが少なくなる。例えば、図２０の多角形の形状である場合、はんだ１７の流れが分散され、図２１の長手方向が異なる場合、はんだ１７は、端部Ｔに向かう方向と異なる方向に流れ、端部Ｔに到達するはんだ１７が少なくなる。このため、はんだ１７が押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだ１７が入っていくことを防止できる。
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
　次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する工程までを順に行う。
　次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。このトレンチ形成用マスクは、ソースパッド領域中でめっき領域が設けられていない領域１３０におけるトレンチの構造と、ソースパッド領域中でめっき領域が設けられている領域１４０におけるトレンチの構造とが異なるように形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型炭化珪素エピタキシャル層２に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第１ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。
　次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
　次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。領域１３０におけるトレンチの構造と領域１４０におけるトレンチの構造が異なるため、領域１３０におけるゲート電極１０の構造と領域１４０におけるゲート電極１０の構造が異なるように形成される。
　この後、実施の形態１と同様に、層間絶縁膜１１を形成する工程から、めっき膜１６にはんだ１７を介してピン状電極１９を形成する工程まで行う。以上のようにして、図２０、図２１に示す炭化珪素半導体装置が完成する。
　以上、説明したように、実施の形態４にかかる炭化珪素半導体装置によれば、ソースパッド領域中でめっき領域が設けられていない領域と、ソースパッド領域中でめっき領域が設けられている領域とでは、ゲート電極の構造が異なっている点である。これにより、ゲート電極の間のソース電極パッドの上部の溝の構造も異なり、ソース電極パッドの上部の溝に沿って流れたはんだが溝の端部に到達することが少なくなる。このため、はんだが押し込まれる応力が少なくなるため、炭化珪素半導体装置の内部にはんだが入っていくことを防止できる。
　以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
　また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、ストライプ形状のゲート電極を有するプレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
　１　ｎ+型炭化珪素基板
　２　ｎ型炭化珪素エピタキシャル層
　２ａ　第１ｎ型炭化珪素エピタキシャル層
　２ｂ　第２ｎ型炭化珪素エピタキシャル層
　３　ｐ型炭化珪素エピタキシャル層
　４　第１ｐ+型ベース領域
　４ａ　下部第１ｐ+型ベース領域
　４ｂ　上部第１ｐ+型ベース領域
　５　第２ｐ+型ベース領域
　６　ｎ型高濃度領域
　６ａ　下部ｎ型高濃度領域
　６ｂ　上部ｎ型高濃度領域
　７　ｎ+型ソース領域
　８　ｐ++型コンタクト領域
　９　ゲート絶縁膜
１０　ゲート電極
１１　層間絶縁膜
１３　ソース電極
１４　裏面電極
１５　ソース電極パッド
１６　めっき膜
１７　はんだ
１８　トレンチ
１９　ピン状電極
２０　保護膜
２２　Ｔｉ膜
２３　ＴｉＮ膜
１００　ゲートパッド領域
１１０　ソースパッド領域
１２０　めっき領域
１３０　ソースパッド領域中でめっき領域が設けられていない領域
１４０　ソースパッド領域中でめっき領域が設けられている領域

Claims (14)

  1. 　第１導電型の半導体基板と、
    　前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    　前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    　前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    　前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極上に設けられた層間絶縁膜と、
    　前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜に設けられたストライプ形状のコンタクトホールと、
    　前記第２半導体層と前記第１半導体領域の表面に設けられた第１電極と、
    　前記第１電極上に、選択的に設けられためっき膜と、
    　前記めっき膜上のはんだと、
    　前記半導体基板の裏面に設けられた第２電極と、
    　を備え、
    　前記めっき膜が設けられる領域では、前記コンタクトホールの各々が、前記ストライプ形状と交わる方向に延在する凸部分を少なくとも１つずつ有することを特徴とする炭化珪素半導体装置。
  2. 　前記凸部分が前記ゲート電極および前記層間絶縁膜からなることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記凸部分が前記層間絶縁膜からなることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 　前記層間絶縁膜と前記第１電極との間にバリアメタルがさらに設けられ、前記凸部分はバリアメタルからなることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 　前記めっき膜が設けられる領域では、前記層間絶縁膜には前記コンタクトホールが設けられていないことを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 　前記凸部分は、上面から見た際に六角形の形状に配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  7. 　前記ゲート電極は、前記めっき膜が設けられていない領域ではストライプ形状であり、前記めっき膜が設けられた領域では前記ストライプ形状と方向が異なるストライプ形状、または、多角形の形状であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  8. 　前記第２半導体層を貫通して、前記第１半導体層に達するトレンチをさらに備え、
    　前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられていることを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置。
  9. 　第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    　前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程と、
    　前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    　前記第２半導体層の、前記半導体基板側に対して反対側にゲート絶縁膜を介してゲート電極を形成する第４工程と、
    　前記ゲート電極上に層間絶縁膜を形成する第５工程と、
    　前記第２半導体層および前記第１半導体領域を露出するように前記層間絶縁膜にストライプ形状のコンタクトホールを形成する第６工程と、
    　前記第２半導体層と前記第１半導体領域の表面に第１電極を形成する第７工程と、
    　前記第１電極上に、選択的にめっき膜を形成する第８工程と、
    　前記めっき膜上にはんだを形成する第９工程と、
    　前記半導体基板の裏面に第２電極を形成する第１０工程と、
    　を含み、
    　前記めっき膜が設けられる領域では、前記コンタクトホールの各々が、前記ストライプ形状と交わる方向に延在する凸部分を少なくとも１つずつ有するように形成することを特徴とする炭化珪素半導体装置の製造方法。
  10. 　前記凸部分が前記ゲート電極および前記層間絶縁膜により形成されていることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記凸部分が前記層間絶縁膜により形成されていることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  12. 　前記層間絶縁膜と前記第１電極との間にバリアメタルがさらに設けられ、前記凸部分はバリアメタルにより形成されていることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  13. 　前記めっき膜が設けられる領域では、前記層間絶縁膜には前記コンタクトホールを形成しないことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  14. 　前記第４工程では、前記ゲート電極を、前記めっき膜が設けられていない領域ではストライプ形状に、前記めっき膜が設けられた領域では前記ストライプ形状と方向が異なるストライプ形状、または、多角形の形状に形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
PCT/JP2018/029195 2017-09-05 2018-08-03 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 WO2019049572A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880014453.6A CN110383489B (zh) 2017-09-05 2018-08-03 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP2019540832A JP6863464B2 (ja) 2017-09-05 2018-08-03 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US16/548,977 US11145724B2 (en) 2017-09-05 2019-08-23 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017170680 2017-09-05
JP2017-170680 2017-09-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/548,977 Continuation US11145724B2 (en) 2017-09-05 2019-08-23 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Publications (1)

Publication Number Publication Date
WO2019049572A1 true WO2019049572A1 (ja) 2019-03-14

Family

ID=65633870

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/029195 WO2019049572A1 (ja) 2017-09-05 2018-08-03 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (4)

Country Link
US (1) US11145724B2 (ja)
JP (1) JP6863464B2 (ja)
CN (1) CN110383489B (ja)
WO (1) WO2019049572A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI836909B (zh) * 2022-05-27 2024-03-21 即思創意股份有限公司 碳化矽半導體元件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6910944B2 (ja) * 2017-12-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
JP7077171B2 (ja) * 2018-07-26 2022-05-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11362209B2 (en) * 2019-04-16 2022-06-14 Semiconductor Components Industries, Llc Gate polysilicon feed structures for trench devices
JP7472435B2 (ja) * 2019-05-13 2024-04-23 富士電機株式会社 半導体モジュールの製造方法
US11469319B2 (en) * 2020-04-10 2022-10-11 Nanya Technology Corporation Semiconductor device with recessed access transistor and method of manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318396A (ja) * 2002-04-24 2003-11-07 Nec Electronics Corp 縦型ｍｏｓｆｅｔとその製造方法
JP2008235547A (ja) * 2007-03-20 2008-10-02 Denso Corp 半導体装置およびそれに用いられる半導体チップ
JP2009152364A (ja) * 2007-12-20 2009-07-09 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2010147219A (ja) * 2008-12-18 2010-07-01 Renesas Electronics Corp 半導体装置及びその製造方法
WO2015040712A1 (ja) * 2013-09-19 2015-03-26 三菱電機株式会社 半導体装置
JP2015204375A (ja) * 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP2017079324A (ja) * 2015-10-19 2017-04-27 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022322A (ja) * 1996-06-28 1998-01-23 Denso Corp 半導体装置
JP2937927B2 (ja) * 1997-03-06 1999-08-23 広島日本電気株式会社 半導体装置
JP4333483B2 (ja) 2004-05-31 2009-09-16 株式会社デンソー 半導体装置
JP4604633B2 (ja) 2004-09-29 2011-01-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP2009111188A (ja) 2007-10-30 2009-05-21 Denso Corp 半導体装置
WO2009060670A1 (ja) 2007-11-09 2009-05-14 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP5729497B1 (ja) 2014-02-04 2015-06-03 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6192190B2 (ja) * 2014-03-11 2017-09-06 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
KR102353570B1 (ko) * 2015-08-24 2022-01-20 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 구비한 발광 소자 패키지
JP6627359B2 (ja) 2015-09-17 2020-01-08 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106601710B (zh) 2015-10-19 2021-01-29 富士电机株式会社 半导体装置以及半导体装置的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318396A (ja) * 2002-04-24 2003-11-07 Nec Electronics Corp 縦型ｍｏｓｆｅｔとその製造方法
JP2008235547A (ja) * 2007-03-20 2008-10-02 Denso Corp 半導体装置およびそれに用いられる半導体チップ
JP2009152364A (ja) * 2007-12-20 2009-07-09 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2010147219A (ja) * 2008-12-18 2010-07-01 Renesas Electronics Corp 半導体装置及びその製造方法
WO2015040712A1 (ja) * 2013-09-19 2015-03-26 三菱電機株式会社 半導体装置
JP2015204375A (ja) * 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP2017079324A (ja) * 2015-10-19 2017-04-27 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI836909B (zh) * 2022-05-27 2024-03-21 即思創意股份有限公司 碳化矽半導體元件

Also Published As

Publication number Publication date
JPWO2019049572A1 (ja) 2019-12-26
CN110383489A (zh) 2019-10-25
US11145724B2 (en) 2021-10-12
US20190386106A1 (en) 2019-12-19
JP6863464B2 (ja) 2021-04-21
CN110383489B (zh) 2023-07-04

Similar Documents

Publication Publication Date Title
JP6863464B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6766889B2 (ja) 半導体装置および半導体装置の製造方法
JP6950290B2 (ja) 半導体装置および半導体装置の製造方法
JP6631632B2 (ja) 半導体装置
JP7013735B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP6848382B2 (ja) 半導体装置および半導体装置の製造方法
JP6109444B1 (ja) 半導体装置
JP2018133377A (ja) 半導体装置および半導体装置の製造方法
JP2020043243A (ja) 半導体装置
JP2018093067A (ja) 半導体装置および半導体装置の製造方法
WO2017208735A1 (ja) 半導体装置
JP2020129624A (ja) 半導体装置および半導体装置の製造方法
JP7243173B2 (ja) 半導体装置および半導体装置の製造方法
CN112466922A (zh) 半导体装置
WO2019077877A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JPWO2018135146A1 (ja) 半導体装置および半導体装置の製造方法
JP6350760B2 (ja) 半導体装置および半導体装置の製造方法
JP7451981B2 (ja) 半導体装置
WO2019077878A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7371426B2 (ja) 半導体装置
JP7103435B2 (ja) 半導体装置および半導体装置の製造方法
JP7415413B2 (ja) 半導体装置
US10998418B2 (en) Power semiconductor devices having reflowed inter-metal dielectric layers
JP2020047672A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18852952

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019540832

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18852952

Country of ref document: EP

Kind code of ref document: A1