KR20160020368A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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유야 아비꼬
아끼오 이찌무라
도시아끼 이가라시
야스히로 시라이
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치(종형 파워 MOSFET)의 특성을 향상시킨다. 반도체 소자가 형성된 셀 영역 CR을 둘러싸는 주변 영역 PER에, 모서리부를 가진 스파이럴 형상의 p형 칼럼 영역(PC3)을 형성한다. 반도체 소자가 형성된 셀 영역 CR을 둘러싸는 주변 영역 PER의 에피택셜층에 셀 영역 CR을 스파이럴 형상으로 둘러싸는 홈으로서, 모서리부를 구성하는 제1 측면과 제2 측면을 가진 홈을 형성하고, 이 홈을 에피택셜층으로 매립한다. 이와 같이, p형 칼럼 영역(PC3)(n형 칼럼 영역)을 스파이럴 형상으로 배치함으로써 핫 스폿(hot spot)으로 인한 내압 마진의 저하를 피할 수 있다. 또한, p형 칼럼 영역(PC3)(n형 칼럼 영역)의 연속성이 유지되므로 외주부를 향하여 단계적으로 전계가 완화되어 내압이 향상된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 예를 들면 파워 반도체 및 그 제조 방법에 바람직하게 이용할 수 있는 것이다.
파워 반도체 장치인 종형 파워 MOSFET에 있어서, 내압(耐壓)을 유지하면서 온(on) 저항을 억제하기 위하여 슈퍼 정션(Super junction) 구조의 채택이 검토되고 있다.
예를 들면 특허문헌 1에는 셀 영역(cell area) 및 주변 영역(peripheral area)에 슈퍼 정션 구조를 채택한 반도체 장치가 개시되어 있다. 그리고, 상기 주변 영역은 스파이럴 영역을 가지고 있다.
미국특허출원공개 제2013/0200499호 명세서
본 발명자는 슈퍼 정션 구조를 채택한 종형 파워 MOSFET의 연구 개발을 맡고 있어, 그 성능 향상에 대하여 예의 검토하고 있다. 그리고 그 과정에서 슈퍼 정션 구조를 채택한 종형 파워 MOSFET의 성능을 향상시키기 위해서는 그 구조 및 제조 방법에 관하여 가일층의 개선 여지가 있는 것을 발견하였다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 실시형태 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본원에서 개시되는 일 실시 형태에 나타나는 반도체 장치는 반도체 소자가 형성되어 있는 셀 영역을, 모서리부를 가진 스파이럴 형상의 필라(pillar)로 둘러싼다.
본원에서 개시되는 일 실시 형태에 나타나는 반도체 장치의 제조 방법은 반도체 소자가 형성되어 있는 셀 영역을 둘러싸는 주변 영역의 제1 도전형 반도체층에, 제1 영역을 스파이럴 형상으로 둘러싸는 홈으로서 모서리부를 구성하는 제1 측면과 제2 측면을 가진 홈을 형성하고, 이 홈을 제2 도전형 반도체로 매립하는 공정을 가진다.
본원에서 개시되는 이하에 나타내는 대표적인 실시형태에 나타나는 반도체 장치에 따르면 반도체 장치의 특성을 향상시킬 수 있다.
본원에서 개시되는 이하에 나타내는 대표적인 실시형태에 나타나는 반도체 장치의 제조 방법에 따르면 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은 실시형태 1의 반도체 장치(반도체 칩)의 구성을 모식적으로 나타내는 평면도이다.
도 2는 실시형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
도 3은 실시형태 1의 반도체 장치의 p형 칼럼 영역의 구성을 나타내는 평면도이다.
도 4는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 5는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 4에 계속되는 제조 공정을 나타내는 단면도이다.
도 6은 실시형태 1의 반도체의 장치 제조 공정을 나타내는 단면도로서, 도 5에 계속되는 제조 공정을 나타내는 단면도이다.
도 7은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 8은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 6에 계속되는 제조 공정을 나타내는 단면도이다.
도 9는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 8에 계속되는 제조 공정을 나타내는 단면도이다.
도 10은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 11은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 9에 계속되는 제조 공정을 나타내는 단면도이다.
도 12는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 11에 계속되는 제조 공정을 나타내는 단면도이다.
도 13은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 14는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 12에 계속되는 제조 공정을 나타내는 단면도이다.
도 15는 실시형태 1의 반도체 장치의 제조 공정을 나타내는 단면도로서, 도 14에 계속되는 제조 공정을 나타내는 단면도이다.
도 16은 실시형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 17은 실시형태 1의 반도체 장치 제조 공정을 나타내는 단면도이며, 도 15에 계속되는 제조 공정을 나타내는 단면도이다.
도 18 (A) 및 (B)는 비교예 1 및 비교예 2의 반도체 장치 구성을 나타내는 평면도이다.
도 19는 비교예 3의 반도체 장치 구성을 나타내는 평면도이다.
도 20 (A) 및 (B)는 비교예 3의 반도체 장치 구성을 나타내는 평면도이다.
도 21은 실시형태 1의 반도체 장치 및 비교예의 내압과 농도의 관계를 나타내는 그래프이다.
도 22는 주변 영역에 있어서의 중간 영역으로부터의 거리와 내압의 관계를 모식적으로 나타내는 그래프이다.
도 23은 실시형태 2의 응용예 1의 반도체 장치 구성을 나타내는 평면도이다.
도 24 (A) 및 (B)는 실시형태 2의 응용예 2의 반도체 장치 구성을 설명하기 위한 평면도이다.
도 25는 실시형태 2의 응용예 3의 반도체 장치 구성을 나타내는 평면도이다.
도 26 (A)는 실시형태 2의 응용예 4의 반도체 장치 구성을 설명하기 위한 평면도이고, (B)는 실시형태 2의 응용예 4의 반도체 장치의 내압과 농도의 관계를 나타내는 그래프이다.
도 27은 실시형태 2의 응용예 5의 반도체 장치 구성을 설명하기 위한 평면도이다.
도 28은 실시형태 2의 응용예 6의 반도체 장치 구성을 설명하기 위한 평면도이다.
도 29는 실시형태 2의 응용예 6의 반도체 장치 구성을 설명하기 위한 평면도이다.
도 30 (A) 및 (B)는 실시형태 2의 응용예 6의 반도체 장치 구성을 설명하기 위한 단면도이다.
도 31은 실시형태 2의 응용예 6의 반도체 장치 구성을 설명하기 위한 단면도이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다.
또한, 이하의 실시형태에서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상일 수 있고 또한 이하일 수도 있다.
또한, 이하의 실시형태에서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 동일하다.
이하, 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 가진 부재에는 원칙적으로 동일한 부호 또는 관련된 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 있을 경우에는 총칭 부호에 기호를 추가하여 개별 또는 특정 부위를 나타낼 경우가 있다. 또한, 이하의 실시형태에서는 특별히 필요할 때 이외는 동일한 또는 같은 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시형태에서 사용하는 도면은 단면도이어도 도면을 보기 쉽게 하기 위하여 해칭을 생략할 경우가 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위하여 해칭을 붙일 경우가 있다.
또한, 단면도 및 평면도에 있어서 각 부위의 크기는 실제 디바이스에 대응하는 것이 아니고, 도면을 보기 쉽게 하기 위하여 특정 부위를 상대적으로 크게 표시할 경우가 있다. 또한, 단면도와 평면도가 대응할 경우라도 도면을 보기 쉽게 하기 위하여 특정 부위를 상대적으로 크게 표시할 경우가 있다.
(실시형태 1)
〔구조 설명〕
도 1은 본 실시형태의 반도체 장치(반도체 칩)의 구성을 모식적으로 나타내는 평면도이다. 도 2는 본 실시형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 2에 나타내는 단면은 예를 들어 도 1의 A-A부에 대응한다. 본 실시형태의 반도체 장치(반도체 소자)는 종형 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. MOSFET는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)라고 부를 경우도 있다. 도 3은 본 실시형태의 반도체 장치의 p형 칼럼 영역의 구성을 나타내는 평면도이다.
도 1에 나타내는 바와 같이, 본 실시형태의 반도체 장치(반도체 칩)를 상면에서 본 평면 형상은 직사각형 형상이다. 그리고, 본 실시형태의 반도체 장치는 셀 영역 CR과, 중간 영역 TR과, 주변 영역(터미네이션부, 끝단부라고도 함) PER을 가진다. 셀 영역 CR은 대략 직사각형 형상의 반도체 장치의 중앙부에 배치되고, 중간 영역 TR은 셀 영역 CR의 외측을 둘러싸도록 배치되며, 주변 영역 PER은 중간 영역 TR을 둘러싸도록 배치되어 있다. 이하, 도 2를 참조하면서 상기 각 영역에서의 반도체 장치 구성을 설명한다.
(1) 셀 영역 CR의 구조
도 2에 나타내는 바와 같이, 셀 영역 CR에는 파워 MOSFET가 형성되어 있다. 이 파워 MOSFET는 반도체 기판(1S) 위의 에피택셜층 EPS의 주표면에 형성되어 있다. 에피택셜층 EPS는 복수의 p형 칼럼(column) 영역(p형 필라 또는 필라라고도 함)(PC1)과 복수의 n형 칼럼 영역(n형 필라 또는 필라라고도 함)(NC1)으로 이루어진다. p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)은 X 방향으로 교대로 배치되어 있다. 이와 같은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조를 슈퍼 정션(Super junction) 구조라고 한다. 도 3에 나타내는 바와 같이, p형 칼럼 영역(PC1)을 상면에서 본 형상은 라인 형상(Y 방향으로 연장된 장변을 가진 직사각형 형상)이다.
예컨대, 여기서는 p형 칼럼 영역(PC1)의 폭(X 방향의 치수), 안길이(Y 방향의 치수) 및 깊이(Z 방향의 치수)와, n형 칼럼 영역(NC1)의 폭(X 방향의 치수), 안길이(Y 방향의 치수) 및 깊이(Z 방향의 치수)가 각각 동일하게 되도록 설계되어 있다.
n형 칼럼 영역(NC1)은 예를 들어 기둥 형상을 하고 있고, 인(P) 또는 비소(As) 등과 같은 n형 불순물이 도입된 반도체 영역(에피택셜층)으로 구성되어 있다. n형 칼럼 영역(NC1)의 n형 불순물 농도는 예를 들어 3.0×1015/cm3이다. n형 칼럼 영역(NC1)과 반도체 기판(1S)에 의하여 파워 MOSFET의 드레인 영역이 구성되어 있다. n형 칼럼 영역(NC1)은 2개의 p형 칼럼 영역(PC1)에 끼워져 있다. 복수의 n형 칼럼 영역(NC1)은 각각 p형 칼럼 영역(PC1)의 폭(X 방향의 치수) 만큼 이격되게 배치되어 있다.
p형 칼럼 영역(PC1)은 예를 들어 기둥 형상을 하고 있고, 붕소(B) 등과 같은 p형 불순물이 도입된 반도체 영역으로 구성되어 있다. p형 칼럼 영역(PC1)의 p형 불순물 농도는 예를 들어 3.0×1015/cm3이다. p형 칼럼 영역(PC1)은 2개의 n형 칼럼 영역(NC1)에 끼워져 있다. 복수의 p형 칼럼 영역(PC1)은 각각 n형 칼럼 영역(NC1)의 폭(X 방향의 치수) 만큼 이격되게 배치되어 있다.
상기와 같은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(에피택셜층 EPS)의 주표면에 파워 MOSFET가 형성되어 있다.
파워 MOSFET는 n형 칼럼 영역(NC1) 위쪽에 게이트 절연막 GOX를 개재하여 배치된 게이트 전극 GE를 가진다. 게이트 절연막 GOX로서는 예를 들어 산화 실리콘막을 사용할 수 있다. 또한, 게이트 절연막 GOX로서는 산화 실리콘막 이외에 예를 들어 산화 실리콘막보다 유전율이 높은 고유전율막 등을 사용할 수도 있다. 또한, 게이트 전극 GE로서는 예를 들어 다결정 실리콘막을 사용할 수 있다.
게이트 전극 GE 양측의 p형 칼럼 영역(PC1) 위에는 채널 영역 CH가 배치되어 있다. 이 채널 영역 CH에 내포되도록 소스 영역 SR이 배치되어 있다. 채널 영역 CH는 예를 들어 붕소(B) 등과 같은 p형 불순물이 도입된 반도체 영역으로 구성되고 있고, 소스 영역 SR은 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물이 도입된 반도체 영역으로 구성되어 있다. 상술한 바와 같이 n형 칼럼 영역(NC1) 및 반도체 기판(1S)에 의하여 파워 MOSFET의 드레인 영역이 구성되어 있다.
상기 파워 MOSFET의 게이트 전극 GE에 전위가 인가되었을 때 채널 영역 CH에 형성된 역전층을 개재하여 소스 영역 SR로부터 드레인 영역(n형 칼럼 영역(NC1) 및 반도체 기판(1S))으로 캐리어(전자)가 흐른다. 바꾸어 말하면, 채널 영역 CH에 형성된 역전층을 개재하여 드레인 영역(n형 칼럼 영역(NC1) 및 반도체 기판(1S))으로부터 소스 영역 SR로 전류가 흐른다.
Y 방향으로 연장되는 게이트 전극 GE, 그 아래쪽의 n형 칼럼 영역(NC1) 및 그 양측의 소스 영역 SR을 단위 셀로 하여 이들이 반복적으로 배치되어 있다. 복수의 단위 셀이 병렬로 접속되어 1개의 파워 MOSFET가 형성되어 있다.
또한, 소스 영역 SR의 중앙 부분에는 에피택셜층 EPS의 상면으로부터 채널 영역 CH로 이르는 보디 콘택트 영역 BC가 형성되어 있다. 이 보디 콘택트 영역 BC는 예를 들어 붕소(B) 등과 같은 p형 불순물이 도입된 반도체 영역으로 구성되어 있다. 이 보디 콘택트 영역 BC의 불순물 농도는 채널 영역 CH의 불순물 농도보다 높다.
게이트 전극 GE의 상면 및 양측 측벽은 층간 절연막 IL에 의하여 피복되어 있다. 층간 절연막 IL로서는 예를 들어 산화 실리콘막을 사용할 수 있다. 보디 콘택트 영역 BC 및 그 양측의 소스 영역 SR 위의 층간 절연막 IL은 제거되어 콘택트 홀이 형성되어 있다. 이 콘택트 홀 및 층간 절연막 IL 위에는 소스 전극 SE가 배치되어 있다. 소스 전극 SE로서는 예를 들어 티타늄 텅스텐막으로 이루어지는 배리어 도체막과 그 위의 알루미늄막으로 이루어지는 주도체막과의 적층막을 사용할 수 있다.
이로써, 소스 전극SE는 소스 영역 SR과 전기적으로 접속됨과 아울러 보디 콘택트 영역 BC를 개재하여 채널 영역 CH와 전기적으로 접속된다. 상기 보디 콘택트 영역 BC는 소스 전극 SE와의 오믹 접촉을 확보하는 기능을 가지며, 이 보디 콘택트 영역 BC가 존재함으로써 소스 영역 SR과 채널 영역 CH가 동일한 전위로 전기적으로 접속된다.
따라서, 소스 영역 SR을 이미터 영역으로 하고, 채널 영역 CH를 베이스 영역으로 하며, n형 칼럼 영역(NC1)을 컬렉터 영역으로 하는 기생 npn 바이폴러 트랜지스터의 온(on) 동작을 억제할 수 있다. 즉, 소스 영역 SR과 채널 영역 CH가 동일한 전위로 전기적으로 연결되어 있다는 것은 기생 npn 바이폴러 트랜지스터의 이미터 영역과 베이스 영역 사이에 전위차가 발생하고 있지 않은 것을 의미하고, 이로 인하여 기생 npn 바이폴러 트랜지스터의 온 동작을 억제할 수 있다.
소스 전극 SE 위에는 소스 전극 SE를 부분적으로 피복하도록 표면 보호막 PAS가 배치되어 있다. 표면 보호막 PAS로서는 예를 들어 산화 실리콘막을 사용할 수 있다. 소스 전극 SE의 일부 영역은 표면 보호막 PAS로부터 노출되어 있다. 또한, 반도체 기판(1S)의 이면(에피택셜층 EPS가 형성된 주면과 반대측의 면)에는 금속막으로 이루어지는 드레인 전극 DE가 배치되어 있다.
(2) 중간 영역 TR의 구조
도 2에 나타내는 바와 같이, 중간 영역 TR에는 게이트 인출부 GPU, 게이트 인출 전극 GPE, 소스 인출 영역 SPR 및 소스 인출 전극 SPE가 형성되어 있다.
게이트 인출부 GPU 및 게이트 인출 전극 GPE는 반도체 기판(1S) 위의 에피택셜층 EPS 위쪽에 배치되어 있다. 또한, 소스 인출 영역 SPR은 에피택셜층 EPS 위에 배치되어 있다.
상기 중간 영역 TR에서도 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치되어 있다. 바꾸어 말하면, 도 3에 나타내는 바와 같이 라인 형상의 p형 칼럼 영역(PC1)과 라인 형상의 n형 칼럼 영역(NC1)이 교대로 배치된 직사각형 영역 중 중앙부의 셀 영역 CR의 외측 영역이 중간 영역 TR이 되어 있다. 따라서, 중간 영역 TR의 Y방향으로 연장되는 변(도 3의 좌우 변)을 따라 라인 형상의 p형 칼럼 영역(PC1)과 라인 형상의 n형 칼럼 영역(NC1)이 교대로 배치되어 있다. 또한, 중간 영역 TR의 X 방향으로 연장되는 변(도 3의 상하 변)을 따라 셀 영역 CR로부터 연장되는 라인 형상의 p형 칼럼 영역(PC1)과 라인 형상의 n형 칼럼 영역(NC1)의 각각의 단(端)부가 교대로 배치되어 있다.
이와 같이, 중간 영역 TR에 있어서 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(에피택셜층 EPS)는 셀 영역 CR에 있어서 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(에피택셜층 EPS)와 동일한 구성이다.
게이트 인출부 GPU는 게이트 절연막 GOX를 개재하여 에피택셜층 EPS에 배치되어 있다. 이 게이트 인출부 GPU의 아래쪽에도 채널 영역 CH가 배치되어 있다. 그리고, 상기 게이트 인출부 GPU의 상면 및 양측 측벽을 피복하도록 층간 절연막 IL이 배치되고 있고, 상기 층간 절연막 IL의 일부에는 게이트 인출부 GPU의 상면의 일부를 노출시키는 개구부가 형성되어 있다. 게이트 인출부 GPU로서는 게이트 전극 GE와 마찬가지로 예를 들어 다결정 실리콘막을 사용할 수 있다.
또한, 상기 개구부 내부를 포함하는 층간 절연막 IL 위에 게이트 인출 전극 GPE가 배치되어 있다. 게이트 인출 전극GPE로서는 소스 전극 SE와 마찬가지로 예를 들어 티타늄 텅스텐막으로 이루어지는 배리어 도체막과 그 상부의 알루미늄막으로 이루어지는 주도체막과의 적층막을 사용할 수 있다.
여기서, 게이트 인출부 GPU는 복수의 게이트 전극 GE와 전기적으로 접속되어 있고, 게이트 인출 전극 GPE에 인가된 게이트 전압은 게이트 인출부 GPU를 개재하여 복수의 게이트 전극 GE의 각각에 인가된다.
에피택셜층 EPS의 상부에는 셀 영역 CR로부터 연장되는 채널 영역 CH가 형성되어 있다. 또한, 이 채널 영역 CH에 내포되도록 소스 인출 영역 SPR이 배치되어 있다. 소스 인출 영역 SPR은 소스 영역 SR과 마찬가지로 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물이 도입된 반도체 영역으로 구성되어 있다.
상기 채널 영역 CH의 상부를 피폭하도록 에피택셜층 EPS의 상면 위에 층간 절연막 IL이 배치되어 있고, 이 층간 절연막 IL에는 소스 인출 영역 SPR이 노출된 개구부가 형성되어 있다.
그리고, 상기 개구부 내부를 포함하는 층간 절연막 IL 위에 소스 인출 전극 SPE가 배치되어 있다. 소스 인출 전극 SPE로서는 소스 전극 SE와 마찬가지로 예를 들어 티타늄 텅스텐막으로 이루어지는 배리어 도체막과 그 위의 알루미늄막으로 이루어지는 주도체막과의 적층막을 사용할 수 있다.
상기 중간 영역 TR에서도 게이트 인출 전극 GPE 및 소스 인출 전극 SPE를 부분적으로 피복하도록 산화 실리콘막으로 이루어지는 표면 보호막 PAS가 배치되어 있고, 게이트 인출 전극 GPE의 일부 영역 및 소스 인출 전극 SPE의 일부 영역은 표면 보호막 PAS로부터 노출되어 있다.
(3) 주변 영역 PER의 구조
도 2에 나타내는 바와 같이, 주변 영역 PER에는 필드 플레이트 전극(전극 또는 더미 전극이라고도 함) FFP가 형성되어 있다.
필드 플레이트 전극 FFP는 반도체 기판(1S) 위의 에피택셜층 EPS 위쪽에 배치되어 있다.
상기 주변 영역 PER에도 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)이 주기적으로 배치되어 있다. 단만, 주변 영역 PER에는 스파이럴 형상의 p형 칼럼 영역(PC3)과 스파이럴 형상의 n형 칼럼 영역(NC3)이 배치되어 있다. 이 스파이럴 형상은 단번에 써 낸 형상(traversable shape)을 하고 있다.
즉, 도 3에 나타내는 바와 같이 p형 칼럼 영역(PC3)은 중간 영역 TR을 구획하는 직사각형 영역의 모서리부(기점(起点), 출발점) Ca로부터 중간 영역 TR을 둘러싸도록 제1 주(周) p형 칼럼이 배치되고, 이 제1 주 p형 칼럼과 연속되며, 또한 제1 주 p형 칼럼을 둘러싸도록 제2 주 p형 칼럼이 배치되어 있다. 또한, 상기 제2 주 p형 칼럼과 연속되며, 또한 제2 주 p형 칼럼을 둘러싸도록 제3 주 p형 칼럼이 배치되어 있다. 이와 같이, 제n-1 주 p형 칼럼을 둘러싸도록 제n 주 p형 칼럼이 배치되고, 중간 영역 TR이 n개의 스파이럴 형상의 p형 칼럼에 의하여 둘러싸인다. 도 3에는 제1 주 내지 제9 주 p형 칼럼이 도시되어 있다(n=9).
제n-1 주 칼럼과 제n 주 칼럼의 간격은 일정하며, 예를 들어 p형 칼럼 영역(PC3)의 간격은 n형 칼럼 영역(NC3)의 폭(X 방향의 치수)에 대응한다. p형 칼럼 영역(PC3) 중 제n-1 주 p형 칼럼과 제n 주 p형 칼럼 사이는 n형 칼럼 영역(NC3)이 된다. 따라서, n형 칼럼 영역(NC3)도 역시 모서리부 Ca와 제2 주 p형 칼럼 사이의 점 Cb를 기점으로 하여 제1 주 p형 칼럼을 둘러싸도록 제1 주 p형 칼럼을 따라 제1 주 n형 칼럼이 배치되고, 이 제1 주 n형 칼럼과 연속되며, 또한 제2 주 p형 칼럼을 둘러싸도록 제2 주 p형 칼럼을 따라 제2 주 n형 칼럼이 배치되어 있다. 또한, 이 제2 주 n형 칼럼과 연속되며, 또한 제3 주 p형 칼럼을 둘러싸도록 제3 주 p형 칼럼을 따라 제3 주 n형 칼럼이 배치되어 있다. 이와 같이, 제n 주 p형 칼럼을 둘러싸도록 제n 주 p형 칼럼을 따라 제n 주 n형 칼럼이 배치되어 있다. 도 3에는 제1 주 내지 제8 주 n형 칼럼이 도시되어 있다(n=8).
예컨대, 여기서는 p형 칼럼 영역(PC3)의 폭 및 깊이(Z 방향의 치수)와 n형 칼럼 영역(NC3)의 폭 및 깊이(Z 방향의 치수)는 동일하게 되도록 설계되어 있다. 또한, p형 칼럼 영역(PC3)의 폭 및 깊이(Z 방향의 치수)와 n형 칼럼 영역(NC3)의 폭 및 깊이(Z 방향의 치수)는 p형 칼럼 영역(PC1)의 폭(X 방향의 치수) 및 깊이(Z 방향의 치수)와 n형 칼럼 영역(NC1)의 폭(X 방향의 치수) 및 깊이(Z 방향의 치수)와 각각 동일하게 되도록 설계되어 있다.
n형 칼럼 영역(NC3)은 스파이럴 형상의 기둥 형상을 하고 있고, 인(P) 또는 비소(As) 등과 같은 n형 불순물이 도입된 반도체 영역(에피택셜층)으로 구성되어 있다. n형 칼럼 영역(NC3)의 n형 불순물 농도는 예를 들어 3.0×1015/cm3이다.
p형 칼럼 영역(PC3)은 스파이럴 형상의 기둥 형상을 하고 있고, 붕소(B) 등과 같은 p형 불순물이 도입된 반도체 영역으로 구성되어 있다. p형 칼럼 영역(PC1)의 p형 불순물 농도는 예를 들어 3.0×1015/cm3이다.
이와 같이, 중간 영역 TR을 스파이럴 형상의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)으로 둘러싼 구조체(에피택셜층 EPS)로 하여도 X 방향 및 Y 방향에 있어서 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)이 교대로 주기적으로 배치되게 된다.
주변 영역 PER을 상기와 같은 스파이럴 형상의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)으로 둘러싼 구조체(에피택셜층EPS) 위쪽에 필드 플레이트 전극 FFP가 형성되어 있다(도 2). 필드 플레이트 전극 FFP로서는 게이트 전극 GE와 마찬가지로 예를 들어 다결정 실리콘막을 사용할 수 있다. 필드 플레이트 전극 FFP는 층간 절연막 IL로 피복되어 있다. 또한, 층간 절연막 IL 위에는 산화 실리콘막으로 이루어지는 표면 보호막 PAS가 배치되어 있다. 이와 같은 식으로 필드 플레이트 전극 FFP를 형성함으로써 전계 집중을 완화하여 내압을 향상시킬 수 있다.
필드 플레이트 전극 FFP는 예를 들어 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)의 경계 위쪽에 배치되며, p형 칼럼 영역(PC1) 및 n형 칼럼 영역(NC1)과 마찬가지로 스파이럴 형상으로 배치된다(도 28 참조).
상술한 바와 같은 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(슈퍼 정션 구조)의 주표면에 파워 MOSFET를 배치함으로써 높은 내압을 확보하면서 온(on) 저항을 낮출 수 있다.
예컨대, 슈퍼 정션 구조를 채택하지 않고 n형 에피택셜층의 주표면에 파워 MOSFET를 배치할 경우는 에피택셜층의 불순물 농도를 낮게 하여 에피택셜층에 형성할 공핍층을 연장시켜야 내압을 확보할 수 있다.
이 경우, 높은 내압을 구현하기 위해서는 불순물 농도가 낮은 에피택셜층의 두께를 두껍게 할 필요가 있다. 그러나, 불순물 농도가 낮은 에피택셜층을 두껍게 형성하였을 경우는 파워 MOSFET의 온 저항이 높아진다. 즉, 파워 MOSFET에 있어서는 내압 향상과 온 저항 저감은 트레이드-오프 관계에 있다.
이에 대하여, p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조체(슈퍼 정션 구조)의 주표면에 파워 MOSFET를 배치하였을 경우는 p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)의 경계 영역, 즉 세로 방향(Z 방향)으로 연장된 pn 접합으로부터 가로 방향을 향하여 공핍층이 연장되게 된다. 즉, 슈퍼 정션 구조를 가진 파워 MOSFET의 경우는 온 저항 저감을 위하여 전류 통로가 되는 n형 칼럼 영역(NC1)의 불순물 농도를 높게 하여도 세로 방향(Z 방향)으로 연장되는 pn 접합으로부터 가로 방향으로 공핍층이 넓어지므로 내압을 확보할 수 있다.
이와 같이, p형 칼럼 영역(PC1)과 n형 칼럼 영역(NC1)이 주기적으로 배치된 구조를 채택함으로써 높은 내압을 확보하면서 온 저항을 낮출 수 있다.
또한, 셀 영역 CR뿐만 아니라 중간 영역 TR 및 주변 영역 PER에도 p형 칼럼 영역(PC1, PC3)과 n형 칼럼 영역(NC1, NC3)을 주기적으로 배치하였을 경우는 공핍층이 셀 영역 CR을 둘러싸도록 넓어지게 되므로 내압을 더욱 향상시킬 수 있다.
그리고, 본 실시형태에서는 주변 영역 PER의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)을 스파이럴 형상으로 배치하므로, 후에 상세하게 설명하는 바와 같이 전계 집중을 완화하여 내압을 향상시킬 수 있다.
또한, 셀 영역 CR, 중간 영역 TR 및 주변 영역 PER에 형성하는 부재로서는 상술한 것들에 한정하지 않고, 다른 부재를 배치할 수도 있다. 예를 들어, 주변 영역 PER에 가드링(guard ring) 등을 형성할 수도 있다.
[제조법 설명]
다음으로, 도 4 내지 도 17을 참조하면서 본 실시형태의 반도체 장치의 제조 방법을 설명함과 아울러 본 실시형태의 반도체 장치 구성을 한층 더 명확하게 한다. 도 4 내지 도 17은 본 실시형태의 반도체 장치의 제조 공정을 나타내는 단면도 및 평면도이다. 본 실시형태의 반도체 장치는 소위「트렌치필(trench fill)법」이라고 불리는 방법을 이용하여 제조된다. 본 실시형태의 반도체 장치에 있어서 셀 영역 CR 및 중간 영역 TR의 pn 접합 내압은 예를 들어 600V 내지 650V 정도이고, 주변 영역 PER의 pn 접합 내압은 700V 내지 750V 정도이다.
우선, 도 4에 나타내는 바와 같이 주면(표면, 상면) 위에 n형 반도체층으로 이루어지는 에피택셜층 EPI가 형성된 반도체 기판(1S)을 준비한다. 예컨대, 반도체 기판(1S)은 단결정 실리콘에 인(P) 또는 비소(As) 등과 같은 n형 불순물을 도입하여 형성한 것이다. 또한, 에피택셜층 EPI의 n형 불순물 농도는 예를 들어 3.4×1015/cm3 정도이고, 에피택셜층 EPI의 두께는 예를 들어 40μm 내지 50μm 정도이다.
다음으로, 도 5에 나타내는 바와 같이 에피택셜층 EPI 위에 포토레지스트막 PR을 형성한 후 노광 및 현상을 수행한다. 이로써, 에피택셜층 EPI 위의 n형 칼럼 영역(NC1, NC3) 형성 영역에 포토레지스트막 PR이 형성된다. 즉, 셀 영역 CR 및 중간 영역 TR에는 라인 형상의 포토레지스트막 PR이 형성되고, 주변 영역 PER에는 스파이럴 형상의 포토레지스트막 PR이 형성된다. 바꾸어 말하면, p형 칼럼 영역(PC1, PC3) 형성 영역의 에피택셜층 EPI가 노출된다. 즉, 셀 영역 CR 및 중간 영역 TR에는 라인 형상의 에피택셜층 EPI의 노출부가 형성되고, 주변 영역 PER에는 스파이럴 형상의 에피택셜층 EPI의 노출부가 형성된다. 또한, 셀 영역 CR(중간 영역 TR을 포함) 및 주변 영역 PER의 노광(레티클 전사)은 동시에 실시할 수 있으나 영역마다 별도로 실시할 수도 있다.
다음으로, 포토레지스트막 PR을 마스크로서 사용하여 에피택셜층 EPI를 에칭한다. 이로써, p형 칼럼 영역(PC1, PC3) 형성 영역의 에피택셜층 EPI가 제거되어 홈(트렌치라고도 함)(DT1, DT3)이 형성된다. 이어서, 도 6에 나타내는 바와 같이 포토레지스트막 PR을 애싱(ashing) 등으로 제거한다. 이와 같이, 노광 및 현상에 의하여 소망하는 형상으로 가공한 포토레지스트막 또는 하드 마스크막 등을 마스크로서 사용하여 하층막을 소망하는 형상으로 가공(에칭)하는 것을 패터닝이라고 한다.
여기서, 도 6 및 도 7에 나타내는 바와 같이 셀 영역 CR 및 중간 영역 TR의 에피택셜층 EPI에 형성한 홈을 DT1으로 하고, 주변 영역 PER의 에피택셜층 EPI에 형성된 홈을 DT3으로 한다. 홈(DT1)은 라인 형상이고, 홈(DT3)은 스파이럴 형상이다(도 7).
예컨대, 홈(DT1)의 폭(X 방향의 치수) 및 깊이(Z 방향의 치수)는 각각 2 내지 5μm 및 40 내지 60μm 정도이다. 그리고, 홈(DT1) 사이에 남아 있는 에피택셜층 EPI는 라인 형상의 n형 칼럼 영역(NC1)이 된다. 예컨대, n형 칼럼 영역(NC1)의 폭(X 방향의 치수) 및 깊이(Z 방향의 치수)는 각각 2 내지 5μm 및 40 내지 60μm 정도이다.
또한, 홈(DT3)의 폭 및 깊이(Z 방향의 치수)는 각각 2 내지 5μm 및 40 내지 60μm 정도이다. 그리고, 홈(DT3) 사이에 남아 있는 에피택셜층 EPI는 스파이럴 형상의 n형 칼럼 영역(NC3)이 된다. 예컨대, n형 칼럼 영역(NC3)의 폭 및 깊이(Z 방향의 치수)는 각각 2 내지 5μm 및 40 내지 60μm 정도이다.
다음으로, 도 8에 나타내는 바와 같이 매립 에피택셜 성장법을 이용하여 홈(DT1, DT3) 내부 및 에피택셜층 EPI 위에 p형 에피택셜층 EP를 형성한다. 즉, 홈(DT1, DT3)의 저면 및 측벽(측면)으로부터 에피택셜층 EP를 성장시켜서 홈(DT1, DT3) 내부를 매립한다. 이 때, 홈 사이에 위치하는 에피택셜층 EPI의 상부 및 홈(DT1, DT3)의 상부에도 에피택셜층 EP가 성장된다. 여기서, 홈(DT3)은 스파이럴 형상이므로 X 방향으로 연장되는 측면 및 Y 방향으로 연장되는 측면 양쪽으로부터 에피택셜층 EP가 성장되어 가는데, 홈(DT3)은 모서리부를 가진 스파이럴 형상이므로 에피택셜층 EP를 정밀도 있게 매립할 수 있다. 상세한 것은 후술한다(도 19 및 도 20 참조).
다음으로, 도 9에 나타내는 바와 같이 홈(DT1, DT3) 위의 에피택셜층 EP를 CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법 등을 이용하여 제거함으로써 홈(DT1, DT3) 내부에 에피택셜층 EP를 남긴다. 이로써, 라인 형상의 p형 칼럼 영역(PC1) 및 스파이럴 형상의 p형 칼럼 영역(PC3)이 형성된다. 바꾸어 말하면, 복수의 p형 칼럼 영역(PC1) 및 p형 칼럼 영역(PC3)과 복수의 n형 칼럼 영역(NC1) 및 n형 칼럼 영역(NC3)으로 이루어지는 에피택셜층 EPS가 형성된다.
이상의 공정에 의하여, 셀 영역 CR 및 중간 영역 TR에는 라인 형상의 p형 칼럼 영역(PC1) 및 라인 형상의 n형 칼럼 영역(NC1)이 X 방향으로 교대로 주기적으로 배치된 구조체가 형성되고, 주변 영역 PER에는 중간 영역 TR을 둘러싸는 스파이럴 형상의 p형 칼럼 영역(PC3) 및 n형 칼럼 영역(NC3)으로 이루어지는 구조체가 형성된다(도 10).
다음으로, 에피택셜층 EPS의 주표면에 파워 MOSFET, 게이트 인출부 GPU, 게이트 인출 전극 GPE, 소스 인출 영역 SPR, 소스 인출 전극 SPE 및 필드 플레이트 전극 FFP 등을 형성한다.
예컨대, 도 11에 나타내는 바와 같이 포토리소그래피 기술 및 에칭 기술을 이용하여 채널 영역 CH 형성 영역에 개구부를 가진 마스크막을 형성한다. 이어서, 이 마스크막을 마스크로서 사용하여 불순물 이온을 주입함으로써 채널 영역 CH를 형성한다. 예컨대, 불순물 이온으로서는 붕소(B) 등과 같은 p형 불순물 이온을 주입한다. 이로써, 채널 영역 CH가 되는 p형 반도체 영역을 형성할 수 있다.
다음으로, 상기 마스크막을 제거한 후 에피택셜층 EPS 위에 게이트 절연막 GOX를 형성하고 계속해서 이 게이트 절연막 GOX 위에 도체막 PF1을 형성한다. 예컨대, 에피택셜층 EPS의 표면을 열산화함으로써 게이트 절연막 GOX로서의 산화 실리콘막을 형성한다. 이어서, 산화 실리콘막 위에 CVD법 등을 이용하여 다결정 실리콘막을 퇴적한다. 게이트 절연막 GOX로서 상기 산화 실리콘막 대신 산화 하프늄막 등과 같은 산화 실리콘막보다 유전율이 높은 고유전율막을 사용할 수도 있다. 상기 게이트 절연막 GOX는 CVD법 등을 이용하여 형성할 수도 있다.
다음으로, 도 12에 나타내는 바와 같이 n형 칼럼 영역(NC1) 위에 게이트 전극 GE를 형성하고, 중간 영역 TR에 게이트 인출부 GPU를 형성하며, 스파이럴 형상의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)의 pn 접합 위에 필드 플레이트 전극 FFP를 형성한다. 예컨대, 도체막(PF1) 위에 게이트 전극 GE 형성 영역, 게이트 인출부 GPU 형성 영역 및 필드 플레이트 전극 FFP 형성 영역을 피복하는 포토레지스트막을 형성한 후, 이 포토레지스트막을 마스크로서 사용하여 도체막(PF1)을 에칭한다. 이로써, 게이트 전극 GE 및 필드 플레이트 전극 FFP를 형성할 수 있다. 예컨대, 도 13에 나타내는 바와 같이 게이트 전극 GE는 n형 칼럼 영역(NC1)과 마찬가지로 라인 형상으로 형성되고, 게이트 인출부 GPU는 복수의 게이트 전극 GE와 전기적으로 접속되도록 형성되며, 필드 플레이트 전극 FFP는 스파이럴 형상으로 형성된다.
다음으로, 도 14에 나타내는 바와 같이 소스 영역 SR 및 소스 인출 영역 SPR을 형성한다. 예컨대, 주변 영역 PER 및 중간 영역 TR의 소스 인출 영역 SPR 형성 영역 이외의 영역을 포토레지스트막으로 피복한 후, 이 포토레지스트막 및 셀 영역 CR의 게이트 전극 GE를 마스크로서 사용하여 n형 불순물 이온을 주입한다. 불순물 이온으로서는 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물 이온을 주입한다. 이로써, 셀 영역 CR의 게이트 전극 GE 사이에 소스 영역 SR이 되는 n형 반도체 영역을 형성할 수 있고, 중간 영역 TR에 소스 인출 영역 SPR이 되는 n형 반도체 영역을 형성할 수 있다. 셀 영역 CR에 형성한 복수의 소스 영역 SR은 중간 영역 TR에 형성한 소스 인출 영역 SPR과 전기적으로 접속되다.
다음으로, 게이트 전극GE, 게이트 인출부 GPU 및 필드 플레이트 전극 FFP를 피복하는 층간 절연막 IL을 형성한다. 예컨대, CVD법을 이용하여 게이트 전극 GE 등 위에산화 실리콘막을 퇴적한다. 이어서, 층간 절연막 IL 위에 보디 콘택트 영역 BC 형성 영역, 게이트 인출부 GPU의 상부, 및 소스 인출 영역 SPR의 상부에 각각 개구부를 가진 포토레지스트막을 형성한다. 이어서, 이 포토레지스트막을 마스크로서 사용하여 셀 영역 CR의 서로 인접하는 게이트 전극 GE 사이에 위치하는 소스 영역 SR 위의 층간 절연막 IL을 에칭함으로써 개구부를 형성한다. 이 때, 상기 개구부의 저부가 에피택셜층 EPS의 표면보다 낮게 되도록 오버 에칭을 실시한다. 이로써, 개구부의 저부 측벽에서 소스 영역 SR이 노출된다. 또한, 중간 영역 TR의 게이트 인출부 GPU의 상부 및 소스 인출 영역 SPR의 층간 절연막 IL을 에칭하여 개구부를 형성한다.
다음으로, 중간 영역 TR 및 주변 영역 PER을 피복하는 포토레지스트막을 형성한 후, 이 포토레지스트막 및 층간 절연막 IL을 마스크로서 사용하여 불순물 이온을 주입함으로써 보디 콘택트 영역 BC를 형성한다. 예컨대, 불순물 이온으로서는 붕소(B) 등과 같은 p형 불순물을 사용한다. 이로써, 보디 콘택트 영역 BC가 되는 p형 반도체 영역을 형성할 수 있다. 보디 콘택트 영역 BC는 소스 영역 SR의 중앙부에 위치하며, 그 저부는 채널 영역 CH에 이르고 있다. 상기 보디 콘택트 영역 BC의 불순물 농도는 채널 영역 CH의 불순물 농도보다 높다.
다음으로, 도 15에 나타내는 바와 같이 소스 전극 SE, 게이트 인출 전극 GPE 및 소스 인출 전극 SPE를 형성한다. 예컨대, 보디 콘택트 영역 BC, 게이트 인출부 GPU 및 소스 인출 영역 SPR 위쪽을 포함하는 층간 절연막 IL 위에 금속막을 형성한다. 금속막은 예를 들어 스퍼터링법 등으로 형성한 티타늄 텅스텐막과 그 위의 알루미늄막과의 적층막으로 이루어진다. 이어서, 상기 금속막을 패터닝함으로써 소스 전극 SE, 게이트 인출 전극 GPE 및 소스 인출 전극 SPE를 형성한다. 셀 영역 CR의 소스 전극 SE는 소스 영역 SR 및 보디 콘택트 영역 BC와 전기적으로 접속되고, 중간 영역 TR의 게이트 인출 전극 GPE는 게이트 인출부 GPU와 전기적으로 접속된다. 또한, 중간 영역 TR의 소스 인출 전극 SPE는 소스 인출 영역 SPR과 전기적으로 접속된다.
다음으로, 도 16 및 도 17에 나타내는 바와 같이 소스 전극 SE, 게이트 인출 전극 GPE 및 소스 인출 전극 SPE를 피복하도록 표면 보호막 PAS를 형성한다. 이어서, 표면 보호막 PAS를 패터닝하여 소스 전극 SE의 일부 영역, 게이트 인출 전극 GPE의 일부 영역 및 소스 인출 전극 SPE의 일부 영역을 노출시킨다. 이 노출부는 외부 접속 영역(예를 들어, 게이트 패드, 소스 패드)이 된다.
다음으로, 반도체 기판(1S)의 주면과 반대측인 이면으로부터 반도체 기판(1S)을 연삭하여 반도체 기판(1S)을 박막화한 후, 반도체 기판(1S)의 이면에 드레인 전극 DE를 형성한다(도 17 참조). 드레인 전극 DE는 예를 들어 스퍼터링법 또는 증착법을 이용하여 반도체 기판(1S)의 이면에 금속막을 퇴적함으로써 형성할 수 있다.
이상의 공정에 의하여 본 실시형태의 반도체 장치를 형성할 수 있다.
본 실시형태에서와 같이 트렌치필법을 이용하여 p형 칼럼 영역(PC1, PC3) 및 n형 칼럼 영역(NC1, NC3)을 형성하였을 경우는 p형 칼럼 영역(PC1, PC3)과 n형 칼럼 영역(NC1, NC3)의 간격을 좁힐 수 있으므로 온 저항을 낮추면서 내압을 확보할 수 있다.
즉, 온 저항을 낮추기 위해서는 전류 통로인 n형 칼럼 영역의 n형 불순물 농도를 높게 하는 것이 바람직하다. 그러나, n형 칼럼 영역의 n형 불순물 농도를 높게 하면 n형 칼럼 영역으로의 공핍층의 넓어짐이 작게 되므로 n형 칼럼 영역 전체를 공핍화시키기 위해서는 n형 칼럼 영역의 폭을 좁게 할 필요가 있다. 트렌치필법에 따르면, p형 칼럼 영역(PC1, PC3) 및 n형 칼럼 영역(NC1, NC3)의 미세화에 용이하게 대응할 수 있다. 특히, 아스펙트비(aspect ratio)가 12 이상의 미세한 홈을 반복적으로 형성할 경우라도 홈을 정밀도 있게 매립하여 n형 및 p형 칼럼 영역을 형성할 수 있다. 여기서, 아스펙트비라 함은 홈의 깊이/폭이다.
한편, n형 및 p형 칼럼 영역을 형성하기 위한 별도의 방법으로서 멀티 에피택셜 성장(multi epitaxial growth)법이 있다. 이 방법에서는 에피택셜 성장법에 의한 n형층 형성과 이온 주입법에 의한 p형층 형성을 반복하면서 다층의 n형층으로 이루어지는 n형 칼럼 영역과 다층의 p형층으로 이루어지는 p형 칼럼 영역을 형성한다. 이 경우, 이온 주입된 불순물 이온이 가로 방향으로 확산되므로 p형 칼럼 영역과 n형 칼럼 영역의 간격을 좁고 균일하게 하기 어렵다. 특히, p형 칼럼 영역의 아스펙트비가 큰 경우에는 깊은 위치에서 가로 방향의 확산이 커지므로 p형 칼럼 영역과 n형 칼럼 영역의 간격을 좁고 균일하게 하는 것이 한층 더 어렵게 된다.
이와 같이, 「트렌치필법」에 따르면 「멀티 에피택셜 성장법」에 비하여 p형 칼럼 영역과 n형 칼럼 영역의 간격을 더욱 좁힐 수 있다(예를 들어 p형 칼럼 영역의 아스펙트비를 12 이상으로 할 수 있다). 이에 따라, 온 저항을 낮추면서 내압을 향상시킬 수 있다. 또한, 「트렌치필법」은 스루풋 면에서도 「멀티 에피택셜 성장법」에 비하여 유리하다.
이상으로, 구조 설명 및 제조법 설명을 통하여 상세하게 설명한 본 실시형태의 반도체 장치에 따르면, 주변 영역 PER의 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)을 스파이럴 형상으로 배치하므로 전계 집중을 완화하여 내압을 향상시킬 수 있다.
도 18 (A) 및 (B)는 비교예 1 및 비교예 2의 반도체 장치 구성을 나타내는 평면도이다.
도 18 (A)에 나타내는 비교예 1에서는 주변 영역 PER에 있어서 p형 칼럼 영역(PC3) 및 n형 칼럼 영역(NC3)은 X 방향으로 연장되는 라인 형상 또는 Y 방향으로 연장되는 라인 형상으로 배치되어 있고, p형 칼럼 영역(PC3) 사이가 n형 칼럼 영역(NC3)이 된다.
이와 같은 p형 칼럼 영역(PC3)의 레이아웃에 따르면, X 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC3)과 Y 방향으로 연장되는 라인 형상의 p형 칼럼 영역(PC3)이 근접하는 개소(모서리부, 이음매)가 발생한다. 이와 같은 개소에는 전계가 집중되기 쉬우므로 핫 스폿(hot spot)이 되기 쉽다는 것이 확인되어 있다. 이는 상기 개소에서는 pn 접합으로부터 가로 방향으로 연장되는 공핍층이 불균일해지기 쉽기 때문이라고 생각할 수 있다. 특히, 설계 단계에서 부정합 및 제조 편차로 인한 치수 변동이 발생하였을 경우는 p형 칼럼 영역(PC3) 사이가 더욱 넓어지므로 내압 마진의 저하를 야기할 가능성이 있다.
도 18 (B)에 나타내는 비교예 2에서는 주변 영역 PER에 있어서 중간 영역 TR을 둘러싸는 p형 칼럼 영역(PC3)이 다중으로 형성되고, p형 칼럼 영역(PC3) 사이가 n형 칼럼 영역(NC3)이 된다. 이와 같은 p형 칼럼 영역(PC3)의 레이아웃에 따르면, p형 칼럼 영역(PC3)의 근접 개소(모서리부, 이음매)가 연결된 형상이 되므로 핫 스폿으로 인한 내압 마진의 저하를 피할 수 있게 된다. 그러나, 중간 영역 TR이 개별적인 p형 칼럼 영역(PC3)으로 둘러싸이고 각 주(周)의 p형 칼럼이 닫혀 있으므로(n형 칼럼도 같음), 각 주의 칼럼 전위차가 커질 경향이 있다(도 22 참조). 따라서, 국소적으로 높은 전위가 인가되었을 경우에는 예를 들어 설계치보다 낮은 수치에서 브레이크다운이 할생하는 등 내압 마진이 낮아질 우려가 있다.
또한, 도 19에 나타내는 바와 같이 중간 영역 TR을 둘러싸는 p형 칼럼 영역(PC3)에 있어서 그 모서리부를 라운드화하여 배치할 수도 있다. 도 19 및 도 20은 비교예 3의 반도체 장치 구성을 나타내는 평면도이다.
도 19에 나타내는 바와 같이 p형 칼럼 영역(PC3)의 모서리부를 라운드화하였을 경우는 라운드화된 개소에서 에피택셜층 EP의 매립 불량이 발생하기 쉬워진다. 즉, 홈(DT3)은 X 방향으로 연장되는 측면과 Y 방향으로 연장되는 측면을 가지는데, 도 20에 나타내는 바와 같이 이 측면은 (100)면 또는 (110)면이다. 예컨대, 도 20 (A)에 나타내는 바와 같이 (100)면이 노출된 측면으로 구성된 모서리부를 라운드화하였을 경우는 라운드화한 개소에서 (110)면이 노출된다. 또한, 도 20 (B)에 나타내는 바와 같이 (110)면이 노출된 측면으로 구성된 모서리부를 라운드화하였을 경우는 라운드화한 개소에서 (100)면이 노출된다. 이와 같이, 서로 상이한 면방위를 가진 측면으로부터 에피택셜 성장법(결정 성장법)으로 에피택셜층 EP를 성장시켰을 경우에는 면방위에 따라 성장 속도가 달라진다. 따라서, 라운드화한 개소에서 성장 속도가 작게 되었을 경우는 매립 불량이 발생하고, 성장 속도가 커졌을 경우는 성장면과 홈(DT3) 측벽의 접합부에서 전위 등의 결함이 발생될 수 있다.
이에 대하여, 본 실시형태에서는 홈(DT3)을 모서리부를 가진 스파이럴 형상으로 하고(도 7 참조), X 방향으로 연장되는 측면과 Y 방향으로 연장되는 측면을 예를 들어 (100)면 또는 (110)면으로 구성하므로 에피택셜층 EP의 매립 특성을 향상시킬 수 있다. 바꾸어 말하면, X 방향으로 연장되는 측면 및 Y 방향으로 연장되는 측면은 (100)면 또는 (110)면에 대응하므로 에피택셜층 EP의 매립 특성을 향상시킬 수 있다.
여기서, (100)면 또는 (110)면에 대응하는 측면이라 함은 (100)면 또는 (110)면이 되도록 형성된 레티클 패턴을 사용하여 형성한 측면을 말한다. 이 경우, X 방향으로 연장되는 측면 및 Y 방향으로 연장되는 측면은 레티클 패턴에 따라 (100)면 또는 (110)면이 된다. 단, 실제로 에칭한 홈(DT3)의 측면은 에칭 오차 등으로 인하여 대략 (100)면 또는 대략 (110)면으로 구성될 수 있다. 바꾸어 말하면, (100)면 또는 (110)면 이외의 면이 포함될 수 있다. 본 실시형태는 이와 같은 (100)면 또는 (110)면 이외의 면을 포함할 경우를 제외하는 것은 아니다.
도 21은 본 실시형태의 반도체 장치 및 비교예에서의 내압 및 농도의 관계를 나타내는 그래프이다. 여기서 가로축은 p형 칼럼 영역의 농도(Pepi 농도)를 나타내고, 세로축은 내압(BVDSS, pn 접합 내압)을 나타낸다. 또한, 3.4E+15는 3.4×1015를 나타낸다.
도 21에 나타내는 그래프 중 (a)는 비교예 1의 반도체 장치(도 18 (A) 참조), (b)는 본 실시형태의 반도체 장치(도 2 및 도 3 참조), (c)는 비교예 2의 반도체 장치(도 18 (B) 참조), (d)는 본 실시형태의 반도체 장치로서 필드 플레이트 전극을 형성하지 않는 반도체 장치이다.
(a) 내지 (d)의 그래프에 있어서, 내압의 피크(최고치)는 그래프 (a)에서는 660V, 그래프 (b)에서는 680V, 그래프 (c)에서는 670V 정도이었다. 이와 같이, 본 실시형태에서는 비교예 1,2의 경우보다 내압이 향상되는 것을 확인할 수 있다. 특히, 낮은 농도측에서 내압이 향상되어 있다.
또한, 그래프 (b)는 그래프 (a) 및 그래프 (c)에 비하여 피크 근방의 곡률이 작다. 즉, 내압 저하가 적다. 이는 p형 칼럼 영역의 농도가 제조 편차 등으로 인하여 변화되었을 경우라도 넓은 농도 영역에서 높은 내압을 유지할 수 있는 것을 나타내고 있다. 예컨대, 그래프 (a)에서는 내압 600V에 대하여 0.6×1015cm-3 정도의 농도 마진 밖에 가지지 않지만, 그래프 (b)에서는 0.9×1015cm-3 정도의 농도 마진을 가진다.
또한, 그래프 (b)와 그래프 (c)의 비교로부터 p형 칼럼 영역을 “복수의 링 형상 구조”로 하는 것보다 “스파이럴 구조”로 하는 편이 특성이 더욱 좋아지는 것을 알 수 있다. 즉, 그래프 (b)는 그래프 (c)에 비하여 내압 피크(최고치)가 향상되며, 또한 피크 근방의 곡률이 작게 된다.
이는 p형 칼럼 영역(PC 3)(n형 칼럼 영역(NC 3))을 스파이럴 형상으로 배치함으로써 p형 칼럼 영역(PC3 )(n형 칼럼 영역(NC 3))의 연속성이 유지되게 되므로 외주부를 향하여 전계가 단계적으로 완화되어 내압이 더욱 향상되기 때문이라고 생각할 수 있다. 도 22는 주변 영역 PER에 있어서 중간 영역 TR측으로부터의 거리 D와 내압 BVds의 관계를 모식적으로 나타내는 그래프이다. p형 칼럼 영역(PC 3)을 스파이럴 형상으로 배치한 본 실시형태의 경우에는 실선으로 나타내는 바와 같은 직선적인 그래프가 된 것으로 생각할 수 있으나, 복수의 링 형상의 p형 칼럼 영역을 배치한 비교예 2의 경우에는 링 형상의 p형 칼럼 영역마다 전위차가 발생하여 파선으로 나타내는 바와 같은 계단 형상의 그래프가 된 것으로 생각할 수 있다. 이와 같이, p형 칼럼 영역(PC 3)을 스파이럴 형상으로 배치함으로써 외주부를 향하여 단계적으로 전계가 완화되어 내압이 더욱 향상된다.
또한, p형 칼럼 영역을 “복수의 링 형상 구조”로 하는 것 보다 “스파이럴 구조”로 하는 편이 에피택셜층 EP 매립 시의 내부 응력을 완화할 수 있다. 예컨대, “복수의 링 형상 구조”의 홈을 에피택셜층 EP로 매립하였을 경우는 성장층이 모서리부에서 서로 충돌되어 에피택셜층 EP 내부의 응력이 높아질 우려가 있다. 이에 대하여, “스파이럴 구조”의 홈을 에피택셜층 EP로 매립하였을 경우는 홈이 연속적으로 연결되므로(바꾸어 말하면 홈이 닫히지 않으므로) 에피택셜층 EP 내부의 응력이 완화된다. 따라서, p형 칼럼 영역을 “복수의 링 형상 구조”로 하는 것 보다 “스파이럴 구조”로 하는 편이 에피택셜층 EP의 매립 특성을 더욱 향상시킬 수 있다.
또한, 그래프 (b)와 그래프 (d)의 비교로부터 필드 플레이트 전극을 가지지 않을 경우는 내압이 저하되는 것을 알 수 있다. 상술한 바와 같이, 필드 플레이트 전극은 전계 완화의 역할을 하므로 전계 완화로 인하여 내압이 향상되는 것을 알 수 있다. 또한, 농도 마진이 향상되는 것도 알 수 있다. 이 점에서도 상기 고찰의 정당이 지지된다. 또한, 그래프 (d)를 제외하고 그래프 (a) 내지 (c)는 모두 필드 플레이트 전극이 있었을경우의 데이터이다.
이와 같이, 본 실시형태에서는 주변 영역 PER의 p형 칼럼 영역 및 n형 칼럼 영역을 스파이럴 형상으로 배치하므로 전계 집중을 완화하여 내압을 향상시킬 수 있다. 또한, 농도 마진을 향상시킬 수 있다.
(실시형태 2)
본 실시형태에서는 다양한 응용예에 대하여 설명한다. 또한, 실시형태 1과 동일한 부위에는 동일 또는 관련된 부호를 붙이고, 그 반복 설명은 생략한다.
(응용예 1)
상기 실시형태 1(도 3)에서는 셀 영역 CR 및 중간 영역 TR에 라인 형상의 p형 칼럼 영역(PC1)을 배치하였고, 주변 영역 PER에 스파이럴 형상의 p형 칼럼 영역(PC3)을 배치하였으나, 중간 영역 TR의 p형 칼럼 영역을 스파이럴 형상으로 할 수도 있다.
도 23은 본 실시형태의 응용예 1의 반도체 장치 구성을 나타내는 평면도이다. 중간 영역 TR의 p형 칼럼 영역 및 n형 칼럼 영역 이외의 구성은 상기 실시형태 1과 동일하다.
도 23에 나타내는 바와 같이, 본 응용예에서는 셀 영역 CR에 라인 형상의 p형 칼럼 영역(PC1)과 라인 형상의 n형 칼럼 영역(NC1)이 교대로 배치된다. 또한, 중간 영역 TR 및 주변 영역 PER에는 스파이럴 형상의 p형 칼럼 영역(PC3)과 스파이럴 형상의 n형 칼럼 영역(NC3)이 배치된다.
구체적으로, 도 23에 나타내는 바와 같이 중간 영역 TR에 있어서 셀 영역 CR을 구획하는 직사각형 형상 영역의 모서리부로부터 셀 영역 CR을 둘러싸도록 제1 주 p형 칼럼이 배치되고, 상기 제1 주 p형 칼럼과 연속되고, 또한 제1 주 p형 칼럼을 둘러싸도록 제2 주 p형 칼럼이 배치된다. 이와 같이, 도 23에서는 중간 영역 TR에 제1 주 및 제 2주 p형 칼럼이 배치된다.
그리고, 주변 영역 PER에서는 상기 제2 주 p형 칼럼과 연속되고, 또한 제2 주 p형 칼럼을 둘러싸도록 제3 주 p형 칼럼이 배치되며, 제3 주 p형 칼럼과 연속되고, 또한 제3 주 p형 칼럼을 둘러싸도록 제4 주 p형 칼럼이 배치된. 이와 같이, 도 23에서는 주변 영역 PER에 제3 주 내지 제11 주 p형 칼럼이 배치된다. 또한, p형 칼럼 영역(PC3) 사이가 n형 칼럼 영역(NC3)이 된다.
또한, 본 응용예의 반도체 장치는 홈(DT3) 형성 시에 사용하는 레티클 패턴을 상기 p형 칼럼 영역(PC1) 및 p형 칼럼 영역(PC3)의 형상에 따라 변경함으로써 실시형태 1과 동일한 공정으로 형성할 수 있다.
이와 같이, 중간 영역 TR에 스파이럴 형상의 p형 칼럼 영역(PC3)(n형 칼럼 영역(NC3))을 배치하여도 실시형태 1과 동일한 효과를 얻을 수 있다.
(응용예 2)
상기 실시형태 1(도 3)에서는 중간 영역 TR을 구획하는 직사각형 형상 영역의 모서리부(Ca)를 기점으로 이곳으로부터 중간 영역 TR을 둘러싸도록 제1 주 p형 칼럼을 배치하였으나 상기 기점을 변경할 수도 있다. 본 응용예에 있어서 스파이럴 형상의 p형 칼럼 영역(PC3)의 기점S 이외는 실시형태 1과 동일하다.
도 24는 본 실시형태의 응용예 2의 반도체 장치 구성을 설명하기 위한 평면도이다. 도 24 (A)에서는 실시형태 1과 마찬가지로 모서리부를 기점으로 하고 있다. 구체적으로, 셀 영역 CR을 구획하는 직사각형 형상 영역의 모서리부를 기점S로 하여 이곳으로부터 셀 영역 CR을 둘러싸도록 제1 주 p형 칼럼을 배치한다. 또한, 중간 영역 TR은 셀 영역 CR의 일부 또는 주변 영역 PER의 일부로 볼 수 있으므로, 여기서는 그 도시를 생략한다(도 25 내지 도 29에 대해서도 같음).
이에 대하여 도 24 (B)에서는 모서리부를 기점으로 하지 않고 기점S를 직사각형 형상 셀 영역 CR의 Y 방향으로 연장되는 변(도 24 (B)의 위쪽 변)의 도중 위치에 대응하도록 배치한다. 바꾸어 말하면, 기점S를 셀 영역 CR 최외부의 p형 칼럼 영역(PC1)의 도중 위치에 대응하도록 배치한다.
이와 같이, 셀 영역 CR의 모서리부로부터 기점S를 어긋나게 함으로써(멀리함으로써) 핫 스폿이 발생하는 개소 및 파괴 개소를 영향이 보다 적은 개소에 유도할 수 있다.
상기 모서리부에서는 직선부에 비하여 pn 접합으로부터 가로 방향으로 연장되는 공핍층이 불균일해지기 쉬우므로 직선부보다 모서리부 편이 내압이 낮다고 생각할 수 있다. 또한, 모서리부에서는 핫 스폿 및 파괴가 실제로 발생하였을 경우 치명적인 불량이 되기 쉽다고 생각할 수 있다.
그러므로, 스파이럴 형상의 p형 칼럼 영역(PC3)의 기점S를 셀 영역 CR의 모서리부로부터 어긋나게 함으로써(멀리함으로써) 예상밖의 과전압이 인가되었을 경우라도 항복시의 파괴 개소를 보다 안정적인 개소에 유도할 수 있어 치명적인 불량의 발생을 저감할 수 있다. 물론, 본 응용예에서는 상기 실시형태 1과 동일한 효과도 얻을 수 있다.
또한, 본 응용예의 반도체 장치는 홈(DT3) 형성 시에 사용하는 레티클 패턴을 상기 p형 칼럼 영역(PC3)의 형상에 따라 변경함으로써 실시형태 1과 동일한 공정으로 형성할 수 있다.
또한, 본 실시형태에서는 직사각형 형상의 셀 영역 CR의 Y 방향을 따른 제1 변(도 24 (B)의 위쪽 변)의 도중 위치를 기점S로 하였으나, 제2 변 이후의 변의 도중 위치를 기점으로 할 수도 있다.
(응용예 3)
상기 응용예 2(도 24)에서는 p형 칼럼 영역(PC3)의 기점 S를 셀 영역 CR의 모서리부로부터 어긋나게 하였으나, 기점 S를 어긋나게 하여 형성한 영역에 더미 p형 칼럼 영역 DC를 형성할 수도 있다. 본 응용예에 있어서, 더미 p형 칼럼 영역 DC 이외는 응용예 2와 동일하다.
도 25는 본 실시형태의 응용예 3의 반도체 장치 구성을 나타내는 평면도이다. 도 25에 나타내는 바와 같이, 본 응용예도 또한 응용예 2와 마찬가지로 주변 영역에 있어서 셀 영역 CR을 구획하는 직사각형 형상 영역의 모서리부로부터 어긋난 위치를 기점S로 하여 셀 영역 CR을 둘러싸도록 제1 주 p형 칼럼을 배치하고, 이 제1 주 p형 칼럼과 연속되며, 또한 제1 주 p형 칼럼을 둘러싸도록 제2 주 p형 칼럼을 배치한다. 이 경우, 제1 주 p형 칼럼의 제1 변은 직사각형 형상 셀 영역 CR의 Y 방향으로 연장되는 변(도 25의 위쪽 변)의 중도에서 Y 방향으로 연장된다. 또한, 제1 주 p형 칼럼의 제2 변은 직사각형 형상 셀 영역 CR의 X 방향으로 연장되는 변(도 25의 오른쪽 변)을 따라 연장된다. 또한, 제1 주 p형 칼럼의 제3 변은 직사각형 형상 셀 영역 CR의 Y방향으로 연장되는 변(도 25의 아래쪽 변)을 따라 연장되고, 제1 주 p형 칼럼의 제4 변은 직사각형 형상 셀 영역 CR의 Y 방향으로 연장되는 변(도 25의 왼쪽 변)을 따라 연장된다. 따라서, 제1 주 p형 칼럼의 제1 변은 제3 변보다 짧다.
그리고, 본 응용예에서는 직사각형 형상 셀 영역 CR의 모서리부로부터 직사각형 형상 셀 영역 CR의 Y 방향으로 연장되는 변(도 24(A)의 위쪽 변)의 도중에 위치하는 p형 칼럼 영역(PC3)의 기점S까지 사이에 더미 p형 칼럼 영역 DC를 형성한다.
이와 같이, 더미 p형 칼럼 영역 DC를 형성함으로써 더미 p형 칼럼 영역 DC에 의하여 형성되는 pn 접합에서도 가로 방향으로 공핍층이 넓어진다. 이로 인하여, 더미 p형 칼럼 영역 DC의 근방에서 내압을 향상시킬 수 있다. 물론 본 응용예에서는 실시형태 1과 동일한 효과도 얻을 수 있다. 또한, 본 응용예의 반도체 장치는 홈(DT3) 형성 시에 사용하는 레티클 패턴을 상기 p형 칼럼 영역(PC3)의 형상에 따라 변경함으로써 실시형태 1과 동일한 공정으로 형성할 수 있다.
(응용예 4)
상기 실시형태 1(도 3)에서는 주변 영역 PER의 p형 칼럼 영역(PC3)을 스파이럴 형상으로 하였고 제n-1 주 p형 칼럼과 제n 주 p형 칼럼과의 간격을 균일하게 하였으나, 제n-1 주 p형 칼럼과 제n 주 p형 칼럼의 간격을 변경할 수도 있다. 본 응용예에 있어서 p형 칼럼 영역(PC3)의 제n-1 주 p형 칼럼과 제n 주 p형 칼럼과의 간격 이외는 실시형태 1과 동일하다.
도 26 (A)는 본 실시형태의 응용예 4의 반도체 장치 구성을 설명하기 위한 평면도이다. 도 26 (B)는 본 실시형태의 응용예 4의 반도체 장치에 있어서 내압과 농도의 관계를 나타내는 그래프이다. 이 그래프의 가로축은 p형 칼럼 영역의 농도(Pepi 농도)를 나타내고, 세로축은 내압(BVDSS, pn 접합 내압)을 나타낸다.
도 26 (A)에 나타내는 p형 칼럼 영역(PC3)은 스파이럴 형상이지만 제n-1 주 p형 칼럼과 제n 주 p형 칼럼의 간격(a, e, i)은 상이하며, 여기서는 a <e <i의 관계에 있다.
구체적으로, p형 칼럼 영역(PC3)은 셀 영역 CR을 구획하는 직사각형 형상 영역의 모서리부(기점)로부터 셀 영역 CR을 둘러싸도록 제1 주 p형 칼럼이 배치되고, 이 제1 주 p형 칼럼과 연속되며, 또한 제1 주 p형 칼럼을 둘러싸도록 제2 주 p형 칼럼이 배치된다. 그리고, 제1 주 p형 칼럼과 제2 주 p형 칼럼의 간격은 a이며, 균일하게 되어 있다. 또한, 도 26 (A)에 있어서 a=b=c=d의 관계에 있다.
또한, 상기 제2 주 p형 칼럼과 연속되며, 또한 제2 주 p형 칼럼을 둘러싸도록 제3 주 p형 칼럼이 배치된다. 그리고, 제2 주 p형 칼럼과 제3 주 p형 칼럼의 간격은 e이며, 균일하게 되어 있다. 또한, 도 26 (A)에 있어서, e=f=g=h의 관계에 있다.
또한, 상기 제3 주 p형 칼럼과 연속되며,또한 제3 주 p형 칼럼을 둘러싸도록 제4 주 p형 칼럼이 배치된다. 그리고, 제3 주 p형 칼럼과 제4 주 p형 칼럼의 간격은 i이며, 균일하게 되어 있다. 또한, 도 26 (A)에 있어서, i=j=k=l의 관계에 있다.
상기와 같이, 제1 주 내지 제n 주 p형 칼럼은 칼럼의 주마다 칼럼 간격이 커지도록 배치할 수도 있다.
이와 같이, 제1 주 내지 제n 주 p형 칼럼의 간격(피치)을 가변화(可變化)함으로써 주변 영역 PER의 위치마다 내압을 밸런스 있게 조정할 수 있다. 또한, 셀 영역 CR과 주변 영역 PER의 내압을 밸런스 있게 조정할 수도 있다. 예컨대, 셀 영역 CR 내부 및 셀 영역 CR에 가까운 주변 영역 PER 내측에서 p형 칼럼 간격을 좁히고, 셀 영역 CR으로부터 멀어짐에 따라 p형 칼럼 간격을 커짐으로써 내압을 밸런스 있게 조정할 수 있다.
또한, 본 응용예에서는 제n-1 주 p형 칼럼과 제n 주 p형 칼럼의 간격(a, e, i)이 a <e <i인 경우에 대하여 설명하였으나, 예를 들어 a=e <i로 하거나 a>e>i로 할 수도 있다.
또한, 물론 본 응용예에서는 상기 실시형태 1과 동일한 효과도 얻을 수 있다.
또한, 본 응용예의 반도체 장치는 홈(DT3) 형성 시에 사용하는 레티클 패턴을 상기 p형 칼럼 영역의 형상에 따라 변경함으로써 실시형태 1과 동일한 공정으로 형성할 수 있다.
도 26 (B)에 나타내는 바와 같이, 제n-1 주 p형 칼럼과 제n 주 p형 칼럼의 간격을 다르게 함으로써 주변 영역 PER의 내압을 밸런스 있게 조정할 수 있다. 그래프 (a)는 셀 영역의 내압 밸런스를 나타낸다. p형 칼럼 영역과 n형 칼럼 영역의 폭의 비(P/N)는 5/6이다. 그래프 (b)는 주변 영역의 내압 밸런스를 나타낸다. p형 칼럼 영역과 n형 칼럼 영역의 폭의 비(P/N)는 5/6이다. 그래프 (c)는 주변 영역의 내압 밸런스를 나타낸다. p형 칼럼 영역과 n형 칼럼 영역의 폭의 비(P/N)는 5/6, 5.9, 5.8, 5.7이다.
(응용예 5)
응용예 4(도 26 (A))에서는 제1 주 내지 제n 주 p형 칼럼의 간격을 칼럼의 주마다 변경하였으나, 각 주의 p형 칼럼의 모서리부를 기점으로 하여 간격을 변경할 수도 있다.
도 27은 본 실시형태의 응용예 5의 반도체 장치 구성을 설명하기 위한 평면도이다. 도 27에 나타내는 p형 칼럼 영역(PC3)은 스파이럴 형상이며, 주변 영역에 있어서 셀 영역 CR을 구획하는 직사각형 형상 영역의 모서리부를 기점으로 하여 셀 영역 CR을 둘러싸도록 제1 주 p형 칼럼을 배치하고, 이 제1 주 p형 칼럼과 연속되며, 또한 제1 주 p형 칼럼을 둘러싸도록 제2 주 p형 칼럼을 배치한다. 그리고, 제1 주 p형 칼럼의 제1 변은 직사각형 형상 셀 영역 CR의 Y 방향으로 연장되는 변(도 27의 위쪽 변)을 따라 Y 방향으로 연장되고, 제2 변은 직사각형 형상 셀 영역 CR의 X 방향으로 연장되는 변(도 27의 오른쪽 변)을 따라 연장된다. 또한, 제3 변은 직사각형 형상 셀 영역 CR의 Y 방향으로 연장되는 변(도 27의 아래쪽 변)을 따라 연장되고, 제4 변은 직사각형 형상 셀 영역 CR의 X 방향으로 연장되는 변(도 27의 왼쪽 변)을 따라 연장된다. 그리고, 제2 주 p형 칼럼의 제1 변은 제1 주 p형 칼럼의 제1 변을 따라 Y 방향으로 연장된다. 그리고, 제2 주 p형 칼럼의 제1 변과 제1 주 p형 칼럼의 제1 변의 간격은 a이다. 또한, 제2 주 p형 칼럼의 제2 변은 제1 주 p형 칼럼의 제2 변을 따라 X 방향으로 연장된다. 그리고, 제2 주 p형 칼럼의 제2 변과 제1 주 p형 칼럼의 제2 변의 간격은 b이며, b>a의 관계에 있다. 또한, 제2 주 p형 칼럼의 제3 변은 제1 주 p형 칼럼의 제3 변을 따라 Y 방향으로 연장된다. 그리고, 제2 주 p형 칼럼의 제3 변과 제1 주 p형 칼럼의 제3 변의 간격은 c이며, c>b>a의 관계에 있다. 또한, 제2 주 p형 칼럼의 제4 변은 제1 주 p형 칼럼의 제4 변을 따라 X 방향으로 연장된다 그리고, 제2 주 p형 칼럼의 제4 변과 제1 주 p형 칼럼의 제4 변의 간격은 d이며, d>c>b>a의 관계에 있다.
상기 와 같이, 각 주의 p형 칼럼의 모서리부를 기점으로 하여 각 주의 p형 칼럼에 대응하는 변의 간격을 변경할 수도 있다. 이와 같이 p형 칼럼의 간격(피치)을 가변화함으로써 주변 영역 PER의 위치마다 내압을 밸런스 있게 조정할 수 있다. 또한, 셀 영역 CR과 주변 영역 PER의 내압을 밸런스 있게 조정할 수도 있다.
또한, 본 응용예에서는 p형 칼럼 간격(피치, a 내지 h)이 순차적으로 커지는 예(a <b <c <d <e <f <g <h)를 설명하였으나, 예를 들어 a=b <c=d <e=f <g=h로 하거나 a>b>c>d>e>f>g>h로 할 수도 있다.
물론, 본 응용예에서는 상기 실시형태 1과 동일한 효과도 얻을 수 있다.
또한, 본 응용예의 반도체 장치는 홈(DT3) 형성 시에 사용하는 레티클 패턴을 상기 p형 칼럼 영역의 형상에 따라 변경함으로써 실시형태 1과 동일한 공정으로 형성할 수 있다.
(응용예 6)
본 응용예에서는 필드 플레이트 전극 FFP의 형상에 대하여 설명한다. 도 28 내지 도 31은 본 실시형태의 응용예 6의 반도체 장치 구성을 설명하기 위한 평면도 및 단면도이다. 상기 실시형태 1에서는 필드 플레이트 전극 FFP를 p형 칼럼 영역(PC3)과 n형 칼럼 영역(NC3)의 경계 위쪽에 배치하였다. 즉, 도 28에 나타내는 바와 같이 필드 플레이트 전극 FFP를 p형 칼럼 영역(PC3)의 셀 영역 CR측과 반대측의 단부 위쪽에 배치하였다. 이 경우, 필드 플레이트 전극 FFP는 p형 칼럼 영역(PC3)과 마찬가지로 스파이럴 형상으로 배치된다.
이에 대하여, 도 29에서는 필드 플레이트 전극 FFP를 p형 칼럼 영역(PC3)의 셀 영역 CR측과 반대측의 단부을 따라 배치하되, 필드 플레이트 전극 FFP는 각 주의 p형 칼럼의 모서리부(기점)에서 주마다 접속하여 링 형상으로 한다. 이와 같이, 필드 플레이트 전극 FFP를 다중으로 형성할 수도 있다.
또한, 상기 실시형태 1에서는 도 30 (A)에 나타내는 바와 같이 필드 플레이트 전극 FFP를 p형 칼럼 영역(PC3)의 셀 영역 CR측과 반대측의 단부 위쪽에 배치하였다(도 2도 참조). 이에 대하여, 도 30 (B)에 나타내는 바와 같이 필드 플레이트 전극 FFP를 p형 칼럼 영역(PC3)의 셀 영역 CR측의 단부 위쪽에 배치할 수도 있다.
또한, 도 31에 나타내는 바와 같이 필드 플레이트 전극 FFP의 배치 위치를 각 주의 p형 칼럼마다 다르게 할 수도 있다. 예컨대, 필드 플레이트 전극 FFP를 제m 주 p형 칼럼의 셀 영역 CR측과 반대측의 단부 위쪽에 위치하도록 배치하고, 제m+2 주 p형 칼럼의 셀 영역 CR측의 단부 위쪽에 위치하도록 배치할 수도 있다. 또한, 반드시 각 주의 p형 칼럼 위쪽에 배치할 필요는 없고, 예를 들어 필드 플레이트 전극 FFP를 한 개 걸러 배치할 수도 있다.
이상으로, 본 발명자에 의하여 이루어진 발명을 실시형태에 기초하여 구체적으로 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지로부터 벗어나지 않는 범위에서 다양하게 변경이 가능한 것은 더 할 나위도 없다.
예컨대, 응용예 1 내지 5의 구성을 적절히 조합하여 실시형태 1에 적용할 수도 있다. 또한, 더미 p형 칼럼 영역 DC를 구비하는 응용예 3의 구성 및 p형 칼럼의 간격을 각 주마다 다르게 하는 응용예 4의 구성을 조합하여 실시형태 1에 적용할 수도 있다.
1S : 반도체 기판
BC : 보디 콘택트 영역
Ca : 모서리부
Cb : 점
CH : 채널 영역
CR : 셀 영역
DC : 더미 p형 칼럼 영역
DE : 드레인 전극
DT1 : 홈
DT3 : 홈
EP : 에피택셜층
EPI : 에피택셜층
EPS : 에피택셜층
FFP : 필드 플레이트 전극
GE : 게이트 전극
GOX : 게이트 절연막
GPE : 게이트 인출 전극
GPU : 게이트 인출부
IL : 층간 절연막
NC1 : n형 칼럼 영역
NC3 : n형 칼럼 영역
PAS : 표면 보호막
PC1 : p형 칼럼 영역
PC3 : p형 칼럼 영역
PER : 주변 영역
PF1 : 도체막
PR : 포토레지스트막
S : 기점
SE : 소스 전극
SPE : 소스 인출 전극
SPR : 소스 인출 영역
SR : 소스 영역
TR : 중간 영역

Claims (20)

  1. 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 가진 반도체층과,
    상기 제1 영역의 상기 반도체층 중에 형성된 제1 도전형인 복수의 제1 필라 및 상기 제1 도전형과 역도전형인 제2 도전형의 복수의 제2 필라와,
    상기 제1 영역의 상기 반도체층의 위쪽에 형성된 반도체 소자와,
    상기 제2 영역의 상기 반도체층 중에 형성된 상기 제1 도전형인 제3 필라 및 상기 제2 도전형인 제4 필라를 가지고,
    상기 제1 필라와 상기 제2 필라는 교대로 배치되며,
    상기 제3 필라는 상기 제1 영역을 스파이럴 형상으로 둘러싸도록 배치되고,
    상기 제4 필라는 상기 스파이럴 형상의 제3 필라 사이에 배치되며, 상기 제1 영역을 스파이럴 형상으로 둘러싸도록 배치되고,
    상기 제1 필라는 상기 반도체층 중에 형성된 제1 홈 중에 배치되며,
    상기 제3 필라는 상기 반도체층 중에 형성된 제2 홈 중에 배치되고,
    상기 스파이럴 형상의 제3 필라의 제1 주(周)는 모서리부를 가지며, 상기 모서리부를 구성하는 제1 측면 및 제2 측면은 (100)면 또는 (110)면에 대응하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 필라 및 상기 제4 필라는 평면에서 보았을 때 직사각형 형상의 상기 제1 영역을 직사각형 형상으로 적어도 2주 이상 스파이럴 형상으로 둘러싸고,
    제1 주는 상기 직사각형 형상의 상기 제1 영역의 각 변을 따라 배치되어 있으며,
    제2 주는 상기 제1 주의 각 변을 따라 배치되어 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 제3 필라의 기점은 상기 직사각형 형상의 상기 제1 영역의 모서리부에 배치되어 있는 반도체 장치.
  4. 제2항에 있어서,
    상기 제3 필라의 기점은 상기 직사각형 형상의 제1 변의 도중 위치에 배치되어 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 직사각형 형상의 상기 제1 영역의 모서리부로부터 상기 제3 필라의 기점까지의 사이에 위치하는 제5 필라를 가지는 반도체 장치.
  6. 제1항에 있어서,
    상기 제3 필라 및 상기 제4 필라는 평면에서 보았을 때 직사각형 형상의 상기 제1 영역을 직사각형 형상으로 적어도 3주 이상 스파이럴 형상으로 둘러싸고,
    제1 주는 상기 직사각형 형상의 상기 제1 영역의 각 변을 따라 배치되며,
    제2 주는 상기 제1 주의 각 변을 따라 배치되고,
    제3 주는 상기 제2 주의 각 변을 따라 배치되며,
    상기 제1 주와 상기 제2 주의 간격은 상기 제2 주와 상기 제3 주의 간격과 다른 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 주와 상기 제2 주의 간격은 상기 제2 주와 상기 제3 주의 간격보다 좁은 반도체 장치.
  8. 제1항에 있어서,
    상기 제3 필라 및 상기 제4 필라는 평면에서 보았을 때 직사각형 형상의 상기 제1 영역을 직사각형 형상으로 적어도 2주 이상 스파이럴 형상으로 둘러싸고,
    제1 주는 상기 직사각형 형상의 상기 제1 영역의 각 변을 따라 배치되며,
    제2 주는 상기 제1 주의 각 변을 따라 배치되고,
    상기 제1 주의 제1 변과 상기 제2 주의 제1 변의 간격은 상기 제1 주의 제2 변과 상기 제2 주의 제2 변의 간격과 다른 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 주의 제1 변과 상기 제2 주의 제1 변의 간격은 상기 제1 주의 제2 변과 상기 제2 주의 제2 변의 간격보다 좁은 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 홈의 깊이/폭인 아스펙트비는 12 이상인 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 홈의 깊이/폭인 아스펙트비는 12 이상이고,
    상기 제2 홈의 깊이/폭인 아스펙트비는 12 이상인 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 영역의 상기 반도체층 위에 형성된 전극을 가지는 반도체 장치.
  13. 제12항에 있어서,
    상기 전극은 상기 스파이럴 형상의 제3 필라를 따라 스파이럴 형상으로 배치되어 있는 반도체 장치.
  14. 제12항에 있어서,
    상기 전극은 상기 스파이럴 형상의 제3 필라를 따라 링 형상으로 배치되어 있는 반도체 장치.
  15. 제1항에 있어서,
    상기 반도체 소자는,
    상기 제2 필라 위쪽에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 제2 필라에 인접하는 상기 제1 필라 위에 형성된 상기 제1 도전형인 반도체 영역과,
    상기 반도체 영역 위에 형성된 소스 영역을 가지는 반도체 장치.
  16. (a) 제1 도전형 반도체층의 제1 영역에 복수의 제1 홈을 형성하고, 상기 반도체층의 상기 제1 영역을 둘러싸는 제2 영역에 상기 제1 영역을 스파이럴 형상으로 둘러싸는 제2 홈을 형성하는 공정,
    (b) 상기 제1 홈 및 제2 홈 중에 상기 제1 도전형과 역도전형인 제2 도전형 반도체를 매립함으로써,
    (b1) 상기 제1 홈 중에 제1 필라를 형성함과 아울러 상기 제1 필라 사이의 상기 반도체층으로 이루어지는 제2 필라를 형성하고,
    (b2) 상기 제2 홈 중에 제3 필라를 형성함과 아울러 상기 스파이럴 형상의 제3 필라 사이의 상기 반도체층으로 이루어지는 제4 필라를 형성하는 공정을 가지며,
    상기 (a) 공정은 제1 측면과 제2 측면으로 구성된 모서리부를 가진 상기 제2 홈을 형성하는 공정이고,
    상기 (b2) 공정은 결정 성장에 의하여 상기 반도체를 상기 제2 홈에 매립하는 공정인 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 측면 및 상기 제2 측면은 (100)면 또는 (110)면에 대응하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 홈은 평면에서 보았을 때 직사각형 형상의 상기 제1 영역을 직사각형 형상으로 적어도 3주(周) 이상 스파이럴 형상으로 둘러싸고,
    제1 주는 상기 직사각형 형상의 상기 제1 영역의 각 변을 따라 배치되며,
    제2 주는 상기 제1 주의 각 변을 따라 배치되고,
    제3 주는 상기 제2 주의 각 변을 따라 배치되는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 홈은 상기 제1 홈의 깊이/폭인 아스펙트비가 12 이상이고,
    상기 제2 홈은 상기 제2 홈의 깊이/폭인 아스펙트비가 12 이상인 반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 (b) 공정 후,
    (c) 상기 제1 영역에 반도체 소자를 형성하는 공정을 가지고,
    상기 (c) 공정은,
    (c1) 상기 제2 필라 위쪽에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정,
    (c2) 상기 제2 필라에 인접하는 상기 제1 필라에 상기 제1 도전형인 반도체 영역을 형성하는 공정,
    (c3) 상기 반도체 영역 위에 소스 영역을 형성하는 공정을 가지는 반도체 장치의 제조 방법.
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