JP2012089736A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】凹部を含むアライメントマーク上にエピ層を繰り返し積層しても、積層エピ層表面に転写されるアライメントマークの段差の減少を抑制することができる半導体装置の製造方法を提供すること。
【解決手段】ｎ＋型バッファ層２表面にアライメントマーク３形成と全面リンイオン注入４と選択的ボロンイオン注入５する第１工程、ノンドープエピ層６の積層と全面リンイオン注入４とノンドープエピ層６表面の転写アライメントーク３を検出してパターン合わせして選択的ボロンイオン注入５する第２工程を有し、該第２工程を複数回繰り返して並列ｐｎ層７を形成する半導体装置の製造方法において、複数回繰り返される前記第２工程のうち少なくとも一回は、ノンドープエピ層６の積層後に、引き続きエピ成長槽内で前記ノンドープエピ層６表面をエッチングして、前記転写されたアライメントマーク３の底辺部の幅を広げるプロセスを追加する。
【選択図】 図１

Description

本発明は、エピタキシャル（以降エピと略称することがある）層を積層するごとに上下の位置を合わせたパターン形成をする多段エピ方式による並列ｐｎ層を有するＳＪ（超接合）−ＭＯＳＦＥＴなどの半導体装置の製造方法に関する。

多段エピ方式による並列ｐｎ層を有するＳＪ−ＭＯＳＦＥＴ（図５、図６）では、イオン注入とエピ成長を上層と下層のパターン合わせをしながら数回（たとえば６回）繰り返すことで、主面に垂直方向の柱状または層状のｐｎ半導体層が主面に平行方向に交互に繰り返し隣接して並ぶ構成の並列ｐｎ層７が形成される。図１に多段エピ方式で並列ｐｎ層を形成するプロセスフローを示す。まず、ｎ^＋＋基板１上にｎ^＋バッファ層２を積層する（図１（ａ））。ｎ^＋バッファ層２の表面に位置決め用アライメントマーク３を異方性エッチングなどにより所定の位置に形成する（図１（ｂ））。全面リンイオン注入４をおこない（図１（ｃ））、フォトリソグラフィによりボロンイオン注入用パターンを形成し、選択的ボロンイオン注入５を行う（図１（ｄ））。その上に、エピタキシャル成長にてノンドープエピ層６を積層する（図１（ｅ））。図１（ｃ）〜図１（ｅ）で説明したイオン注入からエピタキシャル成長までの工程を６回繰り返し（図１（ｆ））、熱拡散でドライブインを行って、ボロンとリンの各イオン注入層同士をそれぞれ連結させて並列ｐｎ層７を形成する（図１（ｇ））。

ボロンイオン注入５時のイオン注入用パターン形成では、ｎ^＋＋基板１上に形成した位置決め用アライメントマーク３を位置合わせ用基準マークとして、露光装置内において、パターン形成のためのマスクとの重ね合わせが行われる。ＳＪ−ＭＯＳＦＥＴは、ｐｎ濃度比に敏感なデバイスなので、高精度の重ね合わせが要求される。それを実現するためには、位置合わせのためのアライメントマークが前述のように６回パターン合わせをしてもマスク合わせ精度が保持されることを必要とする。

ところが、実際には、エピ層の積層を繰り返すにつれて、積層エピ層表面に転写される、ｎ^＋＋基板１上に形成した最初のアライメントマーク３の段差が次第に減少する。繰り返し転写された後のアライメントマークの段差が露光装置の検出限界段差より浅くなった場合には、露光装置がアライメントマークを検出できなくなるという不具合が生じる。

そこで、実際には前記不具合を解消するために、繰り返し転写がされる途中で、アライメントマークの付け直しが行われる。たとえば、イオン注入とエピタキシャル成長を６回繰り返す場合には、３回目のエピタキシャル成長後にアライメントマークを付け直している。

また、アライメントマークの段差が減少した場合でも、露光装置の検出限界段差以上となるように、予め、減少量を見込んでアライメントマークの初期段差を決定する方法が発表されている（特許文献１参照）。具体的には、アライメントマークの初期幅と積層させるべきエピタキシャル層の厚さとに基づいて、初期段差を決定する方法を提供している。

特開２００３−７６１８号公報

しかしながら、アライメントマークを付け直すことは、アライメントマーク再形成の工程が追加となるため、生産性が低下し、コストの高騰を招く。追加となる工程には、１）マスク用酸化膜形成工程、２）フォトリソグラフィ工程、３）マスク酸化膜エッチング工程、４）アライメントマーク形成のためのエッチング工程、５）マスク酸化膜の除去工程、などがあるので、大幅なコストアップとなる。

一方、前記特許文献１で提供されている方法に従うと、アライメントマークを設計する時の自由度が狭くなる。エピ層を繰り返し積層してもアライメントマークの段差の減少を回避することができれば、特許文献１の方法に従う必要はなくなり、アライメントマークを設計する時の自由度は広がる。

本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、凹部を含むアライメントマーク上にエピタキシャル層を繰り返し積層しても、積層エピタキシャル層表面に転写されるアライメントマークの段差の減少を抑制することができる半導体装置の製造方法を提供することである。

本発明は、第１導電型半導体基板表面に第１導電型エピタキシャル層を成長させた後、アライメントマークを凹部状に形成し、第１導電型不純物の全面イオン注入と第２導電型不純物の選択的イオン注入を行う第１工程、エピタキシャル成長槽内でノンドープエピタキシャル層を積層し、第１導電型不純物の全面イオン注入と、前記ノンドープエピタキシャル層表面に転写されたアライメントークの凹部状段差を検出してフォトリソグラフィによりパターン合わせを行い第２導電型不純物の選択的イオン注入を行う第２工程と、該第２工程を複数回繰り返して、前記基板主面に垂直方向の柱状または層状のｐｎ半導体層が、前記基板主面に平行方向に交互に繰り返し隣接して並ぶ構成の並列ｐｎ層を形成する方法を含む半導体装置の製造方法において、複数回繰り返し行われる前記第２工程のうち少なくとも一回は、ノンドープエピタキシャル層の積層後に、引き続きエピタキシャル成長槽内で、前記ノンドープエピタキシャル層表面をエッチングして、前記転写されたアライメントマークの底辺部の幅を広げるプロセスを追加する半導体装置の製造方法とすることにより、前記本発明の目的が達成される。また、前記第１導電型半導体基板が表面に第１導電型エピタキシャル層を備え、該第１導電型エピタキシャル層表面に前記アライメントマークが形成されることが好ましい。また、前記転写されたアライメントマークの底辺部の幅を広げるエッチングがＨＣｌガスエッチングであることが望ましい。

本発明によれば、凹部を含むアライメントマーク上にエピ層を繰り返し積層しても、積層エピ層表面に転写されるアライメントマークの段差の減少を抑制することができる半導体装置の製造方法を提供することができる。

本発明を含む一般的な並列ｐｎ層を形成するための主要な製造工程を示す半導体基板の要部断面図である。 矩形型凹部状のアライメントマークが転写される際にＶ字形を経過して浅くなることを示す断面図である。 矩形型凹部状のアライメントマークが転写される際にＶ字形を経過して浅くなることを示す断面図である。 本発明の半導体装置の製造方法にかかるアライメントマークの段差の減少を回避する方法を示す主要な製造工程図である。 本発明の半導体装置の製造方法にかかるＳＪ−ＭＯＳＦＥＴの素子活性部の斜視断面図である。 本発明の半導体装置の製造方法にかかるＳＪ−ＭＯＳＦＥＴの周辺部の断面図である。

以下、本発明にかかる半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明に用いる^＋は不純物濃度が相対的に高濃度であることを示し、^＋＋は^＋よりさらに不純物濃度が高濃度であることを示すものとする。⁻は同様に低濃度であることを示す。

図２は前記図１に示すアライメントマーク３（転写されたアライメントマークを含む）がエピタキシャル層の積層回数とともに断面形状が変化し、段差（深さ）が浅くなることを示す拡大断面図である。すなわち、図２（ａ）に示す当初のアライメントマーク３の段差の断面形状がエピタキシャル層６の積層回数が増すとともに垂直な側壁面が傾斜面となるように変化し、図２（ｄ）ではアライメントマークの平坦な底部が無くなり、図２（ｅ）では、深さが減少しはじめ、図２（ｆ）では図２（ａ）に比べて深さがかなり浅くなっていることを示す。

図２から分かることは、アライメントマークの段差（深さ）の減少は、特に図２（ｄ）、（ｅ）、（ｆ）が示すように、当初の矩形状断面の平坦な底部の幅が無くなり、Ｖ字形状断面が形成された後から始まることである。理由は、平坦な底部の幅が無くなり、いったんＶ字形状の断面が形成されると、Ｖ字部分の成長レートが非常に速くなるためであると考えられる。そこで、Ｖ字形状の断面が形成される前に、表面エッチングによりアライメントマーク底辺部の幅を広げてＶ字形状になることを回避することが本発明の考え方である。さらに、エピタキシャル層の成長に引き続いて、エピタキシャル成長を行った高温のエピタキシャル成長槽（チャンバー）内でアライメントマークを含むエピタキシャル層表面をエッチングすれば、フォトリソグラフィを行う必要も無く、表面エッチングの速度を高めて生産性の低下も回避することができるので、追加プロセスによるコストアップを抑えることもできる。
（比較実験例）
図３は幅３μｍ、段差（深さ）１．０μｍの矩形凹部状の当初のアライメントマーク（図３（ａ））に、厚さ７μｍエピタキシャル層（図示せず）を５回積層させ、５層の各エピタキシャル層表面に転写されたアライメントマークのうち、４層分（図３（ｂ）〜（ｅ））の断面図である。このアライメントマーク（図３（ｂ）〜（ｅ））を露出装置が検出するかどうかの評価を行った。露光装置のアライメントマークに対する検出限界段差は０．２５μｍである。エピタキシャル成長条件は、温度１１００℃、シリコン原料ガスとしてＤＣＳ（ジクロロシラン）を用い、エピタキシャル成長ごとに、厚さ７μｍのエピタキシャル層を形成させた。

図３（ｂ）は、１層目の厚さ７μｍエピタキシャル層の成長後のアライメントマーク形状の断面図である。エピタキシャル成長後、エピタキシャル層表面に転写されたアライメントマーク側壁が当初の垂直からテーパー形状となり、底辺部の幅が減少していたが、段差（深さ）の減少は無かった。このアライメントマークを露光装置で評価したところ、露光装置はアライメントマークを検出することができた。２層目の厚さ７μｍエピタキシャル層の成長後（累積の膜厚：１４μｍ）も、図示しないが、１層目よりテーパーの主面となす角度が小さくなったが、段差（深さ）の減少は無かった。露光装置はアライメントマークを検出することができた。

図３（ｃ）は、３層目の厚さ７μｍエピタキシャル層の成長後（累積の膜厚：２１μｍ）のアライメントマーク形状の断面図である。アライメントマーク底辺部の幅が、さらに減少していたが、段差（深さ）の減少は無かった。このアライメントマークを露光装置で評価したところ、露光装置はアライメントマークを検出することができた。

図３（ｄ）は、４層目の厚さ７μｍのエピタキシャル層の成長後（累積の膜厚：２８μｍ）のアライメントマーク形状の断面図である。アライメントマーク底辺部の平坦部が無くなり、対向するテーパー下部が互いに接触してＶ字形状が形成され、段差（深さ）が減少していた。しかし、露光装置の検出限界段差０．２５μｍより深い段差（深さ）だったので、アライメントマークを検出することができた。

図３（ｅ）は、さらに５層目の厚さ７μｍエピタキシャル層を成長させた後（累積の膜厚：３５μｍ）のアライメントマーク形状の断面図である。アライメントマークの段差（深さ）は、さらに減少し、露光装置の検出限界段差０．２５μｍより浅くなっていた。そのため、露光装置はアライメントマークを検出できなかった。

ｎ^＋＋シリコン半導体基板１上にｎ^＋バッファ層２をエピタキシャル成長によって積層する（図１（ａ））。ｎ^＋バッファ層２の表面に位置決め用アライメントマーク３を異方性エッチングなどにより所定の位置に形成する（図１（ｂ））。全面リンイオン注入４を行い（図１（ｃ））、フォトリソグラフィによりボロンイオン注入用レジストパターンを形成し、選択的ボロンイオン注入５を行う（図１（ｄ））。レジストの除去後、ｎ^＋バッファ層２の上に、エピタキシャル成長にてノンドープエピタキシャル層６を積層する（図１（ｅ））。図１（ｃ）〜図１（ｅ）で説明した６回のイオン注入と５回のノンドープエピタキシャル層６の積層工程を繰り返し（図１（ｆ））、熱拡散でドライブインを行って、ボロンとリンの各イオン注入層同士をそれぞれ連結させて並列ｐｎ層７を形成する（図１（ｇ））。

前述した６回のイオン注入と５回のノンドープエピタキシャル層６の積層工程の繰り返しについて、さらに詳細に説明する。前記比較実験例と同じように、幅３μｍ、段差（厚さ）１．０μｍのアライメントマークに厚さ７μｍのノンドープエピタキシャル層を５回積層する。各エピタキシャル成長後に、各ノンドープエピタキシャル層の表面に転写されたアライメントマークを前述と同じ露光装置で評価した。エピタキシャル成長条件は前記比較実験例と同じく、温度１１００℃、シリコン原料ガスとしてＤＣＳ（ジクロロシラン）を用いる。前述の比較実験例（図３）ではアライメントマーク底辺部に平坦部が無くなって図３（ｄ）、（ｅ）でＶ字形状の断面となった。この実施例１では、３層目〜５層目でノンドープエピタキシャル層の形成後、引き続き、エピタキシャル成長温度である１１００℃に保持された同じエピタキシャル成長槽（以降チャンバー）内で、アライメントマークを含むノンドープエピタキシャル層の表面をＨＣｌガスで０．５μｍエッチングした。

図４（ａ）、（ｂ）は前記図３（ａ）、（ｂ）と同じである。図４（ｃ）は、３層目の７μｍ厚のノンドープエピタキシャル層（累積の膜厚２１μｍ）の形成後、引き続いて、同じチャンバー内で、ＨＣｌガスを用いて、ノンドープエピタキシャル層表面を０．５μｍだけエッチングした時のアライメントマークの断面形状である。破線はエッチング前の断面形状１０、実線はエッチング後の断面形状１１である。この時、チャンバー内の温度をエピタキシャル成長の際と同じ温度（１１００℃）としたので、スループットの低下を回避することができる。その結果、アライメントマーク底辺部を、０．５μｍから１．５μｍへ１．０μｍだけ広げることができた。このアライメントマークを露光装置で評価したところ、露光装置はアライメントマークを検出することができた。一方、厚さ方向にもエッチングされるため、積層したノンドープエピタキシャル層の厚さは、７μｍから６．５μｍへ減少した。

図４（ｄ）は、４層目の７μｍ厚のノンドープエピタキシャル層の成長（累積の膜厚２８μｍ）後、同じチャンバー内で、０．５μｍだけＨＣｌガスエッチングした時の断面形状である。破線はエピタキシャル成長後の断面形状であり、実線はエッチング後の断面形状である。ノンドープエピタキシャル層の成長後に、ＨＣｌエッチングを行ったので、Ｖ字形状の断面は形成されなかった。そのため、アライメントマークの段差が減少することもなく、露光装置はアライメントマークを検出することができた。

図４（ｅ）は、５層目の厚さ７μｍのノンドープエピタキシャル層の成長（累積の膜厚：３５μｍ）後、同じチャンバー内で、０．５μｍだけエッチングした後のアライメントマーク形状である。破線はエピタキシャル成長後の形状であり、実線はエッチング後の形状である。アライメントマーク底辺部でＶ字形状が形成され始めていたが、段差は検出限界段差０．２５μｍより深かったので、露光装置はアライメントマークを認識することができた。この結果、図１（ｆ）の断面図に示すような積層構造とすることができた。
エピタキシャル成長による累積の膜厚は、３〜５層目でのエッチングにより、３５μｍから３３．５μｍへ減少した。しかし、設計から要求された膜厚は、３５±１．７５μｍであり、この要求を満足することはできた。

以上説明したように、実施例１では、ノンドープエピタキシャル層の積層を繰り返しても、転写アライメントマークの段差の減少を少なくすることができ、従来のように、アライメントマークの付け直しをする必要が無くなった。

最後に、たとえば、最表面を５μｍ程度の厚さのノンドープエピタキシャル層でキャップした後、熱処理によりイオン注入したリンおよびボロン不純物の熱拡散を行って図１（ｇ）に示す並列ｐｎ層７を備えた超接合構造を形成する。

その後、図５の超接合ＭＯＳＦＥＴの素子活性部の斜視断面図および図６の超接合ＭＯＳＦＥＴの周辺部の要部断面図に示すように、通常のプレーナ型ＭＯＳＦＥＴの製造プロセスと同様に、熱酸化によるフィールド酸化膜８の形成、ゲート絶縁膜１５を形成する。さらに、ポリシリコン層の形成後、前記アライメントマークを用いて位置合わせをして形成したゲート電極１６と、ゲート電極１６をマスクとしてボロンをイオン注入してｐベース領域１３およびガードリング７を形成し、さらに、ｎソース領域１４を形成後、ＭＯＳゲート上には層間絶縁膜を介して覆うソース電極１７を、ｎソース領域１４とｐベース領域１３とに接触させる。このようにして、素子活性部１００内には、ｐベース領域１３、ｎソース領域１４、ゲート絶縁膜１５、ゲート電極１６、ソース電極１７、周縁耐圧構造部２００内に、ガードリング７、フィールド絶縁膜８等を有する表面側領域ができる。最後に、裏面側を研削して図示しないドレイン電極を形成すれば、超接合ＭＯＳＦＥＴのウエハが完成する。

図示しないが、本発明の半導体装置の製造方法にかかる並列ｐｎ層を有する超接合半導体装置はＳＪ−ＭＯＳＦＥＴだけでなく、ショットキーダイオードにも適用することができる。

１ ｎ^＋＋基板
２ ｎ^＋バッファ層
３ アライメントマーク
４ リンイオン注入
５ ボロンイオン注入
６ ノンドープエピタキシャル層
７ 並列ｐｎ層
８ フィールド酸化膜
１０ ガードリング
１３ ｐベース領域
１４ ソース領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ ソース電極
１００ 素子活性部
２００ 周縁耐圧構造部

Claims (3)

1. 第１導電型半導体基板表面に第１導電型エピタキシャル層を成長させた後、アライメントマークを凹部状に形成し、第１導電型不純物の全面イオン注入と第２導電型不純物の選択的イオン注入を行う第１工程、エピタキシャル成長槽内でノンドープエピタキシャル層を積層し、第１導電型不純物の全面イオン注入と、前記ノンドープエピタキシャル層表面に転写されたアライメントークの凹部状段差を検出してフォトリソグラフィによりパターン合わせを行い第２導電型不純物の選択的イオン注入を行う第２工程と、該第２工程を複数回繰り返して、前記基板主面に垂直方向の柱状または層状のｐｎ半導体層が、前記基板主面に平行方向に交互に繰り返し隣接して並ぶ構成の並列ｐｎ層を形成する方法を含む半導体装置の製造方法において、複数回繰り返し行われる前記第２工程のうち少なくとも一回は、ノンドープエピタキシャル層の積層後に、引き続きエピタキシャル成長槽内で、前記ノンドープエピタキシャル層表面をエッチングして、前記転写されたアライメントマークの底辺部の幅を広げるプロセスを追加することを特徴とする半導体装置の製造方法。
2. 前記第１導電型半導体基板が表面に第１導電型エピタキシャル層を備え、該第１導電型エピタキシャル層表面に前記アライメントマークが形成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記転写されたアライメントマークの底辺部の幅を広げるエッチングがＨＣｌガスエッチングであることを特徴とする請求項２記載の半導体装置の製造方法。