JP2023023390A - 半導体装置およびその製造方法 - Google Patents

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雅己 沢田
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Abstract

【課題】スーパージャンクション構造を有するパワーＭＯＳＦＥＴを備えた半導体装置の特性ばらつきの発生を抑え、半導体装置の信頼性を向上させる。【解決手段】結晶面が（１１０）面である半導体基板ＳＢの第１主面Ｓ１に、内部に絶縁体カラムＩＣＬＭを構成する絶縁膜ＩＦ１が埋め込まれたトレンチＴ２を形成する。トレンチＴ２の短手方向の側面Ｓ３の結晶面は（１１１）面であり、当該側面Ｓ３には、ｐカラムを構成するｐ型の拡散層ＰＤを形成する。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板の上面に形成されたトレンチを有する縦型の電界効果トランジスタを備えた半導体装置およびその製造方法に適用して有効な技術に関するものである。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構造として、スーパージャンクション構造が知られている。スーパージャンクション構造は、半導体基板の上面に形成されたトレンチ内にゲート電極と、当該トレンチの下の半導体基板内のｎ型層と、当該ｎ型層を挟むｐ型層とを備えた構造である。当該ｐ型層の形成方法としては、半導体基板の上面にトレンチを形成した後、斜めイオン注入法により当該トレンチの側面にｐ型不純物を導入することで形成する方法が知られている。
特許文献１（特開２０１７－１４３１８８号公報）には、スーパージャンクション構造を有する絶縁ゲート型電界効果トランジスタ部とスナバ部とを備える半導体装置が記載されている。
特開２０１７－１４３１８８号公報
一般に、半導体基板の上面に形成するトレンチは、ドライエッチングを用いて形成される。このためトレンチ、その側面を当該上面に対し、安定して形成する事が困難である。また、トレンチは、当該上面に対して角度（トレンチ角）を有し、一般的にはトレンチの下端よりトレンチの上端の方が幅は広くなる。製造ばらつきによりトレンチ角にばらつきが生じている場合、複数の上記ｐ型層を上述のように斜めイオン注入法で形成すると、トレンチ角のばらつきに起因して、ｐ型層の注入不純物量にばらつきが生じる。このため、パワーＭＯＳＦＥＴの特性（耐圧）ばらつきの安定化が困難である問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、結晶面が（１１０）面である半導体基板の第１主面に、内部に絶縁体カラムを構成する絶縁膜が埋め込まれたトレンチを形成するものである。当該トレンチの短手方向の側面の結晶面は（１１１）面であり、当該側面には、所定の導電型のカラムを構成する拡散層を形成する。
一実施の形態によれば、半導体装置の信頼性を向上できる。
実施の形態である半導体装置を示す平面レイアウトである。 図１のＡ－Ａ線における断面図である。 実施の形態である半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 実施の形態の変形例である半導体装置を示す平面レイアウトである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の濃度は高くなる。
＜半導体装置の構造＞
以下に、図１および図２を用いて、本実施の形態の半導体装置の構造について説明する。本実施の形態の半導体装置は、スーパージャンクション構造を有する縦型のパワーＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）を有する。本願でいう半導体基板は、個片化された半導体チップを構成するものであってもよく、個片化前の半導体ウエーハを構成するものであってもよい。
図１には、半導体基板の第１主面（上面）を示している。図１では、半導体基板上の層間絶縁膜の図示を省略している。また、図１では、ソース電極ＳＥの輪郭を一点鎖線で示し、ゲート配線ＧＷの輪郭を二点鎖線で示している。半導体基板の第１主面は、平面視において互いに直交するＸ方向およびＹ方向に沿う面である。半導体基板の第１主面の法線方向は、Ｘ方向およびＹ方向のそれぞれに対して直交するＺ方向である。本願でいう平面視とは、半導体基板の第１主面を－Ｚ方向で見下ろす場合を意味する。
図１に示すように、半導体基板の第１主面には、Ｙ方向に延在する所定の深さのトレンチＴ１が、Ｘ方向に複数並んで形成されている。トレンチＴ１内には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれている。また、半導体基板の第１主面には、Ｙ方向に延在する所定の深さのトレンチＴ２が、Ｘ方向に複数並んで形成されている。トレンチＴ２の深さは、トレンチＴ１よりも深い。トレンチＴ１とトレンチＴ２とは、Ｘ方向において交互に並んでいる。トレンチＴ２内には、絶縁膜ＩＦ１が埋め込まれている。絶縁膜ＩＦ１は、絶縁体カラムＩＣＬＭを構成している。トレンチＴ１、Ｔ２のそれぞれは、Ｘ方向において対向する２つの側面を有している。
ここで、本実施の形態の主な特徴は、例えば、半導体基板の第１主面の結晶面は、（１１０）面であること、および、Ｘ方向（トレンチＴ２の短手方向）におけるトレンチＴ２の側面の結晶面は、（１１１）面であることにある。
Ｘ方向において隣り合うトレンチＴ１、Ｔ２の相互間の半導体基板内には、ボディ領域ＢＤが形成されている。また、トレンチＴ１とＸ方向で隣り合うボディ領域ＢＤの上面には、ｎ型のソース領域ＳＲが形成されている。また、トレンチＴ２とＸ方向で隣り合う半導体基板内には、ｐ型の拡散層ＰＤが形成されている。ソース領域ＳＲは、トレンチＴ２に対して離間しており、拡散層ＰＤは、トレンチＴ１に対して離間している。拡散層ＰＤは、ｐカラムを構成している。
Ｙ方向において、トレンチＴ１はトレンチＴ２よりも長く延在している。トレンチＴ１内のゲート電極ＧＥは、半導体基板上のゲート配線ＧＷに電気的に接続されている。また、ソース領域ＳＲ、ボディ領域ＢＤおよび拡散層ＰＤは、半導体基板上のソース電極ＳＥに電気的に接続されている。
図２に示すように、本実施の形態の半導体装置は、半導体基板ＳＢを有する。半導体基板ＳＢは、互いに平行な第１主面（上面）Ｓ１および第２主面（下面）Ｓ２を有する。半導体基板ＳＢの第１主面Ｓ１および第２主面Ｓ２は、互いに直交するＸ方向およびＹ方向に沿って延在する。半導体基板ＳＢは、基板領域ＳＢＲと、基板領域ＳＢＲ上の半導体層ＳＬとを含んでいる。この場合、半導体層ＳＬの上面は半導体基板ＳＢの第１主面Ｓ１を構成し、基板領域ＳＢＲの下面は半導体基板ＳＢの第２主面Ｓ２を構成する。ここで、半導体層ＳＬの上面（第１主面Ｓ１）の第１主面の結晶面は、（１１０）面である。
基板領域ＳＢＲは、ｎ型の半導体から構成されている。基板領域ＳＢＲは、例えば、５ｍΩ・ｃｍ以下の電気抵抗率を有している。基板領域ＳＢＲは、例えば、ｎ＋型の単結晶シリコンから成る。半導体層ＳＬは、主にｎ型の半導体領域であるドリフト層ＤＬを有し、ｎ型の不純物を含んでいる。半導体層ＳＬの厚さは、パワーＭＯＳＦＥＴの耐圧に応じて定められる。基板領域ＳＢＲは、半導体層ＳＬよりも、相対的に低い電気抵抗率を有する。基板領域ＳＢＲにおけるｎ型の不純物濃度は、半導体層ＳＬにおけるｎ型の不純物濃度よりも相対的に高い。
本実施の形態のパワーＭＯＳＦＥＴは、ｎ型のドリフト層ＤＬと、ｐ型のボディ領域ＢＤと、ｎ型のソース領域ＳＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ソース電極ＳＥとを備える。つまり、当該パワーＭＯＳＦＥＴは、ｎ型の電界効果トランジスタである。また、基板領域ＳＢＲは、パワーＭＯＳＦＥＴのドレイン領域を構成している。パワーＭＯＳＦＥＴは、ドレイン電極ＤＥと、ｐカラムである拡散層ＰＤと、層間絶縁膜ＩＬとをさらに備えている。ゲート電極ＧＥは、半導体基板ＳＢの第１主面Ｓ１に形成されたトレンチＴ１内に、ゲート絶縁膜ＧＩを介して形成される。絶縁体カラムＩＣＬＭは、半導体基板ＳＢの第１主面Ｓ１に形成されたトレンチＴ２内の絶縁膜を備えている。
ｎ型のドリフト層ＤＬは、半導体基板ＳＢ内に配置される。ドリフト層ＤＬは、基板領域ＳＢＲ上に配置されている。ドリフト層ＤＬは、基板領域ＳＢＲよりも低いｎ型の不純物濃度を有する。ドリフト層ＤＬは、基板領域ＳＢＲよりも高い電気抵抗率を有する。ドリフト層ＤＬは、例えば、ｎ－型のシリコン層である。
ｐ型の半導体領域であるボディ領域ＢＤは、半導体基板ＳＢ内においてドリフト層ＤＬ上に配置される。ボディ領域ＢＤは、例えば、ｐ型のシリコン層である。
ｎ型の半導体領域であるソース領域ＳＲは、半導体基板ＳＢ内においてボディ領域ＢＤ上に配置される。具体的には、ソース領域ＳＲは、トレンチに接して半導体層ＳＬの上面から、半導体層ＳＬの途中深さに亘って形成されている。ｎ型のソース領域ＳＲは、ドリフト層ＤＬよりも高いｎ型の不純物の濃度を有する。ソース領域ＳＲは、ドリフト層ＤＬよりも低い電気抵抗率を有する。ソース領域ＳＲは、半導体基板ＳＢの第１主面Ｓ１内において、Ｘ方向に沿って離散的に配置されている。ソース領域ＳＲは、Ｙ方向に沿って延在している。ソース領域ＳＲは、例えば、ｎ＋型のシリコン領域である。
トレンチＴ１は、半導体層ＳＬの上面に形成された比較的浅い溝である。トレンチＴ１は、Ｘ方向において並ぶソース領域ＳＲのそれぞれに挟まれる位置に形成され、それらのソース領域ＳＲと接している。これに対し、トレンチＴ２は、半導体層ＳＬの上面に形成された比較的深い溝である。トレンチＴ２と、トレンチＴ１に隣接する２つのソース領域ＳＲのそれぞれとは、ボディ領域ＢＤを介して離間している。Ｘ方向において隣り合うトレンチＴ１、Ｔ２のそれぞれは、それらの間に形成された１つのボディ領域ＢＤと接している。トレンチＴ１の底部はボディ領域ＢＤの下のドリフト層ＤＬの途中深さで終端しており、基板領域ＳＢＲには達していない。これに対し、トレンチＴ２の底部は基板領域ＳＢＲの途中深さに達している。ただし、トレンチＴ２の底部はドリフト層ＤＬ内で終端し、基板領域ＳＢＲに達していなくてもよい。その場合でも、トレンチＴ２はトレンチＴ１よりも深い。
ゲート絶縁膜ＧＩは、トレンチＴ１の側面および底面を連続的に覆っている。ドリフト層ＤＬとソース領域ＳＲとに挟まれるボディ領域ＢＤの部分であって、トレンチＴ１に隣接する部分は、パワーＭＯＳＦＥＴのオン状態において、チャネルが形成される部分である。ゲート絶縁膜ＧＩは、ドリフト層ＤＬとソース領域ＳＲとに挟まれるボディ領域ＢＤの部分上に配置されている。トレンチＴ１は、ボディ領域ＢＤとｎ型のドリフト層ＤＬとに亘って配置されている。ゲート絶縁膜ＧＩは、ｐ型のボディ領域ＢＤおよびｎ型のドリフト層ＤＬに接している。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜である。
ゲート電極ＧＥは、ゲート絶縁膜ＧＩを挟んで、ドリフト層ＤＬとソース領域ＳＲとに挟まれるボディ領域ＢＤの部分に対向するように配置される。つまり、ゲート電極ＧＥは、トレンチＴ１内にゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥは、トレンチゲート型のゲート電極である。なお、ゲート電極ＧＥは、トレンチゲート型ではなく、半導体層ＳＬの上に形成されたプレーナ型のゲート電極ＧＥであってもよい。ゲート電極ＧＥは、Ｘ方向に沿って離散的に配置される。ゲート電極ＧＥは、Ｙ方向に沿って延在する。ゲート電極ＧＥのＺ方向における高さ（深さ）は、ボディ領域ＢＤのＺ方向における深さよりも大きい。ゲート電極ＧＥは、例えば、多結晶シリコン膜である。ゲート電極ＧＥは、コンタクトホール（図示せず）を介して、ゲート配線ＧＷ（図１参照）に電気的に接続される。
絶縁体カラムＩＣＬＭは、トレンチＴ２内に配置されている。絶縁体カラムＩＣＬＭは、ドリフト層ＤＬ内、ボディ領域ＢＤ内、および基板領域ＳＢＲ内に亘って配置されている。すなわち、絶縁体カラムＩＣＬＭは、ドリフト層ＤＬ内、ボディ領域ＢＤ内、および基板領域ＳＢＲ内に亘って形成されたトレンチＴ２内に配置されている。絶縁体カラムＩＣＬＭは、半導体基板ＳＢの第１主面Ｓ１側に配置されている。トレンチＴ２内には、絶縁膜ＩＦ１が埋め込まれている。
絶縁体カラムＩＣＬＭは、Ｚ方向からの平面視において、隣り合うゲート電極ＧＥ同士の間に配置されている。絶縁体カラムＩＣＬＭは複数形成されている。Ｘ方向において隣り合う絶縁体カラムＩＣＬＭ同士は、Ｚ方向からの平面視において、ゲート電極ＧＥを挟むように配置されている。複数の絶縁体カラムＩＣＬＭは、Ｘ方向において離散的に配置されている。複数の絶縁体カラムＩＣＬＭのそれぞれは、Ｙ方向に沿って延在している。
層間絶縁膜ＩＬは、半導体基板ＳＢの第１主面Ｓ１上に配置される。層間絶縁膜ＩＬは、貫通孔ＴＨを有する。層間絶縁膜ＩＬは、例えば、酸化シリコン膜である。ソース電極ＳＥは、半導体基板ＳＢの第１主面Ｓ１上に配置される。ソース電極ＳＥは、貫通孔ＴＨ内および層間絶縁膜ＩＬ上に形成される。貫通孔ＴＨ内に配置されるコンタクトホールを通じて、ソース電極ＳＥは、ソース領域ＳＲおよびｐ型のボディ領域ＢＤに電気的に接続される。ソース電極ＳＥは、例えば、Ａｌ（アルミニウム）膜である。
ドレイン電極ＤＥは、半導体基板ＳＢ（基板領域ＳＢＲ）の第２主面Ｓ２上に配置されている。ドレイン電極ＤＥは、基板領域ＳＢＲを介して、ドリフト層ＤＬに電気的に接続されている。パワーＭＯＳＦＥＴは、縦型構造を有するＭＯＳＦＥＴである。ドレイン電極ＤＥは、例えば、アルミニウム（Ａｌ）膜である。
本実施の形態のパワーＭＯＳＦＥＴは、ｐ型の拡散層ＰＤを備えたｐカラムと、ｎ型のドリフト層ＤＬ（ｎカラム）とがＸ方向において交互に配置されるスーパージャンクション構造を有している。なお、ここでは絶縁体カラムＩＣＬＭを挟む２つの拡散層ＰＤを１つのｐカラムと考える。
＜半導体装置の動作＞
スーパージャンクション構造を有する本実施の形態のパワーＭＯＳＦＥＴにおいては、ドリフト層ＤＬにｎ型のドリフト層ＤＬ（ｎカラム）と、ｐ型の拡散層ＰＤを備えたｐカラムとが交互に並んでいる。パワーＭＯＳＦＥＴのオフ時においてソース－ドレイン間に電圧を印加すると、ドリフト層ＤＬを挟む拡散層ＰＤのそれぞれから、空乏層がドリフト層ＤＬ内においてＸ方向に広がる。それらの空乏層同士が一体化することで、溝の深さ分の空乏層を形成する。よって、ドリフト層ＤＬの不純物濃度を比較的高く設定しても耐圧を確保できるため、オン抵抗を小さくできる。
＜半導体装置の製造方法＞
以下に、図３から図１２を用いて、本実施の形態の半導体装置の製造方法の一例を説明する。
本実施の形態の半導体装置の製造方法では、まず、図３に示すように、互いに平行な第１主面Ｓ１および第２主面Ｓ２を有する半導体基板ＳＢを準備する工程を備える。半導体基板ＳＢを準備する工程では、ｎ型の基板領域ＳＢＲを用意した後、基板領域ＳＢＲ上に、半導体層ＳＬを形成する。半導体層ＳＬは、半導体基板ＳＢに含まれる。半導体層ＳＬの上面は、第１主面Ｓ１を構成する。基板領域ＳＢＲの下面は、第２主面Ｓ２を構成する。半導体層ＳＬは、ｐ型不純物を含み、ｐ型を有する。特定的には、半導体基板ＳＢを準備する工程は、ｎ＋型の基板領域ＳＢＲ上に、ｐ型の半導体層ＳＬをエピタキシャル成長することを含む。
半導体基板の第１主面の結晶面は、（１１０）面である。また、半導体層ＳＬの内部において、Ｘ方向に対して垂直な面の結晶面は、（１１１）面である。
次に、図４に示すように、半導体基板ＳＢ（半導体層ＳＬ）の第１主面Ｓ１に複数のトレンチＴ１を形成する。半導体基板ＳＢ（半導体層ＳＬ）の第１主面Ｓ１を異方的にエッチングすることによって、半導体基板ＳＢ（半導体層ＳＬ）の第１主面Ｓ１にトレンチＴ１が形成される。トレンチＴ１は、例えばドライエッチングにより形成できるが、ここでは、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いたウェットエッチングにより形成する。Ｘ方向（トレンチＴ１の短手方向）におけるトレンチＴ１の側面の結晶面は、（１１１）面である。
次に、図５に示すように、トレンチＴ１内に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。
次に、図６に示すように、半導体基板ＳＢ（半導体層ＳＬ）の第１主面Ｓ１に複数のトレンチ（カラム溝）Ｔ２を形成する。具体的には、半導体基板ＳＢ（半導体層ＳＬ）の第１主面Ｓ１上に、開口部を有する第１のマスクＭＳＫ１を形成する。第１のマスクＭＳＫ１は、例えば、二酸化シリコンまたはフォトレジストから構成される。第１のマスクＭＳＫ１を用いて、半導体基板ＳＢ（半導体層ＳＬ）を異方的にエッチングする。これにより形成されたトレンチＴ２のＸ方向（トレンチＴ２の短手方向）における側面Ｓ３の結晶面は、（１１１）面である。
このエッチング工程では、ＴＭＡＨをエッチング液として用いたウェットエッチング法により半導体基板ＳＢをエッチングする。ＴＭＡＨは、半導体装置の製造工程において、リソグラフィー用のポジレジスト用現像液として用いられるものであり、半導体およびその製造工程に対する親和性が高い利点を有する。ＴＭＡＨを用いたエッチングには、半導体層の（１１１）面のエッチングレートが、（１１０）面のエッチングレートに比べて非常に遅いという特性がある。このため、（１１０）面の結晶面を有する第１主面Ｓ１に対してＴＭＡＨを用いたウェットエッチングを行うと、トレンチＴ２の側面Ｓ３である（１１１）面は殆ど除去されない。その結果、第１主面Ｓ１に対してほぼ垂直な側面Ｓ３を有するトレンチＴ２を形成できる。すなわち、半導体基板ＳＢ（半導体層ＳＬ）の第１主面Ｓ１に形成さえる複数のトレンチＴ２のそれぞれの側面Ｓ３の角度（トレンチ角）のばらつきを低減できる。
次に、図７に示すように、第１のマスクＭＳＫ１を除去した後、トレンチＴ２の側面Ｓ３に、ｎ型不純物含有領域ＤＰＲを形成する。ｎ型不純物含有領域ＤＰＲを形成する工程は、第１主面Ｓ１の法線方向（Ｚ方向）に対して傾いた方向から、トレンチＴ２の側面Ｓ３に、ｎ型不純物をドープすることを含む。ｎ型不純物は、例えば、リン（Ｐ）である。
具体的には、図７に示すように、半導体基板ＳＢの第１主面Ｓ１上に、開口部を有する第２のマスクＭＳＫ２を形成する。第２のマスクＭＳＫ２は、例えば、二酸化シリコンまたはフォトレジストから構成される。または、第１のマスクＭＳＫ１を除去せずにそのままマスクＭＳＫ２として用いてもよい。第１主面Ｓ１の法線方向（Ｚ方向）に対して＋Ｘ方向に傾いた方向から、トレンチＴ２の－Ｘ方向側の側面Ｓ３に、ｎ型不純物をイオン注入する。これにより、トレンチＴ２の一方の側面Ｓ３に、ｎ型不純物含有領域ＤＰＲを形成する。
次に、図８に示すように、第１主面Ｓ１の法線方向（Ｚ方向）に対して－Ｘ方向に傾いた方向から、トレンチＴ２の＋Ｘ方向側の側面Ｓ３に、ｎ型不純物をイオン注入する。これにより、トレンチＴ２の他方の側面Ｓ３に、ｎ型不純物含有領域ＤＰＲを形成する。
次に、図示は省略するが、半導体基板ＳＢ内にｎ型のドリフト層ＤＬを形成する。具体的には、トレンチＴ２の側面Ｓ３にドープされたｎ型の不純物を、半導体層ＳＬ内に熱拡散法のような方法により拡散させることで、ドリフト層ＤＬを形成する。例えば、１０００℃以上１２００℃以下の温度で熱処理を施すことによって、複数のトレンチＴ２の側面Ｓ３にドープされたｎ型の不純物が活性化されるとともにドリフト層内に拡散される。こうして、トレンチＴ２の周囲にｎ型のドリフト層ＤＬが形成される。言い換えると、ドリフト層ＤＬ内にトレンチＴ２が形成される。
次に、図９に示すように、第２のマスクＭＳＫ２を除去した後、ドリフト層ＤＬ内に、複数のｐ＋型の拡散層ＰＤ（ｐカラム、半導体カラム）を形成する。特定的には、ドリフト層ＤＬ内のトレンチＴ２の側面Ｓ３に沿って、少なくとも１つの拡散層ＰＤが形成される。ドリフト層ＤＬ内の複数のトレンチＴ２のそれぞれの、Ｘ方向における両側面Ｓ３に沿って、複数の拡散層ＰＤが形成される。
具体的には、半導体基板ＳＢの第１主面Ｓ１上に、開口部を有する第３のマスクＭＳＫ（図示しない）を形成する。第３のマスクＭＳＫは、例えば、二酸化シリコンまたはフォトレジストから構成される。または、第１若しくは第２のマスクを除去せずに、そのままマスクＭＡＳＫ３として用いてもよい。図７および図８に示される工程と同様の工程により、第１主面Ｓ１の法線方向に対して傾いた方向から、トレンチＴ２の側面Ｓ３に、ｐ型不純物をドープする。ｐ型不純物は、例えば、ボロン（Ｂ）である。それから、例えば、８００℃以上９００℃以下の温度で熱処理を施すことによって、トレンチＴ２の側面Ｓ３にドープされたｐ型不純物が活性化される。こうして、ｐ型の拡散層ＰＤが形成される。これにより、ｐ型の拡散層ＰＤとｎ型のドリフト層ＤＬとがＸ方向において交互に配置されるスーパージャンクション構造が形成される。
続いて、トレンチＴ２内に絶縁体カラムＩＣＬＭを形成する。絶縁体カラムＩＣＬＭは、例えばＣＶＤ（Chemical Vapor Deposition）法などの堆積法により半導体基板ＳＢ上に形成された絶縁膜（例えば酸化シリコン膜）をトレンチＴ２内のみに残すことで形成される。つまり、トレンチＴ２内を含む半導体基板ＳＢ上に形成された絶縁膜のうち、第１主面Ｓ１上の絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法などにより除去する。これにより、トレンチＴ２内に充填された絶縁膜から成る絶縁体カラムＩＣＬＭを形成できる。
次に、図１０に示すように、ボディ領域ＢＤおよびｎ型のソース領域ＳＲを形成する。ボディ領域ＢＤは、半導体基板ＳＢ内においてドリフト層ＤＬの第１主面Ｓ１側に形成される。ボディ領域ＢＤは、ｐ型を有する。ボディ領域ＢＤは、ゲート絶縁膜ＧＩを挟んで前記ゲート電極ＧＥに対向する位置に形成される。ボディ領域ＢＤは、ドリフト層ＤＬの第１主面Ｓ１にｐ型の不純物をドープすることによって形成される。ソース領域ＳＲは、半導体基板ＳＢ内においてボディ領域ＢＤの第１主面Ｓ１側に形成される。ソース領域ＳＲは、ボディ領域ＢＤの第１主面Ｓ１にｎ型の不純物をドープすることによって形成される。ソース領域ＳＲは、平面視でゲート電極ＧＥと隣り合う第１主面Ｓ１に形成される。ソース領域ＳＲは、例えば、ｎ＋型の領域である。ゲート電極ＧＥは、ゲート絶縁膜ＧＩを挟んでボディ領域ＢＤの部分に対向するように形成される。
次に、図１１に示すように、半導体基板ＳＢの第１主面Ｓ１上に、貫通孔ＴＨを有する層間絶縁膜ＩＬを形成する。続いて、図１２に示すように、半導体基板ＳＢの第１主面Ｓ１上にソース電極ＳＥを形成する。その後、半導体基板ＳＢの第２主面Ｓ２上にドレイン電極ＤＥを形成する。ソース電極ＳＥは、層間絶縁膜ＩＬの貫通孔ＴＨであるコンタクトホールを介して、ソース領域ＳＲに電気的に接続される。ｐ型のボディ領域ＢＤおよび拡散層ＰＤは、ソース電極ＳＥに電気的に接続する。ドレイン領域を含む基板領域ＳＢＲは、ドレイン電極ＤＥに電気的に接続される。以上の工程により、本実施の形態の半導体装置は製造される。
＜本実施の形態の効果＞
スーパージャンクション構造のパワーＭＯＳＦＥＴでは、半導体基板の上面にトレンチを形成し、当該トレンチの側面に不純物を導入してｎカラムまたはｐカラムを形成することが考えられる。この場合、例えば、半導体基板の上面（第１主面）の結晶面は（１００）面である。ここで、ドライエッチングによりトレンチを形成した場合、トレンチの側面は半導体基板の厚さ方向（Ｚ方向）に対して斜めに形成されるため、トレンチはトレンチ角を有する。例えば、トレンチの側面にｐ型の拡散層を形成する際には、斜めイオン注入法により、Ｚ方向に対して例えば１度～１０度のチルト角をつけて半導体基板の表面にｐ型イオンを打ち込む。これにより、トレンチの側面と接する半導体基板内にｐ＋型の拡散層が形成される。
ここで、複数のトレンチのそれぞれの側面のトレンチ角には、トレンチ毎、チップ毎、ウエーハ毎にばらつきが生じる場合が考えられる。その場合、トレンチの製造ばらつきにより、拡散層の注入不純物量がばらつく問題が生じる。拡散層の注入不純物量にばらつきがあると、パワーＭＯＳＦＥＴの特性（耐圧）にばらつきが生じるため、半導体装置の信頼性が低下する。
これに対し、本実施の形態では、第１主面（上面）Ｓ１の結晶面が（１１０）面である半導体基板ＳＢに、側面Ｓ３の結晶面が（１１１）面である複数のトレンチＴ２を形成している。トレンチＴ２を形成するエッチングを、ＴＭＡＨを用いたウェットエッチングにより行うことで、トレンチＴ２の側面Ｓ３のエッチングレートが極度に小さいエッチングを行える。したがって、トレンチ角が垂直に近いトレンチＴ２を、安定して複数形成できる。
これにより、トレンチＴ２の側面Ｓ３に斜めイオン注入を行って形成するｎカラム（図７～図９参照）、および、トレンチＴ２の側面Ｓ３に斜めイオン注入を行って形成するｐカラム（図９参照）を、それぞれ安定した不純物量で形成できる。その結果、パワーＭＯＳＦＥＴの特性（耐圧）ばらつきの発生を防げるため、半導体装置の信頼性を向上できる。
＜変形例＞
図１３に、本変形例のパワーＭＯＳＦＥＴの平面レイアウトを示す。本変形例のパワーＭＯＳＦＥＴの断面構造および製造方法は、図２～図１２を用いて説明したものと同様である。
図１では、平面視で１方向に延びるゲート電極およびｐカラムを形成する場合のレイアウトについて示したが、図１３に示すように、平面視で島状に形成された複数のｐカラムのそれぞれの周囲を囲むようにｎカラムおよびゲート電極を形成してもよい。
図１３に示すように、トレンチＴ２およびトレンチＴ２内の絶縁体カラムＩＣＬＭは、平面視において矩形のレイアウトを有し、柱状に形成されている。ここでは、拡散層ＰＤ（図示しない）は、トレンチＴ２を平面視で囲むようにトレンチＴ２に隣接して形成される。トレンチＴ１およびゲート電極ＧＥは、平面視においてトレンチＴ２（絶縁体カラムＩＣＬＭ）および拡散層ＰＤ（ｐカラム）を囲むように、トレンチＴ２および拡散層ＰＤから離間して形成されている。すなわち、トレンチＴ１およびゲート電極ＧＥは、１つのトレンチＴ２の周囲において、平面視において四角い枠状に形成されている。ソース領域ＳＲは、平面視におけるトレンチＴ２の４辺のそれぞれと、当該４辺のそれぞれに平面視において対向するゲート電極ＧＥの辺との間において、トレンチＴ１と隣接して形成されている。
トレンチＴ２は、Ｙ方向において一定の間隔で複数並んで第１の列を構成している。また、Ｘ方向において、複数のトレンチＴ２から成る当該列と同様の第２の列が並んでいる。ただし、第１の列に対し、第２の列は、Ｙ方向において半周期ずれた位置に形成されている。つまり、トレンチＴ２は千鳥状に配置されている。
ここで、図１および図２で説明した半導体装置と同様に、半導体基板の第１主面の結晶面は（１１０）面である。また、トレンチＴ１、Ｔ２のそれぞれのＸ方向における側面の結晶面は（１１１）面である。すなわち、トレンチＴ２の側面と、当該側面と平面視で対向するトレンチＴ１の側面のそれぞれとは、（１１１）面に対し平行に形成されている。
これにより、本変形例の半導体装置およびその製造方法は、図２～図１２を用いて説明したものと同様の効果を得られる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態で説明した半導体装置を構成する半導体領域および半導体層の導電型を反転してもよい。
ＤＬ ドリフト層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＣＬＭ 絶縁体カラム
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
Ｓ１ 第１主面
Ｓ２ 第２主面
Ｓ３ 側面
Ｓ４ 第３主面
ＳＢ 半導体基板
ＳＢＲ 基板領域
ＳＬ 半導体層
ＳＲ ソース領域
Ｔ１、Ｔ２ トレンチ

Claims (9)

  1. 結晶面が（１１０）面である第１主面と、前記第１主面の反対側の第２主面とを有する半導体基板と、
    前記半導体基板内に配置された第１導電型のドリフト層と、
    前記半導体基板内において、前記ドリフト層の前記第１主面側に配置された、前記第１導電型とは異なる第２導電型のボディ領域と、
    前記半導体基板内において、前記ボディ領域の前記第１主面側に配置された第１導電型のソース領域と、
    前記ドリフト層と前記ソース領域とに挟まれる前記ボディ領域の部分上に配置されるゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記ボディ領域の前記部分に対向するゲート電極と、
    前記第１主面から前記半導体基板の途中深さに亘って形成され、側面が前記ボディ領域および前記ドリフト層に接する第１溝と、
    前記第１溝内に埋め込まれた第１絶縁膜と、
    前記第１溝の側面に形成された、前記第２導電型の半導体領域と、
    を有し、
    前記第１溝の前記側面の結晶面は、（１１１）面である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１溝の前記側面は、前記第１主面に対して垂直である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１主面から前記半導体基板の途中深さに亘って形成され、側面が前記ボディ領域に接する第２溝をさらに有し、
    前記第２溝の前記側面の結晶面は、（１１１）面である、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２溝の深さは、前記第１溝の深さよりも浅い、半導体装置。
  5. 請求項３記載の半導体装置において、
    前記ゲート電極は、前記第２溝内に前記ゲート絶縁膜を介して埋め込まれている、半導体装置。
  6. （ａ）結晶面が（１１０）面である第１主面と、前記第１主面の反対側の第２主面とを有する、第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｃ）前記第１主面に、ＴＭＡＨを用いたウェットエッチングにより、前記半導体基板の途中深さに達し、側面の結晶面が（１１１）面である第１溝を形成する工程、
    （ｄ）前記第１主面側に、前記ゲート電極を挟んで前記ゲート電極に対向し、前記第１導電型とは異なる第２導電型を有するボディ領域を形成する工程、
    （ｅ）平面視で前記ゲート電極と隣り合う前記第１主面に、第１導電型のソース領域を形成する工程、
    を有する、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    （ａ１）前記（ｂ）工程の前に、前記第１主面から前記半導体基板の途中深さに達し、側面の結晶面が（１１１）面である第２溝を形成する工程、
    をさらに有する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記第２溝の深さは、前記第１溝の深さよりも浅い、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    （ｂ）工程では、前記第２溝内に前記ゲート絶縁膜を介して前記ゲート電極を形成する、半導体装置の製造方法。
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