JP2007311669A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000012535 impurity Substances 0.000 description 25
- 238000000034 method Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 11
- 238000002513 implantation Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L21/26—Bombardment with radiation
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Abstract
【課題】スーパージャンクション構造のピラー層を基板に対し略垂直に形成した半導体装置を提供する。
【解決手段】パワーMOSFET1は、水平断面がストライプ形状であるp型ピラー層14、n型ピラー層15がY方向に交互に形成されたスーパージャンクション構造を有している。半導体基板としてのドレイン層12は、例えば面方位[100]に対してオフセットされたウェーハであり、そのオフセット方向とスーパージャンクションのストライプ形状長手方向とが略同一とされている。
【選択図】図1
【解決手段】パワーMOSFET1は、水平断面がストライプ形状であるp型ピラー層14、n型ピラー層15がY方向に交互に形成されたスーパージャンクション構造を有している。半導体基板としてのドレイン層12は、例えば面方位[100]に対してオフセットされたウェーハであり、そのオフセット方向とスーパージャンクションのストライプ形状長手方向とが略同一とされている。
【選択図】図1
Description
本発明は、半導体装置に関し、より詳しくはドリフト層にp型ピラー層とn型ピラー層を横方向に交互に形成したスーパージャンクション構造を備えた半導体装置、及び、そのような半導体装置の製造方法に関する。
縦型パワーMOSFETのオン抵抗は、伝導層(ドリフト層)部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するPN接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
この問題を解決するMOSFETの一例として、ドリフト層にスーパージャンクション構造と呼ばれるp型ピラー層とn型ピラー層を横方向に交互に形成した構造が知られている。スーパージャンクション構造はp型ピラー層とn型ピラー層に含まれるチャージ量(不純物量)を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたn型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
このようなスーパージャンクション構造は、イオン注入とエピタキシャル成長を繰り返す方法や(例えば、特許文献1参照)、半導体層にトレンチを形成した後このトレンチ内に結晶成長により半導体層を埋め込む方法などにより形成される。
このうち、前者のイオン注入とエピタキシャル成長を繰り返す方法によりスーパージャンクション構造を形成する場合、下層のエピタキシャル層におけるイオン注入位置と、上層のエピタキシャル層におけるイオン注入位置との位置合せが必要となるが、この際位置合せズレが生じることがある。位置合せズレが生じると、スーパージャンクション構造を形成するピラー層が垂直に形成されず、次のような不都合が生じ得る。
(1)ドリフト層の縦方向の実質的な長さが増大し、半導体素子のオン抵抗が増大する。
(2)スーパージャンクション構造が所望のピッチをもって形成されない、または形成されたとしてもp/nピラー間のチャージバランスが崩れる。これにより、半導体素子の耐圧が低下する。
(3)イオン注入位置のズレにより、各p/nピラーの不純物濃度プロファイルが崩れる。
(1)ドリフト層の縦方向の実質的な長さが増大し、半導体素子のオン抵抗が増大する。
(2)スーパージャンクション構造が所望のピッチをもって形成されない、または形成されたとしてもp/nピラー間のチャージバランスが崩れる。これにより、半導体素子の耐圧が低下する。
(3)イオン注入位置のズレにより、各p/nピラーの不純物濃度プロファイルが崩れる。
従って、イオン注入の位置合せズレが生じないようにすること、或いは、位置合せズレが生じたとしても半導体素子の性能が低下しないようにすることが必要となる。
特開2001−119022号公報
本発明は、スーパージャンクション構造のピラー層を基板に対し略垂直に形成した半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る半導体装置は、第1導電型の第1半導体層と、前記第1半導体層上に、前記第1半導体層の表面に平行な断面がストライプ形状である第1導電型の第1半導体ピラー層と第2導電型の第2半導体ピラー層とを周期的に交互に配置してなるピラー層と、前記第1半導体層に電気的に接続された第1の主電極と、前記第2半導体ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第1導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第2の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第1半導体ピラー層に沿って絶縁膜を介して形成された制御電極とを備え、前記ストライプ形状の長手方向は、前記第1半導体層のパターンシフトが発生する方向と略同一とされていることを特徴とする。
本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、ストライプ形状の平面方向の断面を有する第1導電型の第1半導体ピラー層及び第2導電型の第2半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、前記半導体基板は、所定の面方位に対してオフセットされており、前記ピラー層は、前記半導体基板上に、第1導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、前記イオン注入は、最下層の前記エピタキシャル層においては、前記半導体基板又は前記エピタキシャル層上に形成されたアライメントマークに基づいて位置合せを行った後実行され、最下層の前記エピタキシャル層よりも上層の前記エピタキシャル層においては、エピタキシャル成長の条件、及び前記オフセットの方向に従ってパターンシフトされるアライメントマークに基づいて、前記位置合せを行った後、パターンシフトの量を考慮して前記ピラー層が前記半導体基板に対し略垂直に形成されるようイオン注入位置を補正しつつ実行されることを特徴とする。
本発明の別の一態様に係る半導体装置の製造方法は、半導体基板上に、ストライプ形状の平面方向の断面を有する第1導電型の第1半導体ピラー層及び第2導電型の第2半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、前記半導体基板は、所定の面方位に対してオフセットされており、前記ピラー層は、前記半導体基板上に、第1導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、前記ストライプ形状の長手方向が、前記オフセットの方向と略一致するように前記ピラー層が形成されることを特徴とする。
本発明によれば、スーパージャンクション構造のピラー層を基板に対し略垂直に形成した半導体装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第1導電型をn型、第2導電型をp型としている。
(第1の実施形態) 図1は本発明の第1の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図(YZ面)である。このMOSFETでは、半導体基板となるn+型ドレイン層12上に、n型ピラー層15となるn型エピタキシャル層13が形成され、このn型エピタキシャル層13のY軸方向において等間隔に、p型ピラー層14が複数個形成されている。この複数個のp型ピラー層14と、それらの間に存在するn型エピタキシャル層13により形成されるn型ピラー層15により、スーパージャンクション構造が形成されている。各ピラー層14、15は、図2の平面方向(XY平面)の断面図に示すように、X軸方向に延びるストライプ形状の水平方向の断面を有するものとする。
更に、p型ピラー層14の表面には、p型ベース層16が選択的に拡散形成され、更にこのp型ベース層16の表面にはn型ソース層17、及びp+型コンタクト層18が選択的に拡散形成されている。p型ベース層16、及びn型ソース層17も、p型ピラー層14、及びn型ピラー層15と同様に、X軸方向に延在するストライプ形状を有する様に形成されている。
また、p型ベース層16及びn型ソース層17からn型ピラー層15を介して隣接するp型ベース層16およびn型ソース層17に至る領域上にはゲート絶縁膜19が形成されている。ゲート絶縁膜19は、たとえば膜厚約0.1μmの酸化シリコン膜からなる。このゲート絶縁膜19を介してゲート電極20が、同様にX軸方向を長手方向とするストライプ形状に形成されている。このゲート電極20を挟むように、p型ベース層16及びn型ソース層17上には、ソース電極21が形成されている。ソース電極21も、n型ソース層17等と同様にX方向を長手方向とするようにストライプ状に形成されている。また、n+型ドレイン層12の下面には、ドレイン電極11が形成されている。
このスーパージャンクション構造部分(p型ピラー層14、n型ピラー層15)を形成する工程を、図3〜図6を参照して説明する。まず図3に示すように、n+型ドレイン層12となる半導体ウェーハの主面に、n型エピタキシャル層13となるエピタキシャル層13−1を、例えば5μm程度成長させる。
次に、図4に示すように、エピタキシャル層13−1上にレジスト膜RSを形成した後、レジスト膜RSをマスクとしてp型ドーパント例えばボロン(B)を注入して、エピタキシャル層13−1表面に不純物注入領域14−1を形成する。このマスクの開口部は、形成しようとするスーパージャンクション構造のpnピッチに応じて、X軸方向を長手方向として所定のピッチで形成されたストライプ形状を有している。従って、不純物注入領域14−1の形状もX軸を長手方向とするストライプ形状(立体的には横長の略円柱形状)となる。
次に、図5に示すように、レジスト膜RSを除去した後、n型エピタキシャル層13−2を、n型エピタキシャル層13−1上に、例えば5μm程度の厚さに成長させる。その後、同様のレジストをマスクとして、不純物注入領域14−1の直上にボロンを注入して不純物注入領域14−2を形成する。以下同様に、n型エピタキシャル層13−iを成長させた後、不純物注入領域14−iを形成することを必要回数繰り返す。その後、熱処理工程が実行されることにより、上下方向に連なる不純物注入領域14−iの不純物イオンが拡散して各不純物注入領域が連結されることにより、p型ピラー層14が形成される。また、これらに挟まれるn型ピラー層15が形成される。
p型ピラー層14を半導体基板であるドレイン層12に対し略垂直に真っ直ぐ伸びるように形成するためには、不純物注入領域14−iは、その下層の不純物注入領域14−i−1の直上に形成する必要がある。p型ピラー層14、n型ピラー層15が略垂直方向に真っ直ぐ伸びず、斜め方向に伸びるよう形成されたり、又はうねりをもって形成されたりすることは、MOSFETのオン抵抗の増加、耐圧の低下等の不利益を招来する。
不純物注入領域14−iのイオン注入箇所の位置決めを行うため、イオン注入位置の目印としてアライメントマーク(エッチングにより形成される段差)が半導体基板となるドレイン層12又はエピタキシャル層13−1の余白位置に付される。
このアライメントマーク(段差)は、その上層にエピタキシャル層13−iを積み増しした場合においても、その積み増ししたエピタキシャル層13−iにおいて(段差として)現れる。このとき、ドレイン層12に用いられる半導体基板として例えば所謂オフセットの無いウェーハ(インゴッドからの切断面が面方位に沿っているウェーハ)を用いると、エピタキシャル層の多層に亘る堆積を繰り返すうちにアライメントマークの段差が上層のエピタキシャル層13−iでは消滅してしまう所謂ウオッシュアウト現象が生じる。この場合には、アライメントマークを再度エッチング等により形成し直すことが必要となり、工程数が増加してしまう。
これを防止するため、本実施の形態では、半導体基板であるドレイン層12として、図7に示すようにオフセット方向(オフセット角θoff)が3°〜5°傾いた[111]ウェーハ(又は[100]ウェーハ)12Wが用いられる。このようなオフセットを持たせたウェーハ12Wを用いた場合には、ウオッシュアウト現象は生じず従ってアライメントマークは消失しない。
ただし、このようなオフセットがある場合には、所謂パターンシフトが生ずる。パターンシフトとは、例えば下層の半導体層に形成された段差の位置に比べ、その上面に堆積されたエピタキシャル層に反映される段差の位置がずれる現象のことをいう。すなわち、スーパージャンクション構造を形成するため、図8に示すように、最下層のエピタキシャル層13−1においては、その余白位置にアライメントマークM1を形成し、このアライメントマークM1を基準にイオン注入を行う。さらにこのエピタキシャル層13−1の上にエピタキシャル層13−2を積層させると、そのエピタキシャル層13−2においてもアライメントマークM1の段差に基づき、アライメントマークM2が消失せず現れる。しかしそのアライメントマークM2の出現位置は、下層のアライメントマークM1の直上ではなく、オフセット方向に応じた斜め方向(エピタキシャル成長の条件(成長速度、時間、温度、使用されるガスの種類、その他)によって変化する)にシフトすることになる。
その上層のエピタキシャル層13−iにおけるアライメントマークMiについても同様にパターンシフトが生じる。もっとも、エピタキシャル成長の条件が把握されている限り、アライメントマークMiのシフト量は把握できる。
そこで、本実施の形態では、このシフト量をエピタキシャル成長条件に従って算出し、これを考慮してイオン注入位置を補正し、不純物注入領域14−1、14−2、・・・、14−iが半導体基板であるドレイン層12に対し略垂直方向に真っ直ぐに並ぶようにする。具体的に図8に沿って説明する。エピタキシャル層13−1では、アライメントマークM1からx方向に距離x1だけ離れた位置にイオン注入を行う。一方、エピタキシャル層13−1の上層に堆積されたエピタキシャル層13−2では、アライメントマークM2からx方向に距離x2だけ離れた位置にイオン注入を行う。このx2は、オフセット方向、及びエピタキシャル層13−2のエピタキシャル成長の条件をパラメータとして、不純物注入領域14−2が不純物注入領域14−1の直上となるように算出される。以下、上層のエピタキシャル層13−iでも、シフト量を同様にして算出し、これを考慮して距離xiを補正する。これにより、ピラー層14は、半導体基板であるドレイン層12に対し略垂直に真っ直ぐ伸びるように形成される。なお、アライメントマークM1は、エピタキシャル層13−1にエッチングにより形成されてもよいが、代わりにドレイン層12にアライメントマーク(M0)を形成し、エピタキシャル層13−1にはこのアライメントマークM0がパターンシフトされて形成されたアライメントマークM1を形成するようにしてもよい。
[第2の実施の形態] 次に、本発明の第2の実施の形態のパワーMOSFETを、図9を参照して説明する。本実施の形態のパワーMOSFETは、構造としては図1に示すものと略同様であり、スーパージャンクション構造を有する点で共通する。また、半導体基板であるドレイン層12として、オフセット方向(オフセット角θoff)が3°〜5°傾いたウェーハ12Wが用いられる点も、第1の実施の形態と同様である。
ただし、この実施の形態では、図9に示すように、スーパージャンクション構造の水平方向断面のストライプ形状の長手方向が、このオフセット方向と略同一とされている点で、第1の実施の形態と異なっている。ここで、「略同一」とは、たとえばオフセット方向とストライプ形状の長手方向の角度の差が±1%以下である場合を意味するものとする。
オフセットの方向とストライプ形状の長手方向とが同一でない場合、例えば両者が90°異なる場合でも、第1の実施の形態の図8で説明したような補正を行えば、ピラー層14、15を略垂直方向に真っ直ぐ形成することは可能である。しかし、エピタキシャル成長条件が変動して、各エピタキシャル層13−iの厚さ等に誤差が生じると、正確な補正が困難となり、このためピラー層14、15も垂直方向に真っ直ぐ形成することができなくなる。
本実施の形態の効果を、図10を参照して説明する。オフセット方向はピラー層14、15のストライプ形状の長手方向と略一致するX方向に設定されている。従って、アライメントマークM1,M2・・・Miの位置も、上層のエピタキシャル層になるほどX方向にシフトする(図10参照)。
アライメントマークMiの位置は、エピタキシャル層13−iのエピタキシャル成長条件に従って算出は可能であるが、条件の変動等に起因して、多少の誤差を生じる。しかし、本実施の形態では、ピラー層14のストライプ形状の長手方向と、オフセット方向とが一致しているので、上記のような誤差が生じたとしても、ピラー層14の形成位置の誤差がこの長手方向すなわちX方向に生じ、pnピッチ方向、すなわちY方向には誤差を生じさせない。従って、誤差が生じる環境下においても、ピラー層を半導体基板に対し略垂直方向に真っ直ぐに形成することができる。従って、(1)ドリフト層の縦方向の実質的な長さが増大し、半導体素子のオン抵抗が増大する、(2)スーパージャンクション構造が所望のピッチをもって形成されない、または形成されたとしてもp/nピラー間のチャージバランスが崩れる、(3)イオン注入位置のズレにより、各p/nピラーの不純物濃度プロファイルが崩れる、等の問題を生じさせることがない。
なお、この実施の形態において、上記の補正を全く行わずに、形成されたアライメントマークM1、M2、・・・Mnから等距離x(固定)の位置にイオン注入を行うようにしてもよい。これでも、スーパージャンクションのpnピッチには影響はなく、ピラー層14、15は半導体基板に対し略垂直に真っ直ぐ伸びるように形成されるから、スーパージャンクション構造の機能には影響を生じない。
[第3の実施の形態] 次に、本発明の第3の実施の形態のパワーMOSFETを、図11を参照して説明する。本実施の形態のパワーMOSFETは、スーパージャンクション構造を有する点では共通するが、図11に示すように、n型エピタキシャル層13に対し、p型ドーパントだけでなく、その間にn型ドーパント(例えばリン(P))を注入してn型ピラー層15を形成している点で第1の実施の形態と異なっている。すなわち、この実施の形態のパワーMOSFETは、図3〜6に示すような工程によりn型ドーパントをp型ドーパント(不純物注入領域14−i)の間に注入するものである。その他の点は、第1の実施の形態と同様である。
[その他] 以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
例えば、上記の実施の形態では、第1の導電型をn型、第2の導電型をp型として説明をしたが、第1の導電型をp型、第2の導電型をn型としても実施可能である。また、上記の実施の形態では、n型のエピタキシャル層13に、p型不純物(更にはn型不純物)のイオン注入を行ってスーパージャンクション構造を形成したが、これとは逆にp型のエピタキシャル層に、n型不純物(リンなど)を注入してスーパージャンクション構造を形成してもよい。
また半導体としてシリコン(Si)を用いたMOSFETを説明したが、半導体としては、例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するMOSFETを例に挙げて説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、SBDやMOSFETとSBDとの混載素子、SIT、IGBTなどの素子でも適用可能である。また、上記の実施の形態では、所謂プレーナ型のゲート電極を有するMOSFETを例にとって説明したが、本発明はベース層に形成したトレンチに絶縁膜を介してゲート電極を埋め込む、所謂トレンチゲート型MOSFETにも適用可能であることは言うまでもない。
更に、図12に示すように、スーパージャンクション構造を、MOSFETセルが形成される素子領域だけでなく、素子領域を囲う終端領域にも形成することが可能である。なお、図12において、23はRESURF領域、24はフィールドプレート絶縁膜、25はフィールドプレート電極を示している。
更に、図13に示すように、p型ピラー層14及びn型ピラー層15からなるスーパージャンクション構造の下にn−型エピタキシャル層31を形成することも可能である。この場合、スーパージャンクション構造部分ではMOSFETの非導通時において電界が均一であり、n−型エピタキシャル層31では下層に向かうに従って電界が低下するが、n−エピタキシャル層31の部分でも耐圧を持たせることができる分、素子全体の耐圧を高めることができる。この場合、n−エピタキシャル層31がピラー層に対する半導体基板として機能することになる。
また、アライメントマークMiは、エピタキシャル層13−iやドレイン層12の余白位置に形成された後、ダイシングによりカットされてもよいが、ダイシング後のチップ上に残存させることも可能である。このとき、第2の実施の形態においては、アライメントマークMiの位置の変化方向は、ピラー層14、15のストライプ形状の長手方向と略同一である。
11・・・ドレイン電極、 12・・・n型ドレイン層、 13・・・n型エピタキシャル層、 14・・・p型ピラー層、 15・・・n型ピラー層、 16・・・p型ベース層、 17・・・n型ソース層、 18・・・p+型コンタクト層、 19・・・ゲート絶縁膜、 20・・・ゲート電極、 21・・・ソース電極。
Claims (5)
- 第1導電型の第1半導体層と、
前記第1半導体層上にストライプ形状の平面方向の断面を有する第1導電型の第1半導体ピラー層及び第2導電型の第2半導体ピラー層を周期的に交互に配置してなるピラー層と、
前記第1半導体層に電気的に接続された第1の主電極と、
前記第2半導体ピラー層の表面に選択的に形成された第2導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第1導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第2の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第1半導体ピラー層に沿って絶縁膜を介して形成された制御電極と
を備え、
前記ストライプ形状の長手方向は、前記第1半導体層のパターンシフトが発生する方向と略同一とされている
ことを特徴とする半導体装置。 - 前記第1半導体層は、所定の面方位に対してオフセットされたウェーハであり、そのオフセット方向と前記ストライプ形状の長手方向とが略同一とされていることを特徴とする請求項1記載の半導体装置。
- 前記ピラー層は、前記半導体第1半導体層上に、第1導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、
複数の前記エピタキシャル層の各々において前記オフセットに対応した位置にアライメントマークが形成されている
ことを特徴とする請求項2記載の半導体装置。 - 半導体基板上に、ストライプ形状の平面方向の断面を有する第1導電型の第1半導体ピラー層及び第2導電型の第2半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、
前記半導体基板は、所定の面方位に対してオフセットされており、
前記ピラー層は、前記半導体基板上に、第1導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、
前記イオン注入は、最下層の前記エピタキシャル層においては、前記半導体基板又は前記エピタキシャル層上に形成されたアライメントマークに基づいて位置合せを行った後実行され、最下層の前記エピタキシャル層よりも上層の前記エピタキシャル層においては、エピタキシャル成長の条件、及び前記オフセット方向に従ってパターンシフトされるアライメントマークに基づいて前記位置合せを行った後、パターンシフトの量を考慮して前記ピラー層が前記半導体基板に対し略垂直に形成されるようイオン注入位置を補正しつつ実行される
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に、ストライプ形状の平面方向の断面を有する第1導電型の第1半導体ピラー層及び第2導電型の第2半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、
前記半導体基板は、所定の面方位に対してオフセットされており、
前記ピラー層は、前記半導体基板上に、第1導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、
前記ストライプ形状の長手方向が、前記オフセットの方向と略一致するように前記ピラー層が形成される
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006141004A JP2007311669A (ja) | 2006-05-22 | 2006-05-22 | 半導体装置及びその製造方法 |
US11/751,244 US20070267664A1 (en) | 2006-05-22 | 2007-05-21 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006141004A JP2007311669A (ja) | 2006-05-22 | 2006-05-22 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007311669A true JP2007311669A (ja) | 2007-11-29 |
Family
ID=38711220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006141004A Pending JP2007311669A (ja) | 2006-05-22 | 2006-05-22 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070267664A1 (ja) |
JP (1) | JP2007311669A (ja) |
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- 2006-05-22 JP JP2006141004A patent/JP2007311669A/ja active Pending
-
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Also Published As
Publication number | Publication date |
---|---|
US20070267664A1 (en) | 2007-11-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120424 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121016 |