JP2023056697A - 半導体装置およびその製造方法 - Google Patents

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Yohei Iwahashi
順 斎藤
Jun Saito
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Toyota Motor Corp
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Abstract

【課題】閾値電圧がばらつくことを抑制する。【解決手段】ゲート電極２７のうちのトレンチ２５の底部側に位置する端部を下端部とすると共に開口部側に位置する端部を上端部とし、ドリフト層とベース層２１との積層方向に沿った方向を深さ方向とすると、ベース層２１は、深さ方向に沿った不純物濃度の濃度プロファイルにおいて、下端部と同じ深さに位置する部分と上端部と同じ深さに位置する部分との間に不純物濃度が極小となる低濃度ピークを有する濃度プロファイルとされ、下端部と同じ深さの部分と低濃度ピークとなる位置との間における不純物濃度が最大となる位置を第１ピーク位置Ｐ１とすると共に、低濃度ピークとなる位置と上端部と同じ深さの部分との間における不純物濃度が最大となる位置を第２ピーク位置Ｐ２とすると、不純物領域は、深さ方向においてベース層２１との境界となる位置が第１ピーク位置と第２ピーク位置との間とされている。【選択図】図３

Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関するものである。
従来より、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）等の半導体素子が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ドリフト層を有する半導体基板を備え、半導体基板の一面側にベース層が形成されていると共に、ベース層の表層部にソース領域が形成されている。また、半導体基板には、ソース領域およびベース層を貫通するようにトレンチが形成されている。そして、トレンチにゲート絶縁膜およびゲート電極が配置されることでトレンチゲート構造が構成されている。
半導体基板の他面側には、ドレイン領域が配置されている。そして、半導体基板の一面側には、ソース領域およびベース層と電気的に接続されるように上部電極が配置されている。半導体基板の他面側には、ドレイン領域と電気的に接続されるように下部電極が配置されている。
このような半導体装置では、ゲート電極に絶縁ゲート構造における閾値電圧以上の電圧が印加されることにより、ベース層のうちのトレンチと接する部分に反転層（すなわち、チャネル）が形成される。そして、半導体装置には、反転層を介して上部電極と下部電極との間に電流が流れる。
特開２０１５－６５２３８号公報
ところで、上記のような半導体装置では、ベース層は、一面側から所定の深さの位置まで不純物濃度が略一定となるように形成される。このため、ソース領域の深さがばらついた場合は、閾値電圧の変化が大きくなる可能性がある。
本発明は上記点に鑑み、閾値電圧がばらつくことを抑制できる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するための請求項１は、トレンチゲート構造を有する半導体素子が形成された半導体装置であって、半導体素子は、第１導電型のドリフト層（１９）と、ドリフト層の表層部に形成された第２導電型のベース層（２１）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（２２）と、ベース層および不純物領域を貫通してドリフト層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、ゲート絶縁膜上に形成されたゲート電極（２７）とを有するトレンチゲート構造と、ドリフト層を挟んでベース層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、ベース層および不純物領域と電気的に接続される第１電極（２９）と、高濃度層と電気的に接続される第２電極（３２）と、を備えている。そして、ゲート電極のうちのトレンチの底部側に位置する端部を下端部とすると共にゲート電極のうちのトレンチの開口部側に位置する端部を上端部とし、ドリフト層とベース層との積層方向に沿った方向を深さ方向とすると、ベース層は、深さ方向に沿った不純物濃度の濃度プロファイルにおいて、下端部と同じ深さに位置する部分と上端部と同じ深さに位置する部分との間に不純物濃度が極小となる低濃度ピークを有する濃度プロファイルとされ、下端部と同じ深さに位置する部分と低濃度ピークとなる位置との間における不純物濃度が最大となる位置を第１ピーク位置（Ｐ１）とすると共に、低濃度ピークとなる位置と上端部と同じ深さに位置する部分との間における不純物濃度が最大となる位置を第２ピーク位置（Ｐ２）とすると、不純物領域は、深さ方向においてベース層との境界となる位置が第１ピーク位置と第２ピーク位置との間とされている。
これによれば、不純物領域は、深さ方向においてベース層との境界となる位置がベース層の第１ピーク位置と第２ピーク位置との間とされている。このため、不純物領域の深さがばらついたとしても、不純物領域のベース層との境界となる位置がベース層の不純物濃度が高くなる部分と交差し難くなる。したがって、不純物領域の深さがばらついたとしても実効濃度の変化が小さくなり易く、閾値電圧が変動することを抑制できる。
また、請求項６は、請求項１に関する半導体装置の製造方法であり、ドリフト層の表層部にベース層を形成することと、ベース層の表層部に不純物領域を形成することと、を行い、ベース層を形成することでは、加速エネルギを変化させながら複数回のイオン注入を行うことにより、濃度プロファイルとなるベース層を形成し、不純物領域を形成することでは、深さ方向において、第１ピーク位置と第２ピーク位置との間にベース層との境界が構成されるように、イオン注入を行って不純物領域を形成する。
これによれば、不純物領域は、深さ方向においてベース層との境界となる位置がベース層の第１ピーク位置と第２ピーク位置との間に形成される。このため、不純物領域の深さがばらついたとしても、不純物領域のベース層との境界となる位置がベース層の不純物濃度が高くなる部分と交差し難くなる。したがって、不純物領域の深さがばらついたとしても実効濃度の変化が小さくなり易く、閾値電圧が変動することを抑制した半導体装置を製造できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態におけるＳｉＣ半導体装置の断面図である。 図１中のセル領域を示す斜視断面図である。 半導体基板の深さと不純物濃度との関係を示す図である。 閾値電圧に関係する実効濃度を説明するための図である。 図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図５Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 第２実施形態における半導体基板の深さと不純物濃度との関係を示す図である。 第３実施形態における半導体基板の深さと不純物濃度との関係を示す図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。また、本実施形態では、半導体素子として、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されているＳｉＣ半導体装置について説明する。
本実施形態のＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル領域１と、このセル領域１を囲む外周領域２とを有する構成とされている。外周領域２は、ＦＬＲ領域２ａと、ＦＬＲ領域２ａよりも内側に配置される繋ぎ領域２ｂとを有する構成とされている。言い換えると、外周領域２は、ＦＬＲ領域２ａと、セル領域１とＦＬＲ領域２ａとの間に配置される繋ぎ領域２ｂとを有する構成とされている。
以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。そして、図１では、紙面左右方向がＸ軸方向に相当し、紙面奥行き方向がＹ軸方向に相当し、紙面上下方向がＺ軸方向に相当している。但し、本実施形態におけるＺ軸方向とは、後述する半導体基板１０の深さ方向に相当しており、後述するドリフト層１９とベース層２１との積層方向にも相当している。
ＳｉＣ半導体装置は、図１および図２に示されるように、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、高濃度層に相当している。
基板１１の表面上には、ＳｉＣからなるｎ－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。
バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０１５／ｃｍ３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。
低濃度層１３の表層部には、セル領域１および外周領域２の繋ぎ領域２ｂにおいて、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。
ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０１６～５．０×１０１７／ｃｍ３とされている。
第１ディープ層１５は、例えば、ボロン等のｐ型不純物濃度が２．０×１０１７～２．０×１０１８／ｃｍ３とされている。なお、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４よりもＦＬＲ領域２ａ側まで延設されている。
そして、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。
また、低濃度層１３の表層部には、外周領域２のＦＬＲ領域２ａにおいて、セル領域１を囲むように、複数本のｐ型の第１ＦＬＲ部１６が形成されている。本実施形態では、各第１ＦＬＲ部１６は、例えば、四隅が丸められた四角枠状とされて同心状に形成されている。但し、各第１ＦＬＲ部１６は、四角枠状ではなく、円形枠状等の他の枠状とされて同心状に形成されていてもよい。また、この第１ＦＬＲ部１６は、基板１１側の下面が第１ディープ層１５の下面と同じ深さとされていると共に第１ディープ層１５と同じ厚さとされ、ｐ型不純物濃度が第１ディープ層１５と同じとされている。
セル領域１におけるＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２等が形成されている。外周領域２のＦＬＲ領域２ａにおける低濃度層１３および第１ＦＬＲ部１６上には、電流分散層１７および第２ＦＬＲ部２４が形成されている。外周領域２の繋ぎ領域２ｂにおけるＪＦＥＴ部１４および第１ディープ層１５上には、リサーフ層２０やベース層２１等が形成されている。
電流分散層１７は、ｎ型不純物層で構成され、セル領域１ではＪＦＥＴ部１４と繋がっている。このため、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。
第２ディープ層１８は、厚さが電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。
そして、電流分散層１７および第２ディープ層１８は、セル領域１においては、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２５を挟むように形成されている。
リサーフ層２０は、繋ぎ領域２ｂに形成されており、厚さが電流分散層１７や第２ディープ層１８と等しくされている。そして、このリサーフ層２０は、ｐ型とされており、繋ぎ領域２ｂにて第１ディープ層１５と接続されている。
ベース層２１は、ｐ型とされており、セル領域１において、電流分散層１７および第２ディープ層１８上に形成されている。また、ベース層２１は、繋ぎ領域２ｂにおいて、リサーフ層２０上に形成されている。そして、ベース層２１の表層部には、セル領域１においては、ｎ＋型のソース領域２２が形成されている。具体的には、ソース領域２２は、後述するトレンチ２５の側面に接するように形成されている。なお、本実施形態では、ソース領域２２が不純物領域に相当している。
本実施形態のベース層２１は、具体的には後述するが、低濃度ピークを有する所定の濃度プロファイルとなるように形成されている。また、ソース領域２２は、具体的には後述するが、基板１１側の下面（すなわち、Ｚ軸方向におけるベース層２１との境界）が所定位置となるように形成されている。
ＦＬＲ領域２ａでは、電流分散層１７が半導体基板１０の一面１０ａを構成するように配置されている。そして、ＦＬＲ領域２ａの電流分散層１７には、表層部に複数本のｐ型の第２ＦＬＲ部２４が形成されている。本実施形態の第２ＦＬＲ部２４は、第１ＦＬＲ部１６と対向する部分を有するように形成されている。また、この第２ＦＬＲ部２４は、基板１１側の下面がベース層２１の下面と同じ深さとされ、ベース層２１と同じ厚さとされている。さらに、第２ＦＬＲ部２４は、Ｚ軸方向に沿った濃度プロファイルがベース層２１と同じとされている。
なお、各第２ＦＬＲ部２４は、例えば、四隅が丸められた四角枠状とされて同心状に形成されている。但し、第２ＦＬＲ部２４は、四角枠状ではなく、円形枠状等の他の枠状とされて同心状に形成されていてもよい。
さらに、本実施形態の第１ＦＬＲ部１６および第２ＦＬＲ部２４は、Ｚ軸方向において、隣合う第１ＦＬＲ部１６の間に位置する部分と、隣合う第２ＦＬＲ部２４の間に位置する部分とが異なる位置となるように形成されている。つまり、第１ＦＬＲ部１６と第２ＦＬＲ部２４とは、Ｚ軸方向において、隣合う第１ＦＬＲ部１６の間に位置する部分と、隣合う第２ＦＬＲ部２４の間に位置する部分とが重ならないように形成されている。
本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、第１ＦＬＲ部１６、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、第２ＦＬＲ部２４等を含んで半導体基板１０が構成されている。そして、半導体基板１０の一面１０ａがソース領域２２や電流分散層１７等で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。
半導体基板１０には、セル領域１において、ソース領域２２やベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、例えば、幅が１．４～２．０μｍとされたトレンチ２５が形成されている。なお、トレンチ２５は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２５は、底面よりも下方にＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。
また、トレンチ２５は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。つまり、本実施形態では、トレンチ２５は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２５は、法線方向において、第２ディープ層１８に挟まれるように形成されている。
トレンチ２５には、内壁面にゲート絶縁膜２６が形成され、ゲート絶縁膜２６上には、ドープトＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２７が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２６は、トレンチ２５の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜２６は、厚さがトレンチ２５の側面側および底面側で共に１００ｎｍ程度とされている。
なお、ゲート絶縁膜２６は、トレンチ２５の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２６は、セル領域１においては、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２６は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２６には、ゲート電極２７が配置される部分と異なる部分において、ベース層２１およびソース領域２２を露出させるコンタクトホール２６ａが形成されている。
また、ゲート絶縁膜２６は、繋ぎ領域２ｂにおけるベース層２１の表面や、ＦＬＲ領域２ａにおける電流分散層１７や第２ＦＬＲ部２４の表面にも形成されている。そして、ゲート電極２７は、繋ぎ領域２ｂにおけるゲート絶縁膜２６の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。
半導体基板１０の一面１０ａ上には、ゲート電極２７やゲート絶縁膜２６等を覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。
層間絶縁膜２８には、コンタクトホール２６ａと連通してソース領域２２およびベース層２１を露出させるコンタクトホール２８ａが形成されている。また、層間絶縁膜２８には、ゲート電極２７のうちの繋ぎ領域２ｂまで延設された部分を露出させるコンタクトホール２８ｂが形成されている。つまり、層間絶縁膜２８には、セル領域１にコンタクトホール２８ａが形成され、外周領域２にコンタクトホール２８ｂが形成されている。
なお、層間絶縁膜２８に形成されたコンタクトホール２８ａは、ゲート絶縁膜２６に形成されたコンタクトホール２６ａと連通するように形成されており、当該コンタクトホール２６ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２６ａおよびコンタクトホール２８ａを纏めてコンタクトホール２６ｂともいう。そして、コンタクトホール２６ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２６ｂは、トレンチ２５の長手方向に沿ったライン状とされている。
層間絶縁膜２８上には、コンタクトホール２６ｂを通じてソース領域２２およびベース層２１と電気的に接続されるソース電極２９が形成されている。なお、本実施形態では、ソース電極２９が第１電極に相当している。また、本実施形態のソース電極２９は、外周領域２のベース層２１とも接続されている。そして、層間絶縁膜２８上には、コンタクトホール２８ｂを通じてゲート電極２７と電気的に接続されるゲート配線３０も形成されている。
本実施形態のソース電極２９は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２２）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、ベース層２１）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ゲート配線３０は、ソース電極と同様の構成とされていてもよいし、Ａｌ－Ｓｉ等で構成されていてもよい。
さらに、繋ぎ領域２ｂおよびＦＬＲ領域２ａを覆うように、ポリイミド等によって構成される保護膜３１が形成されている。本実施形態では、保護膜３１は、ソース電極２９と後述するドレイン電極３２との間で沿面放電が発生することを抑制するため、外周領域２からセル領域１の外縁部上まで形成されている。具体的には、保護膜３１は、セル領域１において、ソース電極２９のうちの外周領域２側の部分を覆いつつ、ソース電極２９のうちの内縁側の部分を露出させるように形成されている。
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続されるドレイン電極３２が形成されている。なお、本実施形態では、ドレイン電極３２が第２電極に相当している。
本実施形態のＳｉＣ半導体装置では、このような構造により、セル領域１にｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。なお、本実施形態では、ｎ＋型、ｎ型、ｎ－型が第１導電型に相当しており、ｐ－型、ｐ型、ｐ＋型が第２導電型に相当している。
次に、本実施形態におけるベース層２１およびソース領域２２のＺ軸方向（すなわち、半導体基板１０の深さ方向）に沿った濃度プロファイルについて説明する。なお、以下では、ゲート電極２７のうちのトレンチ２５の底部側に位置する端部を下端部ともいい、ゲート電極２７のうちのトレンチ２５の開口部側に位置する端部を上端部ともいう。また、以下では、半導体基板１０のうちのゲート電極２７の下端部に位置する部分と同じ深さに位置する部分を第１深さ位置ｄＬとし、半導体基板１０のうちのゲート電極２７の上端部に位置する部分と同じ深さに位置する部分を第２深さ位置ｄＵとする。
図３に示されるように、本実施形態のベース層２１は、Ｚ軸方向において、第１深さ位置ｄＬと第２深さ位置ｄＵとの間に、不純物濃度が極小となる低濃度ピークを有する濃度プロファイルとなるように形成されている。つまり、ベース層２１は、深さ方向において、低濃度ピークの前後で不純物濃度の増減が変化する濃度プロファイルとされている。以下、ベース層２１の低濃度ピークとなる位置を低濃度ピーク位置Ｐ０とする。また、ベース層２１において、第１深さ位置ｄＵと低濃度ピーク位置Ｐ０との間における不純物濃度が最大となる位置を第１ピーク位置Ｐ１とする。ベース層２１において、低濃度ピーク位置Ｐ０と第２深さ位置ｄＵとの間における不純物濃度が最大となる位置を第２ピーク位置Ｐ２とする。つまり、ベース層２１は、第１ピーク位置Ｐ１の不純物濃度を第１高濃度ピークとし、第２ピーク位置Ｐ２の不純物濃度を第２高濃度ピークとすると、低濃度ピーク、第１高濃度ピーク、第２高濃度ピークを有する濃度プロファイルとなるように形成されている。
そして、本実施形態のベース層２１は、第２ピーク位置Ｐ２が第２深さ位置ｄＵと一致するように形成されている。また、ベース層２１は、第１ピーク位置Ｐ１の不純物濃度（すなわち、第１高濃度ピーク）が、第２ピーク位置Ｐ２の不純物濃度（すなわち、第２高濃度ピーク）よりも高くなるように形成されている。なお、このようなベース層２１は、具体的には後述するが、加速エネルギを変化させて複数回のイオン注入を行うことで形成される。また、上記のように、第２ＦＬＲ部２４は、濃度プロファイルがベース層２１と同じとされている。
ソース領域２２は、Ｚ軸方向において不純物濃度が徐々に低くなる濃度プロファイルとされている。但し、ソース領域２２は、下面（すなわち、Ｚ軸方向におけるベース層２１との境界となる位置）がベース層２１の第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間に位置するように形成されている。言い換えると、ソース領域２２の濃度プロファイルは、ベース層２１の濃度プロファイルに対し、第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間で交差する部分を有する濃度プロファイルとされている。この場合、ソース領域２２は、下面が低濃度ピーク位置Ｐ０と一致する濃度プロファイルとなるように形成されることが好ましい。なお、本実施形態におけるソース領域２２の下面と低濃度ピーク位置Ｐ０とが一致するとは、完全に一致する場合に加え、製造上の誤差等によって僅かにずれる場合も含むものである。例えば、ソース領域２２の下面と低濃度ピーク位置Ｐ０とが一致するとは、ソース領域２２の下面が、低濃度ピーク位置Ｐ０から第１ピーク位置Ｐ１側に、低濃度ピーク位置Ｐ０と第１ピーク位置Ｐ１との間の長さの１０％程度離れた位置と交差する場合も含んでいる。また、例えば、ソース領域２２の下面と低濃度ピーク位置Ｐ０とが一致するとは、ソース領域２２の下面が、低濃度ピーク位置Ｐ０から第２ピーク位置Ｐ２側に、低濃度ピーク位置Ｐ０と第２ピーク位置Ｐ２との間の長さの１０％程度離れた位置と交差する場合も含んでいる。
以上が本実施形態におけるＳｉＳ半導体装置の構成である。次に、上記ＳｉＣ半導体装置の作動および効果について説明する。
まず、ＳｉＣ半導体装置では、ゲート電極２７にゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、ドレイン電極３２に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、ソース電極２９とドレイン電極３２との間に電流が流れないオフ状態となる。
また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２６の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２５よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２６が破壊されることを抑制できる。
また、ＦＬＲ領域２ａには、第１ＦＬＲ部１６と第２ＦＬＲ部２４とが形成されている。このため、第１ＦＬＲ部１６および第２ＦＬＲ部２４とドリフト層１９との間に構成される空乏層により、ドレイン電圧の影響による等電位線が集中することを抑制できる。したがって、ＦＬＲ領域２ａの耐圧の向上を図ることができる。
この場合、本実施形態では、第１ＦＬＲ部１６と第２ＦＬＲ部２４とは、Ｚ軸方向において、隣合う第１ＦＬＲ部１６の間に位置する部分と、隣合う第２ＦＬＲ部２４の間に位置する部分とが異なる位置となるように形成されている。このため、さらにドレイン電圧の影響による等電位線が集中することを抑制できる。
そして、ゲート電極２７に、絶縁ゲート構造における閾値電圧以上の電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２５に接している表面に反転層が形成される。これにより、ソース電極２９とドレイン電極３２との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、反転層を通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。
ここで、絶縁ゲート構造における閾値電圧は、ベース層２１を構成する不純物の実効濃度（以下では、単に実効濃度ともいう）に依存する。そして、図４に示されるように、実効濃度は、濃度プロファイルにおいて、ドリフト層１９、ソース領域２２、ベース層２１で囲まれる領域となる。このため、ソース領域２２の深さがばらつくと、実効濃度が変化し、閾値電圧が変化する。例えば、図４に示されるように、ソース領域２２の深さがばらついて深くなると、実効濃度が減少するため、閾値電圧が低くなる。この場合、実効濃度は、ベース層２１の不純物濃度が高い部分でソース領域２２の深さがばらつくと、減少する実効濃度が多くなる。なお、図４は、ベース層２１の不純物濃度が半導体基板１０の一面１０ａから所定深さまで一定であるとした場合の図である。
したがって、本実施形態では、上記のように、ベース層２１は、Ｚ軸方向において、低濃度ピーク、第１高濃度ピーク、第２高濃度ピークを有する濃度プロファイルとされている。そして、ソース領域２２は、下面がベース層２１の第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間に位置する部分と交差する濃度プロファイルとされている。これにより、ソース領域２２の深さがばらついたとしても、ソース領域２２の下面がベース層２１の不純物濃度が高くなる部分と交差する濃度プロファイルとなり難い。したがって、ソース領域２２の深さがばらついたとしても実効濃度の変化が小さくなり易く、閾値電圧が変動することを抑制できる。
続いて、本実施形態のＳｉＣ半導体装置の製造方法について図５Ａ～図５Ｇを参照して説明する。
まず、図５Ａに示されるように、基板１１の表面上に、ＳｉＣからなる、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４が形成されたものを用意する。
そして、図５Ｂに示されるように、図示しないマスクを用いてイオン注入を行うことにより、第１ディープ層１５および第１ＦＬＲ部１６を形成する。本実施形態では、イオン注入を行うことにより、第１ディープ層１５および第１ＦＬＲ部１６を同時に形成する。これにより、第１ディープ層１５および第１ＦＬＲ部１６は、下面が同じ深さとされ、厚さが同じとされ、不純物濃度が同じとされる。
続いて、図５Ｃに示されるように、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、第１ＦＬＲ部１６上に、電流分散層１７をエピタキシャル成長させて半導体基板１０を構成する。
次に、図５Ｄに示されるように、電流分散層１７上に図示しないマスクを用いてｐ型不純物をイオン注入することにより、第２ディープ層１８およびリサーフ層２０を形成する。
続いて、図５Ｅに示されるように、電流分散層１７上に図示しないマスクを用いてｐ型不純物をイオン注入することにより、ベース層２１および第２ＦＬＲ部２４を同時に形成する。本実施形態では、ベース層２１および第２ＦＬＲ部２４を形成する際には、上記のように、低濃度ピーク、第１高濃度ピーク、第２高濃度ピークを有する濃度プロファイルとなるように、ベース層２１および第２ＦＬＲ部２４を形成する。具体的には、加速エネルギを変更しながら複数回のイオン注入を行うことにより、このような濃度プロファイルを有するベース層２１および第２ＦＬＲ部２４を形成する。
次に、図５Ｆに示されるように、電流分散層１７上に図示しないマスクを用いてｎ型不純物をイオン注入することにより、ソース領域２２を形成する。この際、上記のように、下面がベース層２１の第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間に位置するようにソース領域２２を形成する。より好ましくは、下面が低濃度ピーク位置Ｐ０と交差するようにソース領域２２を形成する。これにより、ソース領域２２の深さがばらついたとしても実効濃度の変化が小さくなり易く、閾値電圧が変動することを抑制できる。
その後、図５Ｇに示されるように、詳細な工程については省略するが、所定の半導体製造プロセスを行い、トレンチゲート構造等を形成する。これにより、本実施形態のＳｉＣ半導体装置が製造される。
以上説明した本実施形態によれば、ベース層２１は、深さ方向において、低濃度ピーク、第１高濃度ピーク、第２高濃度ピークを有する濃度プロファイルとされている。そして、ソース領域２２は、下面がベース層２１の第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間に位置する部分と交差する濃度プロファイルとされている。これにより、ソース領域２２の深さがばらついたとしても、ソース領域２２の下面がベース層２１の不純物濃度が高くなる部分と交差する濃度プロファイルとなり難い。したがって、ソース領域２２の深さがばらついたとしても実効濃度の変化が小さくなり易く、閾値電圧が変動することを抑制できる。この場合、ソース領域２２は、下面がベース層２１の低濃度ピーク位置Ｐ０と交差するように形成されることにより、さらに閾値電圧が変動することを抑制できる。
（１）本実施形態では、第２ＦＬＲ部２４は、ベース層２１と同じ濃度プロファイルとされている。このため、第２ＦＬＲ部２４とベース層２１とを同じ工程で形成でき、製造工程が増加することを抑制できる。
（２）本実施形態では、ドリフト層１９の内部に、第２ＦＬＲ部２４と対向する部分を有する第１ＦＬＲ部１６が形成されている。このため、第１ＦＬＲ部１６が形成されていない場合と比較して、ドレイン電圧の影響による等電位線が集中することをさらに抑制でき、ＦＬＲ領域２ａの耐圧の向上を図ることができる。
（３）本実施形態では、第１ピーク位置Ｐ１の不純物濃度（すなわち、第１高濃度ピーク）が第２ピーク位置Ｐ２の不純物濃度（すなわち、第２高濃度ピーク）より高くされている。このため、ベース層２１や第２ＦＬＲ部２４における電界集中が発生し易い位置を半導体基板１０の一面１０ａから離れた位置とできる。したがって、特に、ＦＬＲ領域２ａに形成されたゲート絶縁膜２６にホットエレクトロンが注入されることを抑制し易くなり、耐圧が変動することを抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第２ピーク位置Ｐ２の場所を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置では、図６に示されるように、ベース層２１は、第２ピーク位置Ｐ２が第２深さ位置ｄＵよりも低濃度ピーク位置Ｐ０側となる濃度プロファイルとなるように形成されている。なお、このようなＳｉＣ半導体装置は、ベース層２１を形成する際に行うイオン注入の加速エネルギを適宜変更することによって形成される。
以上説明した本実施形態によれば、ソース領域２２は、下面がベース層２１の第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間に位置する部分と交差する濃度プロファイルとされているため、上記第１実施形態と同様の効果を得ることができる。
（１）本実施形態のように、ベース層２１は、第２ピーク位置Ｐ２が第２深さ位置ｄＵよりも低濃度ピーク位置Ｐ０側となる濃度プロファイルとされていてもよい。これによれば、第２ピーク位置Ｐ２を詳細に制御しなくてもよくなり、製造工程の簡略化を図ることができる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、第１高濃度ピーク濃度と第２高濃度ピークの大きさを変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置では、図７に示されるように、ベース層２１は、第２ピーク位置Ｐ２の不純物濃度（すなわち、第２高濃度ピーク）が第１ピーク位置Ｐ１の不純物濃度（すなわち、第１高濃度ピーク）よりも高くされている。なお、このようなＳｉＣ半導体装置は、ベース層２１を形成する際に行うイオン注入の加速エネルギを適宜変更することによって形成される。
以上説明した本実施形態によれば、ソース領域２２は、下面がベース層２１の第１ピーク位置Ｐ１と第２ピーク位置Ｐ２との間に位置する部分と交差する濃度プロファイルとされているため、上記第１実施形態と同様の効果を得ることができる。
（１）本実施形態では、第２ピーク位置Ｐ２の不純物濃度（すなわち、第２高濃度ピーク）が第１ピーク位置Ｐ１の不純物濃度（第１高濃度ピーク）よりも高くされている。そして、第２ＦＬＲ部２４は、ベース層２１と同じ濃度プロファイルとされている。このため、ＦＬＲ領域２ａの耐圧は、第２ピーク位置Ｐ２の不純物濃度が支配的となる。したがって、閾値電圧を調整するために第１ピーク位置Ｐ１の不純物濃度を変化させたとしても、ＦＬＲ領域２ａの耐圧が変動し難くなるため、設計の自由度の向上を図ることができる。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ＋型の基板１１をＰ＋型のコレクタ層に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
また、上記各実施形態では、半導体基板１０をＳｉＣで構成した例について説明した。しかしながら、半導体基板１０は、シリコン基板や他の化合物半導体基板等を用いて構成されていてもよい。
そして、上記各実施形態では、ベース層２１の表層部のうちのソース領域２２を挟んでトレンチ２５と反対側に位置する部分に、ベース層２１の一部として、一面１０ａから露出する部分の表面濃度が高くされたコンタクト領域が形成されていてもよい。
また、上記各実施形態では、第１ディープ層１５がＸ軸方向に沿って延設されている例について説明したが、第１ディープ層１５がＹ軸方向に延設されていてもよい。
さらに、上記各実施形態では、ＪＦＥＴ部１４、第１ディープ層１５、および第２ディープ層１８等を備えない構成としてもよい。また、上記各実施形態では、第１ＦＬＲ部１６や第２ＦＬＲ部２４を備えない構成としてもよい。
そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態を上記第３実施形態に組み合わせ、第２ピーク位置Ｐ２を第２深さ位置ｄＵより低濃度ピーク位置Ｐ０側としつつ、第２ピーク位置Ｐ２の不純物濃度が第１ピーク位置Ｐ１の不純物濃度より高くなるようにしてもよい。
１１ 基板（高濃度層）
１９ ドリフト層
２１ ベース層
２２ ソース領域（不純物領域）
２５ トレンチ
２６ ゲート絶縁膜
２７ ゲート電極
２９ 上部電極（第１電極）
３２ 下部電極（第２電極）
Ｐ０ 低濃度ピーク位置
Ｐ１ 第１ピーク位置
Ｐ２ 第２ピーク位置

Claims (9)

  1. トレンチゲート構造を有する半導体素子が形成された半導体装置であって、
    前記半導体素子は、
    第１導電型のドリフト層（１９）と、
    前記ドリフト層の表層部に形成された第２導電型のベース層（２１）と、
    前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（２２）と、
    前記ベース層および前記不純物領域を貫通して前記ドリフト層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、前記ゲート絶縁膜上に形成されたゲート電極（２７）とを有する前記トレンチゲート構造と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、
    前記ベース層および前記不純物領域と電気的に接続される第１電極（２９）と、
    前記高濃度層と電気的に接続される第２電極（３２）と、を備え、
    前記ゲート電極のうちの前記トレンチの底部側に位置する端部を下端部とすると共に前記ゲート電極のうちの前記トレンチの開口部側に位置する端部を上端部とし、前記ドリフト層と前記ベース層との積層方向に沿った方向を深さ方向とすると、
    前記ベース層は、前記深さ方向に沿った不純物濃度の濃度プロファイルにおいて、前記下端部と同じ深さに位置する部分と前記上端部と同じ深さに位置する部分との間に前記不純物濃度が極小となる低濃度ピークを有する濃度プロファイルとされ、
    前記下端部と同じ深さに位置する部分と前記低濃度ピークとなる位置との間における前記不純物濃度が最大となる位置を第１ピーク位置（Ｐ１）とすると共に、前記低濃度ピークとなる位置と前記上端部と同じ深さに位置する部分との間における前記不純物濃度が最大となる位置を第２ピーク位置（Ｐ２）とすると、
    前記不純物領域は、前記深さ方向において前記ベース層との境界となる位置が前記第１ピーク位置と第２ピーク位置との間とされている半導体装置。
  2. セル領域（１）と前記セル領域を囲む外周領域（２）とを有し、
    前記セル領域には、前記半導体素子が形成され、
    前記外周領域には、前記セル領域を囲む枠状とされ、前記ドリフト層の表層部に前記ベース層と同じ不純物濃度の濃度プロファイルとされた第２導電型のＦＬＲ部（２４）が形成されている請求項１に記載の半導体装置。
  3. 前記外周領域には、前記ドリフト層の内部に、前記ＦＬＲ部と対向する部分を有する第２導電型のＦＬＲ部（１６）が形成されている請求項２に記載の半導体装置。
  4. 前記第１ピーク位置の不純物濃度は、前記第２ピーク位置の不純物濃度より不純物濃度が高くされている請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記第２ピーク位置の不純物濃度は、前記第１ピーク位置の不純物濃度より不純物濃度が高くされている請求項１ないし３のいずれか１つに記載の半導体装置。
  6. 前記不純物領域は、前記深さ方向において前記ベース層との境界となる位置が前記低濃度ピークとなる位置と一致するように形成されている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 第１導電型のドリフト層（１９）と、
    前記ドリフト層の表層部に形成された第２導電型のベース層（２１）と、
    前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（２２）と、
    前記ベース層および前記不純物領域を貫通して前記ドリフト層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、前記ゲート絶縁膜上に形成されたゲート電極（２７）とを有するトレンチゲート構造と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、
    前記ベース層および前記不純物領域と電気的に接続される第１電極（２９）と、
    前記高濃度層と電気的に接続される第２電極（３２）と、を備える半導体素子が形成され、
    前記ゲート電極のうちの前記トレンチの底部側に位置する端部を下端部とすると共に前記ゲート電極のうちの前記トレンチの開口部側に位置する端部を上端部とし、前記ドリフト層と前記ベース層との積層方向に沿った方向を深さ方向とすると、
    前記ベース層は、前記深さ方向に沿った不純物濃度の濃度プロファイルにおいて、前記下端部と同じ深さに位置する部分と前記上端部と同じ深さに位置する部分との間に前記不純物濃度が極小となる低濃度ピークを有する濃度プロファイルとされ、
    前記下端部と同じ深さに位置する部分と前記低濃度ピークとなる位置との間における前記不純物濃度が最大となる位置を第１ピーク位置（Ｐ１）とすると共に、前記低濃度ピークとなる位置と前記上端部と同じ深さに位置する部分との間における前記不純物濃度が最大となる位置を第２ピーク位置（Ｐ２）とすると、
    前記不純物領域は、前記深さ方向において前記ベース層との境界となる位置が前記第１ピーク位置と第２ピーク位置との間とされている半導体装置の製造方法であって、
    前記ドリフト層の表層部に前記ベース層を形成することと、
    前記ベース層の表層部に前記不純物領域を形成することと、を行い、
    前記ベース層を形成することでは、加速エネルギを変化させながら複数回のイオン注入を行うことにより、前記濃度プロファイルとなる前記ベース層を形成し、
    前記不純物領域を形成することでは、前記深さ方向において、前記第１ピーク位置と前記第２ピーク位置との間に前記ベース層との境界が構成されるように、イオン注入を行って前記不純物領域を形成する半導体装置の製造方法。
  8. 前記不純物領域を形成することでは、前記境界が前記低濃度ピークとなる位置と一致するように、前記不純物領域を形成する請求項７に記載の半導体装置の製造方法。
  9. 前記ドリフト層の表層部に、前記ベース層を囲む枠状とされ、前記ベース層と同じ不純物濃度の濃度プロファイルとされたＦＬＲ部（２４）を形成することを行い、
    前記ＦＬＲ部を形成することは、前記ベース層を形成することと同じイオン注入を行って前記ベース層と同時に前記ＦＬＲ部を形成する請求項７または８に記載の半導体装置の製造方法。
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