JP5556293B2 - 超接合半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000012535 impurity Substances 0.000 claims description 61
- 238000005468 ion implantation Methods 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 46
- 230000012010 growth Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 23
- 229910052796 boron Inorganic materials 0.000 claims description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000002826 coolant Substances 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 53
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
本発明は、ドリフト層として半導体基板の主面に垂直方向に、複数配置されるｎ型カラムおよびｐ型カラムを主面に平行方向に交互に隣接させる超接合（スーパージャンクション）構造部を有する超接合半導体装置の製造方法に関する。
一般に半導体装置（以降、半導体素子または単に素子と言うこともある）は、半導体基板の片面のみに電極をもつ横型素子と、半導体基板の両面に電極をもつ縦型半導体装置（縦型素子）とに大別される。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ−ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。この高抵抗のｎ−ドリフト層の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がるものの、逆にｐベース領域とｎ−ドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下する。逆に耐圧の高い素子では、ｎ−ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。このようなオン抵抗と耐圧との間の関係をトレードオフ関係と言う。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この関係は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
この問題に対する対策の一つとして、図６、図７に示す超接合ＭＯＳＦＥＴが知られている。この超接合ＭＯＳＦＥＴは、ドリフト層を、半導体基板の主面に直交する方向に、層状またはカラム状であって、通常のドリフト層よりも不純物濃度を高めた複数のｎ型カラム４とｐ型カラム５を備え、主面に平行方向では交互に繰り返し隣接するように配置した並列ｐｎカラムを有する超接合構造部１０とした超接合半導体装置（超接合ＭＯＳＦＥＴ）が知られている。この超接合半導体装置は、オフ状態の時は前記超接合構造部１０が空乏化して耐圧を負担するドリフト層の機能を有する。
前記超接合ＭＯＳＦＥＴと通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の大きな違いは、ドリフト層が、単一の導電型で一様の不純物濃度の層ではなく、前述のような並列ｐｎカラムからなる超接合構造部１０にされていることである。この超接合構造部１０では、それぞれのｐ型カラム５とｎ型カラム４の不純物濃度（以降、単に濃度と表記することがある）が同耐圧クラスの通常の素子よりも高くても、オフ状態では超接合構造部１０内の並列ｐｎ接合から空乏層が両側に広がってドリフト層全体を低い電界強度で空乏化するため、高耐圧化を図ることができる。
図６に示す、前記並列ｐｎカラムからなる超接合構造部１０を備える超接合ＭＯＳＦＥＴの周縁耐圧構造部２００では、内部の超接合構造部１０の基板表面側（上層）に一様な不純物濃度を有する低濃度ｎ−エピタキシャル層３を配置する構成とすることが望ましい。さらに、該低濃度ｎ−エピタキシャル層３の表層に基板表面に沿ってｐ型ガードリング７が、所要の設計耐圧に応じて、所要の間隔で離間するように複数設けられる。またさらに、この周縁耐圧構造部２００は、このｐ型ガードリング７表面と、最外周のｐ型ガードリング７ａ表面とに電気的に接続される導電性プレート９を備える。さらに、ｐ型チャネルストッパー領域１１（もしくはｎ型チャネルストッパー領域でもよい）にも電気的に接続される導電性プレート１２が設けられる。
一方、超接合半導体装置の素子活性部１００内では並列ｐｎカラムからなる超接合構造部１０の上層に、通常の半導体装置と同様に、ｐベース領域１３とこのｐベース領域１３内の表層にｎエミッタ領域１４を備える。さらに、ｎエミッタ領域１４とｎドリフト領域（ｎ型カラム４）に挟まれる前記ｐベース領域１３表面にゲート絶縁膜１５を介してゲート電極１６を備え、前記ｎエミッタ領域１４表面とｐベース領域１３表面とに接触するエミッタ電極１７を備える。
そのような超接合構造部１０を作製する方法として、エピタキシャル成長とイオン注入を多数回繰り返すことにより、一回のエピタキシャル成長とイオン注入毎に形成される厚さの薄い前記並列ｐｎカラムを順次上下に積み重ねて垂直方向に長い形状にする方法（多段エピタキシャル法）はよく知られている。
この多段エピタキシャル法による超接合構造部の製造工程の一例について説明する。前記エピタキシャル成長とイオン注入は、高濃度ｎ＋Ｓｉ基板１上に、厚さ１２μｍ程度の低濃度ｎ−エピタキシャル層２を形成し、マスク合わせ用のアライメントマーカー（図示せず）を形成する。２５ｎｍ厚さのスクリーン酸化膜（図示せず）形成後、全面にリンイオンを１００ｋｅＶの加速エネルギーによりドーズ量１×１０１２ｃｍ−２〜９×１０１２ｃｍ−２で、イオン注入する。フォトリソグラフィ工程後ボロンイオンを選択的にリンイオンと同じ総不純物量となるようにイオン注入する。レジストと酸化膜除去後、水素アニールし、ノンドープのエピタキシャル層を形成する。その後、前述のリンとボロンのイオン注入工程以降を繰り返して所要の厚さの並列ｐｎカラムからなる超接合構造部１０とする。
たとえば、前述の製造工程で作製された超接合構造部１０を備える超接合半導体装置では、耐圧特性上、ｎ型カラム４とｐ型カラム５とのチャージバランスが重要であり、同じであることが望ましい。また、耐電荷性を備える前記周縁耐圧構造部２００を形成するためには、多段エピタキシャル法で複数回のエピタキシャル層形成とイオン注入により並列ｐｎカラムからなる超接合構造を形成した後、該超接合構造の上層に低濃度ｎ−エピタキシャル層３を作製し、載置することが必要である。別の言い方をすると、この低濃度ｎ−エピタキシャル層３は、全面に形成された同じ低濃度ｎ−エピタキシャル層に素子活性部１００のみに選択的にイオン注入することにより前記超接合構造部の上層を構成し、周縁耐圧構造部２００ではイオン注入しないでそのままとすることにより作製される。前記低濃度ｎ−エピタキシャル層３の厚さは１５μｍ前後以上必要であるので、１回のエピタキシャル成長の厚さを１０μｍ以下とすると、必要な段数（エピタキシャル成長の回数）は２段以上となる。
以上説明した超接合構造部の製造工程では、リンとボロンのイオン注入によって並列ｐｎカラムからなる超接合構造部を作製したが、ボロンのイオン注入のみにより前述と同様の超接合構造部を作製する製造方法については既に知られている（特許文献１）。
また、イオン注入飛程Ｒｐを変えて超接合構造部を作製することにより、エピタキシャル成長とイオン注入の繰り返し回数を減らして、製造効率を改善する超接合半導体装置の製造方法についても公開されている（特許文献２）。
また、前述の超接合構造部のように、深さ方向に長い形状の不純物添加領域を形成するための気相エピタキシャル成長方法に関する文献が公開されている。この文献には「気相成長工程は、硼素注入層及び燐注入層からの横方向オートドープを抑制するために、まず封止用の薄いエピタキシャルシリコン層を気相成長してから第二エピタキシャル層の本成長を行う複数段階処理とすることが望ましい。」という記載のように、エピタキシャルシリコン層のソースガスを先に処理する方法が示されている（特許文献３）。
しかしながら、前記イオン注入した不純物は、エピタキシャル成長などの高温の熱処理に、前に注入した基板表面が曝されると、再蒸発し、注入不純物量が変動することは避けられない。エピタキシャル成長は具体的に、前記昇温過程、水素アニール、エピタキシャル成長、降温過程からなる。そのうち、不純物の再蒸発は昇温過程や水素アニール時の熱により発生するものと考えられている。不純物が再蒸発すると、狙いの不純物量が得られない。特に並列ｐｎカラムではそれぞれのｐとｎカラム間のチャージバランスが崩れて、所望の特性が得られなくなる。また、再蒸発を見込んで注入する不純物量を多くしたとしても、再蒸発量が多いとウエハ面内やウエハ間で不純物量がばらつき易く、歩留まり低下が避けられない。
本発明は前述した点に鑑み、ｎ型カラムとｐ型カラムのチャージバランスのばらつきを低減する超接合半導体装置の製造方法を提供することを目的とする。
本発明では、前記発明の目的を達成するため、高濃度第１導電型半導体基板上に、ドリフト層として、前記高濃度第1導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型カラムと第２導電型カラムからなる並列ｐｎカラムを有する超接合構造部を形成する超接合半導体装置の製造方法において、前記超接合構造部の形成は、半導体層のエピタキシャル成長と、該半導体層への第１導電型不純物のイオン注入および前記高濃度第1導電型半導体基板を冷却された状態で行う第２導電型不純物のイオン注入と、を複数回繰り返し積み重ねる工程を備え、前記第2導電型不純物のイオン注入は、前記高濃度第1導電型半導体基板を室温（２４℃）未満に冷却された状態に保持して行う超接合半導体装置の製造方法とする。
前記第２導電型不純物のイオン注入は、前記高濃度第１導電型半導体基板の保持温度を−４０℃〜−２００℃のいずれかの温度とすることが好ましい。また、第２導電型不純物のイオン注入がボロンであることがより好ましい。さらに、前記イオン注入の際の前記高濃度第１導電型半導体基板の冷却剤として、液体窒素を用いることができる。
本発明によれば、高濃度第１導電型半導体基板上に、ドリフト層として、前記高濃度第1導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型カラムと第２導電型カラムからなる並列ｐｎカラムを有する超接合構造部を形成する超接合半導体装置の製造方法において、前記超接合構造部の形成は、第１導電型半導体層のエピタキシャル成長と、前記高濃度第1導電型半導体基板を冷却された状態で行う該第１導電型半導体層への第２導電型不純物のイオン注入と、を複数回繰り返し積み重ねる工程を備え、前記第２導電型不純物のイオン注入は、前記高濃度第１導電型半導体基板を室温（２４℃）未満に冷却された状態に保持して行うことを特徴とする超接合半導体装置の製造方法とする。
前記第２導電型不純物のイオン注入は、前記高濃度第１導電型半導体基板の保持温度を−４０℃〜−２００℃のいずれかの温度とすることが好ましい。また、第２導電型不純物のイオン注入がボロンであることがより好ましい。さらに、前記イオン注入の際の前記高濃度第１導電型半導体基板の冷却剤として、液体窒素を用いることができる。
本発明によれば、高濃度第１導電型半導体基板上に、ドリフト層として、前記高濃度第1導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型カラムと第２導電型カラムからなる並列ｐｎカラムを有する超接合構造部を形成する超接合半導体装置の製造方法において、前記超接合構造部の形成は、第１導電型半導体層のエピタキシャル成長と、前記高濃度第1導電型半導体基板を冷却された状態で行う該第１導電型半導体層への第２導電型不純物のイオン注入と、を複数回繰り返し積み重ねる工程を備え、前記第２導電型不純物のイオン注入は、前記高濃度第１導電型半導体基板を室温（２４℃）未満に冷却された状態に保持して行うことを特徴とする超接合半導体装置の製造方法とする。
本発明によれば、ｎ型カラムとｐ型カラムのチャージバランスのばらつきを低減する超接合半導体装置の製造方法を提供することができる。
以下、本発明にかかる超接合半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
次に本発明の実施の形態を図面に基づき説明する。図１は本発明の実施例１にかかる超接合半導体基板の断面模式図である。ｎ＋基板１およびｎ−層２ａ上に、前記基板の主面に垂直方向に長いｎ型カラム４およびｐ型カラム５が前記主面に平行方向では交互に配置される超接合構造部１０を形成している。
本発明にかかる超接合半導体装置は図６、図７に示すようなｎ＋Ｓｉ基板１およびｎ−層２上にｎ型カラム４およびｐ型カラム５が交互に配置された超接合構造部１０を備える構成となっている。さらに、通常のＭＯＳＦＥＴと同様に、素子活性部１００内には、ｐベース領域１３、ｎエミッタ領域１４、ゲート絶縁膜１５、ゲート電極１６、エミッタ電極１７を備え、周縁耐圧構造部２００内には、ガードリング７、フィールド絶縁膜８、チャネルストッパー領域１１、チャネルストッパー電極１２を備えている。
図２、図３はそれぞれ異なる超接合半導体基板の製造工程を段階ごとに示した断面模式図である。ｎ＋基板１上にｎ−層２ａをエピタキシャル成長によりたとえば１５μｍ程度の厚みで形成した後、段ごとの重ね合わせの際に必要となるアライメントマーク（図示しない）を形成する（図２（ａ））。レジストマスク６を形成後、レジスト開口部６ａにｐ型不純物であるボロンをイオン注入する。この時、後の熱拡散によるボロンの拡がりを考慮してレジスト開口部６ａの幅はレジストマスク６の幅の１／４程度とする。それに応じてボロン注入量はｎ型不純物（リン）の４倍程度とすることにより、並列ｐｎカラムの各不純物量を等しくする（図２（ｂ））。その後、一定のリンを含んだエピタキシャル成長によりたとえば７μｍの厚みのドープドエピ層（ｎ−層２ｂ）を形成し、再度上記同様にｐ型不純物であるボロンのイオン注入を行う（図２（ｃ））。その後、所望の厚さになるまで前述のｎ−エピタキシャル成長とボロンのイオン注入を繰り返し行い、最後に、たとえば５μｍ程度の厚さのドープドエピ層（ｎ−層）でキャップした後、熱処理によりイオン注入した不純物の熱拡散を行って、図１に示すようｐ型カラム５とｎ型カラム４からなる並列ｐｎカラムを主要層とする超接合構造部１０を形成する。ここで、ｐ型カラム５を形成するためにボロンをイオン注入する際に、本発明ではウエハ温度を室温以下、好ましくは０℃以下に保持して処理することが重要である。ボロンはイオン注入時のウエハの保持温度と不純物の再蒸発割合との関係図である図４に示すように、ウエハの保持温度を下げてイオン注入すると再蒸発量が低減することが分かる。図５はイオン注入時のウエハの保持温度をパラメータとする、イオン注入深さ（μｍ）と不純物濃度（ｃｍ−３）（対数目盛り）との関係図である。図５から、室温（２４℃）及び高温（２００℃、４００℃）でボロンをイオン注入した場合、不純物が活性化されておらず、不純物濃度が基板濃度より低い値を示している。前記基板濃度とは図５でイオン注入深さが１．０μｍ付近における不純物濃度である。不純物濃度が基板濃度より低いとはイオン注入によるＳｉ損傷（ダメージ）が残ったままであることを意味する。その状態でエピタキシャル装置に入れた場合、昇温過程や水素アニール時の熱により一部の不純物は活性化を始め、一部の不純物は再蒸発をすると考えられている。しかし、ウエハを−４０℃、−１９６℃に冷却してボロンイオン注入した場合はイオン注入直後にある程度の不純物が活性化するため、図５に示すように、不純物濃度が基板濃度より高くなるということが分かった。これは低温におけるイオン注入面のＳｉの損傷が通常行われている高温でのイオン注入より少ないことを意味しており、そのため、再蒸発する割合が少なくなったと考えられる。そして、ウエハの冷却温度は、入手しやすく安価な冷却剤である液体窒素で冷却可能な温度の−２００℃を下限とする。
図３は、図２と異なる超接合半導体基板の製造工程を段階ごとに示す断面模式図である。概略は図２の実施例とほとんど同じであるが、ｎ型カラムの形成をドープドエピ層（ｎ−層）ではなく、ノンドープ層３ａを形成した後、リンなどの全面イオン注入によって行うものである。詳細は、ｎ＋基板１上にｎ−層２をエピタキシャル成長によりたとえば１２μｍ程度の厚みで形成し、その上にノンドープ層３ａをエピタキシャル成長によりたとえば３μｍの厚みで形成した後、段ごとの重ね合わせの際に必要となるアライメントマーカー（図示しない）を形成する（図３（ａ））。そして、ｎ型不純物、たとえばリンを全面にイオン注入し、レジストマスク６を形成後、レジスト開口部６ａにｐ型不純物、たとえばボロンをイオン注入する。この時、後の熱拡散によるボロンの拡がりを考慮してレジスト開口部６ａの幅は前記図２と同様にレジストマスク６の幅の１／４程度とし（図３（ｂ））、それに応じて並列ｐｎカラムの不純物量を等しくするために注入量をｎ型不純物の４倍程度とする。その後、ノンドープ層３ｂをエピタキシャル成長によりたとえば７μｍの厚みで形成し、再度上記同様にリンおよびボロンのイオン注入を行う（図３（ｃ））。その後、所望の厚さになるまでこれらエピタキシャル成長とイオン注入を繰り返し行い、最後に、たとえば５μｍ程度の厚さのノンドープ層でキャップした後、熱処理により不純物の熱拡散を行って超接合構造部を形成する。その後、前記図２、図３の場合のいずれでも、前述のように、通常のＭＯＳＦＥＴの製造プロセスと同様に、素子活性部１００内には、ｐベース領域１３、ｎエミッタ領域１４、ゲート絶縁膜１５、ゲート電極１６、エミッタ電極１７、周縁耐圧構造部２００内に、ガードリング７、フィールド絶縁膜８、チャネルストッパー領域１１、チャネルストッパー電極１２を形成すれば、超接合ＭＯＳＦＥＴができる。
１ 高濃度ｎ＋半導体基板
２、２ａ、２ｂ ｎ−層
３、３ａ、３ｂ 低濃度ｎ−エピタキシャル層
４ ｎ型カラム
５ ｐ型カラム
６ レジストマスク
６ａ レジスト開口部
１０ 超接合構造部
１００ 素子活性部
２００ 周縁耐圧構造部
２、２ａ、２ｂ ｎ−層
３、３ａ、３ｂ 低濃度ｎ−エピタキシャル層
４ ｎ型カラム
５ ｐ型カラム
６ レジストマスク
６ａ レジスト開口部
１０ 超接合構造部
１００ 素子活性部
２００ 周縁耐圧構造部
Claims (10)
- 高濃度第１導電型半導体基板上に、ドリフト層として、前記高濃度第1導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型カラムと第２導電型カラムからなる並列ｐｎカラムを有する超接合構造部を形成する超接合半導体装置の製造方法において、
前記超接合構造部の形成は、
半導体層のエピタキシャル成長と、
該半導体層への第１導電型不純物のイオン注入および前記高濃度第1導電型半導体基板を冷却された状態で行う該半導体層への第２導電型不純物のイオン注入と、を複数回繰り返し積み重ねる工程を備え、
前記第2導電型不純物のイオン注入は、前記高濃度第1導電型半導体基板を室温（２４℃）未満に冷却された状態に保持して行うことを特徴とする超接合半導体装置の製造方法。 - 前記第１導電型不純物のイオン注入は前記半導体層の全面に行うことを特徴とする請求項１に記載の超接合半導体装置の製造方法。
- 前記高濃度第１導電型半導体基板上に前記半導体層のエピタキシャル成長と前記第１導電型不純物および前記第２導電型不純物のイオン注入を複数回繰り返して積み重ねた後に熱拡散を行うことを特徴とする請求項１または２に記載の超接合半導体装置の製造方法。
- 前記第２導電型不純物のイオン注入は、レジストマスクの開口部の幅が前記レジストマスクの幅の１／４とする前記レジストマスクをマスクとして行い、
前記第２導電型不純物のイオン注入の不純物量は、前記第１導電型不純物のイオン注入の不純物量の４倍とすることを特徴とする請求項１乃至３いずれか一項に記載の超接合半導体装置の製造方法。 - 高濃度第１導電型半導体基板上に、ドリフト層として、前記高濃度第1導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型カラムと第２導電型カラムからなる並列ｐｎカラムを有する超接合構造部を形成する超接合半導体装置の製造方法において、
前記超接合構造部の形成は、
第１導電型半導体層のエピタキシャル成長と、
前記高濃度第1導電型半導体基板を冷却された状態で行う該第１導電型半導体層への第２導電型不純物のイオン注入と、を複数回繰り返し積み重ねる工程を備え、
前記第２導電型不純物のイオン注入は、前記高濃度第１導電型半導体基板を室温（２４℃）未満に冷却された状態に保持して行うことを特徴とする超接合半導体装置の製造方法。 - 前記高濃度第１導電型半導体基板上に前記第１導電型半導体層のエピタキシャル成長と前記第２導電型不純物のイオン注入を複数回繰り返して積み重ねた後に熱拡散を行うことを特徴とする請求項５に記載の超接合半導体装置の製造方法。
- 前記第２導電型不純物のイオン注入は、レジストマスクの開口部の幅が前記レジストマスクの幅の１／４とする前記レジストマスクをマスクとして行い、
前記第２導電型不純物のイオン注入の不純物量は、前記高濃度第１導電型半導体基板の不純物量の４倍とすることを特徴とする請求項５または６に記載の超接合半導体装置の製造方法。 - 前記第２導電型不純物のイオン注入は前記高濃度第１導電型半導体基板の保持温度を−４０℃〜−２００℃のいずれかの温度とすることを特徴とする請求項１乃至７のいずれか一項に記載の超接合半導体装置の製造方法。
- 前記第２導電型不純物のイオン注入がボロンであることを特徴とする請求項１乃至８のいずれか一項に記載の超接合半導体装置の製造方法。
- 前記第２導電型不純物のイオン注入は前記高濃度第１導電型半導体基板の冷却剤として、液体窒素を用いることを特徴とする請求項１乃至９のいずれか一項に記載の超接合半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010069140A JP5556293B2 (ja) | 2010-03-25 | 2010-03-25 | 超接合半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010069140A JP5556293B2 (ja) | 2010-03-25 | 2010-03-25 | 超接合半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011204817A JP2011204817A (ja) | 2011-10-13 |
| JP5556293B2 true JP5556293B2 (ja) | 2014-07-23 |
Family
ID=44881180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010069140A Expired - Fee Related JP5556293B2 (ja) | 2010-03-25 | 2010-03-25 | 超接合半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5556293B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187200A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| CN108292605B (zh) | 2016-06-24 | 2021-08-27 | 富士电机株式会社 | 半导体装置的制造方法和半导体装置 |
| JP7135422B2 (ja) * | 2018-05-11 | 2022-09-13 | 富士電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536617A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | イオンビーム照射方法および装置 |
| JP2001119022A (ja) * | 1999-10-20 | 2001-04-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4581270B2 (ja) * | 2001-03-05 | 2010-11-17 | 住友電気工業株式会社 | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| JP5160001B2 (ja) * | 2001-04-02 | 2013-03-13 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP3960174B2 (ja) * | 2002-09-09 | 2007-08-15 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
-
2010
- 2010-03-25 JP JP2010069140A patent/JP5556293B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011204817A (ja) | 2011-10-13 |
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| CN113437151A (zh) | 电子器件 |
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