CN109564932B - 半导体装置 - Google Patents

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    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Abstract

本发明涉及一种半导体装置，具备半导体基板和配设于其上的半导体层，半导体层具有以从与半导体基板相反侧的主面朝向半导体基板延伸至预先决定的深度的方式设置的第一导电类型的第一柱层和第二导电类型的第二柱层，第一柱层和第二柱层在半导体层的活性区域和作为活性区域的周围的区域的终端区域中在与主面平行的方向上交替地设置，与用活性区域中的1组第一柱层和第二柱层的合计宽度规定的柱间距相比，用终端区域中的1组第一柱层和第二柱层的合计宽度规定的柱间距被设定得大，在活性区域和终端区域中都是柱间距内的第一柱层的宽度和第一柱层的第一导电类型的有效的杂质浓度之积等于第二柱层的宽度和第二柱层的第二导电类型的有效的杂质浓度之积。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及一种具有将沿与半导体基板的主面垂直的方向延伸的p型杂质层和n型杂质层在与半导体基板的主面平行的方向上交替地配置而成的超级结构造(SJ构造)的半导体装置。
背景技术
在功率电子中使用的半导体装置中，在半导体基板的相向的2个主面分别具有主电极、且主电流沿与半导体基板的主面垂直的方向流动的纵型器件是主流。在通常的纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)中，在截止状态时，在漂移层中耗尽层伸长，其作为耐压层发挥功能。在器件为导通状态时，电流经过设置于半导体基板上的漂移层。与半导体基板相比高电阻的漂移层成为器件的主要的电阻成分之一。因而，如果使该漂移层的厚度变薄，则漂移电阻变小，能够降低MOSFET的实质性的导通电阻。另外，也能够通过提高漂移层中的杂质浓度来降低导通电阻。
半导体装置的耐压根据该漂移层中的耗尽层宽度而决定。也就是说，如果漂移层的厚度变薄，则半导体装置的耐压下降。另外，如果漂移层的杂质浓度变高，则在该情况下耗尽层宽度也变短，半导体装置的耐压下降。这样，在耐压与导通电阻之间存在折衷关系。
作为改善该耐压与导通电阻的折衷关系的构造，提议了超级结构造。超级结构造是指，在漂移层中在与主电流流动的方向正交的方向上p型杂质层(称为p型柱层)与n型杂质层(称为n型柱层)交替地排列而成的构造。
在这样的SJ构造中，在将漂移层的导电类型设为n型的情况下，除了从存在于半导体装置的表面的pn结面或金属接合面扩展的耗尽层以外，从p型柱层与n型柱层之间的pn结面也扩展出耗尽层。也就是说，在漂移层中形成与柱层的深度相同程度的耗尽层。由此，即使在将n型柱层的杂质浓度、即漂移层的杂质浓度设为高浓度的情况下，也与p型柱层的杂质浓度平衡，n型柱层内完全耗尽化，能够维持耐压。其结果，半导体装置的耐压与导通电阻的折衷关系显著地改善，能够降低漂移电阻。
在具备SJ构造的半导体装置中，如何确保作为元件区域(活性区域)的周边部的终端区域的耐压是重要的课题。如果终端部的耐压低，则半导体装置整体的耐压变低。另外，如果雪崩电流集中于终端部，则成为半导体装置的不良状况的原因。
一般来说，终端区域的p型柱层和n型柱层的杂质浓度被设定为比元件区域的p型柱层和n型柱层的杂质浓度低，这是因为，通过将终端区域的杂质浓度、特别是n型柱层中的施主浓度抑制得低，终端区域中的耐压提高。
在专利文献1中公开了在硅半导体装置中反复进行外延生长和离子注入来在漂移层中形成多层的外延生长层从而形成SJ构造的多次外延(multi-epitaxial)方式的技术，终端区域的杂质浓度被设定为比活性区域的杂质浓度低。但是，这样的结构无法在通过生产率高的沟槽填充方式形成的SJ构造中制作，另外，不适于碳化硅等、杂质的扩散系数小的半导体。
专利文献1：日本特开2001-298190号公报
发明内容
发明要解决的问题
另外，为了提高终端区域中的耐压，使终端区域的宽度尽可能大也是有效的。终端区域的宽度越大则越能够缓和施加到终端区域的电场，随之能够期待半导体装置的耐压提高。
然而，如果终端区域的宽度变大，则在半导体装置的关断时，由于终端区域的p型柱层的耗尽化而产生的空穴电流变大。在用硅半导体或碳化硅半导体制作了半导体装置的情况下，半导体晶体中的空穴迁移率比电子迁移率低，与空穴电流相对的电阻值变大，因此终端区域的源极触点周边的电位变高。而且，该高的电位施加到元件区域表面上的绝缘层，在半导体装置中引起不良状况。另外，如果为了降低漂移电阻而提高n型柱层的杂质浓度，则需要提高p型柱层的杂质浓度以使其与之平衡，在该情况下，随着关断而流动的空穴电流也变大。
本发明是为了解决如上所述的问题而完成的，其目的在于提供一种提高了终端区域中的耐压的半导体装置。
用于解决问题的方案
本发明所涉及的半导体装置具备：半导体基板；第一导电类型的半导体层，配设于半导体基板上；第二导电类型的第一杂质区域，选择性地配设于所述半导体层的活性区域的上层部；第一导电类型的第二杂质区域，选择性地配设于所述第一杂质区域的上层部；第一主电极，连接于所述第二杂质区域；栅极绝缘膜，以与所述第二杂质区域、所述第一杂质区域以及所述半导体层连续地相接的方式配设；栅极电极，以隔着所述栅极绝缘膜而与所述第二杂质区域、所述第一杂质区域以及所述半导体层相向的方式配设；以及第二主电极，配设于所述半导体基板的与所述半导体层相反的一侧，其中，所述半导体层具有以从与所述半导体基板相反侧的主面朝向所述半导体基板延伸至预先决定的深度的方式设置的第一导电类型的第一柱层和第二导电类型的第二柱层，所述第一柱层和所述第二柱层在所述半导体层的所述活性区域和作为所述活性区域的周围的区域的终端区域中在与所述主面平行的方向上交替地设置，所述第一杂质区域设置于所述第二柱层的上层部，与所述栅极绝缘膜相接的所述半导体层是所述第一柱层，与用所述活性区域中的1组所述第一柱层和所述第二柱层的合计宽度规定的柱间距相比，用所述终端区域中的1组所述第一柱层和所述第二柱层的合计宽度规定的柱间距被设定得大，在所述活性区域和所述终端区域中都是柱间距内的所述第一柱层的宽度和所述第一柱层的第一导电类型的有效的杂质浓度之积等于所述第二柱层的宽度和所述第二柱层的第二导电类型的有效的杂质浓度之积。
发明的效果
根据本发明所涉及的半导体装置，能够得到在终端区域产生的电位下降、且提高了终端区域中的耐压的半导体装置。
附图说明
图1是示出了pn结中的与施加电压相对的耗尽层的扩展的图。
图2是示出了与柱层的宽度相对的空穴电流的变化的图。
图3是表示本发明所涉及的实施方式1的半导体装置的结构的立体图。
图4是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图5是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图6是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图7是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图8是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图9是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图10是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图11是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图12是表示本发明所涉及的实施方式1的半导体装置的制造工序的立体图。
图13是表示本发明所涉及的实施方式1的半导体装置的制造工序的图。
图14是表示本发明所涉及的实施方式2的半导体装置的结构的立体图。
图15是表示本发明所涉及的实施方式3的半导体装置的结构的立体图。
图16是表示本发明所涉及的实施方式4的半导体装置的结构的立体图。
图17是表示本发明所涉及的实施方式4的半导体装置的制造工序的图。
图18是表示本发明所涉及的实施方式4的半导体装置的制造工序的图。
图19是表示本发明所涉及的实施方式4的半导体装置的制造工序的图。
图20是表示本发明所涉及的实施方式4的半导体装置的制造工序的图。
图21是表示通过多次外延方式形成的柱层的结构的立体图。
图22是表示本发明所涉及的实施方式5的半导体装置的结构的立体图。
具体实施方式
<前言>
在说明实施方式之前，说明超级结构造(SJ构造)。
在不具有超级结构造的通常的MOSFET的情况下，在终端区域中形成保护环、JTE(Junction Termination Extension：结终端扩展)构造、FLR(Field Limiting Ring：场限环)构造等。与在元件区域中从基区与漂移层的接合面向漂移层扩展出耗尽层同样地，在终端构造中，从漂移层与终端构造的接合面向漂移层扩展出耗尽层。在该情况下，从终端构造放出的空穴数量与存在于在漂移层内扩展的耗尽化区域的电子数量相同。另外，随着漏极电压的上升，耗尽层成为与漂移层的厚度相同的厚度。
另一方面，在超级结构造中，耗尽层的宽度根据柱层的深度而决定。在各个柱层中，耗尽化的方向是与半导体基板的主面平行的方向，在柱层的宽度足够短的情况下，即使是低的漏极电压也导致柱层完全耗尽化。
如果增大柱层的宽度，则在各柱层中耗尽化的宽度扩大，完全耗尽化所需的p型柱层与n型柱层的电压差变高。也就是说，即使每单位时间的电压上升(dV/dt)相同，通过使柱层的宽度扩大，能够缩短每单位时间的耗尽化距离，能够抑制空穴电流。
即，在开关动作时，作为多数载流子的空穴从p型柱层移动，但是通过使该空穴的每单位时间的移动量下降，能够抑制空穴电流。
另一方面，在元件区域中，能够将全部的p型柱层连接到源极电极，集中于一个触点的空穴电流相比于终端区域而言小。因此，在元件区域中，为了降低MOSFET的导通电阻，能够减小各个柱层的宽度来增加沟道密度。
图1是用耗尽层宽度表示受主浓度和施主浓度在区域内均匀地相等的pn结中的、与施加电压相对的从pn结面起的耗尽层的扩展的图。在图1中，横轴表示施加电压(V)，纵轴表示耗尽层宽度(μm)，将施主浓度(ND)和受主浓度(NA)为1×1016cm-3的情况下的特性表示为T1，将2×1016cm-3的情况下的特性表示为T2，将3×1016cm-3的情况下的特性表示为T3。
从图1可知，施加电压越大则耗尽层宽度越大，另外，在提高了杂质浓度的情况下，即使是相同的施加电压，耗尽层宽度也变短。
从图1可知，在受主浓度和施主浓度为1×1016cm-3的情况下，为了使耗尽层宽度伸长至2.5μm，需要大约200V的施加电压。即，如果n型柱层与p型柱层的宽度的合计为5μm，则通过200V的施加电压，柱层完全耗尽化。另一方面，为了得到4.5μm的耗尽层宽度，需要600V以上的施加电压，如果n型柱层与p型柱层的宽度的合计为9μm，则在施加电压为200V时柱层的一部分不耗尽化，将施加电压提高至600V左右之后才完全耗尽化。
为了通过SJ构造来在n型柱层和p型柱层中得到相同的面积的耗尽层，在增大n型柱层与p型柱层的宽度的合计的情况下更能够缓和与电压的上升相对的耗尽化的比例，来自n型柱层的电子的放出速度和来自p型柱层的空穴的放出速度下降。即，耗尽化缓慢地进展，由此电子和空穴的放出速度也变慢。
图2是表示计算出与p型柱层的宽度相对的空穴电流的结果的图，横轴表示柱宽度(μm)，纵轴表示空穴电流(任意单位a.u.)。在计算中假定：即使在改变了柱层的宽度的情况下，每单位时间的电压上升(dV/dt)也恒定，n型柱层的施主浓度和p型柱层的受主浓度分别为1×1016cm-3。另外，关于从p型柱层流出的空穴电流，用存在于在单位时间内耗尽化的区域内的空穴数来定义。从图2可知，通过将柱宽度从5μm扩大至9μm程度，能够使空穴电流几乎减半。通过空穴电流施加到终端区域的电位与空穴电流成比例，因此产生电位也同样地减半。
<实施方式1>
下面，使用图3～图13来说明本发明所涉及的实施方式1的半导体装置。
<装置结构>
图3是表示作为在半导体基板中使用了碳化硅(silicon carbide)的碳化硅半导体装置的纵型MOSFET 100的结构的立体图。此外，本发明的应用不限定于碳化硅半导体装置，能够应用于使用硅(Si)、氮化镓(GaN)、金刚石(C)等半导体且具有超级结构造的半导体装置。
在半导体基板中使用了碳化硅的碳化硅半导体装置能够得到与Si半导体装置相比耐压性优异、容许电流密度也高、耐热性优异且能够高温动作的半导体装置。
此外，在以下的记载中，关于杂质的导电类型，一般将n型定义为“第一导电类型”，将p型定义为“第二导电类型”，但是也可以是与之相反的定义。
如图3所示，纵型MOSFET 100在由碳化硅构成的n型的半导体基板3的一个主面上设置有n型的外延晶体生长层4(半导体层)，在外延晶体生长层4的上层部选择性地设置有多个p型的阱区域7，在各个阱区域7中以贯通阱区域7的方式设置有p型的接触区域10a。此外，外延晶体生长层4还被称为漂移层。
而且，在阱区域7的上层部，以与接触区域10a的两侧面相接的方式设置有n型的源极区域8。此外，源极区域8的厚度被设置成比阱区域7的厚度薄，接触区域10a的厚度被设置成与阱区域7的厚度相同程度、或者接触区域10a稍微更深。
在外延晶体生长层4上选择性地形成有栅极绝缘膜12，在栅极绝缘膜12上形成有栅极电极13。即，栅极绝缘膜12被设置成在相邻的源极区域8之间从源极区域8的一部分上部起在阱区域7上以及外延晶体生长层4上延伸到相邻的阱区域7的源极区域8的一部分上部，以覆盖栅极绝缘膜12上的方式设置有栅极电极13。
而且，以覆盖栅极绝缘膜12和栅极电极13的方式形成有层间绝缘膜14，以覆盖层间绝缘膜14的方式形成有源极电极15。在层间绝缘膜14中，在除了覆盖栅极电极13的区域以外的区域中，设置有将层间绝缘膜14沿厚度方向贯通来到达源极区域8的一部分和接触区域10a的全部的表面的接触孔SC。而且，在接触孔SC内填充有源极电极15，源极电极15连接于源极区域8和接触区域10a。
这样由源极区域8等构成的MOSFET元件在相对半导体基板3的主面水平的方向上排列有多个，并联连接来构成元件群。将设置有该元件群的区域设为元件区域(活性区域)ER，在元件区域ER的外周部设置有实现纵型MOSFET 100的耐压的终端区域TR。
在终端区域TR中的、外延晶体生长层4的上层部，以规定元件区域ER的外边缘的方式设置有p型的接触区域10b。接触区域10b被设置成与接触区域10a相同的厚度，但是其宽度(相对半导体基板3的主面水平的方向的长度)比接触区域10a大。
而且，在接触区域10b的外方，p型的降低表面电场(Resurf)区域9被设置成与接触区域10b相同程度的厚度。
另外，在外延晶体生长层4内，在元件区域ER中，多个n型柱层5a和p型柱层6a以各自的数量均等的方式交替地排列设置，在终端区域TR中，在接触区域10b和降低表面电场区域9的形成区域中多个n型柱层5b和p型柱层6b交替地排列设置。此外，在比n型柱层5b和p型柱层6b的配设区域靠外侧的终端区域TR中，多个n型柱层5a和p型柱层6a交替地排列设置。
任意的柱层均被设置成从外延晶体生长层4的最表面向半导体基板3侧沿外延晶体生长层4的深度方向延伸，其最深部被设定为比外延晶体生长层4的厚度浅。
此外，n型柱层5a和p型柱层6a各自的宽度相同，将两者的合计值设为柱间距W1。另外，n型柱层5b和p型柱层6b各自的宽度也相同，但是各自的宽度被设定为比n型柱层5a和p型柱层6a各自的宽度大，作为n型柱层5b和p型柱层6b各自的宽度的合计值的柱间距W2大于合计宽度W1。
另外，在终端区域TR中，在外延晶体生长层4上设置有场绝缘膜11，在场绝缘膜11上设置有层间绝缘膜14。
源极电极15被设置成从元件区域ER延伸到终端区域TR的场绝缘膜11与层间绝缘膜14的层叠膜上。而且，在场绝缘膜11与层间绝缘膜14的层叠膜中设置有在与接触区域10b的上部对应的区域中将层叠膜沿厚度方向贯通来到达接触区域10b的接触孔TC。而且，在接触孔TC内填充有源极电极15，源极电极15连接于接触区域10b。
此外，场绝缘膜11与层间绝缘膜14的层叠膜以覆盖元件区域ER的最外周的MOSFET元件的一部分上部的方式设置，另外，以覆盖源极电极15的一部分上部以及场绝缘膜11与层间绝缘膜14的层叠膜的上部的方式设置有钝化膜17。
另外，在半导体基板3的与设置有源极电极15的一侧相反侧的另一个主面(背面)上设置有漏极电极16。
在具有上述结构的纵型MOSFET 100中，当栅极电极13被施加电压时，在外延晶体生长层4与源极区域8之间的、栅极电极13正下方的阱区域7的上层部形成沟道。通过该沟道，源极区域8与源极电极15经由阱区域7、n型柱层5a、外延晶体生长层4以及半导体基板3电连接。
<制造方法>
接着，使用图4～图13来说明纵型MOSFET 100的制造工序。首先，如图4所示，在由碳化硅构成的n型的半导体基板3的一个主面上，利用外延晶体生长法形成n型的外延晶体生长层4。
半导体基板3的晶面方位既可以相对于c轴方向倾斜8°以下，也可以不倾斜，另外，可以具有任意的面方位。外延晶体生长层4的杂质浓度例如是1×1013～1×1018cm-3的范围，外延晶体生长层4的厚度例如是5～200μm。
然后，例如通过照相制版在外延晶体生长层4上形成例如氧化膜掩模MS1，将氧化膜掩模MS1作为蚀刻掩模对外延晶体生长层4的表面进行蚀刻，由此如图5所示那样形成作为p型柱层6a及6b各自的基础的沟槽61a及61b。作为外延晶体生长层4的表面的蚀刻，可以使用湿蚀刻、干蚀刻中的任意种，但是由于在超级结构造中使用的p型柱层的宽度与深度的纵横比与该沟槽的形状一致，因此期望使用更容易控制形状的反应离子蚀刻或溅射蚀刻等干蚀刻。
沟槽61a及61b的深度最好不超过外延晶体生长层4的厚度，在外延晶体生长层4中，将比沟槽61a及61b的底面靠下的区域称为缓冲层。
接着，在图6所示的工序中，在沟槽61a及61b内填充p型半导体，来形成p型柱层6a及6b。在该工序中，在外延晶体生长层4上使p型半导体进行外延晶体生长，由此在沟槽61a及61b的内部、n型柱层5a及5b的上部形成p型半导体层60。此时，在被填入沟槽61a、61b的部分，在p型半导体层60的表面形成高低差。此外，期望利用p型半导体层60完全填入沟槽61a及61b，但是也可以不完全填入。
在此，p型半导体层60的外延晶体生长是在使p型柱层6a、6b成为按照设计的受主浓度的条件下进行的。即，在元件区域ER中，以包含在p型柱层6a中的受主浓度NA保持柱层的电荷平衡(charge balance)为前提，在设为n型柱层5a的宽度Wn1、杂质浓度ND、p型柱层6a的宽度Wp1、杂质浓度NA的情况下，以成为Wn1×ND＝Wp1×NA的关系的方式进行设定。此外，n型柱层5a的杂质浓度ND是与外延晶体生长层4的杂质浓度相同的1×1013～1×1018cm-3的范围。
下面，在实施方式中，受主浓度和施主浓度分别是指有效的杂质浓度。有效的杂质浓度是指，限定于被取入半导体基板中的杂质中的电活性的杂质的杂质浓度。
在缓冲层的厚度大而在考虑柱间的电荷平衡时无法忽略的情况下，将柱层的深度Dp1、缓冲层的厚度TB、缓冲层的杂质浓度NDB包括在内地设定受主浓度NA，使得成为Wn1×Dp1×ND+(Wn1+Wp1)×TB×NDB＝Wp1×Dp1×NA的关系。
在图3中，将元件区域ER的n型柱层5a和p型柱层6a各自的宽度设为相同，但是也可以不同。另外，将终端区域TR中n型柱层5b和p型柱层6b各自的宽度设为相同，但是也可以不同。
另外，在元件区域ER和终端区域TR中，使n型柱层5a及5b的施主浓度(ND)分别相等，使p型柱层6a及6b的受主浓度(NA)也分别相等。由此，在任意区域中均能够可靠地得到能够利用超级结构造期待的耐压。
此外，n型柱层5a及5b的施主浓度(ND)与p型柱层6a及6b的受主浓度(NA)既可以相同，也可以不同。
在终端区域TR中，也设定n型柱层5b的宽度Wn2和p型柱层6b的宽度Wp2，使得成为Wn2×ND＝Wp2×NA的关系。在终端区域TR中也是在无法忽略缓冲层的施主的情况下，以成为Wn2×Dp1×ND+(Wn2+Wp2)×TB×NDB＝Wp2×Dp1×NA的关系的方式进行设定。
另外，设定元件区域ER的n型柱层5a和p型柱层6a的柱间距W1(Wn1+Wp1)和终端区域TR的柱间距W2(Wn2+Wp2)，使得成为W1<W2的关系。由此，能够抑制因在MOSFET的关断时的终端区域中的从p型柱层6b放出的多数载流子、或者在MOSFET的导通时的终端区域中的被注入到p型柱层6b的多数载流子(在该情况下为空穴)产生的电流。通过抑制电流，在终端区域中产生的电位下降，半导体装置的dV/dt耐量提高。此外，在本实施方式中设为W1×2＝W2。
接着，在图7所示的工序中，通过CMP(Chemical Mechanical Polish：化学机械研磨)来去除p型半导体层直到n型柱层5a及5b、p型柱层6a及6b的上部露出为止，并使外延晶体生长层4平坦化。
然后，在图8所示的工序中，使用通过照相制版来图案化的抗蚀剂掩模(未图示)进行杂质的离子注入，在外延晶体生长层4的上层部选择性地形成阱区域7、源极区域8、降低表面电场区域9、接触区域10a及10b。
在此，向阱区域7、降低表面电场区域9、接触区域10a及10b导入p型的杂质，向源极区域8导入n型的杂质。
期望阱区域7、降低表面电场区域9的杂质浓度是1×1015～1×1019cm-3的范围，深度例如设为0.3～4.0μm的范围。期望源极区域8的杂质浓度是超过阱区域7的杂质浓度的范围、例如1×1018～1×1021cm-3的范围。另外，将源极区域8的深度设为不超过阱区域7的深度。
对于接触区域10a及10b，能够使用相同的抗蚀剂掩模来进行离子注入，期望杂质浓度是1×1018～1×1021cm-3的范围。此外，期望该离子注入是在200℃以上的基板温度下进行。
此外，接触区域10a及10b是为了实现与阱区域7及降低表面电场区域9的良好的金属接触而设置的区域，即使不设置接触区域10a及10b，也作为半导体装置进行动作。
另外，虽然省略图示，但是在导入杂质后，在氩或氮等非活性气体中或真空中，例如在1500～2200℃的温度下进行0.5～60分钟的热处理。由此，被注入的杂质被电活性化。之后，通过向外延晶体生长层4的牺牲氧化来形成氧化膜，接着利用氢氟酸去除氧化膜，由此去除外延晶体生长层4的表面变质层，从而得到干净的表面。
如图8所示，在元件区域ER中，阱区域7以覆盖p型柱层6a的上层部的方式形成，p型柱层6a通过接触区域10a而与源极电极15(图3)电连接。另外，在终端区域TR中，接触区域10b和降低表面电场区域9分别以遍及多个p型柱层6b的上层部地覆盖该上层部的方式形成，被接触区域10b覆盖的多个p型柱层6b经由接触区域10b而成为同电位，被降低表面电场区域9覆盖的多个p型柱层6b经由降低表面电场区域9而成为同电位。而且，接触区域10b和降低表面电场区域9以彼此的侧面相接的方式设置，因此被接触区域10b覆盖的多个p型柱层6b经由接触区域10b而与源极电极15(图3)电连接。
接着，在图9所示的工序中，在外延晶体生长层4上通过化学气相生长(CVD：chemical vapor deposition)来形成硅氧化膜，使用通过照相制版来图案化的抗蚀剂掩模(未图示)使该硅氧化膜图案化，形成仅在元件区域(活性区域)上具有开口部OP的场绝缘膜11。在场绝缘膜11的去除中，使用利用CF4(四氟化碳)等的干蚀刻或利用氟化氢等的湿蚀刻。
此外，场绝缘膜11不限定于硅氧化膜，可以由硅窒化膜构成，也可以由其它绝缘膜构成。
接着，在图10所示的工序中，在场绝缘膜11的开口部OP处露出的元件区域ER形成构成栅极绝缘膜12的绝缘膜120。绝缘膜120例如通过热氧化或CVD形成在基板整面，也形成在场绝缘膜11上，但是省略了图示。
接着，在绝缘膜120上形成构成栅极电极13的导电膜。一般来说，栅极电极13由包含高浓度的杂质的多晶硅形成，通过CVD在基板整面利用多晶硅形成导电膜，之后通过干蚀刻来去除不必要部分，由此如图3所示那样被设置成在相邻的源极区域8之间从源极区域8的一部分上部起在阱区域7上以及外延晶体生长层4(n型柱层5a)上延伸到相邻的阱区域7的源极区域8的一部分上部。
接着，例如通过CVD来在基板整面形成层间绝缘膜14，使层间绝缘膜14覆盖栅极电极13，并且覆盖场绝缘膜11之上。之后，如图11所示，形成将层间绝缘膜14沿厚度方向贯通来到达源极区域8的一部分和接触区域10a的全部的表面的接触孔SC以及将层间绝缘膜14与场绝缘膜11的层叠膜沿厚度方向贯通来到达接触区域10b的接触孔TC。接触孔SC和TC被设置成狭缝状。
此外，在形成接触孔SC时，也同时去除在外延晶体生长层4上残留的绝缘膜120。
接着，在图12所示的工序中，形成被填入接触孔SC和TC而与源极区域8、接触区域10a及10b相接的源极电极15。另外，在元件区域ER的外侧的区域中，形成与栅极电极13连接的栅极布线(未图示)。在图13中示出图12中的“A”部的结构。之后，在半导体基板3的背面形成漏极电极16。此外，源极电极15和漏极电极16由Al(铝)、Ti(钛)、Cu(铜)、Au(金)等金属或它们的合金构成，例如利用溅射法或蒸镀法形成。
此外，也可以在外延晶体生长层4的与源极电极15及漏极电极16相接的表面设置使Ni(镍)等与碳化硅反应来形成的硅化物层。在存在硅化物层的情况下，能够期待与各电极的接触电阻的降低。
最后，以覆盖源极电极15的一部分上部以及场绝缘膜11与层间绝缘膜14的层叠膜的上部的方式使用聚酰亚胺或硅氧化膜等绝缘材料来设置钝化膜17，由此图3所示的纵型MOSFET 100完成。钝化膜17设置于未设置源极电极15的终端区域TR，具有抑制沿面放电来进一步提高终端区域TR的耐压的效果。
在MOSFET的关断时，各柱层将多数载流子放出到柱外来耗尽化。在元件区域ER中，从p型柱层6a放出的空穴经过接触区域10a而向源极电极15移动。另一方面，在终端区域TR中，从p型柱层6b放出的空穴经过接触区域10b而向源极电极15移动，或者阶段性地经过降低表面电场区域9、接触区域10b而向源极电极15放出。
在终端区域TR的柱间距W2小的情况下，也就是说在各柱中的耗尽层扩展小的情况下，通过空穴电流而在降低表面电场区域9、接触区域10b中产生的电位变大，但是在本实施方式中抑制该情况。
另一方面，在本实施方式中，将终端区域TR的柱间距设定为元件区域ER中的柱间距的2倍，因此在元件区域ER和终端区域TR中，与柱层宽度相等的情况相比，能够将在降低表面电场区域9、接触区域10b中产生的电位降低至大约2分之1，能够提高半导体装置的dV/dt耐量。
另外，通过沟槽填充方式形成p型柱层6a及6b，因此n型柱层5a及5b的杂质浓度能够固定为外延晶体生长层4的n型的杂质浓度。另外，与通过多次外延方式形成全部的柱层的情况相比，能够提高生产率。
<变形例>
在图3所示的纵型MOSFET 100中，从源极电极15侧观察时，源极电极15的端部被设置成在接触区域10b中位于与端部相同的位置，但是源极电极15的端部也可以被设置成位于接触区域10b的内侧，另外，也可以设置于降低表面电场区域9的内侧，另外，也可以设置于比降低表面电场区域9的端部靠外侧的位置。另外，也可以在源极电极15的外方的场绝缘膜11上，以包围源极电极15的方式设置单个或多个场板。通过调整场板的电位来控制耗尽层的角部的曲率，从而能够进一步提高终端区域TR中的耐压。
<实施方式2>
在以上说明的实施方式1的纵型MOSFET 100中，通过使终端区域TR的柱间距W2在降低表面电场区域9和接触区域10b的下方的区域中全部相同来提高了半导体装置的dV/dt耐量，但是不限定于此。
即，在实施方式2所涉及的纵型MOSFET 200中，如图14所示，在降低表面电场区域9和接触区域10b的下方的区域中，靠近元件区域ER的区域中的n型柱层5c和p型柱层6c各自的宽度的合计值即柱间距W22与除此以外的柱间距W2不同，以成为W22<W2的关系的方式进行设定。
在此，也可以将设置于与元件区域ER接近的区域的柱层的柱间距W22设定为与元件区域ER中的柱间距W1相同，也可以设定为不同的宽度。
这样，在终端区域TR中，仅通过至少增大远离与源极电极15的连接点的位置的柱间距，也能够得到提高半导体装置的dV/dt耐量的效果。
<实施方式3>
在实施方式1的纵型MOSFET 100中，示出了柱层包围终端区域TR的最外周的结构，但是不限定于此。
即，在实施方式3所涉及的纵型MOSFET 300中，如图15所示，降低表面电场区域9延伸至终端区域的最外周，在终端区域的最外周不设置柱层。
此外，通过将终端区域TR的柱间距设定为元件区域ER中的柱层的柱间距的2倍，在元件区域ER和终端区域TR中，与柱层宽度相等的情况相比，能够将在降低表面电场区域9、接触区域10b中产生的电位降低至大约2分之1，能够提高半导体装置的dV/dt耐量。
<变形例>
通过设置降低表面电场区域9，能够进一步提高终端区域TR中的耐压，但是在终端区域TR的最外周，也可以代替降低表面电场区域9而设置保护环构造、JTE(JunctionTermination Extension)构造、FLR(Field Limiting Ring)构造、VLD(Variation ofLateral Doping：横向变掺杂)构造等终端构造。
保护环构造是在终端区域的上层部沿着终端区域设置有环状的杂质区域的结构，是通过对其施加反向偏置来形成耗尽层从而缓和电场集中的构造。
JTE构造是以朝向终端区域的外侧使杂质浓度阶段性地变低的方式沿着终端区域设置有环状的杂质区域的构造。
VLD构造是通过注入掩模的开口图案来控制与基板的表面平行的方向的杂质浓度从而离散地设置有杂质区域的构造。
<实施方式4>
在实施方式1的纵型MOSFET 100中，示出了沟道沿相对基板水平的方向形成的平面沟道型的MOSFET，但是在本实施方式4中，示出将本发明应用于沟道沿与基板垂直的方向形成的沟槽沟道型的MOSFET的结构。
图16是表示实施方式4所涉及的纵型MOSFET 400的结构的立体图。此外，此外，在图16中，对与使用图3说明的纵型MOSFET 100相同的结构附加相同的符号并省略重复的说明。
如图16所示，纵型MOSFET 400在外延晶体生长层4的上层部选择性地设置有多个p型的阱区域7，在各个阱区域7中，p型的接触区域10a以贯通阱区域7的方式设置。而且，在阱区域7的上层部，以与接触区域10a的两侧面相接的方式设置有n型的源极区域8。此外，源极区域8以覆盖阱区域7上整体的方式设置。
源极区域8的厚度比阱区域7的厚度薄，接触区域10a的厚度被设置成与阱区域7的厚度相同程度、或者接触区域10a稍微更深。
而且，在相邻的阱区域7与源极区域8之间的外延晶体生长层4中设置有沟槽18，沟槽18的内面被栅极绝缘膜121覆盖。而且，沟槽18以与阱区域7及源极区域8的侧面相接且到达外延晶体生长层4内的方式形成，阱区域7及源极区域8的侧面与栅极绝缘膜121的表面相接。
而且，以填入内面被栅极绝缘膜121覆盖的沟槽18内的方式形成有栅极电极131。栅极电极131形成为其一部分从沟槽18内突出，以覆盖栅极电极131、栅极绝缘膜121以及源极区域8的方式形成有层间绝缘膜14，以覆盖层间绝缘膜14的方式形成有源极电极15。
在具有上述结构的纵型MOSFET 400中，当栅极电极131被施加电压时，在沿着栅极电极131的侧面的阱区域7的侧面表面内形成沟道。通过该沟道，源极区域8与源极电极15经由阱区域7、n型柱层5a、外延晶体生长层4以及半导体基板3电连接。
<制造方法>
接着，使用图17～图20来说明纵型MOSFET 400的制造工序。此外，直到使n型柱层5a及5b、p型柱层6a及6b的上部在外延晶体生长层4的主面露出为止的工序与使用图4～图7说明的实施方式1同样，因此省略说明。
在图17所示的工序中，使用通过照相制版来图案化的抗蚀剂掩模(未图示)进行杂质的离子注入，在外延晶体生长层4的上层部选择性地形成阱区域7、源极区域8以及接触区域10a。此外，在终端区域中选择性地形成降低表面电场区域9和接触区域10b，但是省略了图示。此外，各区域的杂质的导电类型、杂质浓度、深度以及注入条件与实施方式1相同，因此省略说明。
在导入杂质后，在氩或氮等非活性气体中或者在真空中，例如在1500～2200℃的温度下进行0.5～60分钟的热处理来使被注入的杂质活性化。之后，通过向外延晶体生长层4的牺牲氧化来形成氧化膜，接着利用氢氟酸去除氧化膜，由此去除外延晶体生长层4的表面变质层，从而得到干净的表面，之后形成将设置于n型柱层5a的形成区域的上部的源极区域8和阱区域7贯通来到达外延晶体生长层4内的沟槽18。期望通过容易控制形状的干蚀刻来形成沟槽18。另外，使沟槽18的宽度小于n型柱层5a的宽度，不使沟槽18的侧面接触p型柱层6a，从而不使沟道形成于p型柱层6a。
接着，在图18所示的工序中，以覆盖沟槽18内面的方式形成构成栅极绝缘膜121的绝缘膜120。绝缘膜120例如通过热氧化或CVD形成在基板整面。
接着，以填埋内面被绝缘膜120覆盖的沟槽18内的方式形成构成栅极电极131的导电膜130。导电膜130由包含高浓度的杂质的多晶硅形成，通过CVD形成在基板整面。
接着，通过干蚀刻来去除导电膜130的不必要部分，由此如图19所示那样形成一部分从沟槽18内突出的栅极电极131。这样，通过使栅极电极131的一部分从沟槽18内突出，能够容易进行与栅极布线(未图示)的连接。
接着，例如通过CVD在基板整面形成层间绝缘膜14，使层间绝缘膜14覆盖栅极电极131。之后，如图20所示，形成将层间绝缘膜14沿厚度方向贯通来到达源极区域8的一部分和接触区域10a的全部的表面的接触孔SC。此外，在终端区域TR中，形成将层间绝缘膜14与场绝缘膜11的层叠膜沿厚度方向贯通来到达接触区域10b的接触孔TC，但是省略了图示。此外，在形成接触孔SC时，也同时去除在外延晶体生长层4上残留的绝缘膜120。
在层间绝缘膜14中设置接触孔SC和TC之后，形成源极电极15、栅极布线(未图示)，在半导体基板3的背面形成漏极电极16，但是关于它们的材质、形成方法在实施方式1中进行了说明，因此省略说明。
最后，以覆盖源极电极15的一部分上部以及场绝缘膜11与层间绝缘膜14的层叠膜的上部的方式设置钝化膜17，由此图16所示的纵型MOSFET 400完成。
沟槽沟道型的MOSFET与平面沟道型相比能够使n型柱层的宽度小，能够实现更低电阻的MOSFET。
<实施方式5>
在实施方式1～4中说明的纵型MOSFET 100～400中，柱层是通过所谓的沟槽填充方式形成的，在该沟槽填充方式中，以填入设置于外延晶体生长层4的沟槽的方式填充p型半导体来形成。但是也可以通过将p型杂质的离子注入和n型的外延晶体生长反复多次的多次外延方式来形成柱层。
图21是表示通过多次外延方式形成的柱层的结构的立体图。图21所示的n型柱层5a及5b、p型柱层6a及6b是通过在基板的厚度方向上层叠多个将p型杂质进行离子注入来形成的单一柱层MP来得到的。
即，在n型的半导体基板3上通过第一次的外延晶体生长来形成n型的外延晶体生长层4，之后在形成p型柱层的区域中进行p型杂质的离子注入来形成单一柱层MP。该外延晶体生长层4的厚度比通过沟槽填充方式形成柱层时的外延晶体生长层4的厚度薄。
在该离子注入中，利用通过照相制版形成的抗蚀剂掩模或氧化膜掩模。特别是，能够通过使用厚的氧化膜掩模来进行高加速能量的离子注入，因此能够使可通过一次离子注入来形成的单一柱层MP的厚度厚，因此能够减少离子注入和外延晶体生长的反复次数。
在离子注入后，通过向外延晶体生长层4的牺牲氧化来形成氧化膜，接着利用氢氟酸去除氧化膜，由此去除外延晶体生长层4的表面变质层来得到干净的表面，之后再次进行外延晶体生长来形成第二层的外延晶体生长层4。第二层以后的外延晶体生长层4的厚度与单一柱层MP的厚度为相同程度，基于离子注入的加速能量和使用掩模的材质等进行设定。
这样，通过反复进行外延晶体生长层4的形成和单一柱层MP的形成，将单一柱层MP层叠多个，能够得到与通过沟槽填充方式形成的柱层同等的厚度的柱层。
此外，设定元件区域ER的n型柱层5a及p型柱层6a的柱间距W1与终端区域TR的n型柱层5b及p型柱层6b的柱间距W2，使得成为W1<W2的关系等与实施方式1相同。
图22是具有通过多次外延方式形成的柱层的纵型MOSFET 500的立体图。此外，p型柱层6a及6b是将单一柱层MP层叠来构成的，除此以外与实施方式1的纵型MOSFET 100同样。此外，省略了钝化膜17。
在通过多次外延方式形成了柱层的情况下，与沟槽填充方式相比，能够减小柱层的宽度。这是因为，用离子注入时的掩模的尺寸来决定柱层的宽度，因此能够将柱层的宽度减小至掩模的图案化的极限。另外，在多次外延方式的情况下，能够根据外延晶体生长和离子注入的反复次数来决定柱层的深度，因此与沟槽填充方式相比还能够使柱层的深度更深，能够得到更高耐压且低电阻的MOSFET。
在多次外延方式的情况下，能够通过注入掩模的区分使用来对通过离子注入来形成的p型柱层6a及6b的受主浓度NA1与NA2设置差。在终端区域TR的p型柱层6b的受主浓度NA2比p型柱层6a的受主浓度NA1低、且终端区域TR中的n型柱层5b的宽度Wn2、施主浓度ND、p型柱层的宽度Wp2具有Wn2×ND＝Wp2×NA2的关系时，能够进一步增大终端区域的p型柱层6b中的耗尽层的扩展。
<其它应用例>
在以上说明的实施方式1～5中，示出了将本发明应用于外延晶体生长层4和半导体基板3具有相同的导电类型的MOSFET的例子，但是本发明也能够应用于外延晶体生长层4和半导体基板3具有不同的导电类型的IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)。
例如，对于图3所示的结构，如果相对于n型的外延晶体生长层4将半导体基板3设为p型则成为IGBT的结构。在该情况下，MOSFET的源极区域8和源极电极15分别对应于IGBT的发射极区域和发射极电极，MOSFET的漏极电极16对应于集电极电极。
另外，本发明还能够应用于通过机械的或化学的或其它方法去除半导体基板3来仅由外延晶体生长层4构成的独立基板(自立基板)。此外，仅由外延生长层构成的独立基板也能够称为“半导体基板”。如果在独立基板的一个主面形成源极区域、源极电极等且在另一个主面形成漏极电极则能够得到MOSFET，如果在独立基板的一个主面形成发射极区域、发射极电极等且在另一个主面形成集电极区域、集电极电极则能够得到IGBT。
详细地说明了本发明，但是上述的说明在所有的方面均是例示的，本发明不限定于此。解释为未例示的无数个变形例在不脱离本发明的范围而可设想。
此外，本发明能够在其发明的范围内将各实施方式自由地组合或者对各实施方式适当变形、省略。

Claims (8)

1.一种半导体装置，具备：
半导体基板；
第一导电类型的半导体层，配设于半导体基板上；
第二导电类型的第一杂质区域，选择性地配设于所述半导体层的活性区域的上层部；
第一导电类型的第二杂质区域，选择性地配设于所述第一杂质区域的上层部；
第一主电极，连接于所述第二杂质区域；
栅极绝缘膜，以与所述第二杂质区域、所述第一杂质区域以及所述半导体层连续地相接的方式配设；
栅极电极，以隔着所述栅极绝缘膜与所述第二杂质区域、所述第一杂质区域以及所述半导体层相向的方式配设；以及
第二主电极，配设于所述半导体基板的与所述半导体层相反的一侧，
其中，所述半导体层具有设置成从与所述半导体基板相反侧的主面朝向所述半导体基板延伸至预先决定的深度的第一导电类型的第一柱层和第二导电类型的第二柱层，
所述第一柱层和所述第二柱层在所述半导体层的所述活性区域和作为所述活性区域的周围的区域的终端区域中在与所述主面平行的方向上交替地设置，
所述第一杂质区域设置于所述第二柱层的上层部，
与所述栅极绝缘膜相接的所述半导体层是所述第一柱层，
被设定成与用所述活性区域中的1组所述第一柱层和所述第二柱层的合计宽度规定的柱间距相比，用所述终端区域中的1组所述第一柱层和所述第二柱层的合计宽度规定的柱间距更大，
在所述活性区域和所述终端区域中都是柱间距内的所述第一柱层的宽度和所述第一柱层的第一导电类型的有效的杂质浓度之积等于所述第二柱层的宽度和所述第二柱层的第二导电类型的有效的杂质浓度之积。
2.根据权利要求1所述的半导体装置，其中，
被设定为所述活性区域中的所述第一柱层与所述终端区域中的所述第一柱层的杂质浓度相等，
被设定为所述活性区域中的所述第二柱层与所述终端区域中的所述第二柱层的杂质浓度相等。
3.根据权利要求1或2所述的半导体装置，其中，
所述第一柱层和所述第二柱层是通过在所述半导体层中隔开间隔地形成所述第二柱层来设置的，
在所述第一柱层和所述第二柱层的下方存在所述半导体层作为缓冲层，
所述第一柱层的宽度、所述第一柱层的深度和所述第一柱层的第一导电类型的有效的杂质浓度之积与各柱间距、所述缓冲层的厚度和所述缓冲层的第一导电类型的杂质浓度之积的和等于所述第二柱层的宽度、所述第二柱层的深度和所述第二柱层的第二导电类型的有效的杂质浓度之积。
4.根据权利要求1或2所述的半导体装置，其中，
所述半导体层还具有第二导电类型的降低表面电场区域，该降低表面电场区域以遍及所述终端区域的所述第一柱层和所述第二柱层的上层部的方式设置，
所述降低表面电场区域与所述第一主电极电连接，
所述终端区域的所述第二柱层经由所述降低表面电场区域而与所述第一主电极电连接。
5.根据权利要求4所述的半导体装置，其中，
所述降低表面电场区域被设置成延伸至所述终端区域的最外周，
在所述终端区域的所述最外周的所述降低表面电场区域的下方不具有所述第一柱层和所述第二柱层。
6.根据权利要求1或2所述的半导体装置，其中，
关于所述终端区域中的所述第一柱层和所述第二柱层，在所述终端区域的整个区域中所述第一柱层和所述第二柱层的柱间距被设定为相同的值。
7.根据权利要求1或2所述的半导体装置，其中，
关于所述终端区域中的所述第一柱层和所述第二柱层，用设置于与所述活性区域接近的区域的1组所述第一柱层和所述第二柱层的合计宽度规定的柱间距与其它所述第一柱层和所述第二柱层的柱间距被设定为不同的值。
8.根据权利要求1或2所述的半导体装置，其中，
在所述半导体基板中，作为半导体使用碳化硅。
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