CN101872783B - 垂直超结双扩散金属氧化物半导体器件及制造方法 - Google Patents
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Abstract
本发明涉及垂直超结双扩散金属氧化物半导体器件及制造方法，该垂直超结双扩散金属氧化物半导体器件包括P区与N区相间密堆集形成的复合缓冲层，所述复合缓冲层中每个P区和每个N区的直径沿纵向渐变。本发明垂直超结双扩散金属氧化物半导体器件及制造方法在不影响耐压区的耐压能力下，进一步提高耐压区的掺杂浓度，从而降低了垂直超结双扩散金属氧化物半导体器件的导通电阻，提高了垂直超结双扩散金属氧化物半导体器件的击穿电压。
Description
技术领域
本发明涉及功率半导体器件，尤其涉及一种垂直超结双扩散金属氧化物半导体器件及制造方法。
背景技术
垂直双扩散金属氧化物半导体(vertical double-diffusedmetal-oxide-semiconductor，VDMOS)器件作为功率电子的重要基础，以其高耐压、高频等特性常用于功率集成电路和功率集成系统中。
垂直双扩散金属氧化物半导体的耐压区决定着垂直双扩散金属氧化物半导体的一些电学性能，例如，耐压区的耐压能力与它的掺杂浓度及厚度有关，垂直双扩散金属氧化物半导体的导通电阻也与耐压区的掺杂浓度及厚度有关，掺杂浓度愈低，厚度愈大，耐压能力愈高，导通电阻愈大。
对于垂直双扩散金属氧化物半导体，一方面期望提高垂直双扩散金属氧化物半导体的耐压区的掺杂浓度，以降低垂直双扩散金属氧化物半导体的导通电阻，另一方面又期望降低垂直双扩散金属氧化物半导体的耐压区的掺杂浓度，以提高耐压区的耐压能力。
图1所示为美国专利US005216275A(公开日1993年6月1日)披露的一种垂直双扩散金属氧化物半导体，该VDMOS包括N+(或P+)衬底4、形成于所述N+(或P+)衬底4上的复合缓冲层(composite buffer layer)(该复合缓冲层就是耐压区)、形成于所述复合缓冲层上的P(或N)扩散层3、在所述P(或N)扩散层3内形成的N+(或P+)源区2、形成于所述P(或N)扩散层3上的栅极1以及金属电极G、S、D。
所述复合缓冲层由两种导电类型的材料相间排列组成——P区和N区相间排列，所述复合缓冲层中的每个P区6被相邻的N区7包围，每个N区7被相邻的P区6包围。
图2A～图2C所示为图1中复合缓冲层的俯视图(top view)，所述复合缓冲层的横截面可以呈条状结构(如图2A)，即在所述复合缓冲层的横截面上，每个长条状N区的两旁是P区，每个长条状P区的两旁是N区；可以呈六角形单元、方形单元、长方形单元或三角形单元密堆集结构，每个单元的中央是圆形、六角形、方形、长方形或三角形的N区(或P区)，其他部分是P区(或N区)，如图2B所示，所述复合缓冲层的横截面呈六角形单元密堆集结构，每个单元的中央是圆形N区(或P区)，其他部分是P区(或N区)；还可以呈镶嵌式结构，即在所述复合缓冲层的横截面上，P区及N区或者都是方形、或者都是正三角形、或者都是正六角形，P区与N区间隔排列，如图2C所示，所述复合缓冲层的横截面呈方形P区与方形N区间隔排列的镶嵌式结构。
再参见图1，所述复合缓冲层中每个P区或N区的直径沿纵向相等。
现简单说明所述复合缓冲层的制作方法：
—种方法是，在N+(或P+)衬底4上淀积N(或P)外延层(epi)5，在所述N(或P)外延层5内进行选择开垂直槽51，如图3A所示；
用P(或N)半导体材料填充所述垂直槽51即得复合缓冲层，如图3B所示；
另一种方法是，在N+(或P+)衬底4上淀积N(或P)外延层(epi)5，通过光刻，在所述N(或P)外延层(epi)5的表面上形成图案化的光刻胶层52，如图4A所示；
采用离子注入法向选择区域内注入P型(或N型)杂质，使得所述选择区域由N区(或P区)变成P区(或N区)，即得复合缓冲层，如图4B所示。
具有复合缓冲层的垂直双扩散金属氧化物半导体，在所述复合缓冲层耗尽时，两种导电类型的材料(P区和N区)提供符号相反的电荷，其产生的电场大部分被互相抵消，因此，采用复合缓冲层作耐压区可以提高耐压区的掺杂浓度，降低导通电阻，如何在不影响耐压区的耐压能力下提高耐压区的掺杂浓度是本领域技术人员一直探索的问题，而现有技术的复合缓冲层中每个P区或N区的直径沿纵向相等，每个P区及N区的掺杂浓度没有达到最大化。
发明内容
本发明的目的在于提供一种垂直超结双扩散金属氧化物半导体器件及制造方法，在不影响耐压区的耐压能力下，进一步提高耐压区的掺杂浓度。
为了达到上述的目的，本发明提供一种垂直超结双扩散金属氧化物半导体器件，包括P区与N区横向相间密堆集形成的复合缓冲层、所述复合缓冲层位于衬基及扩散层之间，其特征在于，所述复合缓冲层中每个P区和每个N区的直径沿纵向渐变。
上述垂直超结双扩散金属氧化物半导体器件，其中，所述复合缓冲层的厚度为6μm～70μm
上述垂直超结双扩散金属氧化物半导体器件，其中，所述复合缓冲层中每个P区和每个N区的纵截面呈梯形。
上述垂直超结双扩散金属氧化物半导体器件，其中，沿纵向，每个区的最小直径与最大直径之比为1∶3～1∶2。
上述垂直超结双扩散金属氧化物半导体器件，其中，所述复合缓冲层中每个N区和每个P区内的杂质分布不均匀。
上述垂直超结双扩散金属氧化物半导体器件，其中，若所述衬基为重掺杂N型半导体材料，N区靠近所述衬基处的杂质浓度大于靠近所述扩散层处的杂质浓度，P区靠近所述衬基处的杂质浓度小于靠近所述扩散层处的杂质浓度；若所述衬基为重掺杂P型半导体材料，N区靠近所述衬基处的杂质浓度小于靠近所述扩散层处的杂质浓度，P区靠近所述衬基处的杂质浓度大于靠近所述扩散层处的杂质浓度。
上述垂直超结双扩散金属氧化物半导体器件，其中，所述复合缓冲层中，N区有效施主总电荷与P区有效受主总电荷相等。
本发明提供的另一种技术方案是，一种垂直超结双扩散金属氧化物半导体器件的制造方法，包括以下步骤：在衬基的表面上形成第一外延薄膜，该第一外延薄膜为第一导电类型材料；通过光刻，在所述第一外延薄膜内定义第二导电类型材料区；对定义的第二导电类型材料区进行掺杂，使所述第一外延薄膜变成第一导电类型材料区与第二导电类型材料区相间的薄膜；重复上述步骤，制作出第一导电类型材料区与第二导电类型材料区相间的第i外延薄膜，使第i外延薄膜内的第一导电类型材料区叠加在第i-1外延薄膜内的第一导电类型材料区上，第i外延薄膜内的第二导电类型材料区叠加在第i-1外延薄膜内的第二导电类型材料区上，且各层第一导电类型材料区和第二导电类型材料区的直径沿纵向渐变，其中，i＝2，3，......，m。
上述垂直超结双扩散金属氧化物半导体器件的制造方法，其中，各层外延薄膜满足：ρPiVPi＝ρNiVNi，其中，ρPi表示第i外延薄膜内P区的杂质浓度，VPi表示第i外延薄膜内P区的体积，ρNi表示第i外延薄膜内N区的杂质浓度，VNi表示第i外延薄膜内N区的体积，则ρPiVPi等于或近似等于ρNiVNi。
上述垂直超结双扩散金属氧化物半导体器件的制造方法，其中，对定义的第二导电类型材料区进行掺杂时，掺杂浓度为2E15/cm3～1E17/cm3。
本发明的垂直超结双扩散金属氧化物半导体器件及制造方法，复合缓冲层(即耐压区)中每个N区和P区采用直径沿纵向渐变的结构，能提高复合缓冲层的掺杂浓度，降低垂直超结双扩散金属氧化物半导体器件的导通电阻，提高垂直超结双扩散金属氧化物半导体器件的击穿电压。
附图说明
本发明的垂直超结双扩散金属氧化物半导体器件及制造方法由以下的实施例及附图给出。
图1是现有技术的垂直双扩散金属氧化物半导体器件的纵向剖视图。
图2A～图2C是图1中复合缓冲层的俯视图。
图3A～图3B是图1中复合缓冲层的一种制作流程图。
图4A～图4B是图1中复合缓冲层的另一种制作流程图。
图5是本发明垂直超结双扩散金属氧化物半导体器件的纵向剖视图。
图6A～图6I是本发明垂直超结双扩散金属氧化物半导体器件的制造流程图。
具体实施方式
以下将结合图5及图6A～图6I对本发明的垂直超结双扩散金属氧化物半导体器件及制造方法作进一步的详细描述。
参见图5，本发明垂直超结双扩散金属氧化物半导体器件包括多个垂直双扩散金属氧化物半导体单元，相邻的两个垂直双扩散金属氧化物半导体单元共栅极，相邻垂直双扩散金属氧化物半导体单元之间相互隔离；
每一个垂直双扩散金属氧化物半导体单元包括N+(或P+)衬基101、形成于所述N+(或P+)衬基101上的复合缓冲层102、形成于所述复合缓冲层102上的P(或N)扩散层103、形成于所述P(或N)扩散层103内的P(或N)阱104、形成于所述P(或N)阱104内的N+(或P+)源区105及形成于所述P-(或N-)扩散层103上的多晶硅栅极106，所述多晶硅栅极106覆盖所述P(或N)阱104；
所述复合缓冲层102由两种导电类型的材料横向相间密堆集排列组成，即P区与N区横向相间密堆集排列，所述复合缓冲层102中每个P区和每个N区均与所述N+(或P+)衬基101及P(或N)扩散层103相交，所述复合缓冲层102中的每个P区被相邻的N区包围，每个N区被相邻的P区包围；
每个P区(或N区)的直径R沿纵向渐变，如图5所示，所述复合缓冲层102中每个P区(或N区)的纵截面呈梯形，沿纵向，每个P区(或N区)的最小直径与最大直径之比为1∶3～1∶2，优先地，每个P区(或N区)的最大直径与最小直径之比为1∶2。
以下说明本发明垂直超结双扩散金属氧化物半导体器件的制造方法：
参见图6A，在衬基101的表面上形成第一外延薄膜210；
所述衬基101为重掺杂N型(或P型)半导体材料，如N+(或P+)硅衬基；
所述第一外延薄膜210为N型(或P型)半导体材料，如，N(或P)硅；
形成所述第一外延薄膜210可以先采用化学气相淀积CVD法淀积一半导体材料薄膜，再对该半导体材料薄膜进行掺杂；
参见图6B，通过光刻，在所述第一外延薄膜210表面上形成图案化的光刻胶层310，定义P(或N)区107；
所述光刻胶层310掩蔽的区域为N(或P)区108，定义的P(或N)区107的直径R1与相邻的N(或P)区108的直径R2不相等；
参见图6C，采用离子注入法对选定区域进行P型(或N型)杂质掺杂，使所述第一外延薄膜210变成N区与P区相间的薄膜；
掺杂浓度为2E15/cm3～1E17/cm3；
参见图6D，在所述第一外延薄膜210的表面上形成第二外延薄膜220；
所述第二外延薄膜220为N型(或P型)半导体材料，如，N(或P)硅；
形成所述第二外延薄膜220可以先采用化学气相淀积CVD法淀积一半导体材料薄膜，再对该半导体材料薄膜进行掺杂；
参见图6E，通过光刻，在所述第二外延薄膜220表面上形成图案化的光刻胶层320，定义P(或N)区109；
所述光刻胶层320掩蔽的区域为N(或P)区110，定义的P(或N)区109的直径R 3与相邻的N(或P)区110的直径R4不相等；
在所述第二外延薄膜220内定义的P(或N)区109叠加在所述第一外延薄膜210内的P(或N)区107上，所述光刻胶层320掩蔽的N(或P)区110叠加在所述第一外延薄膜210内的N(或P)区108上；
所述光刻胶层320掩蔽的N(或P)区110的直径R4大于所述第一外延薄膜210内的N(或P)区108的直径R2；
所述光刻胶层320定义的P(或N)区109的直径R3小于所述第一外延薄膜210内的P(或N)区107的直径R1；
参见图6F，采用离子注入法对选定区域进行P型(或N型)杂质掺杂，使所述第二外延薄膜220变成N区与P区相间的薄膜；
掺杂浓度为2E15/cm3～1E17/cm3；
采用相同的方法制作N区与P区相间的第三外延薄膜、N区与P区相间的第四外延薄膜......、N区与P区相间的第i外延薄膜，直至第i外延薄膜内P(或N)区的直径为所述第一外延薄膜210内P(或N)区107的直径的1/3～1/2，如图6G所示，其中i＝2，3，......，m；
这样就制作出N区与P区相间的复合缓冲层；
所述复合缓冲层中每个N区和每个P区内的杂质分布是不均匀的，若衬基为重掺杂N型半导体材料，N区靠近衬基处的杂质浓度大于靠近扩散层处的杂质浓度，P区靠近衬基处的杂质浓度小于靠近扩散层处的杂质浓度；若衬基为重掺杂P型半导体材料，N区靠近衬基处的杂质浓度小于靠近扩散层处的杂质浓度，P区靠近衬基处的杂质浓度大于靠近扩散层处的杂质浓度；
用ρPi表示第i外延薄膜内P区的杂质浓度，VPi表示第i外延薄膜内P区的体积，ρNi表示第i外延薄膜内N区的杂质浓度，VNi表示第i外延薄膜内N区的体积，则ρPiVPi等于或近似等于ρNiVNi，其中i＝2，3，......，m，即所述复合缓冲层中，N区有效施主总电荷与P区有效受主总电荷相等或近似相等；
所述复合缓冲层的厚度为6μm～70μm；
参见图6H，在N区与P区相间的第n外延薄膜的外表面上形成一P(或N)扩散层103，并在所述P(或N)扩散层103内制作出隔离槽111；
参见图6I，通过选择性掺杂，在所述P(或N)扩散层103内形成P(或N)阱104；
接着通过选择性掺杂，在所述P(或N)阱104内形成N+(或P+)源区105，通过掩蔽，在所述P(或N)扩散层103的外表面上形成多晶硅栅极106，如图5所示。
垂直超结双扩散金属氧化物半导体器件在关闭(off)时，P区/N区必须完全耗尽才能获得最高可能的击穿电压，由于所述N(或P)区靠近所述衬基101的一端比较窄，在所需击穿电压相同时，所述N(或P)区靠近所述衬基101的一端耗尽会比靠近所述栅极106的一端快，因此，对该N(或P)区而言，可以适当提高底部的掺杂浓度，从而降低导通电阻，另外，所述N(或P)区的掺杂浓度从所述栅极106到所述衬基101逐渐提高，可以获得最大可能的击穿电压。
Claims (8)
1.一种垂直超结双扩散金属氧化物半导体器件，包括P区与N区横向相间密堆集形成的复合缓冲层、所述复合缓冲层位于衬基及扩散层之间，所述复合缓冲层中每个P区和每个N区的直径沿纵向渐变，其特征在于，每个N区和每个P区内的杂质分布不均匀；
其中，若所述衬基为重掺杂N型半导体材料，N区靠近所述衬基处的杂质浓度大于靠近所述扩散层处的杂质浓度，P区靠近所述衬基处的杂质浓度小于靠近所述扩散层处的杂质浓度；若所述衬基为重掺杂P型半导体材料，N区靠近所述衬基处的杂质浓度小于靠近所述扩散层处的杂质浓度，P区靠近所述衬基处的杂质浓度大于靠近所述扩散层处的杂质浓度。
2.如权利要求1所述的垂直超结双扩散金属氧化物半导体器件，其特征在于，所述复合缓冲层的厚度为6μm～70μm。
3.如权利要求1所述的垂直超结双扩散金属氧化物半导体器件，其特征在于，所述复合缓冲层中每个P区和每个N区的纵截面呈梯形。
4.如权利要求1所述的垂直超结双扩散金属氧化物半导体器件，其特征在于，沿纵向，每个区的最小直径与最大直径之比为1∶3～1∶2。
5.如权利要求1所述的垂直超结双扩散金属氧化物半导体器件，其特征在于，所述复合缓冲层中，N区有效施主总电荷与P区有效受主总电荷相等。
6.一种垂直超结双扩散金属氧化物半导体器件的制造方法，其特征在于，包括以下步骤：
在衬基的表面上形成第一外延薄膜，该第一外延薄膜为第一导电类型材料；
通过光刻，在所述第一外延薄膜内定义第二导电类型材料区；
对定义的第二导电类型材料区进行掺杂，使所述第一外延薄膜变成第一导电类型材料区与第二导电类型材料区相间的薄膜；
重复上述步骤，制作出第一导电类型材料区与第二导电类型材料区相间的第i外延薄膜，使第i外延薄膜内的第一导电类型材料区叠加在第i-1外延薄膜内的第一导电类型材料区上，第1外延薄膜内的第二导电类型材料区叠加在第i-1外延薄膜内的第二导电类型材料区上，且各层第一导电类型材料区和第二导电类型材料区的直径沿纵向渐变，其中，i＝2，3，......，m。
7.如权利要求6所述的垂直超结双扩散金属氧化物半导体器件的制造方法，其特征在于，各层外延薄膜满足：ρPiVPi＝ρNiVNi，其中，ρPi表示第i外延薄膜内P区的杂质浓度，VPi表示第i外延薄膜内P区的体积，ρNi表示第i外延薄膜内N区的杂质浓度，VNi表示第i外延薄膜内N区的体积，则ρPiVPi等于ρNiVNi。
8.如权利要求6所述的垂直超结双扩散金属氧化物半导体器件的制造方法，其特征在于，对定义的第二导电类型材料区进行掺杂时，掺杂浓度为2E15/cm3～1E17/cm3。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140514 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140514 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |