TW201947639A - 半導體裝置之製造方法 - Google Patents

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Abstract

[課題]提供可以改善耐壓和導通電阻之折衷關係的半導體裝置之製造方法。
[解決手段]每次疊層n型磊晶層(1～3)時，使用抗蝕遮罩藉由離子注入，在各n型磊晶層(1～3)分別形成p型雜質區域(51～53)。在n型磊晶層(1)，於藉由乾蝕刻形成的雜質擴散用溝槽(31)之內壁形成p型雜質區域(51)。在n型磊晶層(2、3)，於作為因應下層之雜質擴散用溝槽(31、32)之凹陷的雜質擴散用溝槽(32、33)之內壁，形成p型雜質區域(52、53)。離子注入用抗蝕遮罩之開口寬較雜質擴散用溝槽(31～33)之開口端之寬度(w11～w13)寬。之後，藉由熱擴散處理連結p型雜質區域(51～53)而形成由高縱橫比之p型區域和該p型區域間之n型區域構成的並列pn層。

Description

半導體裝置之製造方法
該發明係關於半導體裝置之製造方法。
以往，將漂移層設為在與半導體基板之主面平行之方向(以下，稱為橫向)交替重複配置提高雜質濃度之n型和p型區域而所構成的並列pn層的超接合(SJ：Super Junction)半導體裝置為眾知。作為形成該超接合半導體裝置之並列pn層的方法，多段磊晶方式或溝槽埋入磊晶方式為眾知。
在多段磊晶方式中，交替重複進行成為並列pn層之n型區域的n型磊晶層之磊晶生長，和用以形成並列pn層之p型區域的離子注入。而且，藉由熱處理使p型雜質擴散，在整個多段被疊層的n型磊晶層，形成在深度方向(以下，稱為縱向)垂直延伸之p型區域，依此形成並列pn層(例如，參照以下專利文獻1、2)。
在溝槽埋入磊晶方式中，使成為並列pn層之n型區域的n型磊晶層磊晶生長，在該n型磊晶層形成溝槽。而且，在包含溝槽之內部的n型磊晶層上形成成為並列pn層之p型區域的p型磊晶層而以p型磊晶層埋入溝槽之內部而形成並列pn層(例如，參照以下專利文獻3、4)。
在該超接合半導體裝置中，在將耐壓(耐電壓)和導通電阻之折衷關係改善之構造的情況，縮小並列pn層之p型區域之朝橫向的重複間距，並且需要將並列pn層之p型區域設為縱向長的剖面形狀。因此，以形成縱橫比(=厚度/寬度)為2以上之高p型區域為佳。耐壓係以不會使元件產生錯誤動作或破壞為界限的電壓。
作為藉由多段磊晶方式，形成高縱橫比之p型區域的方法，使多段磊晶生長之n型磊晶層之每一層的厚度變薄。並且，縮窄每次使該n型磊晶層磊晶生長而進行的p型雜質之離子注入使用的抗蝕遮罩之開口寬度。而且，所知的有藉由熱處理使p型雜質擴散之方法(以下，稱為以往方法1)。
針對根據上述以往方法1的並列pn層之形成方法具體性地予以說明。圖19～23為表示根據以往方法1之並列pn層之形成途中之狀態的剖面圖。首先，如圖19所示般，在n+ 型起始基板(半導體晶圓)110上生長n型磊晶層101。符號111為成為半導體晶片的裝置區域。符號121為在切割線112以任意之時序形成的對準標記用的溝槽。
接著，藉由光微影及蝕刻，在n型磊晶層101之表面，形成使與並列pn層150之p型區域152(參照圖23)之形成區域對應之部分予以開口的抗蝕遮罩131。接著，藉由將抗蝕遮罩131作為遮罩而將硼(B)等之p型雜質離子注入132，選擇性地在n型磊晶層101之表面層選擇性形成p型雜質區域141。接著，如圖20所示般，除去抗蝕遮罩131之後，在n型磊晶層101上，使n型磊晶層102磊晶生長。
接著，如圖21所示般，重複進行抗蝕遮罩之形成、p型雜質之離子注入及n型磊晶層之n型磊晶生長設為1組的工程。依此，在與並列pn層150之p型區域152之形成區域對應的部分，形成n型磊晶層102、103，且該n型磊晶層102、103形成有p雜質區域142、143。並且，如圖22所示般，疊層不形成p型雜質區域之n型磊晶層104，作為最表面層。
在圖21表示將使與並列pn層150之p型區域152之形成區域對應之部分予以開口的抗蝕遮罩133作為遮罩，藉由p型雜質之離子注入134，在作為最表面層之n型磊晶層103之表面層選擇性地形成p型雜質區域143的狀態。即是，每次使n型磊晶層101～103磊晶生長一段，將抗蝕遮罩作為遮罩而進行一次p型雜質之離子注入。
圖22表示除去抗蝕遮罩133之後，在n型磊晶層103上進一步磊晶生長n型磊晶層104的狀態。藉由至此的工程，製作在n+ 型起始基板110上依序疊層n型磊晶層101～104之半導體基板105。另外，每次疊層n型磊晶層102～104，與下層之溝槽121～123所致的凹陷對應的溝槽122～124作為對準標記而重新被形成在n型磊晶層102～104之表面。
接著，如圖23所示般，藉由熱處理使離子注入的p型雜質擴散，使p型雜質區域141～143分別在縱向延伸而形成p型擴散區域141’～143’。藉由該些p型擴散區域141’～143’彼此在縱向接觸，或是p型擴散區域141’～143’之端部彼此在縱向重疊，p型擴散區域141’～143‘彼此在縱向連結。
在該縱向連結的p型擴散區域141’～143’成為並列pn層150之p型區域152。n型磊晶層101～104之殘留在相鄰的p型區域152間的部分成為並列pn層150之n型區域151。如此一來，在整個被疊層多段的n型磊晶層101～104間，形成並列p型150之n型區域151及p型區域152。
再者，藉由多段磊晶方式，形成高縱橫比之p型區域的另外方法，所知的有接下來的方法(以下，稱為以往方法2)。以往方法2與以往方法1不同之點在於每次使n型磊晶層磊晶生長，使用較在以往方法1使用的抗蝕遮罩131、133(參照圖19、21)厚的抗蝕遮罩，進行加速電壓不同的複數次p型雜質的離子注入之點。
針對根據上述以往方法2的並列pn層之形成方法具體性地予以說明。圖24～28為表示根據以往方法2之並列pn層之形成途中之狀態的剖面圖。首先，如圖24所示般，與以往方法1相同，在n+ 型起始基板110上生長n型磊晶層101。接著，藉由光微影及蝕刻，在n型磊晶層101之表面，形成使與並列pn層180之p型區域182(參照圖28)之形成區域對應之部分予以開口的抗蝕遮罩161。
接著，藉由將抗蝕遮罩161作為遮罩，以不同的加速電壓(100keV～2MeV程度)進行複數次硼(B)等之p型雜質之離子注入162，分別選擇性地形成從n型磊晶層101之表面的深度不同的複數p型雜質區域。例如，藉由第一次之離子注入162在較n型磊晶層101之表面深的部分，選擇性地形成p型雜質區域171a，藉由第2次離子注入162，在n型磊晶層101之表面層選擇性地形成p型雜質區域171b。
即是，第1次離子注入162係以較第2次之離子注入162高的加速電壓來進行。以該離子注入162使用之抗蝕遮罩161之厚度，係在以用以在較n型磊晶層101之表面深的部分，形成用以p型雜質區域171a之高加速電壓進行的離子注入162中，變厚成為在n型磊晶層101之被該抗蝕遮罩161覆蓋之部分不被導入p型雜質的程度。
接著，如圖25所示般，與以往方法1相同，於除去抗蝕遮罩161之後，在n型磊晶層101上，磊晶生長n型磊晶層102。
接著，如圖26所示般，重複進行將抗蝕遮罩之形成及p型雜質之離子注入設為一組的工程。依此，在與並列pn層180之p型區域182之形成區域對應之部分，疊層形成有從表面之深度不同的p型雜質區域172a、172b之n型磊晶層102，和形成有從表面之深度不同的p型雜質區域173a、173b之n型磊晶層103。
在圖26表示將使與並列pn層180之p型區域182之形成區域對應之部分予以開口的抗蝕遮罩163作為遮罩，藉由p型雜質之離子注入164，在作為最表面層之n型磊晶層103之表面層，選擇性地形成從n型磊晶層103之表面之深度不同的p型雜質區域172a、172b之狀態。即是，每次使n型磊晶層101～103磊晶生長一段，將抗蝕遮罩作為遮罩而進行兩次p型雜質之離子注入。
接著，如圖27所示般，與以往方法1相同，於除去抗蝕遮罩163之後，在n型磊晶層103上，進一步磊晶生長n型磊晶層104，依此製作特定厚度的半導體基板105。另外，即使在以往方法2中，與以往方法1相同，在n型磊晶層101～104之表面，分別形成溝槽121～124作為對準標記。
接著，如圖28所示般，藉由熱處理使離子注入之p型雜質擴散。依此，使p型雜質區域171a、171b分別在縱向以彼此重疊之方式延伸而形成p型擴散區域171’。使p型雜質區域172a、172b分別在縱向以彼此重疊之方式延伸而形成p型擴散區域172’。並且，使p型雜質區域173a、173b分別在縱向以彼此重疊之方式延伸而形成p型擴散區域173’。
藉由該些p型擴散區域171’～173’之端部彼此在縱向重疊，p型擴散區域171’～173’彼此在縱向連結。在該縱向連結之p型擴散區域171’～173’成為並列pn層180之p型區域182。n型磊晶層101～104之殘留在相鄰的p型區域182間的部分成為並列pn層180之n型區域181。依此，在整個被疊層多段的n型磊晶層101～104間，形成並列pn層180之n型區域181及p型區域182。
作為藉由溝槽埋入磊晶方式，形成高縱橫比之p型區域的方法，所知的有以高縱橫比形成埋入p型磊晶層之溝槽的方法(以下，稱為以往方法3)。再者，所知的也有重複少次將n型磊晶層之磊晶生長，和朝n型磊晶層的高縱橫比之溝槽的形成，和朝溝槽之內部的p型磊晶層的埋入設為一組之工程的方法。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2012-169577號公報
[專利文獻2]日本特開2003-264286號公報
[專利文獻3]日本特開2008-305927號公報
[專利文獻4]日本特開2011-176157號公報
[發明所欲解決之課題]
在根據上述多段磊晶方式的以往方法1中，p型擴散區域141’～143’之橫向之擴散寬w101和縱向之擴散寬d101略相同。因此，為了形成高縱橫比之p型區域152，縮窄p型擴散區域141’～143’之橫向之擴散寬w101之情況，有產生如構成並列pn層150之p型區域152的p型擴散區域141’～143’彼此在縱向不被連結，或並列pn層150之p型區域152之寬度週期性地縮窄之處的問題。
即是，在上述以往方法1中，在整個被疊層多段之n型磊晶層，無法形成在縱向垂直延伸之p型區域152，有耐壓和導通電阻之折衷關係變差之虞。因此，雖然為了增加p型擴散區域141’～143’之端部彼此在縱向重疊之寬度，需要使n型磊晶層101～104之每一層的厚度變薄，但是有藉由使n型磊晶層磊晶生長之次數(段數)增加，產生製造成本增加之問題。
如根據上述多段磊晶方式的以往方法2般，藉由對一層之n型磊晶層，進行複數次p型雜質之離子注入，使並列pn層180之p型區域182較以往方法1更在縱向垂直延伸。因此，雖然能夠減少使n型磊晶層磊晶生長之次數，但是為了形成p型區域182而進行的p型雜質之離子注入162、164之次數增加，因此即使在上述以往方法2中，亦產生製造成本增加之問題。
在根據上述溝槽埋入磊晶方式之以往方法3中，雖然能夠形成縱橫比高並且在縱向垂直延伸之p型區域但是需要高價的設備。再者，形成高縱橫比之溝槽，或在該溝槽之內部埋入磊晶層技術性有困難，需要處理時間。例如，為了在磊晶層之內部不產生空洞等之缺陷，需要花時間在溝槽之內部埋入磊晶層，故良率差之問題。
本發明之目的係為了解決上述以往技術所致的問題點，提供可以改善耐壓和導通電阻之折衷關係的半導體裝置之製造方法。

[用以解決課題之手段]
為了解決上述課題，達成本發明之目的，與本發明有關之半導體裝置之製造方法係一種具備交替重複配置第1導電型區域和第2導電型區域而構成的並列pn層之半導體裝置之製造方法，具有下述特徵。進行在半導體基板上磊晶生長複數第1導電型磊晶層而予以疊層的生長工程。進行注入工程，該工程係每次在上述生長工程中疊層上述第1導電型磊晶層時，將第2導電型雜質離子注入至上述第1導電型磊晶層，而在上述第1導電型磊晶層之內部形成第2導電型雜質區域；進行溝槽形成工程，該工程係在上述生長工程中使第1層之上述第1導電型磊晶層磊晶生長之後，於進行上述注入工程之前，形成從第1層之上述第1導電型磊晶層之表面到達至特定深度的第1溝槽。進行熱處理工程，該工程係藉由熱處理使分別被形成在複數上述第1導電型磊晶層之上述第2導電型雜質區域予以擴散，而形成在深度方向連結上述第2導電型雜質區域彼此而構成的上述第2導電型區域。在上述生長工程中，於使第2層之後的上述第1導電型磊晶層磊晶生長之時，在成為最表面層之上述第1導電型磊晶層之表面，形成新的上述第1溝槽，該新的上述第1溝槽係藉由因應下層之上述第1導電型磊晶層之上述第1溝槽被形成的凹陷而形成。在上述注入工程中，每次在上述生長工程中疊層上述第1導電型磊晶層之時，首先進行在上述第1導電型磊晶層之表面，以較上述第1溝槽之寬度更寬之寬度形成具有露出上述第1溝槽之開口部的第1遮罩之工程。之後，進行使用上述第1遮罩而離子注入上述第2導電型雜質，沿著上述第1溝槽之內壁而形成上述第2導電型雜質區域之工程。
再者，與該發明有關之半導體裝置之製造方法在上述發明中，係以在上述溝槽形成工程中，藉由乾蝕刻形成上述第1溝槽作為特徵。
再者，與該發明有關之半導體裝置之製造方法在上述發明中，係以在上述溝槽形成工程中，形成開口端之寬度較底面之寬度窄的上述第1溝槽作為特徵。
在者，與該發明有關之半導體裝置之製造方法在上述發明中，係以在上述熱處理工程中，形成交替重複配置上述第2導電型區域，和複數上述第1導電型磊晶層之由被挾持於上述第2導電型區域之間之部分所構成的上述第1導電型區域而構成的上述並列pn層作為特徵。
再者，在與該發明有關之半導體裝置之製造方法在上述發明中，係以上述溝槽形成工程中，在形成上述並列pn層之裝置區域形成上述第1溝槽，同時在包圍上述裝置區域之周圍的區域形成對準標記用之第2溝槽作為特徵。

[發明效果]
若藉由與本發明有關之半導體裝置之製造方法時，係一種具備有並列pn層之半導體裝置之製造方法，作為並列pn層之p型區域(第2導電型區域)，可以形成縱向垂直延伸，並且高縱橫比的p型區域。因此，可以達成改善耐壓和導通電阻之折衷關係的效果。
以下參照附件圖示，詳細說明與該發明有關之半導體裝置之製造方法之較佳實施型態。在本說明書及附件圖示中，在標示n或p之層或區域，分別意味著電子或電洞為多數載子。再者，在n或p標示+及-分別意味著比起無標示之層或區域為高雜質濃度及低雜質濃度。另外，在以下之實施型態之說明及附件圖示中，對相同的構成標示相同的符號，省略重複的說明。
[實施型態]
針對與實施型態有關之半導體裝置之製造方法，以製作(製造)耐壓400V等級以上(例如，650V)之半導體裝置之情形為例進行說明。圖1、3～7為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。圖2為放大表示圖1之雜質擴散用溝槽附近的剖面圖。圖8為表示與實施型態有關之半導體裝置之另一例的製造途中之狀態的剖面圖。圖9～11為從半導體基板之表面側觀看圖6之並列pn層之佈局之一例的俯視圖。
與實施型態有關之半導體裝置之製造方法係將漂移層設為在與半導體基板5之表面平行之方向(橫向)交替重複配置提高雜質濃度之n型區域61和p型區域62而構成之並列pn層60的超接合(SJ)半導體裝置之製造方法。在此，以製作MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之情況為例進行說明。
首先，如圖1所示般，在n+ 型起始基板(半導體晶圓)10上生長n型磊晶層1。n型磊晶層1之厚度t1係考慮例如在之後的工程形成的雜質擴散用溝槽(第1溝槽)31之深度d11，和使在之後的工程形成的p型雜質區域51在之後的熱擴散處理延伸於深度方向z(縱向)之時的朝n+ 型起始基板10側的最深位置而決定。具體而言，n型磊晶層1之厚度t1係以設為例如3μm以上7μm以下為佳。n型磊晶層1之n型雜質濃度為例如3×1015 /cm3 以上1×1016 /cm3 以下程度。
n+ 型起始基板10係將n型磊晶層1～4(參照圖3～6)疊層至特定製品厚度而構成的後述半導體基板(半導體晶圓)50之背面。在半導體基板5，從半導體基板5之表面觀看以矩陣狀之佈局設置裝置區域11，設置以格子狀之佈局包圍裝置區域11之周圍的切割線12。裝置區域11係指將半導體基板5切斷成各個晶片狀而進行單片化之時，成為半導體晶片的區域。在裝置區域11，之後經由工程，形成並列pn層60之n型區域61及p型區域62。
接著，在n型磊晶層1之與切割線12對應之部分，形成從n型磊晶層1之表面到達至特定深度的對準標記用之溝槽(以下，稱為對準標記用溝槽(第2溝槽))21。與該對準標記用溝槽21之形成同時，在與並列pn層60之p型區域62(參照圖6)之形成區域對應之部分形成溝槽31。藉由設置該溝槽(以下，稱為雜質擴散用溝槽)31，藉由每次在之後的工程使n型磊晶層1～3磊晶生長而進行的離子注入而導入至各n型磊晶層1～3之p型雜質，更容易擴散至縱向(溝槽31之深度方向)。
對準標記用溝槽21及雜質擴散用溝槽31係使用將與對準用溝槽21及雜質擴散用溝槽31之形成區域對應之部分分別予以開口之省略圖示之抗蝕遮罩，藉由乾蝕刻而被形成。該抗蝕遮罩之開口部之開口寬度係與例如雜質擴散用溝槽31之底面(下方)之寬度w11’相同程度。雜質擴散用溝槽31藉由側蝕刻，成為開口端(上方)之寬度w11較底面(下方)之寬度w11’寬的錐狀之剖面形狀(參照圖2)。
雜質擴散用溝槽31之側壁和雜質擴散用溝槽31之底面之延長線所構成的角度θ在矽內部即使為例如85°以上90°以下程度亦可。雜質擴散用溝槽31之深度d11係以n型磊晶層1之厚度t1之1/4倍以上為佳，例如n型磊晶層1之厚度t1為4μm程度之情況，以1μm以上2μm以下程度為佳。雜質擴散用溝槽31之深度d11即使為n型磊晶層1之厚度t1略相同亦可。即是，雜質擴散用溝槽31之深度d11若為n型磊晶層1之厚度t1之1倍以下即可。
雜質擴散用溝槽31係開口端之寬度w1越窄，並且深度d11越深越佳。其理由係因越縮窄雜質擴散用溝槽31之開口端之寬度w11，並且雜質擴散用溝槽31之深度d11越深，在並列pn層60之p型區域62，可以將p型雜質區域51之擴散縱橫比(=厚度d10/寬度w10)增加至2以上之故。雜質擴散用溝槽31之間距w31係與並列pn層60之p型區域62之重複間距w3略相同，因應耐壓而被設定。
對準標記用溝槽21之開口端之寬度w21及底面之寬度w21’係與雜質擴散用溝槽31相同具有錐狀之剖面形狀。對準標記用溝槽21之開口端之寬度w21及底面之寬度w21’例如分別較雜質擴散用溝槽31之開口端之寬度w11及底面之寬度w11’寬。對準標記用溝槽21之側壁和雜質擴散用溝槽31之底面之延長線構成之角度，例如與雜質擴散用溝槽31之側壁和雜質擴散用溝槽31之底面之延長線構成的角度θ略相同。
接著，除去對準標記用溝槽21及雜質擴散用溝槽31之形成使用的抗蝕遮罩。接著，藉由光微影及蝕刻，在n型磊晶層1之表面，形成將與並列pn層60之p型區域62之形成區域對應之部分予以開口之抗蝕遮罩41。抗蝕遮罩41之開口部41a之開口寬度w41(參照圖2)與並列pn層60之p型區域62之寬度w10略相同。再者，抗蝕遮罩41之開口部41a之開口寬度w41較雜質擴散用溝槽31之開口端之寬度w11寬。
抗蝕遮罩41之開口部41a之開口寬度w41即使為例如1μm以上2μm以下程度亦可。雜質擴散用溝槽31之開口端之寬度w11設為抗蝕遮罩41之開口部41a之開口寬度w41之0.8倍以下程度。接著，將抗蝕遮罩41作為遮罩，藉由將例如硼(B)等之p型雜質離子注入42，從露出於抗蝕遮罩41之開口部的n型磊晶層1之表面層，在n型磊晶層1之整個露出至雜質擴散用溝槽31之內壁之部分的表面層，選擇性地形成p型雜質區域51。即是，p型雜質區域51具有沿著雜質擴散用溝槽31之內壁的剖面形狀。其剖面形狀係在兩端具有沿著藉由雜質擴散用溝槽31之開口端之寬度w11和抗蝕遮罩41之開口部41a之開口寬度w41之寬度之大小的差異而形成的n型磊晶層1之表面的平坦部分和沿著雜質擴散用溝槽31之底面之寬度w11’之部分的略U字狀或略V字狀。
該p型雜質區域51從半導體基板5之表面觀看，在橫向最長的部分，具有與抗蝕遮罩41之開口部41a之開口寬度w41略相同的長度w51。p型雜質區域51之寬度w51係從後述半導體基板5之表面觀看到的p型雜質區域51之端部間的距離。P型雜質區域51之端部係指p型雜質區域51之從雜質擴散用溝槽31之內壁之表面層在n型磊晶層1之表面層延伸的部分。P型雜質之離子注入42之摻雜量即使為例如0.6×1013 /cm2 以上1.5×1013 /cm2 以下程度，例如1×1013 /cm2 亦可。
接著，如圖3所示般，於除去p型雜質區域51之形成使用的抗蝕遮罩41之後，在n型磊晶層1上磊晶生長n型磊晶層2。n型磊晶層2之n型雜質濃度與例如下層之n型磊晶層1之n型雜質濃度相同程度。n型磊晶層2也被磊晶生長在被形成於下層之n型磊晶層1之雜質擴散用溝槽31之內部。此時，在n型磊晶層2之表面，殘留由於不完全埋入被形成在下層之n型磊晶層1之雜質擴散用溝槽31而產生的凹陷，形成由該凹陷構成的新雜質擴散用溝槽32。
即是，n型磊晶層2之厚度t2設為在n型磊晶層2之表面，因應被形成在下層之n型磊晶層1之雜質擴散用溝槽31所致的凹陷而形成雜質擴散用溝槽32的厚度。n型磊晶層2沿著被形成於下層之n型磊晶層1之雜質擴散用溝槽31之內壁而被磊晶生長。因此，雜質擴散用溝槽32之開口端之寬度w12及底面之寬度分別較被形成在下層之n型磊晶層1之雜質擴散用溝槽31之開口端之寬度w11及底面之寬度w11’窄。並且，雜質擴散用溝槽32之深度d12較被形成在下層之n型磊晶層1之雜質擴散用溝槽31之深度d11淺。
接著，如圖4所示般，重複進行將抗蝕遮罩之形成、p型雜質之離子注入及n型磊晶層之磊晶生長設為一組的工程。依此，在與並列pn層60之p型區域62之形成區域對應之部分，形成n型磊晶層2、3，該n型磊晶層2、3形成有p型雜質區域52、53。p型雜質區域52係與被形成在n型磊晶層1之p型雜質區域51相同，從露出於抗蝕遮罩之開口部之n型磊晶層2之表面層，形成在整個n型磊晶層2之表面之雜質擴散用溝槽32之內壁之表面層。
在n型磊晶層3之表面，殘留由於不完全埋入被形成在下層之n型磊晶層2之雜質擴散用溝槽32而產生的凹陷，形成由該凹陷構成的新雜質擴散用溝槽33。p型雜質區域53係與被形成在n型磊晶層1之p型雜質區域51相同，從露出於抗蝕遮罩43之開口部之n型磊晶層3之表面層，形成在整個n型磊晶層3之表面之雜質擴散用溝槽33之內壁之表面層。並且，如圖5所示般，疊層不形成p型雜質區域之n型磊晶層4作為最表面層。
即使，取代n型磊晶層4，在n型磊晶層3之表面，疊層無摻雜之磊晶層亦可。在n型磊晶層4之表面形成由因應下層之n型磊晶層3之雜質擴散用溝槽33之凹陷所構成的雜質擴散用溝槽，與下層之n型磊晶層1～3相同，沿著該雜質擴散用溝槽之內壁而形成p型雜質區域亦可。在圖4表示將與並列pn層60之p型區域62之形成區域對應之部分予以開口的抗蝕遮罩43作為遮罩，藉由p型雜質之離子注入44，沿著n型磊晶層3之表面之雜質擴散用溝槽33之內壁而選擇性地形成p型雜質區域53之狀態。
即是，在本發明中，每次使n型磊晶層1～3磊晶生長時，進行一次p型雜質之離子注入。藉由該p型雜質之離子注入，沿著n型磊晶層1～3之各雜質擴散用溝槽31～33之內壁，分別形成成為並列pn層60之p型區域62的p型雜質區域51～53。用以形成p型雜質區域51～53之離子注入，分別使用在半導體基板5之橫向相同位置之部分具有相同開口寬度之開口部的抗蝕遮罩。
n型磊晶層3之表面之雜質擴散用溝槽33之開口端之寬度w13及底面之寬度，分別較被形成在n型磊晶層3之下層之n型磊晶層2之表面的雜質擴散用溝槽32之開口端之寬度w12及底面之寬度窄。並且，該雜質擴散用溝槽33之深度d13較n型磊晶層3之下層之n型磊晶層2之表面之雜質擴散用溝槽32之深度d12淺。即是，雜質擴散用溝槽之開口端之寬度及底面之寬度隨著越上層之n型磊晶層之表面之雜質擴散用溝槽越變窄。雜質擴散用溝槽之深度隨著越被形成在上層之n型磊晶層之表面的雜質擴散用溝槽越變淺。
如此一來，雜質擴散用溝槽31～33係開口端之寬度w11～w13、底面之寬度及深度d11～d13分別不同。因此，沿著雜質擴散用溝槽31～33之內壁而形成的p型雜質區域51～53之表面積也分別不同。具體而言，在p型雜質區域51～53之中，沿著最下層之n型磊晶層1之雜質擴散用溝槽31之內壁而形成之p型雜質區域51之表面積最大。沿著上層之n型磊晶層2、3之表面之雜質擴散用溝槽32、33之內壁而形成之p型雜質區域52、53係隨著越位於上層之n型磊晶層2、3，其表面積越小。
因此，將用以形成p型雜質區域51～53之離子注入摻雜量設為一定之情況，在表面積最大之p型雜質區域51，成為最高雜質濃度。用以形成p型雜質區域51～53之離子注入之摻雜量即使如此地一定亦可，即使如後述般不同亦可。例如，即使隨著越在上層之n型磊晶層2、3形成p型雜質區域52、53越提高離子注入之摻雜量，將p型雜質區域51～53設為略相同的n型雜質濃度亦可。藉由略相同的n型雜質濃度形成p型雜質區域51～53，可以使並列pn層60之p型區域62之雜質濃度在縱向均勻。雜質濃度均勻係指在包含由於製程之偏差而容許之誤差的範圍略相同的雜質濃度之意。
圖5表示除去為了在n型磊晶層3之表面之雜質擴散用溝槽33形成p型雜質區域53而使用之抗蝕遮罩43之後，在n型磊晶層3上進一步使n型磊晶層4磊晶生長之狀態。藉由至此為止之工程，製作在n+ 型起始基板10上依序疊層n型磊晶層1～4之半導體基板5。n+ 型起始基板10之露出面(n+ 型起始基板10之背面)構成半導體基板5之背面。n型磊晶層4之露出面構成半導體基板5之表面。即使在n型磊晶層4之露出面，因應下層之n型磊晶層3之雜質擴散用溝槽33所致的凹陷而形成雜質擴散用溝槽亦可，如圖5所示般，即使完全埋入該雜質擴散用溝槽33亦可。
最上層之n型磊晶層4之下層之n型磊晶層之表面之雜質擴散用溝槽(在圖5中，n型磊晶層3之表面之雜質擴散用溝槽33)之開口端之寬度及底面之寬度，隨著在最下層之n型磊晶層1上越疊層n型磊晶層，變得越窄。並且，最上層之n型磊晶層4之下層之n型磊晶層之表面之雜質擴散用溝槽之深度係隨著越在最下層之n型磊晶層1上疊層n型磊晶層越變淺。因此，在最上層之n型磊晶層4，容易完全埋入下層之n型磊晶層3之表面之雜質擴散用溝槽33。
再者，於使需要在表面形成雜質擴散用溝槽之某n型磊晶層(即是，中間層之n型磊晶層2、3)磊晶生長之時，不在其表面形成雜質擴散用溝槽32、33，再者，產生雜質擴散用溝槽32、33之深度d12、d13過淺之情形。在此情況，即使在n型磊晶層2、3，在深度方向與下層之n型磊晶層1、2之雜質擴散用溝槽31、32對向之位置，形成雜質擴散用溝槽32、33，或加深雜質擴散用溝槽32、33之深度d12、d13亦可。
再者，每次疊層n型磊晶層2～4時，分別在n型磊晶層2～4之表面，形成開口端之寬度及底面之寬度較下層之n型磊晶層1～3之對準標記用溝槽21～23窄的新對準標記用溝槽22～24。再者，在最下層之n型磊晶層1，如上述般，形成開口端之寬度w21及底面之寬度w21’較雜質擴散用溝槽31寬的對準標記用溝槽21。因此，即使在最上層之n型磊晶層4幾乎不形成雜質擴散用溝槽之情況，因在n型磊晶層4之表面殘留因應下層之n型磊晶層3之對準標記用溝槽23的凹陷，故可以形成由該凹陷所構成之對準標記用溝槽24。
接著，如圖6所示般，藉由熱處理(以下，稱為熱擴散處理)使被離子注入至n型晶層1～3之p型雜質擴散。在該熱擴散處理中，因n型磊晶層1～3中之p型雜質容易擴散至p型雜質濃度低的部分，故比起橫向先朝縱向擴散。具體而言，n型磊晶層1～3中之p型雜質朝n型磊晶層2～4之被埋入雜質擴散用溝槽31～33之內部的部分，及n型磊晶層2、3之被夾在相鄰的雜質擴散用溝槽31～33之底面間的部分擴散。因此，p型雜質區域51～53分別容易在縱向延伸，成為與p型雜質區域51～53之寬度(在圖1中以符號w51表示之第1方向x之長度)略相同的寬度w1之p型擴散區域51’～53’。
再者，藉由p型雜質區域51～53分別容易在縱向延伸，p型雜質區域51～53延伸而構成之p型擴散區域51’～53’之各擴散深度(縱向之長度)d1分別成為超過p型擴散區域51’～53’之寬度w1的1倍。依此，在深度方向相鄰之p型擴散區域51’～53’之端部彼此確實地在縱向重疊之狀態下，相鄰之p型擴散區域51’～53’彼此確實地被連結。依此，在整個被疊層多段之n型磊晶層1～4，p型擴散區域51’～53’彼此連結而形成在縱向垂直延伸之p型區域62。以該p型區域62和n型磊晶層1～4之被夾在相鄰的p型區域62之間的部分亦即n型區域61構成pn層60。
藉由p型雜質區域51～53分別容易在縱向延伸，並列pn層60之p型區域62之寬度w10與p型擴散區域51’～53’之寬度w1略相同。並且，可以以與熱擴散處理前略相同的寬度殘留n型磊晶層1～4之被夾在相鄰的p型區域62間之部分之寬度w2，即是並列pn層60之n型區域61之寬度。並列pn層60之n型區域61之寬度，例如與並列pn層60之p型區域62之寬度w10相同，例如即使為2μm以上4μm以下程度亦可。並列pn層60之p型區域62之重複間距w3即使為4μm以上8μm以下程度亦可。
雜質擴散用溝槽31～33之深度d11～d13越淺，n型磊晶層1～3中之p型雜質朝縱向擴散容易度越小，對應此，雖該p型雜質容易在橫向擴散，但是相較於上述以往方法1(參照圖23)，可以將並列pn層60之p型區域62，形成在縱向略垂直延伸。其理由係在本發明中，藉由沿著雜質擴散用溝槽31～33之內壁而分別形成p型雜質區域51～53，n型磊晶層1～3中之p型雜質較以往方法1更容易在縱向擴散之故。
再者，n型磊晶層1～3中之p型雜質於朝縱向擴散之後，朝橫向擴散。朝該橫向擴散之p型雜質，在n型磊晶層2～4之被埋入至雜質擴散用溝槽31～33之內部的部分，於橫向及縱向皆均勻擴散。因此，並列pn層60之p型區域62之雜質濃度在橫向及縱向皆略一樣。即使在並列pn層60和n+ 型起始基板10之間，及半導體基板5之表面(即是，n型磊晶層4之露出面)和並列pn層60之間，分別在橫向一樣殘留n型磊晶層之一部分亦可。
在n型磊晶層1之並列pn層60和n+ 型起始基板10之間於橫向一樣殘留的部分，作為例如n型緩衝區域而發揮功能。在n型磊晶層4之半導體基板5之表面和並列pn層60之間，於橫向一樣殘留之部分，在之後的工程中，藉由p型雜質之離子注入，形成MOS閘極構造之p型基極區域71、81(參照圖7、8)。因此，在n型磊晶層4之半導體基板5之表面和並列pn層60之p型區域62之間的部分，藉由使p型雜質區域53延伸至半導體基板5之表面而成為p型亦可，即使以n型磊晶層4之n型之原樣殘留亦可。
再者，即使與並列pn層60之p型區域62相同，使用雜質擴散用溝槽形成並列pn層60之n型區域61亦可。在此情況，即使在與並列pn層60之n型區域61之形成區域對應之部分形成雜質擴散用溝槽，藉由n型雜質之離子注入，沿著該雜質擴散用溝槽之內壁，而形成n型雜質區域。而且，若藉由在熱擴散處理時，使該n型雜質區域在縱向延伸而連結在縱向相鄰之n型擴散區域彼此，依此形成並列pn層60之n型區域61即可。
如此一來，即使在與並列pn層60之p型區域62相同使用雜質擴散用溝槽而形成並列pn層60之n型區域61之情況，取代n型磊晶層1～3，使非摻雜之磊晶層磊晶生長亦可。若用以形成成為並列pn層60之n型區域61之n型雜質區域的n型雜質之離子注入之摻雜量，設成與用以形成成為並列pn層60之p型區域62之p型雜質區域51～53的p型雜質之離子注入略相同的摻雜量即可。
並列pn層60即使設為從半導體基板5之表面觀看，配置成在與交替重複n型區域61和p型區域62之橫向(以下，稱為第1方向)x正交的橫向(以下，稱為第2方向)y延伸之條帶狀的佈局亦可(參照圖9)。再者，並列pn層60即使設為從半導體基板5之表面觀看，將p型區域62配置成矩陣狀，以包圍p型區域62之周圍之方式配置n型區域61的佈局亦可(參照圖10、11)。
在將p型區域62配置成矩陣狀之情況，即使p型區域62之俯視形狀為圓形狀亦可，即使為矩形狀亦可。再者，在將p型區域62配置成矩陣狀之情況，即使將p型區域62配置成在第1、2方向x、y分別以略等間隔相鄰，將n型區域61配置成包圍p型區域62之周圍的格子狀亦可(圖10)。或是，即使將p型區域62以特定間隔配置在第1方向x的列，以在第2方向y隔著一列和其他的p型區域62相鄰之方式，配置複數列亦可(圖11)。
接著，藉由一般的方法，在半導體基板5之表面側，形成MOS閘極構造、層間絕緣膜、源極電極及汲極電極。如圖7所示般，MOS閘極構造為平面閘極構造之情況，由p型基極區域71、n+ 型源極區域72、p+ 型接觸區域73、閘極絕緣膜74及閘極電極75所構成。p型基極區域71在半導體基板5之表面之表面層的並列pn層60之各p型區域62分別被選擇性地設置在與深度方向z對向之位置，與對向之p型區域62相接。
n+ 型源極區域72及p+ 型接觸區域73分別選擇性地被設置在p型基極區域71之內部。n+ 型源極區域72被設置在較p+ 型接觸區域73更靠近閘極電極75。閘極電極75隔著閘極絕緣膜74被設置在被夾在pn層60之n型區域61和n+ 型源極區域72之部分之表面上。閘極電極75即使隔著閘極絕緣膜74延伸至並列pn層60之n型區域61之表面上亦可。閘極電極75被層間絕緣膜76覆蓋。
源極電極77係經由層間絕緣膜76之觸孔而與n+ 型源極區域72及p+ 型源極區域73相接。在n型磊晶層4之表面形成雜質擴散用溝槽之情況，該雜質擴散用溝槽作為被埋入至該雜質擴散用溝槽之內部的源極電極77，和露出於該雜質擴散用溝槽之內壁的n+ 型源極區域72及p+ 型接觸區域73之接觸(接觸部)沿著該內壁而被形成的接觸溝槽發揮作用。汲極電極78被設置在成為n+ 型汲極區域之n+ 型起始基板10之背面(半導體基板5之背面)全面。
如圖8所示般，MOS閘極構造為溝槽閘極構造之情況，由p型基極區域81、閘極溝槽82、閘極絕緣膜83、閘極電極84、n+ 型源極區域85及p+ 型接觸區域86所構成。p型基極區域81在裝置區域11(參照圖1)被設置在半導體基板5之表面之表面層全體，與並列pn層60之n型區域61及p型區域62相接。閘極溝槽82係從半導體基板5之表面在深度方向z貫通p型基極區域81而到達至並列pn層60之n型區域61。
在閘極溝槽82之內部隔著閘極絕緣膜83設置有閘極電極84。n+ 型源極區域85及p+ 型接觸區域86分別選擇性地被設置在p型基極區域81之內部。n+ 型源極區域85被設置在較p+ 型接觸區域86更靠近閘極電極84。n+ 型源極區域85夾著溝槽82之內壁之閘極絕緣膜83而與閘極電極84對向。閘極電極84被層間絕緣膜87覆蓋。
源極電極88係經由層間絕緣膜87之觸孔而與n+ 型源極區域85及p+ 型源極區域86相接。在n型磊晶層4之表面形成雜質擴散用溝槽之情況，該雜質擴散用溝槽作為被埋入至該雜質擴散用溝槽之內部的源極電極88，和露出於該雜質擴散用溝槽之內壁的n+ 型源極區域85及p+ 型接觸區域86之接觸(接觸部)沿著該內壁而被形成的接觸溝槽發揮作用。汲極電極89被設置在成為n+ 型汲極區域之n+ 型起始基板10之背面(半導體基板5之背面)全面。
之後，沿著切割線12將半導體基板5(半導體晶圓)切割(切斷)進行單片化使成為各個晶片狀，依此完成SJ-MOSFET。
以上，如說明般，若藉由實施型態時，在疊層於起始基板上之第1層之n型磊晶層之與並列pn層之p型區域之形成區域對應之位置，形成寬度較並列pn層之p型區域之寬度窄的雜質擴散用溝槽，藉由p型雜質之一次離子注入，沿著該雜質擴散用溝槽之內壁形成成為並列pn層之p型區域的p型雜質區域。雜質擴散溝槽係將開口端之寬度設成較底面之寬度窄的錐狀之剖面狀之剖面形狀。如此一來，藉由在第1層之n型磊晶層形成雜質擴散用溝槽，之後，也可以在疊層起始基板上之第2層之後之n型磊晶層之表面，於第1層之n型磊晶層之雜質擴散用溝槽與深度方向對向之位置，形成由以因應第1層之n型磊晶層之雜質擴散用溝槽之尺寸(開口端之寬度’底面之寬度及深度)的尺寸產生的凹陷而形成的雜質擴散用溝槽。
因此，若藉由實施型態時，即使在每次疊層第2層之後的n型磊晶層進行一次的p型雜質之離子注入，亦可以沿著分別對應的n型磊晶層之雜質擴散用溝槽之內壁而形成成為並列pn層之p型區域的p型雜質區域。如此一來，比起藉由在疊層於起始基板上之複數n型磊晶層，分別沿著雜質擴散用溝槽之內壁而形成p型雜質區域，藉由p型雜質一次的離子注入，在n型磊晶層之表面層形成成為並列pn層之p型區域的p型雜質區域的以往方法1，可以在熱擴散處理中使該p型雜質區域在縱向更深地延伸，並且可以抑制該p型雜質區域朝橫向延伸之情形。依此，可以在縱向垂直延伸之高縱橫比的p型區域形成並列pn層，且該p型區域係該p型雜質區域在縱向熱擴散形成的p型擴散區域彼此在縱向連結而形成。因此，可以改善耐壓和導通電阻之折衷關係。
(實施例1)
接著，針對p型擴散區域51’～53’之擴散深度d1進行檢驗，該p型擴散區域51’～53’係沿著雜質擴散用溝槽31～33之內壁而形成的p型雜質區域51～53藉由熱擴散處理延伸而構成。圖12為表示模擬沿著實施例1之雜質擴散用溝槽之內壁之p型雜質區域之熱擴散處理後之p型雜質濃度分布之結果的特性圖。圖13為表示模擬以往例1之p型雜質區域之熱擴散處理後之p型雜質濃度分布之結果的特性圖。圖14為表示以往例1之半導體裝置之構造的剖面圖。
在圖12表示依據與上述實施型態有關之半導體裝置之製造方法，將硼離子注入42作為p型雜質而沿著雜質擴散用溝槽31之內壁在n型磊晶層1之內部形成p型雜質區域51之後，在藉由熱擴散處理使該p型雜質區域51延伸而形成的p型擴散區域51’取得的p型雜質濃度分布之結果(以下，稱為實施例1)。圖12之陰影部分為p型擴散區域51’。
作為比較，在圖13表示使用以往方法1，模擬藉由p型雜質之離子注入132，在n型磊晶層101之表面之表面層，形成p型雜質區域141之後，在藉由熱擴散處理使該p型雜質區域141延伸而形成的p型擴散區域141’取得的p型雜質濃度分布之結果(以下，稱為以往例1)。以往例1之不形成雜質擴散用溝槽之以外的條件與實施例1相同。圖13之陰影部分為p型擴散區域141’。
藉由圖12、13之結果，確認出在以往例1中，形成在橫向延伸之p型擴散區域141’，對此，在實施例1中，可以在雜質擴散用溝槽31之底面附近使p型雜質區域51朝縱向延伸，可以使其擴散深度Xj在縱向較以往例1之p型擴散區域141’之擴散深度Xj’更深。依此，在實施例1中，確認出可以使p型擴散區域51’～53’連結而形成的p型區域62成為較以往例1更在縱向延伸的狀態。即是，並列pn層60之n型區域61之寬度(電流路徑之寬度)在縱向略一樣。
具體而言，在實施例1中，如圖7所示般，確認出p型擴散區域51’～53’連結而形成的p型區域62，和夾在相鄰的p型區域62間之部分(即是，n型區域61)之pn接合面相對於半導體基板5之表面幾乎垂直。對此，如圖14所示般，在以往例1中，確認出p型擴散區域141’～143’連結而形成的p型區域152，和被夾在相鄰的p型區域152間之部分(即是，n型區域151)之pn接合面成為波浪狀態。即是，並列pn層150之n型區域151之寬度(電流路徑之寬度)局部性地變窄。
圖14所示之以往例1之MOS閘極構造係與圖7所示之實施例1相同的平面閘極構造。即是，以往例1之p型基極區域191、n+ 型源極區域192、p+ 型接觸區域193、閘極絕緣膜194、閘極電極195、層間絕緣膜196、源極電極197及汲極電極198之構成，與實施例1之p型基極區域71、n+ 型源極區域72、p+ 型接觸區域73、閘極絕緣膜74及閘極電極75、層間絕緣膜76、源極電極77及汲極電極78相同。
再者，即使針對沿著堆積在n型磊晶層1上之第2層之後的n型磊晶層之雜質擴散用溝槽之內壁而形成的p型擴散區域，亦取得幾乎與實施例1相同的模擬結果。再者，實施例1之p型擴散區域51’之擴散深度Xj係從n型磊晶層1之露出面的擴散深度，相當於在與上述實施型態有關之半導體裝置之製造方法中，於堆積n型磊晶層4之後進行的熱擴散處理後之p型擴散區域51’～53’之擴散深度d1之略一半的深度。
在此，將n型磊晶層1、101之厚度t1、t101設為4.0μm。再者，本發明者雖然將雜質擴散用溝槽31之開口端之寬度w11設為0.8μm，將雜質擴散用溝槽31之深度d11設為1.5μm，將雜質擴散用溝槽31之側壁和雜質擴散用溝槽31之底面之延長線構成的角度θ設為87°，但是若該些雜質擴散用溝槽31之各尺寸在上述範圍內時，本發明者確認能取得與實施例相同之效果。
(實施例2)
接著，針對並列pn層60之電荷平衡和耐壓和導通電阻之關係進行檢驗。圖15係表示與實施例2有關之半導體裝置之TCAD(Technology Computer-Aided Design)模擬模型的剖面圖。圖16為表示以往例2之半導體裝置之TCAD模擬模型的剖面圖。圖17為表示以往例2之並列pn層之電荷平衡和耐壓之關係的特性圖。圖18為表示以往例2之耐壓和導通電阻之關係的特性圖。
在圖15、16中，省略圖示閘極絕緣膜、源極電極及汲極電極。圖17之橫軸之中心為並列pn層之n型區域和p型區域的電荷平衡。在圖17之縱軸及圖18之橫軸，表示將以往例2之並列pn層150之n型區域151和p型區域152為電荷平衡之時的耐壓設為1.00而予以規格化的耐壓。在圖18之縱軸，表示將以往例2之並列pn層150之n型區域151和p型區域152為電荷平衡之時的導通電阻設為1.00而予以規格化的導通電阻。
圖15表示具備依據與上述實施型態有關之半導體裝置之製造方法而製作之半導體裝置之構造的溝槽閘極型MOSFET之並列pn層60之TCAD模擬模型(參照圖6、8，以下稱為實施例2)。在實施例2中，在n+ 型起始基板10上，疊層進行雜質擴散用溝槽之形成及p型雜質之離子注入之9個n型磊晶層，和不進行該p型雜質之離子注入的最上層之一個磊晶層而成為半導體基板5。將並列pn層60之p型區域62之重複間距w3設為6μm，將半導體基板5之磊晶層部分之厚度(即是，10層之n型磊晶層之總厚度)t11設為45μm。在實施例2中，與實施例1相同，並列pn層60之n型區域61之寬度在縱向一樣。
作為比較，在圖16表示具備藉由以往方法1製作之半導體裝置之構造的溝槽型MOSFET之並列pn層150之TCAD模擬模型(參照圖23，以下稱為以往例2)。在以往例2中，構成半導體基板105之n型磊晶層之疊層數、MOS閘極構造、並列pn層150之p型區域152之重複間距w203，及半導體基板105之磊晶層部分之厚度(即是，10層之n型磊晶層之總厚度)t111與實施例2相同。在以往例2中，與實施例1相同，並列pn層150之n型區域151之寬度局部性地變窄。
藉由圖17所示之結果，確認出實施例2無論在電荷平衡及電荷非平衡之狀態下，並列pn層之n型區域和p型區域和平均雜質量差皆較同條件之以往例2可以更提升耐壓。在圖17中，實施例2及以往例2皆係3個資料點中，正中央之資料點(p型雜質量≒n型雜質量，在圖17中顯示為「p≒n」)為電荷平衡之狀態，左邊的資料點(p型雜質量＜n型雜質量，在圖17中顯示為「p＜n」)及右邊之資料點(p型雜質量＞n型雜質量，在圖17顯示為「p＞n」)為電荷平非平衡之狀態。
藉由圖18所示之結果，確認出實施例2無論在電荷平衡及電荷非平衡之狀態下，並列pn層之n型區域和p型區域和平均雜質量差皆較同條件之以往例2更提升改善耐壓和電阻之折衷關係。在圖18中，箭號A所指之方向係耐壓和導通電阻之折衷關係被改善的方向。
電荷平衡係並列pn層之n型區域和p型區域之平均雜質量略相同之情況。電荷平非衡係並列pn層之n型區域和p型區域之平均雜質量不同之情況。雖然省略圖示，但是即使在具備依據與上述實施型態有關之半導體裝置之製作方法而製作之半導體裝置之構造的平面閘極型MOSFET中亦取得與實施例2相同之效果。
在上述中，本發明不限定於上述實施型態，能夠在不脫離本發明之主旨的範圍進行各種變更。例如，上述實施型態中，雖然以並列pn層之n型區域和p型區域之各寬度設為相同之情況為例進行說明，但是即使使並列pn層之n型區域和p型區域之寬度不同亦可。在並列pn層之n型區域和p型區域之寬度不同之情況，例如，藉由以並列pn層之n型區域及p型區域之各平均雜質成為略相同之方式，設定各個的雜質濃度，可以成為電荷平衡。
再者，本發明即使將疊層在起始基板上之複數n型磊晶層設為各不同的厚度亦可，即使在起始基板和形成並列pn層之n型磊晶層之間疊層成為n型緩衝層之n型磊晶層亦可。再者，本發明可以使用矽(Si)或碳化矽(SiC)作為半導體材料。在使用例如雜質難擴散之碳化矽作為半導體材料之情況，可以縮短使成為並列pn層之pn型區域(或是n型區域及p型區域)之雜質區域在縱向延伸之熱擴散處理之處理時間。
再者，若用以形成並列pn層之p型區域的離子注入之摻雜使用硼或鋁(Al)等之一般的受體。用以形成並列pn層之n型區域的離子注入之摻雜劑，或使n型磊晶層磊晶生長之時摻雜的摻雜劑，若使用磷(P)或砷(As)等之一般供體即可。再者，本發明即使使導電型(n型、p型)反轉亦同樣成立。

[產業上之利用可行性]
如上述般，與本發明有關之半導體裝置之製造方法對具備藉由多段磊晶方式而製造出之並列pn層的超接合半導體裝置有效用。
1～4‧‧‧n型磊晶層
5‧‧‧半導體基板
10‧‧‧n+型起始基板
11‧‧‧裝置區域
12‧‧‧切割線
21～24‧‧‧對準標記用溝槽
31～33‧‧‧雜質擴散用溝槽
41、43‧‧‧抗蝕遮罩
41a‧‧‧抗蝕遮罩之開口部
42、44‧‧‧離子注入
51～53‧‧‧p型雜質區域
51’～53’‧‧‧p型擴散區域
60‧‧‧並列pn層
61‧‧‧並列pn層之n型區域
62‧‧‧並列pn層之p型區域
71、81‧‧‧p型基極區域
72、85‧‧‧n+型源極區域
73、86‧‧‧p+型接觸區域
74、83‧‧‧閘極絕緣膜
75、84‧‧‧閘極電極
76、87‧‧‧層間絕緣膜
77、88‧‧‧源極電極
78、89‧‧‧汲極電極
82‧‧‧閘極溝槽
d1‧‧‧p型擴散區域之擴散深度
d10‧‧‧並列pn層之p型區域之厚度
d11～d13‧‧‧雜質擴散用溝槽之深度
t1、t2‧‧‧n型磊晶層之厚度
T11‧‧‧半導體基板之磊晶層部分之厚度
w1‧‧‧p型擴散區域之寬度
w10‧‧‧並列pn層之p型區域之厚度
w11‧‧‧雜質擴散用溝槽之開口端之寬度
w11’‧‧‧雜質擴散用溝槽之底面之寬度
w12、w13‧‧‧雜質擴散用溝槽之開口端之寬度
w2‧‧‧n型磊晶層之被夾在相鄰的p型區域間之部分的寬度
W21‧‧‧對準用標記溝槽之開口端之寬度
W21’‧‧‧對準用標記溝槽之底面之寬度
W3‧‧‧並列pn層之n型區域和p型區域之重複間距
W31‧‧‧雜質擴散用溝槽之間距
W41‧‧‧抗蝕遮罩之開口部之開口寬
W51‧‧‧p型擴散區域之寬度
X‧‧‧平行於半導體基板之表面的方向(第1方向 橫向)
y‧‧‧在平行於半導體基板之表面，並且與第1方向正交之方向(第2方向 橫向)
Z‧‧‧半導體基板之深度方向(縱向)
θ‧‧‧雜質擴散用溝槽之側壁和雜質擴散用溝槽之底面之延長線構成的角度
圖1為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。
圖2為放大表示圖1之雜質擴散用溝槽附近的剖面圖。
圖3為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。
圖4為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。
圖5為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。
圖6為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。
圖7為表示與實施型態有關之半導體裝置之製造途中之狀態的剖面圖。
圖8為表示與實施型態有關之半導體裝置之另外一例的製造途中之狀態的剖面圖。
圖9為表示從半導體基板之表面側觀看圖6之並列pn層之佈局之一例的俯視圖。
圖10為表示從半導體基板之表面側觀看圖6之並列pn層之佈局之一例的俯視圖。
圖11為表示從半導體基板之表面側觀看圖6之並列pn層之佈局之一例的俯視圖。
圖12為表示模擬實施例1之沿著雜質擴散用溝槽之內壁而形成之p型雜質區域之熱擴散處理後之p型雜質濃度分布之結果的特性圖。
圖13為表示模擬以往例1之p型雜質區域之熱擴散處理後之p型雜質濃度分布之結果的特性圖。
圖14為表示以往例1之半導體裝置之構造的剖面圖。
圖15為表示與實施例2有關之半導體裝置之TCAD模擬模型的剖面圖。
圖16為以往例2之半導體裝置之TCAD模擬模型的剖面圖。
圖17為表示以往例2之並列pn層之電荷平衡和耐壓之關係的特性圖。
圖18為表示以往例2之耐壓和導通電阻之關係的特性圖。
圖19為表示根據以往方法1之並列pn層之形成途中之狀態的剖面圖。
圖20為表示根據以往方法1之並列pn層之形成途中之狀態的剖面圖。
圖21為表示根據以往方法1之並列pn層之形成途中之狀態的剖面圖。
圖22為表示根據以往方法1之並列pn層之形成途中之狀態的剖面圖。
圖23為表示根據以往方法1之並列pn層之形成途中之狀態的剖面圖。
圖24為表示根據以往方法2之並列pn層之形成途中之狀態的剖面圖。
圖25為表示根據以往方法2之並列pn層之形成途中之狀態的剖面圖。
圖26為表示根據以往方法2之並列pn層之形成途中之狀態的剖面圖。
圖27為表示根據以往方法2之並列pn層之形成途中之狀態的剖面圖。
圖28為表示根據以往方法2之並列pn層之形成途中之狀態的剖面圖。

Claims (5)

  1. 一種半導體裝置之製造方法，其係 具備有交替重複配置第1導電型區域和第2導電型區域而構成之並列pn層的半導體裝置之製造方法，其特徵在於，包含： 生長工程，其係使複數第1導電型磊晶層磊晶生長並疊層在半導體基板上； 注入工程，其係每次在上述生長工程中疊層上述第1導電型磊晶層時，將第2導電型雜質離子注入至上述第1導電型磊晶層，而在上述第1導電型磊晶層之內部形成第2導電型雜質區域； 溝槽形成工程，其係在上述生長工程中使第1層之上述第1導電型磊晶層磊晶生長之後，於進行上述注入工程之前，形成從第1層之上述第1導電型磊晶層之表面到達至特定深度的第1溝槽；及 熱處理工程，其係藉由熱處理使分別被形成在複數上述第1導電型磊晶層之上述第2導電型雜質區域予以擴散，而形成在深度方向連結上述第2導電型雜質區域彼此而構成的上述第2導電型區域， 在上述生長工程中，於使第2層之後的上述第1導電型磊晶層磊晶生長之時，在成為最表面層之上述第1導電型磊晶層之表面，形成新的上述第1溝槽，該新的上述第1溝槽係藉由因應下層之上述第1導電型磊晶層之上述第1溝槽被形成的凹陷而形成； 在上述注入工程中， 每次在上述生長工程中疊層上述第1導電型磊晶層時，進行： 在上述第1導電型磊晶層之表面，以較上述第1溝槽之寬度更寬之寬度形成具有露出上述第1溝槽之開口部的第1遮罩之工程；和 使用上述第1遮罩而離子注入上述第2導電型雜質，沿著上述第1溝槽之內壁而形成上述第2導電型雜質區域之工程。
  2. 如請求項1記載之半導體裝置之製造方法，其中 在上述溝槽形成工程中，藉由乾蝕刻形成上述第1溝槽。
  3. 如請求項2記載之半導體裝置之製造方法，其中 在上述溝槽形成工程中，形成開口端之寬度較底面之寬度窄的上述第1溝槽。
  4. 如請求項1至3中之任一項記載之半導體裝置之製造方法，其中 在上述熱處理工程中，形成交替重複配置上述第2導電型區域，和複數上述第1導電型磊晶層之由被挾持於上述第2導電型區域之間之部分所構成的上述第1導電型區域而構成的上述並列pn層。
  5. 如請求項1至4中之任一項記載之半導體裝置之製造方法，其中 在上述溝槽形成工程中，在形成上述並列pn層之裝置區域形成上述第1溝槽，同時在包圍上述裝置區域之周圍的區域形成對準標記用之第2溝槽。
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