TWI405250B - 半導體元件雜質濃度分布控制方法與相關半導體元件 - Google Patents

Description

半導體元件雜質濃度分布控制方法與相關半導體元件

本發明係有關一種半導體元件雜質濃度分布控制方法，特別是指一種在同一雜質摻雜製程步驟中，使不同區域具有不同雜質濃度的方法。本發明也有關於一種利用前述方法所製作之半導體元件。

半導體元件雜質摻雜製程用以改變半導體材料電性，以符合元件操作的需求。一般以光阻或自我對準(self-align)方式，來定義摻雜範圍，以離子植入技術來執行雜質的摻雜。由於在同一道雜質摻雜步驟中，植入的離子劑量、加速電壓等是相同的，因此在先前技術中，若需要對不同區域作不同濃度的摻雜，只能另以光罩定義不同摻雜範圍，以另外一道摻雜步驟來完成。

第1圖顯示先前技術橫向擴散金屬氧化物半導體元件(LDMOS元件)剖面圖，第1圖所示之LDMOS元件為以下半導體製程步驟所形成之結果：一基板11中以離子植入技術將N型雜質植入，形成一N型埋層12；再於基板11上形成一磊晶層；接下來，在該磊晶層中，定義P型井區13的圖案，並以離子植入技術將P型雜質摻雜於該P型井區13；在該磊晶層中，定義N型井區14的圖案，並以離子植入技術將N型雜質摻雜於該N型井區14；接下來在P型井區13之一中定義本體區16的圖案，並以離子植入技術將雜質摻雜於該本體區16；再接下來定義並形成淺溝槽隔離區(shallow trench isolation,STI) 15；接著，分別定義P型濃摻雜區17及N型濃摻雜區18，並以離子植入技術分別將對應的P型雜質摻雜於該P型濃摻雜區17及將N型雜質摻雜於N型濃摻雜區18；再接下來形成閘極結構19。由於上述先前技術使用單一光罩與單一離子植入技術形成N型埋層12，因此，N型埋層12不論是與P型井區13接觸的區域或是與N型井區14接觸的區域，其N型雜質的濃度都是一樣的。而與該N型埋層12接觸之P型井區13中包含本體區16，在LDMOS元件正常操作模式，該本體區16會耦接至一相對高電壓，這使P型井區13與N型埋層12間相較其他區域容易發生崩潰。

隨著元件尺寸的縮小與元件所需承受的操作電壓的增加，上述的先前技術必須具有較高的崩潰防護電壓來防止崩潰。依據先前技術，要有較高的崩潰防護電壓，可於形成該N型埋層12時，降低離子植入的劑量，但如此一來，該N型埋層12與N型井區14的接觸阻值也隨之升高，影響該N型埋層12隔絕元件與基板的效果，同樣限制了元件的應用範圍。

另外，當半導體元件需要以離子植入技術進行較低濃度的雜質摻雜時，由於離子植入機台硬體的限制，無法產生適合的夠低劑量離子束，因此往往無法符合半導體元件需要較低濃度雜質摻雜的需求。

有鑑於此，本發明即針對上述先前技術之不足，提出一種半導體元件雜質濃度分布控制方法以及利用前述方法所製作之半導體元件。

本發明目的之一在提供一種半導體元件雜質濃度分布控制方法。

本發明的另一目的在提供一種半導體元件。

為達上述之目的，就其中一個觀點言，本發明提供了一種半導體元件雜質濃度分布控制方法，包含以下步驟：提供一基板；於該基板上，定義一摻雜範圍，該摻雜範圍具有至少一第一區域；以一屏蔽圖案部分遮蔽該第一區域；以及將雜質摻雜於該摻雜範圍內，使得該第一區域內之雜質連成一體，且具有相較於無任何屏蔽圖案而直接摻雜時較低的雜質摻雜濃度。

上述半導體元件雜質濃度分布控制方法中，可更包含一加熱擴散步驟，以確使該第一區域內之雜質連成一體。

在其中一種實施型態中，該摻雜範圍更具有一第二區域，其中，相較於第一區域，第區域內包含密度較低的屏蔽圖案或不包含屏蔽圖案(亦即圖案密度為零)，以使該第二區域的雜質濃度較第一區域高。

上述半導體元件雜質濃度分布控制方法中，該屏蔽圖案可為光阻或硬遮罩，而該摻雜範圍可為一埋層或深井區。

就再另一個觀點言，本發明提供了一種半導體元件，包含：一基板；位於該基板內之一摻雜區，此摻雜區內包含第一與第二區域，兩區域具有不同之摻雜濃度；於該基板內與該第一區域接觸之第一井區，此第一井區與該摻雜區具有相同傳導型態；以及於該基板內與該第二區域接觸之第二井區，此第二井區與該摻雜區具有相反傳導型態；其中，該摻雜區係以單一雜質摻雜步驟，藉由在第一與第二區域上形成不同密度的屏蔽圖案而形成。

上述半導體元件例如但不限於可為一橫向擴散金屬氧化物半導體元件或一靜電防護元件。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

本發明的重點在於：在同一雜質摻雜步驟中，使不同區域具有不同雜質濃度；或是，以較高劑量的雜質摻雜步驟，植入形成較低濃度的摻雜區，以突破離子植入機台的硬體限制。

請參閱第2-5圖，顯示本發明的一個實施例，本實施例以一具有N型埋層之橫向擴散金屬氧化物半導體元件(LDMOS元件)為例，說明如何藉由在同一雜質摻雜製程步驟中，使不同區域具有不同雜質濃度，以一方面增加LDMOS元件的崩潰防護電壓、另方面維持N型埋層與N型井區間的接觸阻值，但不增加額外的微影與離子植入等步驟。

如第2圖所示，首先提供一基板11，該基板11例如為一矽基板。第3圖顯示，在形成光阻20後、進行離子植入(如圖中箭頭所示意)，並使離子擴散以形成雜質摻雜區12a與12b，構成N型埋層12。由於光阻20的圖案並非完全打開N型埋層區域，而是在其中部分位置形成屏蔽圖案(如圖中中央部份所示意)，此屏蔽圖案擋住部分雜質離子的植入，因此在其下方乃形成較低濃度的N型埋層區12b，而未受屏蔽圖案遮蔽的周圍區域則形成雜質濃度相對較高的N型埋層區12a。雖然雜質離子並非全面性植入於N型埋層區12b中，亦即N型埋層區12b中有些部份並未直接植入雜質離子，但藉由適當安排屏蔽圖案的密度，在離子擴散過程中，可使N型埋層區12b中的雜質連成一體，根據發明人的實驗結果，並不會造成任何電性上的問題。所述離子擴散可以是離子植入後的自然擴散，或藉由額外的加熱擴散步驟來達成。

屏蔽圖案的密度、樣式與分布並無任何限制，僅需在植入後的擴散步驟中，可使N型埋層區12b中的雜質均勻擴散分布即可。第4A-4E圖舉例示出數個屏蔽圖案的上視圖，但顯然本發明並不侷限於所舉各例，而可再做各種變化。屏蔽圖案可以如第4A圖所示的矩形，也可以如第4B圖所示之圓形，當然亦可為其他任意多邊形或不規則形狀；另外，屏蔽圖案亦可為第4C圖所示之開孔形式。屏蔽圖案或其開孔的分布可以如第4A-4C圖成規則分布，或如第4D、4E圖所示成不規則分布，且各遮蔽或開孔部分的大小亦可相同或不同。

接著，如第5圖所示，再透過磊晶生長、微影、離子植入、沉積、蝕刻等步驟，即可在基板11上形成磊晶層，並在磊晶層中形成P型井區13、N型井區14、本體區16、淺溝槽隔離區15、P型濃摻雜區17、N型濃摻雜區18、及在磊晶層上形成閘極結構19，而構成與第1圖相似的LDMOS元件。但與第1圖相較，其間重大的差異在於：在本發明的LDMOS元件中，本體區16下方的N型埋層區12b濃度較低，因此P型井區13與N型埋層區12b所形成之接面具有較高的崩潰防護電壓；但N型埋層12a則具有較高的濃度，因此其與N型井區14的接觸阻值並不會升高。

需說明的是，在本實施例中，N型埋層區12b並不需要與本體區16下方之P型井區13完全對齊，僅需能夠降低該P型井區13下方局部N型埋層中的雜質摻雜濃度，以提高崩潰防護電壓即可。如第5圖所示，N型淡埋層12b的範圍不必與其上之P型井區13完全重疊。

此外，本實施例係以包含N型埋層與磊晶層的LDMOS元件為例，但如不包含N型埋層與磊晶層，而以N型深井區取代N型埋層時，亦同樣可應用本發明。

上述實施例係說明可將本發明應用於LDMOS元件中，以提高元件的崩潰防護電壓而不改變其他區域的雜質摻雜濃度。但本發明的應用範圍不限於此，在某些情形況下需求可能相反，亦即可能需要在不改變其他區域的雜質摻雜濃度的條件下，降低元件的崩潰防護電壓，例如，在製作靜電防護元件時，即可能有此需求。此情況下，可藉由類似方式，使靜電防護元件下方局部區域的雜質摻雜濃度較高，而使其他區域的雜質摻雜濃度較低，換言之是在進行離子植入時，以屏蔽圖案部分遮蔽其他區域，但打開靜電防護元件下方的局部區域；如此，根據本發明，可以單一光罩與單一離子植入技術來形成不同摻雜濃度的區域，來提高元件靜電防護性能、或節省製程步驟。

又，上述實施例中，係形成兩種不同摻雜濃度的區域，但當然亦可用相同的方法，改變屏蔽圖案的密度，以形成三種或更多不同摻雜濃度的區域；此外，第3圖中係完全打開N型埋層12a的上方，但當然亦可僅部分打開N型埋層12a的上方，亦即在N型埋層12a與12b的上方皆形成屏蔽圖案，但使N型埋層12a上方的屏蔽圖案密度較低，N型埋層12b上方的屏蔽圖案密度較高。從另一角度言之，可將第3圖中N型埋層12a上方無屏蔽圖案的安排方式，視為屏蔽圖案密度較低的一個較佳特例，其中圖案密度=0。

請參閱第6A-6C圖，顯示本發明的另一個實施例，本實施例在說明如何利用本發明，達成離子植入技術中，低植入劑量的要求。在半導體元件中，經常以離子植入機台將含有雜質元素的物質加以離子化，透過電場加速以及磁場的篩選，將雜質離子加速為離子束，植入元件內部；因其離子束的生成與控制的原理，其離子束的密度與離子束電流有其限制；當元件有低於離子植入機台所能達到的植入劑量規格時，可以利用本發明，來達成低於硬體所能達成的低植入劑量極限。第6A圖顯示形成一低摻雜區的光阻21後，進行離子植入(如圖中箭頭所示意)，其中受植入的區域因為屏蔽圖案的遮蔽，擋住部分雜質離子的植入，而形成複數個局部摻雜區22a。第6B圖顯示第6A圖的上視圖，離子束透過光阻21中的矩形孔洞，將雜質植入基板11中。當然，如先前參考第4A-4E圖時所述，光阻21亦可為其他圖案。第6C圖示出完成離子植入後的基板11，經過一擴散步驟，使摻雜的雜質均勻擴散分布而構成連成一體的低摻雜區域22b。

上述各實施例皆以光阻作為屏蔽圖案的材料，實際上，屏蔽圖案的材料，並不限於光阻，在半導體元件製造過程中，常常利用其他材料，例如氧化矽、氮化矽、氫氧化矽、多晶矽、金屬等來作為硬遮罩，亦同樣適用於本發明。

此外，上述各實施例皆以離子植入技術為例，係因為目前離子植入技術廣泛的運用於雜質摻雜，實際上，除了離子植入技術之外，雜質摻雜亦可以電漿浸潤佈植(plasma immersion implantation)來完成。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，本發明不限於用以形成N型摻雜區，亦當然可用以形成P型摻雜區；再如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，屏蔽圖案的形狀與大小在同一個元件中，並不限於一種，可以在相同一道製程中，同時使用一種以上或是不同大小的屏蔽圖案；再如，在同一元件中，可在不同雜質摻雜程序中利用本發明，並不限於一道摻雜製程；另外，本發明不限於應用於橫向擴散金屬氧化物半導體元件，可應用於任何半導體元件或光電元件，如各種二極體、光二極體、雙載子電晶體、接面電晶體、或各種金屬氧化物半導體元件等。因此，本發明的範圍應涵蓋上述及其他所有等效變化。

11．．．基板

12．．．N型埋層

12a．．．N型埋層(較高濃度)

12b．．．N型埋層(較低濃度)

13．．．P型井區

14．．．N型井區

15．．．淺溝槽隔離區

16．．．本體區

17．．．P型濃摻雜區

18．．．N型濃摻雜區

19．．．閘極結構

20,21．．．光阻

22a‧‧‧局部摻雜區

22b‧‧‧低摻雜區域

第1圖示出先前技術之LDMOS元件元件的剖視圖。

第2-5圖以具有N型埋層之LDMOS元件為例說明本發明的第一實施例，其中第4A-4E圖舉例示出數種屏蔽圖案的上視圖。

第6A-6C圖示出本發明的第二實施例，說明可以利用本發明，來達成低於硬體所能達成的低植入劑量極限。

11．．．基板

12a．．．N型埋層(較高濃度)

12b．．．N型埋層(較低濃度)

13．．．P型井區

14．．．N型井區

15．．．淺溝槽絕緣區

16．．．本體區

17．．．P型濃摻雜區

18．．．N型濃摻雜區

19．．．閘極結構

Claims (6)

1. 一種半導體元件，包含：一基板；位於該基板內之一摻雜區，此摻雜區內包含第一與第二區域，兩區域具有不同之摻雜濃度；於該基板內與該第一區域接觸之第一井區，此第一井區與該摻雜區具有相同傳導型態；以及於該基板內與該第二區域接觸之第二井區，此第二井區與該摻雜區具有相反傳導型態；其中，該摻雜區係以單一雜質摻雜步驟，藉由在第一與第二區域上形成不同密度的屏蔽圖案而形成。
2. 如申請專利範圍第1項所述之半導體元件，其中此半導體元件為一橫向擴散金屬氧化物半導體元件或一靜電防護元件。
3. 如申請專利範圍第1項所述之半導體元件，其中該第一與第二區域之一的屏蔽圖案密度為0。
4. 如申請專利範圍第1項所述之半導體元件，其中該摻雜區為一埋層或深井區。
5. 如申請專利範圍第1項所述之半導體元件，其中該第二區域之摻雜濃度較低，以在該第二井區與該第二區域之間形成較高的崩潰防護電壓。
6. 如申請專利範圍第1項所述之半導體元件，其中該第二區域之摻雜濃度較高，以在該第二井區與該第二區域之間形成較低的崩潰防護電壓。