CN102222609B - 半导体元件杂质浓度分布控制方法与相关半导体元件 - Google Patents

Abstract

本发明提出一种半导体元件杂质浓度分布控制方法与相关半导体元件。该半导体元件杂质浓度分布控制方法包括以下步骤：提供基板；于该基板上，定义掺杂范围，该掺杂范围具有第一区域与第二区域；以一屏蔽图案部分遮蔽该第一区域；将杂质掺杂于该掺杂范围内，使得该第一区域内的杂质连成一体，且具有相较于无任何屏蔽图案或包含密度较低的屏蔽图案的第二区域，具有较低的杂质掺杂浓度通过磊晶生长，于该磊晶层中，形成与该第一区域接触的第一井区，此第一井区与该第一区域具有相同传导型态；以及形成与该第二区域接触的第二井区，此第二井区与该第二区域具有相反传导型态；一横向扩散金属氧化物半导体元件形成于该基板中，其包括该掺杂范围、该第一井区、与该第二井区。

Description

半导体元件杂质浓度分布控制方法与相关半导体元件

技术领域

本发明涉及一种半导体元件杂质浓度分布控制方法，特别是指一种在同一杂质掺杂制程步骤中，使不同区域具有不同杂质浓度的方法。本发明也有关于一种利用前述方法所制作的半导体元件。

背景技术

半导体元件杂质掺杂制程用以改变半导体材料电性，以符合元件操作的需求。一般以光阻或自我对准(self-align)方式，来定义掺杂范围，以离子植入技术来执行杂质的掺杂。由于在同一道杂质掺杂步骤中，植入的离子剂量、加速电压等是相同的，因此在现有技术中，若需要对不同区域作不同浓度的掺杂，只能另以光罩定义不同掺杂范围，以另外一道掺杂步骤来完成。

图1显示现有技术横向扩散金属氧化物半导体元件(LDMOS元件)剖面图，图1所示的LDMOS元件为以下半导体制程步骤所形成的结果：一基板11中以离子植入技术将N型杂质植入，形成一N型埋层12；再于基板11上形成一磊晶层；接下来，在该磊晶层中，定义P型井区13的图案，并以离子植入技术将P型杂质掺杂于该P型井区13；在该磊晶层中，定义N型井区14的图案，并以离子植入技术将N型杂质掺杂于该N型井区14；接下来在P型井区13之一中定义本体区16的图案，并以离子植入技术将杂质掺杂于该本体区16；再接下来定义并形成浅沟槽隔离区(shallow trench isolation，STI)15；接着，分别定义P型浓掺杂区17及N型浓掺杂区18，并以离子植入技术分别将对应的P型杂质掺杂于该P型浓掺杂区17及将N型杂质掺杂于N型浓掺杂区18；再接下来形成栅极结构19。由于上述现有技术使用单一光罩与单一离子植入技术形成N型埋层12，因此，N型埋层12不论是与P型井区13接触的区域或是与N型井区14接触的区域，其N型杂质的浓度都是一样的。而与该N型埋层12接触的P型井区13中包含本体区16，在LDMOS元件正常操作模式，该本体区16会耦接至一相对高电压，这使P型井区13与N型埋层12间相较其它区域容易发生崩溃。

随着元件尺寸的缩小与元件所需承受的操作电压的增加，上述的现有技术必须具有较高的崩溃防护电压来防止崩溃。依据现有技术，要有较高的崩溃防护电压，可于形成该N型埋层12时，降低离子植入的剂量，但如此一来，该N型埋层12与N型井区14的接触阻值也随之升高，影响该N型埋层12隔绝元件与基板的效果，同样限制了元件的应用范围。

另外，当半导体元件需要以离子植入技术进行较低浓度的杂质掺杂时，由于离子植入机台硬件的限制，无法产生适合的够低剂量离子束，因此往往无法符合半导体元件需要较低浓度杂质掺杂的需求。

有鉴于此，本发明即针对上述现有技术的不足，提出一种半导体元件杂质浓度分布控制方法以及利用前述方法所制作的半导体元件。

发明内容

本发明目的之一在于克服现有技术的不足与缺陷提供一种半导体元件杂质浓度分布控制方法。

本发明的另一目的在于，提供一种半导体元件。

为达上述目的，就其中一个观点言，本发明提供了一种半导体元件杂质浓度分布控制方法，包含以下步骤：提供一基板；于该基板上，定义一掺杂范围，该掺杂范围具有一第一区域与一第二区域；以一屏蔽图案部分遮蔽该第一区域；将杂质掺杂于该掺杂范围内，使得该第一区域内的杂质连成一体，相较于无任何屏蔽图案或包含密度较低的屏蔽图案的第二区域，具有较低的杂质掺杂浓度；通过磊晶生长，于该掺杂范围上方、该基板中形成一磊晶层；于该磊晶层中，形成与该第一区域接触的第一井区，此第一井区与该第一区域具有相同传导型态；以及形成与该第二区域接触的第二井区，此第二井区与该第二区域具有相反传导型态；其中，一横向扩散金属氧化物半导体元件形成于该基板中，其包括该掺杂范围、该第一井区、与该第二井区。

上述半导体元件杂质浓度分布控制方法中，可更包含一加热扩散步骤，以确使该第一区域内的杂质连成一体。

在其中一种实施例中，该掺杂范围更具有一第二区域，其中，相较于第一区域，第二区域内包含密度较低的屏蔽图案或不包含屏蔽图案(亦即图案密度为零)，以使该第二区域的杂质浓度较第一区域高。

上述半导体元件杂质浓度分布控制方法中，该屏蔽图案可为光阻或硬屏蔽，而该掺杂范围可为一埋层或深井区。

就再另一个观点言，本发明提供了一种半导体元件，包含：一基板；位于该基板内的一掺杂区，此掺杂区内包含第一与第二区域，两区域具有不同的掺杂浓度；于该基板内与该第一区域接触的第一井区，此第一井区与该掺杂区具有相同传导型态；以及于该基板内与该第二区域接触的第二井区，此第二井区与该掺杂区具有相反传导型态；其中，该掺杂区以单一杂质掺杂步骤，通过在第一与第二区域上形成不同密度的屏蔽图案而形成，且该第一井区与该第二井区形成于该掺杂区上方、该基板中的一磊晶层，且该半导体元件为一横向扩散金属氧化物半导体元件；其中该第二区域的掺杂浓度较低或较高，以在该第二井区与该第二区域之间形成对应较高或较低的崩溃防护电压。

上述半导体元件例如但不限于可为一横向扩散金属氧化物半导体元件或一静电防护元件。

下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1标出现有技术的LDMOS元件元件的剖视图；

图2-5以具有N型埋层的LDMOS元件为例说明本发明的第一实施例，其中图4A-4E举例示出数种屏蔽图案的上视图；

图6A-6C标出本发明的第二实施例，说明可以利用本发明，来达成低于硬件所能达成的低植入剂量极限。

图中符号说明

11     基板

12     N型埋层

12a    N型埋层(较高浓度)

12b    N型埋层(较低浓度)

13     P型井区

14     N型井区

15     浅沟槽隔离区

16     本体区

17     P型浓掺杂区

18     N型浓掺杂区

19     栅极结构

20，21 光阻

22a    局部掺杂区

22b    低掺杂区域

具体实施方式

本发明中的附图均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

本发明的重点在于：在同一杂质掺杂步骤中，使不同区域具有不同杂质浓度；或是，以较高剂量的杂质掺杂步骤，植入形成较低浓度的掺杂区，以突破离子植入机台的硬件限制。

请参阅图2-5，显示本发明的一个实施例，本实施例以一具有N型埋层的横向扩散金属氧化物半导体元件(LDMOS元件)为例，说明如何通过在同一杂质掺杂制程步骤中，使不同区域具有不同杂质浓度，以一方面增加LDMOS元件的崩溃防护电压、另方面维持N型埋层与N型井区间的接触阻值，但不增加额外的微影与离子植入等步骤。

如图2所示，首先提供一基板11，该基板11例如为一硅基板。图3显示，在形成光阻20后、进行离子植入(如图中箭头所示意)，并使离子扩散以形成杂质掺杂区12a与12b，构成N型埋层12。由于光阻20的图案并非完全打开N型埋层区域，而是在其中部分位置形成屏蔽图案(如图中中央部份所示意)，此屏蔽图案挡住部分杂质离子的植入，因此在其下方形成较低浓度的N型埋层区12b，而未受屏蔽图案遮蔽的周围区域则形成杂质浓度相对较高的N型埋层区12a。虽然杂质离子并非全面性植入于N型埋层区12b中，亦即N型埋层区12b中有些部份并未直接植入杂质离子，但通过适当安排屏蔽图案的密度，在离子扩散过程中，可使N型埋层区12b中的杂质连成一体，根据发明人的实验结果，并不会造成任何电性上的问题。所述离子扩散可以是离子植入后的自然扩散，或通过额外的加热扩散步骤来达成。

屏蔽图案的密度、样式与分布并无任何限制，仅需在植入后的扩散步骤中，可使N型埋层区12b中的杂质均匀扩散分布即可。图4A-4E举例示出数个屏蔽图案的上视图，但显然本发明并不局限于所举各例，而可再做各种变化。屏蔽图案可以如图4A所示的矩形，也可以如图4B所示的圆形，当然亦可为其它任意多边形或不规则形状；另外，屏蔽图案亦可为图4C所示的开孔形式。屏蔽图案或其开孔的分布可以如图4A-4C成规则分布，或如图4D、4E所示成不规则分布，且各遮蔽或开孔部分的大小亦可相同或不同。

接着，如图5所示，再透过磊晶生长、微影、离子植入、沉积、蚀刻等步骤，即可在基板11上形成磊晶层，并在磊晶层中形成P型井区13、N型井区14、本体区16、浅沟槽隔离区15、P型浓掺杂区17、N型浓掺杂区18、及在磊晶层上形成栅极结构19，而构成与图1相似的LDMOS元件。但与图1相较，其间重大的差异在于：在本发明的LDMOS元件中，本体区16下方的N型埋层区12b浓度较低，因此P型井区13与N型埋层区12b所形成的接面具有较高的崩溃防护电压；但N型埋层12a则具有较高的浓度，因此其与N型井区14的接触阻值并不会升高。

需说明的是，在本实施例中，N型埋层区12b并不需要与本体区16下方的P型井区13完全对齐，仅需能够降低该P型井区13下方局部N型埋层中的杂质掺杂浓度，以提高崩溃防护电压即可。如图5所示，N型淡埋层12b的范围不必与其上的P型井区13完全重叠。

此外，本实施例以包含N型埋层与磊晶层的LDMOS元件为例，但如不包含N型埋层与磊晶层，而以N型深井区取代N型埋层时，亦同样可应用本发明。

上述实施例说明可将本发明应用于LDMOS元件中，以提高元件的崩溃防护电压而不改变其它区域的杂质掺杂浓度。但本发明的应用范围不限于此，在某些情形况下需求可能相反，亦即可能需要在不改变其它区域的杂质掺杂浓度的条件下，降低元件的崩溃防护电压，例如，在制作静电防护元件时，即可能有此需求。此情况下，可通过类似方式，使静电防护元件下方局部区域的杂质掺杂浓度较高，而使其它区域的杂质掺杂浓度较低，换言之是在进行离子植入时，以屏蔽图案部分遮蔽其它区域，但打开静电防护元件下方的局部区域；如此，根据本发明，可以单一光罩与单一离子植入技术来形成不同掺杂浓度的区域，来提高元件静电防护性能、或节省制程步骤。

又，上述实施例中，形成两种不同掺杂浓度的区域，但当然亦可用相同的方法，改变屏蔽图案的密度，以形成三种或更多不同掺杂浓度的区域；此外，图3中完全打开N型埋层12a的上方，但当然亦可仅部分打开N型埋层12a的上方，亦即在N型埋层12a与12b的上方皆形成屏蔽图案，但使N型埋层12a上方的屏蔽图案密度较低，N型埋层12b上方的屏蔽图案密度较高。从另一角度言之，可将图3中N型埋层12a上方无屏蔽图案的安排方式，视为屏蔽图案密度较低的一个较佳特例，其中图案密度＝0。

请参阅图6A-6C，显示本发明的另一个实施例，本实施例在说明如何利用本发明，达成离子植入技术中，低植入剂量的要求。在半导体元件中，经常以离子植入机台将含有杂质元素的物质加以离子化，通过电场加速以及磁场的筛选，将杂质离子加速为离子束，植入元件内部；因其离子束的生成与控制的原理，其离子束的密度与离子束电流有其限制；当元件有低于离子植入机台所能达到的植入剂量规格时，可以利用本发明，来达成低于硬件所能达成的低植入剂量极限。图6A显示形成一低掺杂区的光阻21后，进行离子植入(如图中箭头所示意)，其中受植入的区域因为屏蔽图案的遮蔽，挡住部分杂质离子的植入，而形成多个局部掺杂区22a。图6B显示图6A的上视图，离子束透过光阻21中的矩形孔洞，将杂质植入基板11中。当然，如先前参考图4A-4E时所述，光阻21亦可为其它图案。图6C标出完成离子植入后的基板11，经过一扩散步骤，使掺杂的杂质均匀扩散分布而构成连成一体的低掺杂区域22b。

上述各实施例皆以光阻作为屏蔽图案的材料，实际上，屏蔽图案的材料，并不限于光阻，在半导体元件制造过程中，常常利用其它材料，例如氧化硅、氮化硅、氢氧化硅、多晶硅、金属等来作为硬屏蔽，亦同样适用于本发明。

此外，上述各实施例皆以离子植入技术为例，因为目前离子植入技术广泛的运用于杂质掺杂，实际上，除了离子植入技术之外，杂质掺杂亦可以电浆浸润布植(plasma immersion implantation)来完成。

以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，本发明不限于用以形成N型掺杂区，亦当然可用以形成P型掺杂区；再如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如深井区等；又如，屏蔽图案的形状与大小在同一个元件中，并不限于一种，可以在相同一道制程中，同时使用一种以上或是不同大小的屏蔽图案；再如，在同一元件中，可在不同杂质掺杂程序中利用本发明，并不限于一道掺杂制程；另外，本发明不限于应用于横向扩散金属氧化物半导体元件，可应用于任何半导体元件或光电元件，如各种二极管、光二极管、双载子晶体管、接面晶体管、或各种金属氧化物半导体元件等。因此，本发明的范围应涵盖上述及其它所有等效变化。

Claims (4)

1.一种半导体元件，其特征在于，包含：

一基板；

位于该基板内的一掺杂区，此掺杂区内包含第一与第二区域，两区域具有不同的掺杂浓度；

于该基板内与该第一区域接触的第一井区，此第一井区与该掺杂区具有相同传导型态；以及

于该基板内与该第二区域接触的第二井区，此第二井区与该掺杂区具有相反传导型态；

其中，该掺杂区以单一杂质掺杂步骤，通过在第一与第二区域上形成不同密度的屏蔽图案而形成，且该第一井区与该第二井区形成于该掺杂区上方、该基板中的一磊晶层，且该半导体元件为一横向扩散金属氧化物半导体元件；其中该第二区域的掺杂浓度较低或较高，以在该第二井区与该第二区域之间形成对应较高或较低的崩溃防护电压。

2.如权利要求2所述的半导体元件，其中，此半导体元件为一横向扩散金属氧化物半导体元件或一静电防护元件。

3.如权利要求2所述的半导体元件，其中，该第一与第二区域之一的屏蔽图案密度为0。

4.如权利要求2所述的半导体元件，其中，该掺杂区为一埋层或深井区。

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