CN109004019B - 功率器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000002513 implantation Methods 0.000 claims abstract description 75
- 238000002347 injection Methods 0.000 claims abstract description 66
- 239000007924 injection Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 27
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 24
- 230000002829 reductive effect Effects 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 238000000206 photolithography Methods 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 description 34
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 13
- 238000009826 distribution Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000007943 implant Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- -1 boron ions Chemical class 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000007847 structural defect Effects 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Composite Materials (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明提供一种功率器件包括衬底、形成在衬底上的外延层、形成在所述外延层的第一掺杂区及与第一掺杂区相连的第二掺杂区、形成在所述第二掺杂区的终端结构，所述终端结构包括形成在第二掺杂区的多个间隔设置的第一注入区、形成在所述第二掺杂区的多个与第一注入区正交的第二注入区、形成在所述第二掺杂区的氧化层、形成在所述氧化层上的多个场板及引线层，所述第一注入区的横向长度与所述第二掺杂区的横向长度相同，所述第一注入区、第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面，所述场板与从相邻两个第二注入区之间露出的第二掺杂区对应设置。本发明还提供功率器件的制造方法，增强所述功率器件的耐压降低制造成本。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域,尤其涉及一种功率器件及其制造方法。
背景技术
功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，而功率器件为了得到一定的电流能力，通常由很多的元胞并联组成。在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因为击穿一般不会发生在元胞内部。但是最外面的元胞会由于电场集中而发生击穿。因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构称之为终端结构。
目前，采用平面工艺制作的功率器件，其结终端结构主要在主结边缘处(常是弯曲的)设置一些延伸结构，使主结耗尽区向外扩展的作用，从而降低其内的电场强度，最终提高功率器件的耐压，然而这种终端结构所需空间较大，需要较高的成本。
发明内容
本发明提供了一种提升功率器件的耐压性能、缩小功率器件的尺寸、制备成本低的功率器件。
为解决上述技术问题，一方面，本发明提供以下技术方案来实现。
一种功率器件，其包括第一导电类型的衬底、形成在所述衬底上的第一导电类型的外延层、形成在所述外延层的第二导电类型的第二掺杂区及与所述第一掺杂区相连的第二导电类型的第二掺杂区、形成在所述第二掺杂区的终端结构，所述终端结构包括形成在所述第二掺杂区的多个间隔设置的具有第二导电类型的第一注入区、形成在所述第二掺杂区的多个与第一注入区正交且具有第一导电类型的第二注入区、形成在所述第二掺杂区的氧化层、形成在所述氧化层上的引线层及多个场板，所述第一注入区的横向长度与所述第二掺杂区的横向长度相同，所述第一注入区、所述第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面，所述场板与从相邻两个第二注入区之间露出的第二掺杂区对应设置。
本发明提供一种功率器件，其有益效果为：采用类似超结结构来改变半导体表面电场的分布，同时，所述场板也会对所述功率器件表面电场起到调制作用，最终使所述功率器件表面电场呈现均匀分布。本发明能够缓解所述功率器件表面的电场集中，使其耐压能尽量达到平面结的击穿电压，提高所述功率器件的性能。
另一方面，本发明还提供一种功率器件的制造方法，其包括以下步骤：
S401：提供一个第一导电类型的衬底：
S402：在所述衬底上形成第一导电类型的外延层；
S403：在所述外延层上形成第二导电类型的第一掺杂区及第二导电类型的第二掺杂区；
S404：在所述第二掺杂区形成多个第一注入区；
S405：在所述第二掺杂区形成多个间隔设置的第二注入区，所述第一注入区、所述第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面；
S406：在所述外延层上表面沉积一层氧化层，对所述氧化层进行刻蚀，保留所述第一注入区与所述第二注入区上表面的氧化层；
S407：在所述氧化层上形成多个间隔设置的场板及引线层，所述场板与从相邻两个第二注入区之间露出的第二掺杂区对应设置。
本发明提供的一种功率器件的制造方法，其有益效果为：通过在所述功率器件形成第二掺杂区，在所述第二掺杂区形成第一注入区，接着在所述第二掺杂区形成多个第一注入区及第二注入区，在所述氧化层上沉积形成引线及多个场板，在所述功率器件耐压时，所述功率器件的终端结构的横向优先耗尽，所述场板具有减小所述功率器件表面电场的作用，可以使所述功率器件表面电场均匀分布，所述终端结构形成在所述第二掺杂区，所述第一注入区、所述第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面，减小了所述终端结构的体积，增强了所述功率器件的耐压性能，降低了制造成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的功率器件的结构示意图；
图2至图13为本发明的功率器件的制造方法的过程图；
图14为本发明的功率器件的制造方法的流程图。
图中：功率器件1；衬底10；外延层20；第一掺杂区30；第二掺杂区40；终端结构50；第一注入区51；第一横向注入区511；第一纵向注入区512；第二注入区52；氧化层53；场板54；多晶硅层55；引线层56；第三掺杂区60。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
参阅附图1及图9，本发明提供一种功率器件1包括第一导电类型的衬底10、形成在所述衬底10上的第一导电类型的外延层20、形成在所述外延层20的第二导电类型的第一掺杂区30及与所述第一掺杂区30相连的第二导电类型的第二掺杂区40、形成在所述第二掺杂区40的终端结构50，所述终端结构50包括形成在所述第二掺杂区40的多个间隔设置的具有第二导电类型的第一注入区51、形成在所述第二掺杂区40的多个与第一注入区51正交且具有第一导电类型的第二注入区52、形成在所述第二掺杂区40的氧化层53、形成在所述氧化层53上的多个场板54及引线层56，所述第一注入区51的横向长度与所述第二掺杂区40的横向长度相同，所述第一注入区51、所述第二注入区52及从相邻两个第二注入区52之间露出的第二掺杂区40位于同一平面，所述场板54与从相邻两个第二注入区52之间露出的第二掺杂区40对应设置。
本发明提供一种功率器件1，通过在所述第二掺杂区40表面形成终端结构50，所述终端结构50包括多个间隔设置的第一注入区51、与所述第一注入区51正交的第一注入区52及多个场板54，且所述第一注入区51、第二注入区52及从相邻两个第二注入区52之间露出的第二掺杂区40位于同一平面，即所述终端结构50位于所述第二掺杂区40上，所述终端结构50通过形成多个PN结(图未示)来改变所述功率器件1表面电场的分布，同时，所述场板54也会对所述功率器件1表面电场起到调制作用，最终使所述功率器件1表面电场呈现均匀分布。本发明能够缓解所述功率器件1表面的电场集中，使其耐压能尽量达到平面结的击穿电压，提高所述功率器件1的性能。所述终端结构50起到了调节所述功率器件1表面电场集中和耐压性能的作用，缩小了所述终端结构50的横向面积，在所述终端结构50的纵向未设置额外结构，整体缩小了所述功率器件1的尺寸，提高了所述功率器件1的集成度。降低了制造成本。
可以理解，在所述功率器件1表面形成所述氧化层53，一方面所述氧化层53为绝缘体，若没有任何缺陷，则它的击穿将主要是雪崩增式的本征击穿，即强电场导致载流子倍增而产生很大的反向电流，产生这种本征击穿的电场很强，则相应的本征击穿电压很高。若存在缺陷(例如空洞或者裂缝等)，则会出现局部电场集中现象，容易产生内部放电而形成许多导电通道，从而使得击穿电压下降，可见，所述氧化层53的击穿电压与所述氧化层53的结构缺陷有着密切关系，此外，如果所述氧化层53中存在较大的应力，将容易产生裂缝等结构缺陷，则将会导致击穿电压降低，正因为所述氧化层53中一般存在有杂质、缺陷等，因此在使用所述功率器件1时，需要降低工作电压，通常是降低3倍左右。另一方面，理论上所述氧化层53是不导电的(即没有导电流通过)，但如果所述氧化层53不完整，其中存在缺陷或杂质所引起的导电通路，则将会出现明显的漏电流，因此所述氧化层53具有保护所述终端结构50的作用。
进一步地，所述功率器件1还包括形成在所述外延层20的第一导电类型的第三掺杂区60，所述第三掺杂区60与所述第二掺杂区40间隔设置且位于所述第二掺杂区40远离所述第一掺杂区30的一侧，所述第一掺杂区30、第二掺杂区40及第三掺杂区60的掺杂浓度依次减小。
可以理解，所述第一掺杂区30与所述第二掺杂区40相连，所述第三掺杂区60为轻掺杂的第一导电类型，与所述第一掺杂区30及所述第二掺杂区40的导电类型不同，具有平衡所述功率器件1内电场的作用，同时可以保护所述第一掺杂区30及所述终端结构50漏电的作用。
进一步地，所述第二掺杂区40的掺杂浓度、第一注入区51的注入浓度及第二注入区52的注入浓度依次增大。
可以理解，多个所述第二注入区52间隔排列在所述第一注入区51中间，且所述第一注入区51与所述第二注入区52的导电类型不同，第二导电类型的所述第一注入区51与其相邻的第一导电类型的所述第二注入区52形成PN结，同样所述第一导电类型的第二注入区52与相邻的第二导电类型的第二掺杂区40形成PN结，即类似P/N超结结构，来改变所述功率器件1表面电场的分布，在所述功率器件1表面横向形成多个PN结，在功率器件1通入电压使其表面横向全部耗尽，从而不会对所述第二掺杂区40造成影响，增强了所述功率器件1的耐压性能。所述场板54也会对所述功率器件1表面电场起到调制作用，最终使所述功率器件1表面电场呈现均匀分布。本发明能够缓解所述功率器件1表面的电场集中，使其耐压能尽量达到平面结的击穿电压，提高所述功率器件1的性能。
参阅图2至图13及图14，另一方面，本发明还提供一种功率器件1的制造方法，其包括以下步骤：
S401：提供一个第一导电类型的衬底10：
具体的，请参阅图2，提供一个第一导电类型的衬底10，所述衬底10的材料可以是硅或锗，在本实施方式中，选用高纯度硅作为衬底10的材料，所述衬底10为重掺杂的第一导电类型，如此，便于实现，且可以降低制造成本。
可以理解，晶体管和集成电路都是在半导体片的表面来制作的，这里所说的半导体片即为衬底10。一般衬底不仅起着电气性能的作用，而且也起着机械支撑的作用。
S402：在所述衬底10上形成第一导电类型的外延层20；
具体的，请参阅图3，外延生长可以是同质外延层，生长外延层20和衬底10是同一种材料，也可以是异质外延层，外延生长的薄膜材料和衬底10材料不同，或者说生长化学组分、甚至是物理结构和衬底完全不同的外延层20，实现外延生长也有很多方法，包括分子束外延，超高真空化学气相沉积，常压及减压外延等，本实施方式中优选同质外延，即化学气相沉积法得到满足要求的外延层20。这种方法设备简单，外延层的各种参数容易控制，重复性好。化学气相沉积法是反应物质在气态条件下与基体表面相互作用，并在基体表面形成一种金属或化合物固态薄膜或镀层。其中所述衬底10为重掺杂的第一导电类型，所述外延层20为轻掺杂的第一导电类型，在其他实施方式中，所述衬底10也可以为第二导电类型，所述外延层20为第一导电类型。
S403：在所述外延层20上形成第二导电类型的第一掺杂区30及第二导电类型的第二掺杂区40；
具体的，请参阅图4、图5及图6，依次在所述外延层20中间位置进行光刻，注入第二导电类型形成第一掺杂区30，接着在所述第一掺杂区30相邻位置进行光刻，注入第二导电类型形成第二掺杂区40，最后在所述外延层20进行光刻，注入第一导电类型形成第三掺杂区60，所述第一掺杂区30与所述第二掺杂区40相连，完成后在所述外延层进行光刻，注入第一导电类型离子形成第三掺杂区60，所述第二掺杂区40位于所述第一掺杂区30及所述第三掺杂区60之间，所述第一掺杂区30、第二掺杂区40及第三掺杂区60的浓度依次减小。
可以理解，在本实施方式中，进行所述第一掺杂区30的光刻过程为：先在所述外延层20形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶(图未示)，之后采用具有所述第一掺杂区30图形的掩膜版对所述光刻胶进行曝光，再进行显影，得到具有所述第一掺杂区30图形的光刻胶。以具有所述第一掺杂区30图形的光刻胶为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第一掺杂区30的图形开口(图未示)。然后以具有所述第一掺杂区30图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层20区域，进而在所述外延层20上形成所述一定厚度的第一掺杂区30。此后可采用化学清洗等方法去除光刻胶和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。完成光刻后注入第二导电类型离子，其中注入第二导电类型的离子为硼离子，注入浓度在4E12-6E12之间，同样的所述第二掺杂区40的光刻过程及所述第三掺杂区60的光刻过程与所述第一掺杂区30光刻过程相同，形成所述第二掺杂区40注入的离子为硼离子，注入浓度在2E13-5E13之间，形成所述第三掺杂区50注入的离子为磷离子。需要说明的是，所述第一掺杂区30、第二掺杂区40、第三掺杂区60形成顺序不限于本实施方式中的顺序。
可以理解，在所述外延层20依次形成第一掺杂区30、第二掺杂区40及第三掺杂区60，其中，所述第一掺杂区30为第二导电类型对所述功率器件1起到保护作用，所述第二掺杂区40为第二导电类型与所述外延层20导电类型不同，在所述功率器件1加入电压时，所述第二掺杂区40与所述外延层20形成PN结，提高所述功率器件1的耐压，同时所述第三掺杂区60防止所述功率器件1的有源区(图未示)电流截止作用。
S404：在所述第二掺杂区40形成多个第一注入区51；
具体的，请参阅图7，所述第一注入区51包括多个第一横向注入区511及多个第一纵向注入区512，所述多个第一横向注入区511间隔排列，所述多个第一纵向注入区512间隔排列，所述多个第一横向注入区511与所述第一纵向注入区512正交相连。
可以理解，在形成所述第二掺杂区40后，在所述第二掺杂区40进行光刻并注入第二导电类型形成第一横向注入区511，在本实施方式中，进行所述第一横向注入区511的光刻过程为：先在所述第二掺杂区40形成刻蚀阻挡层，然后在刻蚀阻挡层上形成光刻胶，之后采用具有所述第一横向注入区511图形的掩膜版对所述光刻胶进行曝光，再进行显影，得到具有所述第一横向注入区511图形的光刻胶。以具有所述第一横向注入区511图形的光刻胶为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第一横向注入区511的图形开口。然后以具有所述第一横向注入区511图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层区域，进而在所述第二掺杂区40上形成所述一定厚度的第一横向注入区511。此后可采用化学清洗等方法去除光刻胶和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。在本实施方式中，所述第一纵向注入区312的制备方法与所述第一横向注入区511的制备方法相同，且所述第一横向注入区511的浓度与所述第一纵向注入区512的浓度相同，在所述第二掺杂区40光刻结束后，注入第二导电类型的硼离子，注入的浓度为5E13。
可以理解，本实施方式中，为了便于描述建立如图7所示的坐标系，所述第一横向注入区511(沿X轴方向)间隔设置，所述第一纵向注入区512(Y轴方向)刚好位于相邻两个所述第一横向注入区511之间，为了便于制备形成满足要求的所述第一注入区51，优先形成所述第一横向注入区511，且所述第一横向注入区511的横向长度与所述第二掺杂区40的横向长度相同，所述第一注入区51的浓度大于所述第二掺杂区40的浓度，便于后续制备工艺。
S405：在所述第二掺杂区40形成多个间隔设置的第二注入区52，所述第一注入区、所述第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面；
具体的，请参阅图8，在本实施方式中，进行所述第二注入区52的光刻过程为：先在所述第二掺杂区40形成刻蚀阻挡层，然后在刻蚀阻挡层上形成光刻胶，之后采用具有所述第二注入区52图形的掩膜版对所述光刻胶进行曝光，再进行显影，得到具有所述第二注入区52图形的光刻胶。以具有所述第二注入区52图形的光刻胶为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第二注入区52的图形开口。然后以具有所述第二注入区52图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述第二掺杂区40区域，进而在所述第二掺杂区40上形成所述一定厚度的第二注入区52。此后可采用化学清洗等方法去除光刻胶和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。完成后注入第一导电类型离子，注入的浓度为4E13，所述第二注入区52的注入浓度小于所述第一注入区51的注入浓度。
可以理解，在所述第二掺杂区40表面形成多个第一注入区51及间隔设置的所述第二注入区52，所述第一注入区51的浓度大于所述第二注入区52的浓度，且所述第一注入区51与所述第二注入区52的导电类型不同，在所述功率器件1加入电压时，所述第一注入区51与相邻的第二注入区52形成PN结，所述终端结构50实现分压不会对所述第二掺杂区40造成影响，所述第一注入区51、所述第二注入区52及从相邻两个第二注入区52之间露出的第二掺杂40区位于同一平面，未额外增加所述终端结构50的面积，降低了制造成本。
S406：所述外延层20上表面沉积一层氧化层53，对所述氧化层53进行刻蚀，保留所述第一注入区51与所述第二注入区52上表面的氧化层53；
具体的，请参阅图9及图10，在所述外延层20上，在高温炉管中通入氧气，进行生长所述氧化层53，接着对所述氧化层53进行刻蚀，保留所述第一注入区51与所述第二注入区52上表面的氧化层53，在本实施方式中，也可以保留至少露出部分所述第一掺杂区30及部分所述第三掺杂区60的氧化层53，对所述氧化层53刻蚀采用干法刻蚀得到满足要求的所述氧化层53，所述氧化层53的厚度大于10000埃，其中高温炉管的温度可以为1000～1200℃。
可以理解，本实施方式中，在所述外延层20上表面高温并通入氧气，使所述外延层20上生长一定厚度的氧化层53，所述氧化层53的材质为二氧化硅，可以通过热氧化法形成，也可以通过物理气相沉积法、化学气相沉积法形成，为精确控制所述氧化层53的厚度，优选采用原子层沉积法，考虑到抑制所述衬底10的热预算，避免热载流子效应，所述氧化层53为低温氧化物层，通常为氧化硅层。所述氧化层53的厚度如果太薄，会影响到所述第二掺杂40区的形状，导致所述功率器件1失效，因此所述氧化层53具有保护所述终端结构50的作用。
S407：在所述氧化层53上形成多个间隔设置的场板54及引线层56，所述场板54与从相邻两个第二注入区52之间露出的第二掺杂区40对应设置。
具体的，请参阅图11、图12及图13，在所述外延层20淀积一层多晶硅层55，对所述多晶硅层55刻蚀并保留所述第二掺杂区40上表面的多晶硅层55及至少露出部分所述第一掺杂区30，并在所述多晶硅层55进行刻蚀形成多个场板54，同时在所述氧化层53边缘回刻形成引线层56。本实施方式中，形成多个所述场板54的大小相同，所述场板54与所述相邻两个第二注入区52之间露出的第二掺杂区40对应，在所述功率器件1处于耗尽状态下，若要增加所述功率器件1的耐压，可以增加所述第二掺杂区40的长度，有利于减小所述终端结构50的曲面部分电场强度。
可以理解，在所述氧化层53淀积形成多个所述场板54，所述场板54的大小均相同，且所述场板54位于第二导电类型的第二掺杂区40上，所述场板54主要用于较低电压分立器件(250V以下)和高压集中的一种终端技术，所述场板54可以调制所述第二掺杂区40表面电场均匀分布的作用。
可以理解，所述场板54主要用于较低电压分立器件和高压集成电路中的一种终端技术，所述场板54主要有金属和电阻两种，金属场板可与一个欧姆接触电阻相连，也可孤立覆盖在PN结终端的绝缘介质上成为浮空板或在其上另施加所需的电压，由于金属场板边缘附近是高电场区，它限制着器件的击穿电压，在高电场表面区的氧化层53上覆盖高电阻多晶硅层55的方法，这种高电阻多晶硅层55把金属场板与等位环连接起来，从而使这两者间的电压均匀降落在多晶硅中，消除了金属场板边缘附近的电场集中现象。本实施方式中，采用多晶硅场板，多晶场板比金属场板易控制刻蚀形成满足要求的尺寸。多晶硅场板使所述功率器件1表面的电场分布更均匀，显著提高了所述功率器件1的击穿电压。
可以理解，为了更进一步详细说明，在所述多晶硅层55上方还有一层介质层(图未示)，该介质层覆盖所述场板54及引线层56，所述场板54作为形成所述功率器件1的栅极(图未示)，所述第一掺杂区30上方的所述多晶硅层55为所述功率器件1的源极(图未示)，所述引线层56与所述功率器件1的有源区(图未示)的栅极(图未示)连接。当该栅极加入电压，所述终端结构50形成多个PN结实现分压，相当于在所述外延层20增加了耐压层，从而增强了所述功率器件1的击穿电压。
可以理解，所述功率器件1导通时，第二导电类型的第一注入区51与第一导电类型的第二注入区52形成PN结，同样的，每两个相邻所述第二注入区52与所述第二掺杂区40也形成PN结，使所述第二掺杂区40上表面形成终端结构50，即类似超结结构，增强了所述外延层20的耐压。所述场板54间隔设置可以调制所述第二掺杂区40表面电场均匀分布。
在本实施方式中，第一导电类型为N型，第二导电类型为P型，所述第一掺杂区30为所述功率器件1的体区，所述第二掺杂区40为所述功率器件1的分压区，所述第三掺杂区60为所述功率器件1的截止环，形成所述第一掺杂区30、第二掺杂区40及第三掺杂区60的先后顺序不限，且在所述第一掺杂区40形成所述第一注入区51及第二注入区52的先后顺序不限，但形成所述终端结构50相同，便于理解，在本发明的一种功率器件1的制备方法中，依次形成所述第一注入区51及第二注入区52。
本发明通过在第二导电类型的外延层20形成第一导电类型的第二掺杂区40，在所述第二掺杂区40形成多个第一导电类型的第一注入区51及多个第二导电类型的第二注入区52，且所述第一注入区51、第二注入区522及第二掺杂区40的浓度依次减小，形成所述终端结构50，可以防止由于电场分布不均匀带来所述功率器件1表面的电场曲率变化，同时还可以增强所述功率器件1表面的击穿电压。在所述第二掺杂区40形成多个间隔排列的场板54，所述场板54具有减小所述功率器件1表面电场的作用，可以使所述功率器件1表面电场均匀分布。所述第一掺杂区30与所述外延层20形成PN结，同样的，所述第二掺杂区与所述外延层形成PN结，这样可以增强所述功率器件1的耐压，减小了所述功率器件1的体积，提高了所述功率器件1的集成度，若需要增强所述功率器件1的耐压性能，只需增加所述第二掺杂区40的横向长度，制备工艺简单减少制造成本。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种功率器件，其特征在于：其包括第一导电类型的衬底、形成在所述衬底上的第一导电类型的外延层、形成在所述外延层的第二导电类型的第一掺杂区及与所述第一掺杂区相连的第二导电类型的第二掺杂区、形成在所述第二掺杂区的终端结构，所述终端结构包括形成在所述第二掺杂区的多个间隔设置的具有第二导电类型的第一注入区、形成在所述第二掺杂区的多个与第一注入区正交且具有第一导电类型的第二注入区、形成在所述第二掺杂区的氧化层、形成在所述氧化层上的多个场板及引线层，所述第一注入区的横向长度与所述第二掺杂区的横向长度相同，所述第一注入区、所述第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面，所述场板与从相邻两个第二注入区之间露出的第二掺杂区对应设置。
2.根据权利要求1所述的功率器件，其特征在于：所述功率器件还包括形成在所述外延层的第一导电类型的第三掺杂区，所述第三掺杂区与所述第二掺杂区间隔设置且位于所述第二掺杂区远离所述第一掺杂区的一侧，所述第一掺杂区、第二掺杂区及第三掺杂区的掺杂浓度依次减小。
3.根据权利要求1所述的功率器件，其特征在于：所述第二掺杂区的掺杂浓度、第一注入区的注入浓度及第二注入区的注入浓度依次增大。
4.根据权利要求1所述的一种功率器件的制造方法，其特征在于，包括以下工艺步骤：
S401：提供一个第一导电类型的衬底：
S402：在所述衬底上形成第一导电类型的外延层；
S403：在所述外延层上形成第二导电类型的第一掺杂区及第二导电类型的第二掺杂区；
S404：在所述第二掺杂区形成多个第一注入区；
S405：在所述第二掺杂区形成多个间隔设置的第二注入区，所述第一注入区、所述第二注入区及从相邻两个第二注入区之间露出的第二掺杂区位于同一平面；
S406：在所述外延层上表面沉积一层氧化层，对所述氧化层进行刻蚀，保留所述第一注入区与所述第二注入区上表面的氧化层；
S407：在所述氧化层上形成一个引线层和多个间隔设置的场板，所述场板与从相邻两个第二注入区之间露出的第二掺杂区对应设置。
5.根据权利要求4所述的功率器件的制造方法，其特征在于：所述步骤S403中，在所述外延层进行光刻，再注入第二导电类型离子形成所述第一掺杂区，接着在所述外延层光刻并注入第二导电类型离子形成所述第二掺杂区，在所述外延层光刻并注入第一导电类型离子形成第三掺杂区。
6.根据权利要求4所述的功率器件的制造方法，其特征在于：所述步骤S404中，在所述第二掺杂区进行光刻，再注入第二导电类型离子形成所述第一注入区，多个所述第一注入区间隔排列且浓度相同。
7.根据权利要求4所述的功率器件的制造方法，其特征在于：所述步骤S405中，在所述第二掺杂区进行光刻，再注入第一导电类型离子形成多个间隔排列且浓度相同的第二注入区。
8.根据权利要求4所述的功率器件的制造方法，其特征在于：所述步骤S406中，在所述外延层上高温驱入并通入氧气，沉积一层氧化层并刻蚀形成保留的氧化层。
9.根据权利要求4所述的功率器件的制造方法，其特征在于：
所述步骤S407中，在所述外延层上表面沉积一层多晶硅层，接着对所述多晶硅层刻蚀，保留相邻两个第二注入区之间露出的第二掺杂区对应位置的多晶硅层形成所述场板。
10.根据权利要求9所述的功率器件的制造方法，其特征在于：在形成所述场板时，同时还形成所述引线层，所述引线层与所述氧化层及所述第一掺杂区相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810823505.6A CN109004019B (zh) | 2018-07-25 | 2018-07-25 | 功率器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810823505.6A CN109004019B (zh) | 2018-07-25 | 2018-07-25 | 功率器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109004019A CN109004019A (zh) | 2018-12-14 |
| CN109004019B true CN109004019B (zh) | 2019-12-24 |
Family
ID=64597293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810823505.6A Active CN109004019B (zh) | 2018-07-25 | 2018-07-25 | 功率器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109004019B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623345B (zh) * | 2012-03-21 | 2014-08-20 | 中国科学院上海微系统与信息技术研究所 | 一种内嵌多n岛p沟道超结器件及其制备方法 |
| CN104051540B (zh) * | 2014-07-03 | 2019-03-12 | 肖胜安 | 超级结器件及其制造方法 |
| US9312381B1 (en) * | 2015-06-23 | 2016-04-12 | Alpha And Omega Semiconductor Incorporated | Lateral super-junction MOSFET device and termination structure |
| DE102016105699B4 (de) * | 2016-03-29 | 2019-12-12 | Infineon Technologies Ag | Halbleitervorrichtung mit Finnenabschnitten zwischen sich in einen Halbleiterteil erstreckenden Gatestrukturen |
-
2018
- 2018-07-25 CN CN201810823505.6A patent/CN109004019B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109004019A (zh) | 2018-12-14 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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