KR20190058334A - 비대칭 과도 전압 억제기 장치 및 형성 방법 - Google Patents

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제임스 앨런 피터스
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리텔퓨즈 인코퍼레이티드
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Abstract

과도 전압 억제기 (TVS : transient voltage suppression) 장치(device)는 기판 내에 형성된 기판 베이스(substrate base)를 포함할 수 있으며, 상기 기판 베이스는 제1 전도성 타입(first conductivity type)의 반도체(semiconductor)를 포함한다. 상기 TVS 장치는 제 1 두께(first thickness)를 포함하고, 기판의 제1 사이드(first side) 상의, 상기 기판 베이스 상에 배치되는 에피택셜 층(epitaxial layer)을 더 포함할 수 있다. 상기 에피텍셜 층은, 제1 에피택셜 부분(first epitaxial portion) - 상기 제1 에피택셜 부분은 상기 제1 두께를 포함하고, 제2 전도성 타입(second conductivity type)의 반도체로 형성됨 - ; 및 제2 에피택셜 부분(second epitaxial portion) - 상기 제2 에피택셜 부분은 상부 영역(upper region)을 포함하고, 상기 상부 영역은 상기 제2 전도성 타입으로 형성되고, 상기 제1 두께보다 작은 제2 두께(second thickness)를 가짐 - 를 포함할 수 있다. 상기 제2 에피택셜 영역(second epitaxial region) 내 상기 에피택셜 층의 하부(lower portion)에 매립 확산 영역(buried diffusion region)이 배치될 수 있으며, 상기 매립 확산 영역은 상기 제1 전도성 타입의 반도체로 형성되고, 상기 제1 부분(first portion)은 상기 제2 에피택셜 영역의 상기 상부 영역으로부터 전기적으로(electrically) 절연된다(isolated).

Description

비대칭 과도 전압 억제기 장치 및 형성 방법{ASYMMETRIC TRANSIENT VOLTAGE SUPPRESSOR DEVICE AND METHODS FOR FORMATION}
회로 보호 장치들의 분야와 연관된 실시예는 퓨즈 장치들(fuse devices)을 포함한다.
과도 전압 억제기 장치(TVS, transient voltage suppressor)와 같은 반도체 장치들은 단일방향 장치들 또는 양방향 장치들로서 제조(fabricated)될 수 있다. 양방향 장치들의 경우, 제2 장치가 반도체 다이(die)의 제2 측 상에 제조되는 동안, 제1 장치는 반도체 다이(die)(칩(chip))의 일측 상에 제조될 수 있다. 양방향 장치들은 상기 제1 장치 및 상기 제2 장치가 동일한 것인 대칭 장치들을 포함할 수 있을 뿐만 아니라, 상기 제1 장치 및 상기 제2 장치의 성질들(properties)이 다른 비대칭 장치들을 포함할 수 있다.
이러한 양방향 장치들은 반도체 다이의 다른 측면들 상에서 다른 장치들의 전기적 속성들을 독립적으로 설계하는 것에 있어서 약간의 유연성을 제공하는 반면, 이러한 장치들의 패키징은 상대적으로 복잡할 수 있다.
이들 또는 다른 고려들에 관해, 본 개시가 제공된다.
예시적인 실시예들은 개선된 TVS 장치들 및 TVS 장치들을 형성하기 위한 기법들에 관한 것이다.
일 실시예에서, 과도 전압 억제(TVS, transient voltage suppression) 장치는 기판에 형성된 기판 베이스 - 상기 기판 베이스는 제1 도전형의 반도체를 포함함-; 및 상기 기판의 제1 측 상에 상기 기판 베이스 상에 배치되고 제1 두께를 포함하는 에피택셜 레이어를 포함할 수 있다. 에피택셜 레이어는 제1 에피택셜 부분; - 상기 제1 에피택셜 부분은 상기 제1 두께를 포함하고 제2 도전형의 반도체로 형성됨- 및 제2 에피택셜 부분 - 상기 제2 에피택셜 부분은 상부 영역을 포함하고 상기 제1 두께보다 작은 제2 두께를 가지며 상기 상부 영역은 상기 제2 도전형으로 형성됨-을 포함할 수 있다. 매립 확산 영역은 상기 제2 에피택셜 영역에서 상기 에피택셜 레이어의 하부에 배치될 수 있고, 상기 매립 확산 영역은 상기 제1 도전형의 반도체로 형성되며, 상기 제1 부분은 상기 제2 부분의 상기 상부 영역으로부터 전기적으로 분리된다.
추가 실시예에서, 과도 전압 억제 장치 조립체는 TVS 장치를 포함하고, 상기 TVS 장치는 기판에 형성된 기판 베이스를 포함한다. 기판 베이스는 제1 도전형의 반도체; 상기 기판의 제1 측 상에 상기 기판 베이스 상에 배치되고 제1 두께를 포함하는 에피택셜 레이어를 포함할 수 있다. 상기 에피택셜 레이어는 제1 에피택셜 부분; -상기 제1 에피택셜 부분은 제2 도전형의 반도체로 형성되고 상기 제1 두께를 포함함- 및 제2 에피택셜 부분-상기 제2 에피택셜 부분은 상부 영역을 포함하고 상기 제1 두께보다 작은 제2 두께를 가지며 상기 상부 영역은 상기 제2 도전형으로 형성됨-을 포함하고, 매립 확산 영역은 상기 제2 에피택셜 부분에서 상기 에피택셜 레이어의 하부 영역(lower region)에 배치되며, 상기 매립 확산 영역은 상기 제1 도전형의 반도체로 형성된다. 상기 TVS 장치 조립체는 리드프레임을 더 포함할 수 있고, 상기 리드프레임은 상기 기판의 상기 제1 측 상에 상기 TVS 장치와 결합된다.
추가 실시예에서, 방법은 제1 도전형의 베이스 레이어를 가지는 기판을 제공하는 단계; 및 상기 베이스 레이어 상에 제2 도전형의 에피택셜 레이어를 형성하는 단계를 포함하고, 상기 에피택셜 레이어는 상기 기판의 제1 측 상에 배치되고 제1 두께를 가진다. 상기 방법은 상기 에피택셜 레이어 내에서 제1 에피택셜 부분 및 제2 에피택셜 부분을 형성하는 단계를 더 포함하고, 상기 제1 에피택셜 부분은 상기 제2 에피택셜 부분으로부터 전기적으로 분리된다. 상기 방법은 상기 제2 에피택셜 부분에 매립 확산 영역을 형성하는 단계를 포함할 수 있고, 상기 매립 확산 영역은 적어도 상기 에피택셜 레이어 및 상기 기판 베이스 간의 인터페이스까지 확장하며, 상기 매립 확산 영역은 상기 제1 도전형을 포함하고, 상기 매립 확산 영역은 상기 제2 에피택셜 부분의 상부 영역을 정의하며, 상기 상부 영역은 상기 제2 도전형을 포함하고 상기 제1 두께보다 작은 제2 두께를 가진다.
도 1은 개시(disclosure)의 실시예에 따른 TVS 장치를 도시한다.
도 2는 개시의 다른 실시예들에 따른 TVS 장치 조립체를 도시한다.
도 3은 개시의 실시예들에 따른 예시적인 프로세스 흐름을 설명한다.
이하, 예시적인 실시예들이 나타난 첨부 도면을 참조하여 본 실시예들이 보다 상세히 설명된다. 실시예들은 여기 제시된 실시예들로 제한 해석되지 않는다. 오히려, 이 실시예들은 이 개시가 철저하고 완전해지도록 제공되며, 그 범위를 통상의 기술자에게 충분히 전달할 것이다. 도면들에서 동일한 번호는 동일한 요소들을 전반적으로 지칭한다.
다음의 상세한 설명 및/또는 청구 범위들에서, "상에(on)", "위에 놓인(overlying)", "상에 배치된(disposed on)" 및 "위에(over)"의 용어들이 다음의 상세한 설명 및 청구 범위들에서 사용될 수 있다. "상에", "위에 놓인", "상에 배치된", 및 "위에"는 둘 이상의 요소들이 서로 직접 물리적으로 접촉한 것을 나타내는 데 사용될 수 있다. 또한, "상에", "위에 놓인", "상에 배치된", 및 "위에"의 용어는 둘 이상의 요소들이 서로 직접적으로 접촉하지 않음을 의미할 수도 있다. 예를 들어, "위에"는 한 요소가 서로 접촉하지 않으면서 다른 요소 위에 있는 것을 나타낼 수 있고, 두 요소들 사이에 또 다른 요소 또는 요소들을 가질 수 있다.
다양한 실시예들에서 새로운 장치 구조들 및 기법들이 양방향 TVS 장치를 형성하기 위해 제공된다.
도 1은 본 개시의 실시예에 따른 TVS 장치(100)를 도시한다. TVS 장치(100)는 기판(substrate)(101) 내에 형성된 기판 베이스(substrate base)(102)를 포함할 수 있다. 기판 베이스(102)는 P-형 반도체(P-type semiconductor)와 같은 제1 도전형(first conductivity type)의 반도체로 형성될 수 있다. TVS 장치(100)는, 도시된 바와 같이 기판(101)의 제1 측(도 1에서 상면(top side)) 상에, 기판 베이스(102) 상에 배치되는, 에피택셜 레이어(104)를 더 포함할 수 있다. 에피택셜 레이어(104)는 제2 도전형의 반도체로 형성될 수 있다. 예를 들어, 기판 베이스(102)가 P-형 실리콘인 경우, 에피택셜 레이어는 N-형 실리콘일 수 있다. 예를 들어, 기판 베이스(102)가 N-형 실리콘인 경우, 에피택셜 레이어는 P-형 실리콘일 수 있다. 이와 같이, P/N 정션(junction)은 기판 베이스(102) 및 에피택셜 레이어(104) 사이의 인터페이스(124)에서 형성될 수 있다. 에피택셜 레이어(104)는 제1 에피택셜 부분(106) 및 제2 에피택셜 부분(108)을 더 포함할 수 있다. 도시된 바와 같이, 제1 에피택셜 부분(106) 및 제2 에피택셜 부분(108)은 기판(101)의 제1 측 상에 배치된다. 제1 에피택셜 부분(106)은, 분리 구조(110)에 의해(by virtue of), 제1 에피택셜 부분(108)으로부터 전기적으로 분리된다. 도시된 바와 같이 분리 구조(110)는 기판(101)의 제1 측의 표면으로부터 기판 베이스(102)로 연장한다. 기판 구조(110)는, 트렌치 절연체(trench insulator)를 이용하는 것과 같이, 알려진 방식으로 형성될 수 있다.
이와 같이, 제1 에피택셜 부분(106)은 기판 베이스(102)와 결합하여(in conjunction with) 제1 다이오드(118)를 형성한다. 이와 같이, 제2 에피택셜 부분(108)은 기판 베이스(102)와 결합하여 제2 다이오드(120)를 형성한다. 본 개시의 다양한 실시예들에 따르면, 제1 다이오드(118)는 항복 전압(breakdown voltage) 또는 전력 용량 및 항복 전압의 조합에서 제2 다이오드(120)와 다르다. 예를 들어, 아래 상세와 같이, 제1 에피택셜 부분(106)에 비해 상대적으로 작은 두께를 가지는 에피택셜 레이어(104)의 제2 에피택셜 부분(108)의 상부 영역(upper region)(132)에 의해, 제2 에피택셜 부분(108)의 항복 전압은 제1 에피택셜 부분(106)의 항복 전압에 비해 낮을 수 있다. 예를 들어, 제1 에피택셜 부분(106)의 주어진 제1 레이어 두께에 대해 상부 영역(132)의 두께가 상기 주어진 제1 레이어 두께보다 작을 수 있는 것과 달리, 제1 에피택셜 부분(106)의 제1 레이어 두께는 일부 실시예들에서 20 μm 및 80 μm 사이일 수 있다.
도 1에서 더 도시되는 바와 같이, 기판(101) 내에 형성된, 제1 다이오드(118) 및 제2 다이오드(120)는 양극 대 양극 구성(anode-to-anode configuration)에서 전기적 직렬로 배열된다. 제1 다이오드(118) 및 제2 다이오드(120)의 각 음극들은, 기판(101)의 제1 측 상에 개별적으로 형성된 접점(contact)(114) 및 접점(116)을 통해, 전기적으로 접촉될 수 있다. 이와 같이, TVS 장치(100)는 비대칭 한쪽면 양방향 장치(asymmetric single sided bi-directional device)를 형성할 수 있고, 두 다이오드들은 기판(101)의 같은 측면 상에 형성된다.
제1 다이오드(118) 및 제2 다이오드(120) 간의 전압 비대칭 정도는 제2 에피택셜 부분(108)의 제2 레이어 두께에 비교하여 제1 에피택셜 부분(106)의 제1 레이어 두께의 상대적 두께를 조정함으로써 조정(arrange)될 수 있다. 예를 들어, 다양한 실시예들에서, 제1 전도성의 도펀트(dopant)의 도펀트 레벨(dopant level)이, 제1 에피택셜 부분(106) 및 제2 에피택셜 부분(108)에서와 같이, X-Y 평면 내에서 다른 영역들의 에피택셜 레이어(104)에서 동일하도록, 에피택셜 레이어(104)는 초기에 기판 베이스(102) 상에 블랭킷 레이어(blanket layer)로서 형성된다. 제1 에피택셜 부분(106)은 변경되지 않고 유지되는 반면, 단일 두께를 가지는 에피택셜 레이어(104)의 초기 형성 후에, 에피택셜 레이어(104)의 제2 에피택셜 부분(108)은 제1 도전형 제2 에피택셜 부분(108)의 도펀트를 가지는 에피택셜 레이어(104)의 부분의 두께를 감소시키는 방식으로 선택적으로 처리될(treated) 수 있다. 특히, 매립 확산 영역(112)은 기판 베이스(102) 및 에피택셜 레이어(104) 사이의 영역에 형성될 수 있다.
다양한 실시예들에서, 매립 확산 영역(112)는 다른 프로세스들로 형성될 수 있다. 일 예를 들어, 매립 확산 영역(112)은 적절한 이온 에너지 및 이온 선량(ion dose)에서 이온 주입(ion implantation)에 의해 형성될 수 있다. 매립 확산 영역(112)의 존재는, 제1 도전형을 가지는 제1 에피택셜 부분(106)의 두께에 비해, 효과적으로 제1 도전형의 제2 에피택셜 부분(108)의 부분의 두께를 감소시킨다. 에피택셜 레이어(104)가 n-도핑(n-doped)인 경우, P-형 도펀트 영역(p-type dopant region) (매립 확산 영역(112)을 제2 에피택셜 영역(108)에서 에피택셜 레이어(104)의 하부(lower portion)에 배치함으로써, N-형 도전성을 가지는 에피택셜 레이어(104)의 두께가 감소된다. 특히, P/N 접합의 위치는 에피택셜 레이어(104)(제1 에피택셜 부분(106) 참조) 및 기판 베이스(102)의 인터페이스(124)로부터, 인터페이스(126)로 도시된, 매립 확산 영역(112) 및 에피택셜 레이어(104) 사이의 인터페이스로 이동된다(shifted). 달리 말하면, 도 1에 도시된 제2 에피택셜 부분(108)은 제2 도전형으로 형성된 상부 영역(132), 및 매립 확산 영역(112)의 형성에 의해 제1 도전형으로 형성된 하부 영역(134)를 포함한다.
특히, 매립 확산 영역(112)은 p-도펀트 농도(p-dopant concentration)를 가지는 p-도펀트를 포함할 수 있고, 에피택셜 레이어(104)는 n-도펀트 농도를 가지는 n-도펀트를 포함하며, p-도펀트 농도는 n-도펀트 농도보다 크다. 달리 말해, 카운터 도핑된 영역이 에피택셜 레이어(104)의 기존 n-도펀트 농도를 초과하는 도펀트 농도에 의해 p형 전도성을 나타내는 경우, 매립 확산 영역(112)은 에피택셜 레이어(104) 내에서 카운터 도핑된 영역일 수 있다.
물론, 기판 베이스(102)에 중첩되는 규모(extent)에 대해(to the extent of overlapping the substrate base 102), 매립 확산 영역(112)은 국부적으로 기판 베이스(102)의 p-농도를 증가시킬 수 있다. 다양한 실시예들에서, 매립 확산 영역(112)은 기판 베이스(102)보다 더 많이(more heavily) 도핑될 수 있다. 달리 말해, 매립 확산 영역(112)은 제1 도펀트 농도 레벨을 포함할 수 있고, 기판 베이스(102)는 제1 도펀트 농도 레벨보다 작은 제2 도펀트 농도 레벨을 포함할 수 있다.
일부 예시들에서, 본 개시의 다른 실시예들에 따르면 제1 다이오드(118)는 제2 다이오드(120)의 항복 전압보다 실질적으로 더 큰 항복 전압을 나타낼 수 있다. 예를 들어, 제1 다이오드는 300V 이상의 항복 전압을 나타낼 수 있고, 제2 다이오드(120)는 100V 이하의 항복 전압을 나타낼 수 있다. 제1 다이오드(118) 및 제2 다이오드(120)에 대한 절대 항복 전압 뿐만 아니라, 항복 전압 비대칭 정도(제1 다이오드(118) 및 제2 다이오드(120) 간의 항복 전압 차이)는 에피택셜 레이어(104)의 두께, 에피택셜 레이어(104)의 도펀트 농도, 매립 확산 영역(112)에서의 도펀트 농도, 및 다른 인자들(factors)을 조정하는 것에 의해 조정될 수 있다. 예를 들어, 제1 다이오드(118)가 60 μm의 제1 레이어 두께 및 600V의 항복 전압으로 형성되면, 제2 다이오드(120)는 600V보다 훨씬 작은 항복 전압을 내기(yield) 위해 30 μm에서 제2 에피택셜 부분(108)에 매립 확산 영역(112)을 형성함으로써 상부 영역(132)의 두께를 설정하는 것에 의해 형성될 수 있다.
추가 실시예들에서, 제1 다이오드(118) 및 제2 다이오드(120)의 전력 용량은 서로 다르게 설정될 수 있다. 전력 용량은 기판(101)의 평면(도시된 데카르트 좌표계(Cartesian coordinate system)의 X-Y 평면) 내에서 제2 에피택셜 레이어(108) 및 제1 에피택셜 부분(106)의 영역들을 조정하는 것에 의해 조정될 수 있다. 영역들은 당해 분야에서 알려진 기법들에 따르면, 제2 에피택셜 부분(108) 및 제1 에피택셜 부분(106)을 정의하는(define) 다른 크기들의 마스크들을 형성함으로써 조정될 수 있다. 예를 들어, 제1 다이오드(118)는 700W 이상의 전력 용량을 나타낼 수 있고, 제2 다이오드는 500W 이하의 전력 용량을 나타낼 수 있다. 실시예들은 이 문맥에 한정되지 않는다.
비대칭 장치에 대한 도 1의 설계의 장점은, 다른 다이오드들과 접촉하기 위해 기판(101)의 단지 한쪽에만 리드 프레임(leadframe)이 부착될 수 있다는 것이다. 도 2는 TVS 장치 조립체(150)를 도시한다. TVS 장치 조립체(150)는 TVS 장치(100) 및 리드프레임(160)을 포함할 수 있고, 리드프레임(160)은 도 1의 상부 표면을 의미하는 TVS 장치(100)의 제1 표면과 접촉한다. 이 예시에서 리드프레임(160)은 제1 파트(part)(162)를 포함할 수 있고, 여기서, 제1 파트(162)는 TVS 장치(100)의 제1 에피택셜 부분(106)과 연결되며, 리드프레임(160)은 TVS 장치(100)의 제2 에피택셜 부분(108)과 결합되는(coupled) 제2 파트(164)를 포함할 수 있다. 도 2의 예시에서, TVS 조립체는 하우징(170)을 포함하고, 하우징은 몰딩된 패키지일 수 있다. 리드프레임(160)은 납땜 또는 다른 본딩(bonding) 방법에 의해 TVS 장치(100)에 편리하게 부착될 수 있다.
도 3은 예시적인 프로세스 흐름(30)을 본 개시의 실시예들에 따라 도시한다. 블록(302)에서, 기판이 제공되고, 기판은 제1 도전형의 베이스 레이어를 포함한다. 기판은, 예를 들어, p-형 실리콘 기판일 수 있고, 베이스 기판은 기판 자체를 나타낸다. 블록(304)에서 제2 도전형의 에피택셜 레이어는 베이스 레이어 상에 형성되고, 에피택셜 레이어는 기판의 제1 측 상에 배치된다. 이와 같이 기판 베이스가 p-형 실리콘인 경우, 에피택셜 레이어는 n-형 실리콘일 수 있다. 에피택셜 레이어는 알려진 증착 공정(deposition) 방법들에 따라 형성될 수 있다. 에피택셜 레이어의 도펀트 농도 및 에피택셜 레이어의 레이어 두께는, 기판에 형성되는 다이오드에 대한 전기적 속성들(electrical properties)에 따라 설계될 수 있다. 다양한 실시예들에서 에피택셜 레이어의 레이어 두께는 20 μm로부터 80 μm까지의 범위일 수 있다. 실시예들은 이 문맥으로 한정되지 않는다.
블록(306)에서 제1 에피택셜 부분 및 제2 에피택셜 부분은 에피택셜 레이어 내에서 형성되고, 제1 에피택셜 부분은 제2 에피택셜 부분으로부터 전기적으로 분리된다. 제1 에피택셜 부분 및 제2 에피택셜 부분은 알려진 기법들에 따라 분리 구조(들)을 생성함으로써 형성될 수 있고, 분리 구조들은 에피택셜 레이어의 전체를 통해 연장한다.
블록(308)에서 매립 확산 영역은 제2 에피택셜 부분 내에서 형성되고, 제1 다이오드 및 제2 다이오드는 항복 전압에 대해 다르다. 특히, 제2 에피택셜 부분을 포함하는 에피택셜 레이어가 제2 도펀트 타입(second dopant type)으로 형성되는 반면, 매립 확산 영역은 제1 도펀트 형(first dopant type)으로 형성될 수 있다. 매립 확산 영역은 적어도 에피택셜 레이어 및 기판 베이스 사이의 인터페이스까지 연장할 수 있고, 제2 에피택셜 부분의 상부 표면(upper surface)으로 연장하지 않는 반면 제2 에피택셜 부분 내에서 연장할 수 있다. 이 방식에서, 매립 확산 영역은 P/N 접합의 위치를 에피택셜 레이어 및 기판 베이스의 인터페이스로부터 매립 확산 영역의 상부 표면 및 에피택셜 레이어 간의 인터페이스까지 이동(shift)시키도록 작용(act)할 수 있다. 이러한 이동(shifting)은 다이오드의 음극 측(cathode side) 상의 제1 도전형의 반도체 레이어의 두께를 감소시키고, 감소된 두께는 따라서 항복 전압을 감소시킨다.
특정 실시예들을 참조하여 본 실시예들이 개시되었지만, 첨부된 청구 범위들(appended claims)에 정의된 바와 같이 본 개시의 범위(scope) 및 영역(sphere)으로부터 벗어나지 않으면서, 설명된 실시예들에 대한 많은 수정들(modifications), 변경들(alterations), 및 변화들(changes)이 가능하다. 따라서, 본 실시예들은 설명된 실시예들로 한정되지 않고, 이하의 청구 범위들의 용어 및 그에 상당한 것 (equivalents)에 의해 정의되는 전체 범위(full scope)를 가질 수 있다.

Claims (18)

  1. 과도 전압 억제(TVS, transient voltage suppression) 장치에 있어서,
    기판에 형성된 기판 베이스; - 상기 기판 베이스는 제1 도전형의 반도체를 포함함 - 및
    상기 기판의 제1 측 상에, 상기 기판 베이스 상에 배치되고, 제1 두께를 포함하는 에피택셜 레이어(an epitaxial layer)
    를 포함하고,
    상기 에피택셜 레이어는,
    제1 에피택셜 부분(first epitaxial portion); - 상기 제1 에피택셜 부분은 상기 제1 두께를 포함하고, 제2 도전형의 반도체로 형성됨 -
    제2 에피택셜 부분(second epitaxial portion); - 상기 제2 에피택셜 부분은 상부 영역을 포함하고 상기 제1 두께보다 작은 제2 두께를 가지며, 상기 상부 영역은 상기 제2 도전형으로 형성됨 -
    을 포함하며,
    매립 확산 영역은 상기 제2 에피택셜 영역에서 상기 에피택셜 레이어의 하부(lower portion)에 배치되고, 상기 매립 확산 영역은 상기 제1 도전형의 반도체로 형성되며,
    상기 제1 부분(first portion)은 상기 제2 부분(second portion)의 상기 상부 영역으로부터 전기적으로 분리되는,
    과도 전압 억제 장치.
  2. 제1항에 있어서,
    상기 제1 부분은 제1 다이오드를 형성하고,
    상기 제2 부분은 제2 다이오드를 형성하며,
    상기 제1 다이오드는 항복 전압, 또는 항복 전압과 전력 용량의 조합에 대해 상기 제2 다이오드와 다른,
    과도 전압 억제 장치.
  3. 제2항에 있어서,
    상기 제1 다이오드 및 상기 제2 다이오드는 양극 대 양극(anode-to-anode), 전기적 직렬로 배열되는,
    과도 전압 억제 장치.
  4. 제1항에 있어서,
    상기 제1 두께는 20 μm 내지 80 μm 사이인,
    과도 전압 억제 장치.
  5. 제1항에 있어서,
    상기 매립 확산 영역은 상기 기판 베이스 내로(into) 확장하는,
    과도 전압 억제 장치.
  6. 제1항에 있어서,
    상기 매립 확산 영역은 제1 도펀트 농도 레벨을 포함하고,
    상기 기판 베이스는 상기 제1 도펀트 농도보다 작은, 제2 도펀트 농도를 포함하는,
    과도 전압 억제 장치.
  7. 제1항에 있어서,
    상기 매립 확산 영역은 p 도펀트 농도를 가지는 p-도펀트를 포함하고,
    상기 에피택셜 레이어는 n 도펀트 농도를 가지는 n-도펀트를 포함하며,
    상기 p-도펀트 농도는 상기 n-도펀트 농도보다 크고,
    상기 매립 확산 영역은 상기 에피택셜 레이어 내에서 카운터도핑된 영역을 포함하며,
    상기 카운터도핑된 영역은 p-타입 전도성을 포함하는,
    과도 전압 억제 장치.
  8. 제2항에 있어서,
    상기 제1 다이오드는 300V 이상의 항복 전압을 포함하고,
    상기 제2 다이오드는 100V 이하의 항복 전압을 포함하는,
    과도 전압 억제 장치.
  9. 제2항에 있어서,
    상기 제1 다이오드는 700W 이상의 전력 용량을 포함하고,
    상기 제2 다이오드는 500W 이하의 전력 용량을 포함하는,
    과도 전압 억제 장치.
  10. 과도 전압 억제(TVS, transient voltage suppression) 장치 및 리드프레임을 포함하는 과도 전압 억제 장치 조립체에 있어서, 상기 TVS 장치는,
    기판에 형성되는 기판 베이스; - 상기 기판 베이스는 제1 도전형의 반도체를 포함함 -
    상기 기판의 제1 측 상에 상기 기판 베이스 상에 배치되고 제1 두께를 포함하는 에피택셜 레이어를 포함하고, 상기 에피택셜 레이어는,
    제1 에피택셜 부분 - 상기 제1 에피택셜 부분은 상기 제1 두께를 포함하고 제2 도전형의 반도체로 형성됨 -
    제2 에피택셜 부분 - 상기 제2 에피택셜 부분은 상부 영역을 포함하고 상기 제1 두께보다 작은 제2 두께를 가지며 상기 상부 영역은 상기 제2 도전형으로 형성됨 -
    을 더 포함하며,
    매립 확산 영역은 상기 제2 에피택셜 부분에서 상기 에피택셜 레이어의 하부 영역에 배치되고, 상기 매립 확산 영역은 상기 제1 도전형의 반도체로 형성되며,
    상기 리드프레임은 상기 기판의 상기 제1 측 상에서 상기 TVS 장치와 결합되는,
    과도 전압 억제 장치.
  11. 제10항에 있어서,
    상기 리드프레임은 상기 TVS 장치의 단지 상기 제1 측 상에만 배치되는,
    과도 전압 억제 장치.
  12. 제10항에 있어서,
    상기 제1 에피택셜 부분은 상기 제2 부분으로부터 전기적으로 분리되는,
    과도 전압 억제 장치.
  13. 제10항에 있어서,
    상기 제1 에피택셜 부분은 제1 다이오드를 형성하고,
    상기 제2 에피택셜 부분은 제2 다이오드를 형성하며,
    상기 제1 다이오드는 항복 전압에 대해 상기 제2 다이오드와 다른,
    과도 전압 억제 장치.
  14. 제13항에 있어서,
    상기 제1 다이오드 및 상기 제2 다이오드는 양극 대 양극, 전기적 직렬로 배열되는,
    과도 전압 억제 장치.
  15. 방법에 있어서,
    제1 도전형의 베이스 레이어를 가지는 기판을 제공하는 단계;
    상기 베이스 레이어 상에 제2 도전형의 에피택셜 레이어를 형성하는 단계; - 상기 에피택셜 레이어는 상기 기판의 제1 측 상에 배치되고, 제1 두께를 가짐 -
    상기 에피택셜 레이어 내에 제1 에피택셜 부분 및 제2 에피택셜 부분을 형성하는 단계; - 상기 제1 에피택셜 부분은 상기 제2 에피택셜 부분으로부터 전기적으로 분리됨 - 및
    상기 제2 에피택셜 부분에 매립 확산 영역을 형성하는 단계
    를 포함하고,
    상기 매립 확산 영역은 상기 에피택셜 레이어 및 상기 기판 베이스 간의 인터페이스까지 적어도 확장하며,
    상기 매립 확산 영역은 제1 도전형을 포함하고,
    상기 매립 확산 영역은 상기 제2 에피택셜 부분의 상부 영역을 정의하며,
    상기 상부 영역은 상기 제2 도전형을 포함하고 상기 제1 두께보다 작은 제2 두께를 가지는,
    방법.
  16. 제15항에 있어서,
    상기 매립 확산 영역은 이온 주입에 의해 형성되는,
    방법.
  17. 제15항에 있어서,
    상기 매립 확산 영역은 p 도펀트 농도를 가지는 p-도펀트를 포함하고,
    상기 에피택셜 레이어는 n-도펀트 농도를 가지는 n-도펀트를 포함하며,
    상기 p-도펀트 농도는 상기 n-도펀트 농도보다 크고,
    상기 매립 확산 영역은 상기 에피택셜 레이어 내에서 카운터 도핑된 영역을 포함하며,
    상기 카운터 도핑된 영역은 p-타입 전도성을 포함하는,
    방법.
  18. 제15항에 있어서,
    상기 기판에 리드프레임을 인접시키는(adjoining) 단계
    를 더 포함하고,
    상기 리드프레임은 상기 기판의 단지 상기 제1 측 상에만 배치되는,
    방법.
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