JP3849552B2 - 超接合半導体素子の製造方法 - Google Patents
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- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高耐圧化と大電流容量化を両立させることのできる超接合半導体素子の製造方法に関し、特に並列ｐｎ接合層を備えたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオード等の超接合半導体素子の製造方法に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体素子は、高い降伏電圧を得るために高比抵抗のドリフト領域を主電流経路に設けるため、高耐圧のものほどこの部分の電圧降下が大きくなってオン電圧が高くなるという問題があった。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の半導体装置が、たとえば米国特許第５２１６２７５号明細書などに開示されている。
【０００３】
ここで、並列ｐｎ接合層とは、上述したように第１導電型（たとえば、ｎ型）のドリフト領域と第２導電型（たとえば、ｐ型）の仕切り領域とを交互に繰り返して接合した構造のことである。また、超接合半導体素子とは、オン状態では電流を流し、一方、オフ状態では空乏化する並列ｐｎ接合層からなるドリフト領域を備えた半導体素子のことである。
【０００４】
従来より、並列ｐｎ接合層を形成する方法として、エピタキシャル成長によってトレンチ構造を埋め込む方法が公知である。しかし、この方法では、トレンチのアスペクト比が高いため、トレンチ形成時に基板に除去不能なダメージが生じるという問題点がある。また、トレンチ内を高品質のエピタキシャル層で埋め込むのは極めて困難であるなどの問題点もある。
【０００５】
そこで、本発明者らは、低抵抗の半導体基板上に高抵抗の半導体層をエピタキシャル成長させながら、そのエピタキシャル成長層にｎ型不純物とｐ型不純物のイオンビームを照射して選択的にイオン注入することによって、並列ｐｎ接合層を形成する方法について、先に出願している（特開２００１−１６８０３６号）。この方法によれば、並列ｐｎ接合層を容易に形成することができるという効果が得られる。
【０００６】
【発明が解決しようとする課題】
しかしながら、その後の発明者らの検討により、上記特開２００１−１６８０３６号公報による並列ｐｎ接合層の形成方法では、ソースガスの供給によりエピタキシャル成長中のチャンバー内圧力が１００〜３０００Ｐａと比較的高い、すなわち真空度が低いため、イオンビームが散乱されやすく、並列ｐｎ接合層の不純物濃度にばらつきが生じるおそれのあることが判明した。
【０００７】
本発明は、上述した事情に鑑みてなされたものであって、不純物濃度のばらつきが小さい並列ｐｎ接合層を有する超接合半導体素子を簡易に量産性よく製造することができる超接合半導体素子の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１の主面と第２の主面との間に、低抵抗層と、オン状態では電流が流れ、かつｐ型領域とｎ型領域とが交互に配置された構成の並列ｐｎ接合層とを備えた超接合半導体素子の製造方法において、前記低抵抗層の表面に前記低抵抗層よりも抵抗の大きい高比抵抗層をエピタキシャル成長させる工程と、前記エピタキシャル成長工程につづいて同一チャンバー内で、チャンバー内圧力がエピタキシャル成長時よりも低い状態で、前記高比抵抗層に所定の不純物をイオンビーム照射により選択的に注入する工程と、前記高比抵抗層に注入された不純物を熱処理により拡散させて前記並列ｐｎ接合層を形成する工程と、を含むことを特徴とする。この発明によれば、エピタキシャル成長時のチャンバー内圧力よりも低い圧力でイオンビームが照射されるため、イオンビームの散乱が抑制され、不純物濃度のばらつきの小さい並列ｐｎ接合層が形成される。
【０００９】
この発明において、前記エピタキシャル成長と前記イオンビーム照射とを繰り返しおこなった後、前記熱処理をおこなう構成としてもよい。このようにすれば、所望の厚さを有する並列ｐｎ接合層が形成される。
【００１０】
また、この発明において、前記イオンビーム照射時のチャンバー内圧力を１×１０-2Ｐａ以下としてもよい。この場合には、イオンビームが散乱されにくくなり、並列ｐｎ接合層の不純物濃度のばらつきが抑制される。
【００１１】
また、この発明において、前記イオンビーム照射時のイオン種をボロン、リン、またはボロンとリンの組み合わせとしてもよい。この構成によれば、たとえばボロンの注入によってｐ型領域が形成され、リンの注入によってｎ型領域が形成される。
【００１２】
また、この発明において、前記イオンビーム照射時にビーム径を変化させることにより異なる幅の並列ｐｎ接合層を形成する構成としてもよい。このようにすれば、異なるピッチを有する並列ｐｎ接合層が形成され、狭いピッチの並列ｐｎ接合層では熱処理時の相互拡散によって不純物濃度が低くなり、電界が緩和されやすくなるため、この領域での耐圧が向上する。
【００１３】
また、この発明において、前記イオンビームの平均自由工程を、イオンビーム銃と半導体素子間の距離の１０倍以上としてもよい。この場合には、イオンビームが散乱されにくくなり、並列ｐｎ接合層の不純物濃度のばらつきが抑制される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
実施の形態１．
図１は実施の形態１において用いられる枚葉式のエピタキシャル成長炉の断面模式図である。このエピタキシャル成長炉では、ソースガス導入口１およびソースガス排気口２を備えたチャンバー３に、ボロン照射用イオンビーム銃４およびリン照射用イオンビーム銃５を複数備えている。また、サセプタ６を加熱するために、ＲＦコイル７がサセプタ６の直下に敷設され、エピタキシャル基板８はサセプタ６の上に設置される。
【００１５】
ここで、各イオンビーム銃４，５とエピタキシャル基板８との間の距離ｄはイオンビームの平均自由工程λの１／１０以下である。すなわち、各イオンビーム銃４，５は、λ≧１０ｄとなる位置に設置されている。その理由は、イオンビーム中のイオン種がエピタキシャル基板８に達するまでに残留ガス分子に衝突する回数はｄ／λで表されるが、この衝突回数を１／１０以下に低減するためである。つまり、衝突回数が小さいほどイオンビームが散乱されにくくなるため、エピタキシャル基板８に導入される不純物量がより正確になり、並列ｐｎ接合層の濃度のばらつきが抑制されるからである。換言すれば、イオンビームの衝突は、並列ｐｎ接合層の濃度ばらつきの原因となる。
【００１６】
図１４に、各耐圧クラス（７４０Ｖ、１１００Ｖ、２３００Ｖ、４５００Ｖ）における耐圧と並列ｐｎ接合層の濃度との関係を示す。図１４において、縦軸は最大耐圧ＢＶｍａｘを１としたときの耐圧比であり、横軸は最大耐圧ＢＶｍａｘが得られるときの濃度を１としたときの濃度比である。図１４より、最大耐圧が大きくなる、すなわち高耐圧化するのに伴って、濃度のばらつきに対する耐圧低下の程度が急激になっていることがわかる。
【００１７】
図１５に、最大耐圧の９０％および９５％の耐圧を得るために許容される濃度ばらつきと最大耐圧との関係を示す。図１５において、縦軸は許容濃度ばらつき［％］であり、横軸は最大耐圧［Ｖ］である。図１５より、最大耐圧が大きくなるのに伴って、許容濃度ばらつきが急激に小さくなっていることがわかる。
【００１８】
図１５に示す通り、たとえば通常で１３％の濃度ばらつきがあると仮定すると、７４０Ｖクラスでは最大耐圧の９０％以上の耐圧が得られる。それに対して、２３００Ｖクラスで耐圧を最大耐圧の９５％以上にするためには濃度のばらつきを２％程度にする必要である。また、４５００Ｖクラスでは、最大耐圧の９５％以上の耐圧を得るには濃度のばらつきを１％程度に抑える必要がある。
【００１９】
上述したようにイオンビームの衝突回数は濃度ばらつきの原因であり、衝突回数が１／１０になれば濃度のばらつきも１／１０になるため、通常の濃度ばらつき１３％に対して、λ＝１０ｄにセッティングすることによって濃度ばらつきを１．３％に抑えることが可能となる。さらに、λ＝１００ｄとすれば０．１３％の濃度ばらつきに抑えることが可能となる。したがって、本実施の形態ではλ≧１０ｄである。
【００２０】
ところで、イオンビームの平均自由工程λはチャンバー内圧力の影響を受ける。チャンバー内に存在する分子の密度をｎ［ｃｍ-3］、チャンバー内圧力をｐ［Ｔｏｒｒ］、絶対温度をＴ［Ｋ］とすると、気体運動論によればつぎの（１）式が成り立つ。
【００２１】
ｐ＝１×１０-19ｎＴ ・・・（１）
【００２２】
また、リンの原子半径をｒ１［ｃｍ］、ソースガス分子の分子半径をｒ２［ｃｍ］とすると、平均自由工程λ［ｃｍ］はつぎの（２）式で表される。
【００２３】
λ＝１／（２1/2π（ｒ１＋ｒ２）2ｎ） ・・・（２）
【００２４】
上記（１）式および（２）式よりｎを消去すると、つぎの（３）式が得られる。
【００２５】
λ＝１／（２1/2π（ｒ１＋ｒ２）2）×１×１０-19Ｔ／ｐ ・・・（３）
【００２６】
ここで説明を簡単にするため、ｒ１およびｒ２を１×１０-8［ｃｍ］と仮定すると、つぎの（４）式が得られる。圧力の単位がＰａの場合は（５）式となる。
【００２７】
λ＝２．２５×１０-4Ｔ／ｐ ・・・（４）
λ＝３．００×１０-2Ｔ／ｐ ・・・（５）
【００２８】
たとえば、イオンビーム照射時のチャンバー内圧力が１０-2Ｐａの場合には、平均自由工程λは４０００ｃｍとなる。比較として、前記特開２００１−１６８０３６号公報による従来技術において、チャンバー内圧力を１ｍＴｏｒｒとすると平均自由工程λは３００ｃｍとなる。イオンビーム銃とエピタキシャル基板との間の距離ｄを３００ｃｍとすれば、従来はエピタキシャル基板にイオンビームが到達する以前に必ず衝突が起こることになる。
【００２９】
それに対して、本実施の形態においてチャンバー内圧力を１０-2Ｐａとすれば、衝突回数は３００／４０００回、すなわち０．０７５回である。したがって、本実施の形態においてチャンバー内圧力を１０-2Ｐａとすることによって、濃度のばらつきを１／０．０７５＝１３．３倍抑えることができる。換言すれば、前記特開２００１−１６８０３６号公報による従来技術による１３．３％の濃度ばらつきを１％に抑えることができる。
【００３０】
また、望ましくはイオンビーム照射時のチャンバー内圧力は１０-3Ｐａであるとよく、さらに望ましくは１０-4Ｐａであるとよい。その場合には、濃度ばらつきをそれぞれ０．１％および０．０１％に抑えることが可能となり、事実上ばらつきがないものとすることができる。また、１０-4Ｐａ以下の圧力であれば、イオン電荷の中性化も回避される。また、最大耐圧４５００Ｖ以上の高耐圧クラスにおいてもばらつきの低減が可能となる。
【００３１】
つぎに、ボロンおよびリン照射用のイオンビーム銃を備えた枚葉式のエピタキシャル成長炉を用いた場合の超接合基板の製造方法について説明する。図２〜図５は、図１の枚葉式のエピタキシャル成長炉による、超接合基板の製造工程を順に示す模式図である。
【００３２】
まず、チャンバー３内において、ソースガス導入口１よりＳｉＣｌ4などのソースガスを導入して、ｎ型の低抵抗半導体基板よりなる低抵抗層３１の上に、低濃度（１×１０13ｃｍ-3程度）のｎ-高比抵抗層３２を約８μｍの厚さで成膜する（図２）。エピタキシャル成長中のチャンバー内圧力はおおむね１００〜３０００Ｐａの範囲であり、特に限定しないが、たとえば本実施の形態では４００Ｐａとする。たとえばＭＯＳＦＥＴの場合、低抵抗層３１はｎ+ドレイン層となる。
【００３３】
引きつづき、そのままの状態、すなわちチャンバー３内にエピタキシャル基板８を入れたまま、チャンバー３内のソースガスを排気口２より排気して、イオンビームが散乱しにくい圧力まで真空度を高めた後、選択的にボロンとリンのイオンビーム照射をおこない、ｎ-高比抵抗層３２の表面にボロンビーム照射領域３４とリンビーム照射領域３５を交互に設ける（図３）。イオンビーム照射時のチャンバー内圧力は上述したように１０-2Ｐａ以下であるのが適当であるが、本実施の形態では、イオン電荷の中性化を実質的になくすため、特に限定しないが、たとえば１０-6Ｐａとする。
【００３４】
また、このとき、リンの注入量とボロンの注入量は等しいことが望ましい。これは、最終的にリンビーム照射領域３５がｎドリフト領域となり、ボロンビーム照射領域３４がｐ仕切り領域となったときに、両者の空乏層の広がりが同じになるからである。また、リンビーム照射領域３５およびボロンビーム照射領域３４の幅は等しくすることが望ましい。本実施の形態ではリンビーム照射領域３５およびボロンビーム照射領域３４の幅はたとえば３μｍであり、リンおよびボロンの各注入量はたとえば３．６×１０13ｃｍ-2である。
【００３５】
イオンビーム照射後、そのままの状態で再びチャンバー３内にソースガスを導入し、再度上述した要領でエピタキシャル成長をおこない、ｎ-高抵抗層３２を形成する。その後、再び上述した要領でチャンバー３内を減圧し、リンおよびボロンのイオンビーム照射をおこなう。このようにエピタキシャル基板８をチャンバー３内に入れたまま、エピタキシャル成長とイオンビーム照射を複数回繰り返し、並列ｐｎ接合層を所定の厚さにする。特に限定しないが、本実施の形態では、エピタキシャル成長とイオンビーム照射の工程をたとえば６回繰り返しおこなう。
【００３６】
その後、基板表面に上述した要領で高比抵抗層３２をエピタキシャル法により約４μｍ成長させる（図４）。これにより、エピタキシャル成長によって形成された熱処理前の並列ｐｎ接合層の厚さは、たとえば５２μｍとなる。この後、エピタキシャル基板８をチャンバー３内から取り出し、熱処理をおこない、注入された不純物を拡散させて並列ｐｎ接合層のｐ仕切り領域３６とｎドリフト領域３７を形成する（図５）。
【００３７】
本実施の形態では、１１５０℃で１０時間の熱処理により、ｎドリフト領域３７とｐ仕切り領域３６とが接続し、各ｎドリフト領域３７および各ｐ仕切り領域３６の幅は６μｍとなり、並列ｐｎ接合層としては１２μｍとなる。なお、ビーム照射幅や不純物のドーズ量や熱処理時間等を変えることによって、最終的な並列ｐｎ接合層のｎドリフト領域３７とｐ仕切り領域３６の条件は変更可能である。
【００３８】
上述したように、実施の形態１によれば、同一チャンバー３内でエピタキシャル成長と、エピタキシャル成長時よりも低い圧力でのイオンビーム照射とを交互に繰り返しおこなうことによって、簡易に量産性よく並列ｐｎ接合層が製造される。したがって、ばらつきの小さい超接合半導体素子を簡易に量産性よく製造することができる。なお、多数のイオンビーム銃を並列に、かつ等間隔で配置するようにしても、ｎドリフト領域３７とｐ仕切り領域３６の幅を等しくすることができる。この場合には、イオン注入用のレジストマスクを形成する必要がない。つまり、フォトリソグラフィーをおこなわずに並列ｐｎ接合層を形成することができる。
【００３９】
実施の形態２．
図６は実施の形態２において用いられる枚葉式のエピタキシャル成長炉の断面模式図である。このエピタキシャル成長炉では、ソースガス導入口１およびソースガス排気口２を備えたチャンバー３に、ボロン照射用イオンビーム銃４を複数備えている。リン照射用イオンビーム銃は設けられていない。また、サセプタ６を加熱するために、ＲＦコイル７がサセプタ６の直下に敷設され、エピタキシャル基板８はサセプタ６の上に設置される。
【００４０】
なお、ボロン照射用イオンビーム銃４とエピタキシャル基板８との間の距離ｄと、イオンビームの平均自由工程λとの関係や、イオンビーム照射時のチャンバー内圧力などは実施の形態１と同じである。したがって、説明を省略する。
【００４１】
つぎに、ボロン照射用のイオンビーム銃のみを備えた枚葉式のエピタキシャル成長炉を用いた場合の超接合基板の製造方法について説明する。図７〜図９は、図６の枚葉式のエピタキシャル成長炉による、超接合基板の製造工程を順に示す模式図である。
【００４２】
まず、チャンバー３内において、ｎ型の低抵抗半導体基板よりなる低抵抗層３１の上に、不純物濃度が３．６×１０15ｃｍ-3程度のｎ型半導体層３３を約８μｍの厚さで成膜する（図７）。エピタキシャル成長中のチャンバー内圧力はおおむね１００〜３０００Ｐａの範囲である。
【００４３】
引きつづき、チャンバー３内にエピタキシャル基板８を入れたまま、チャンバー３内を１０-2Ｐａ以下、たとえば１０-6Ｐａまで排気して、ボロンのイオンビーム照射によりｎ型半導体層３３の表面にボロンビーム照射領域３４を選択的に設ける（図８）。本実施の形態では、ボロンビーム照射領域３４の幅はたとえば３μｍであり、ボロンの注入量はたとえば１．２×１０13ｃｍ-2である。
【００４４】
実施の形態１と同様に、エピタキシャル基板８をチャンバー３内に入れたまま、エピタキシャル成長とイオンビーム照射を複数回繰り返し、並列ｐｎ接合層を所定の厚さにする。特に限定しないが、本実施の形態では、エピタキシャル成長とイオンビーム照射の工程をたとえば６回繰り返しおこなう。その後、基板表面に、不純物濃度が３．６×１０15ｃｍ-3程度の低濃度ｎ型半導体層３３をエピタキシャル法により約４μｍ成長させる（図９）。
【００４５】
この後、エピタキシャル基板８をチャンバー３内から取り出し、熱処理をおこない、注入されたボロンを拡散させて並列ｐｎ接合層のｐ仕切り領域３６およびｎドリフト領域３７を形成する（図５）。ｎドリフト領域３７は、エピタキシャル成長したｎ型半導体層３３である。本実施の形態では、１１５０℃で１０時間の熱処理により、６μｍ幅のｎドリフト領域３７と６μｍ幅のｐ仕切り領域３６とが接続し、並列ｐｎ接合層としては１２μｍとなる。なお、ビーム照射幅や不純物のドーズ量や熱処理時間等を変えることによって、最終的な並列ｐｎ接合層のｎドリフト領域３７とｐ仕切り領域３６の条件は変更可能である。
【００４６】
上述したように、実施の形態２によれば、実施の形態１と同様に、簡易に量産性よく並列ｐｎ接合層が製造されるので、ばらつきの小さい超接合半導体素子を簡易に量産性よく製造することができる。なお、実施の形態２の方法は、ｐ型低抵抗半導体基板上にｐ型半導体層を形成し、選択的にリンを注入する場合にも適用可能である。この場合には、複数のリン照射用イオンビーム銃を備えた枚葉式のエピタキシャル成長炉を用いることが有効である。
【００４７】
実施の形態３．
図１０は実施の形態３において用いられる枚葉式のエピタキシャル成長炉の断面模式図である。このエピタキシャル成長炉では、ソースガス導入口１およびソースガス排気口２を備えたチャンバー３に、ボロン照射用イオンビーム銃４とリン照射用イオンビーム銃５を各１台ずつ備えている。また、サセプタ６を加熱するために、ＲＦコイル７がサセプタ６の直下に敷設され、エピタキシャル基板８はサセプタ６の上に設置される。
【００４８】
なお、イオンビーム銃４，５とエピタキシャル基板８との間の距離ｄと、イオンビームの平均自由工程λとの関係や、イオンビーム照射時のチャンバー内圧力などは実施の形態１と同じである。したがって、説明を省略する。
【００４９】
図１０に示す構成のエピタキシャル成長炉を用いた場合には、ボロン照射用イオンビーム銃４およびリン照射用イオンビーム銃５が各１台ずつしかない。そのため、実施の形態３では、これら１台ずつのイオンビーム銃４，５を走査することにより、並列ｐｎ接合層を形成する。製造方法のその他の点については実施の形態１と同じである。実施の形態３によれば、ボロン照射用とリン照射用のイオンビーム銃４，５が１台ずつであるため、エピタキシャル成長炉のコストを低く抑えることができる。
【００５０】
実施の形態４．
実施の形態４で使用されるエピタキシャル成長炉は基本的に図１０に示す構成と同じである。また、イオンビーム銃４，５とエピタキシャル基板８との間の距離ｄと、イオンビームの平均自由工程λとの関係や、イオンビーム照射時のチャンバー内圧力などは実施の形態１と同じである。したがって、重複する説明を省略する。
【００５１】
図１１〜図１３は、実施の形態第４にかかる製造方法による超接合基板の製造工程を順に示す模式図である。まず、チャンバー３内において、ｎ型の低抵抗半導体基板よりなる低抵抗層３１の上に、低濃度（１×１０13ｃｍ-3程度）のｎ-高比抵抗層３２を約８μｍの厚さで成膜する（図１１）。エピタキシャル成長中のチャンバー内圧力はおおむね１００〜３０００Ｐａの範囲である。
【００５２】
引きつづき、チャンバー３内にエピタキシャル基板８を入れたまま、チャンバー３内を１０-2Ｐａ以下、たとえば１０-6Ｐａまで排気して、ボロンおよびリンのイオンビーム照射をおこなう。このとき、ピッチが広い並列ｐｎ接合層を形成する領域に対しては、ビーム径を太くして走査し、一方、ピッチが狭い並列ｐｎ接合層を形成する領域に対してはビーム径を細くして走査する。
【００５３】
このようにすることによって、図１１に示すように、ピッチが広いボロンビーム照射領域３４およびリンビーム照射領域３５と、ピッチが狭いボロンビーム照射領域３８およびリンビーム照射領域３９が形成される。本実施の形態では、特に限定しないが、たとえばピッチが広い領域でのビーム銃の走査をビーム径３μｍでおこない、狭いピッチの領域ではビーム径を１．５μｍとして走査する。
【００５４】
実施の形態１と同様に、エピタキシャル基板８をチャンバー３内に入れたまま、エピタキシャル成長とイオンビーム照射を複数回、たとえば６回繰り返し、並列ｐｎ接合層を所定の厚さにする。その後、基板表面に高比抵抗層３２をエピタキシャル法により約４μｍ成長させる（図１２）。そして、エピタキシャル基板８をチャンバー３内から取り出し、熱処理をおこない、注入された不純物を拡散させて幅が広い並列ｐｎ接合層のｐ仕切り領域３６およびｎドリフト領域３７と、幅が狭い並列ｐｎ接合層のｐ仕切り領域４０およびｎドリフト領域４１を形成する（図１３）。
【００５５】
実施の形態４によれば、狭いピッチの並列ｐｎ接合層では、最終的な熱処理による相互拡散によって濃度が低くなり、電界が緩和されやすくなるため、耐圧が向上する。したがって、狭いピッチの並列ｐｎ接合層を耐圧構造部などに配置することが可能となる。なお、エピタキシャル成長炉を、ボロンおよびリンのそれぞれに対してビーム径が太いイオンビーム銃とビーム径が細いイオンビーム銃とをそれぞれ１台以上ずつ備えた構成としても同様の効果が得られる。
【００５６】
【発明の効果】
本発明によれば、エピタキシャル成長時のチャンバー内圧力よりも低い圧力でイオンビームが照射されるため、イオンビームの散乱が抑制され、不純物濃度のばらつきの小さい並列ｐｎ接合層が形成される。したがって、ばらつきの小さい超接合半導体素子を簡易に量産性よく製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるボロンおよびリン照射用の複数のビーム銃を備えた枚葉式のエピタキシャル成長炉の断面模式図である。
【図２】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図３】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図４】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図５】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図６】本発明の実施の形態２における複数のボロン照射用のビーム銃を備えた枚葉式のエピタキシャル成長炉の断面模式図である。
【図７】図６の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図８】図６の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図９】図６の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１０】本発明の実施の形態３におけるボロン照射用のビーム銃とリン照射用のビーム銃とを各１台備えた枚葉式のエピタキシャル成長炉の断面模式図である。
【図１１】本発明の実施の形態３にかかる製造方法により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１２】本発明の実施の形態３にかかる製造方法により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１３】本発明の実施の形態３にかかる製造方法により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１４】耐圧クラス７４０Ｖ、１１００Ｖ、２３００Ｖ、４５００Ｖにおける耐圧と並列ｐｎ接合層の濃度との関係を規格化して示す特性図である。
【図１５】最大耐圧の９０％および９５％における許容濃度ばらつきと最大耐圧との関係を示す特性図である。
【符号の説明】
１ ソースガス導入口
２ ソースガス排気口
３ チャンバー
４ ボロン照射用イオンビーム銃
５ リン照射用イオンビーム銃
８ エピタキシャル基板
３１ 低抵抗層
３２ 高比抵抗層
３３ ｎ型半導体層
３４，３８ ボロンビーム照射領域
３５，３９ リンビーム照射領域
３６，４０ ｐ仕切り領域
３７，４１ ｎドリフト領域
【発明の属する技術分野】
本発明は、高耐圧化と大電流容量化を両立させることのできる超接合半導体素子の製造方法に関し、特に並列ｐｎ接合層を備えたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオード等の超接合半導体素子の製造方法に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体素子は、高い降伏電圧を得るために高比抵抗のドリフト領域を主電流経路に設けるため、高耐圧のものほどこの部分の電圧降下が大きくなってオン電圧が高くなるという問題があった。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の半導体装置が、たとえば米国特許第５２１６２７５号明細書などに開示されている。
【０００３】
ここで、並列ｐｎ接合層とは、上述したように第１導電型（たとえば、ｎ型）のドリフト領域と第２導電型（たとえば、ｐ型）の仕切り領域とを交互に繰り返して接合した構造のことである。また、超接合半導体素子とは、オン状態では電流を流し、一方、オフ状態では空乏化する並列ｐｎ接合層からなるドリフト領域を備えた半導体素子のことである。
【０００４】
従来より、並列ｐｎ接合層を形成する方法として、エピタキシャル成長によってトレンチ構造を埋め込む方法が公知である。しかし、この方法では、トレンチのアスペクト比が高いため、トレンチ形成時に基板に除去不能なダメージが生じるという問題点がある。また、トレンチ内を高品質のエピタキシャル層で埋め込むのは極めて困難であるなどの問題点もある。
【０００５】
そこで、本発明者らは、低抵抗の半導体基板上に高抵抗の半導体層をエピタキシャル成長させながら、そのエピタキシャル成長層にｎ型不純物とｐ型不純物のイオンビームを照射して選択的にイオン注入することによって、並列ｐｎ接合層を形成する方法について、先に出願している（特開２００１−１６８０３６号）。この方法によれば、並列ｐｎ接合層を容易に形成することができるという効果が得られる。
【０００６】
【発明が解決しようとする課題】
しかしながら、その後の発明者らの検討により、上記特開２００１−１６８０３６号公報による並列ｐｎ接合層の形成方法では、ソースガスの供給によりエピタキシャル成長中のチャンバー内圧力が１００〜３０００Ｐａと比較的高い、すなわち真空度が低いため、イオンビームが散乱されやすく、並列ｐｎ接合層の不純物濃度にばらつきが生じるおそれのあることが判明した。
【０００７】
本発明は、上述した事情に鑑みてなされたものであって、不純物濃度のばらつきが小さい並列ｐｎ接合層を有する超接合半導体素子を簡易に量産性よく製造することができる超接合半導体素子の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１の主面と第２の主面との間に、低抵抗層と、オン状態では電流が流れ、かつｐ型領域とｎ型領域とが交互に配置された構成の並列ｐｎ接合層とを備えた超接合半導体素子の製造方法において、前記低抵抗層の表面に前記低抵抗層よりも抵抗の大きい高比抵抗層をエピタキシャル成長させる工程と、前記エピタキシャル成長工程につづいて同一チャンバー内で、チャンバー内圧力がエピタキシャル成長時よりも低い状態で、前記高比抵抗層に所定の不純物をイオンビーム照射により選択的に注入する工程と、前記高比抵抗層に注入された不純物を熱処理により拡散させて前記並列ｐｎ接合層を形成する工程と、を含むことを特徴とする。この発明によれば、エピタキシャル成長時のチャンバー内圧力よりも低い圧力でイオンビームが照射されるため、イオンビームの散乱が抑制され、不純物濃度のばらつきの小さい並列ｐｎ接合層が形成される。
【０００９】
この発明において、前記エピタキシャル成長と前記イオンビーム照射とを繰り返しおこなった後、前記熱処理をおこなう構成としてもよい。このようにすれば、所望の厚さを有する並列ｐｎ接合層が形成される。
【００１０】
また、この発明において、前記イオンビーム照射時のチャンバー内圧力を１×１０-2Ｐａ以下としてもよい。この場合には、イオンビームが散乱されにくくなり、並列ｐｎ接合層の不純物濃度のばらつきが抑制される。
【００１１】
また、この発明において、前記イオンビーム照射時のイオン種をボロン、リン、またはボロンとリンの組み合わせとしてもよい。この構成によれば、たとえばボロンの注入によってｐ型領域が形成され、リンの注入によってｎ型領域が形成される。
【００１２】
また、この発明において、前記イオンビーム照射時にビーム径を変化させることにより異なる幅の並列ｐｎ接合層を形成する構成としてもよい。このようにすれば、異なるピッチを有する並列ｐｎ接合層が形成され、狭いピッチの並列ｐｎ接合層では熱処理時の相互拡散によって不純物濃度が低くなり、電界が緩和されやすくなるため、この領域での耐圧が向上する。
【００１３】
また、この発明において、前記イオンビームの平均自由工程を、イオンビーム銃と半導体素子間の距離の１０倍以上としてもよい。この場合には、イオンビームが散乱されにくくなり、並列ｐｎ接合層の不純物濃度のばらつきが抑制される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
実施の形態１．
図１は実施の形態１において用いられる枚葉式のエピタキシャル成長炉の断面模式図である。このエピタキシャル成長炉では、ソースガス導入口１およびソースガス排気口２を備えたチャンバー３に、ボロン照射用イオンビーム銃４およびリン照射用イオンビーム銃５を複数備えている。また、サセプタ６を加熱するために、ＲＦコイル７がサセプタ６の直下に敷設され、エピタキシャル基板８はサセプタ６の上に設置される。
【００１５】
ここで、各イオンビーム銃４，５とエピタキシャル基板８との間の距離ｄはイオンビームの平均自由工程λの１／１０以下である。すなわち、各イオンビーム銃４，５は、λ≧１０ｄとなる位置に設置されている。その理由は、イオンビーム中のイオン種がエピタキシャル基板８に達するまでに残留ガス分子に衝突する回数はｄ／λで表されるが、この衝突回数を１／１０以下に低減するためである。つまり、衝突回数が小さいほどイオンビームが散乱されにくくなるため、エピタキシャル基板８に導入される不純物量がより正確になり、並列ｐｎ接合層の濃度のばらつきが抑制されるからである。換言すれば、イオンビームの衝突は、並列ｐｎ接合層の濃度ばらつきの原因となる。
【００１６】
図１４に、各耐圧クラス（７４０Ｖ、１１００Ｖ、２３００Ｖ、４５００Ｖ）における耐圧と並列ｐｎ接合層の濃度との関係を示す。図１４において、縦軸は最大耐圧ＢＶｍａｘを１としたときの耐圧比であり、横軸は最大耐圧ＢＶｍａｘが得られるときの濃度を１としたときの濃度比である。図１４より、最大耐圧が大きくなる、すなわち高耐圧化するのに伴って、濃度のばらつきに対する耐圧低下の程度が急激になっていることがわかる。
【００１７】
図１５に、最大耐圧の９０％および９５％の耐圧を得るために許容される濃度ばらつきと最大耐圧との関係を示す。図１５において、縦軸は許容濃度ばらつき［％］であり、横軸は最大耐圧［Ｖ］である。図１５より、最大耐圧が大きくなるのに伴って、許容濃度ばらつきが急激に小さくなっていることがわかる。
【００１８】
図１５に示す通り、たとえば通常で１３％の濃度ばらつきがあると仮定すると、７４０Ｖクラスでは最大耐圧の９０％以上の耐圧が得られる。それに対して、２３００Ｖクラスで耐圧を最大耐圧の９５％以上にするためには濃度のばらつきを２％程度にする必要である。また、４５００Ｖクラスでは、最大耐圧の９５％以上の耐圧を得るには濃度のばらつきを１％程度に抑える必要がある。
【００１９】
上述したようにイオンビームの衝突回数は濃度ばらつきの原因であり、衝突回数が１／１０になれば濃度のばらつきも１／１０になるため、通常の濃度ばらつき１３％に対して、λ＝１０ｄにセッティングすることによって濃度ばらつきを１．３％に抑えることが可能となる。さらに、λ＝１００ｄとすれば０．１３％の濃度ばらつきに抑えることが可能となる。したがって、本実施の形態ではλ≧１０ｄである。
【００２０】
ところで、イオンビームの平均自由工程λはチャンバー内圧力の影響を受ける。チャンバー内に存在する分子の密度をｎ［ｃｍ-3］、チャンバー内圧力をｐ［Ｔｏｒｒ］、絶対温度をＴ［Ｋ］とすると、気体運動論によればつぎの（１）式が成り立つ。
【００２１】
ｐ＝１×１０-19ｎＴ ・・・（１）
【００２２】
また、リンの原子半径をｒ１［ｃｍ］、ソースガス分子の分子半径をｒ２［ｃｍ］とすると、平均自由工程λ［ｃｍ］はつぎの（２）式で表される。
【００２３】
λ＝１／（２1/2π（ｒ１＋ｒ２）2ｎ） ・・・（２）
【００２４】
上記（１）式および（２）式よりｎを消去すると、つぎの（３）式が得られる。
【００２５】
λ＝１／（２1/2π（ｒ１＋ｒ２）2）×１×１０-19Ｔ／ｐ ・・・（３）
【００２６】
ここで説明を簡単にするため、ｒ１およびｒ２を１×１０-8［ｃｍ］と仮定すると、つぎの（４）式が得られる。圧力の単位がＰａの場合は（５）式となる。
【００２７】
λ＝２．２５×１０-4Ｔ／ｐ ・・・（４）
λ＝３．００×１０-2Ｔ／ｐ ・・・（５）
【００２８】
たとえば、イオンビーム照射時のチャンバー内圧力が１０-2Ｐａの場合には、平均自由工程λは４０００ｃｍとなる。比較として、前記特開２００１−１６８０３６号公報による従来技術において、チャンバー内圧力を１ｍＴｏｒｒとすると平均自由工程λは３００ｃｍとなる。イオンビーム銃とエピタキシャル基板との間の距離ｄを３００ｃｍとすれば、従来はエピタキシャル基板にイオンビームが到達する以前に必ず衝突が起こることになる。
【００２９】
それに対して、本実施の形態においてチャンバー内圧力を１０-2Ｐａとすれば、衝突回数は３００／４０００回、すなわち０．０７５回である。したがって、本実施の形態においてチャンバー内圧力を１０-2Ｐａとすることによって、濃度のばらつきを１／０．０７５＝１３．３倍抑えることができる。換言すれば、前記特開２００１−１６８０３６号公報による従来技術による１３．３％の濃度ばらつきを１％に抑えることができる。
【００３０】
また、望ましくはイオンビーム照射時のチャンバー内圧力は１０-3Ｐａであるとよく、さらに望ましくは１０-4Ｐａであるとよい。その場合には、濃度ばらつきをそれぞれ０．１％および０．０１％に抑えることが可能となり、事実上ばらつきがないものとすることができる。また、１０-4Ｐａ以下の圧力であれば、イオン電荷の中性化も回避される。また、最大耐圧４５００Ｖ以上の高耐圧クラスにおいてもばらつきの低減が可能となる。
【００３１】
つぎに、ボロンおよびリン照射用のイオンビーム銃を備えた枚葉式のエピタキシャル成長炉を用いた場合の超接合基板の製造方法について説明する。図２〜図５は、図１の枚葉式のエピタキシャル成長炉による、超接合基板の製造工程を順に示す模式図である。
【００３２】
まず、チャンバー３内において、ソースガス導入口１よりＳｉＣｌ4などのソースガスを導入して、ｎ型の低抵抗半導体基板よりなる低抵抗層３１の上に、低濃度（１×１０13ｃｍ-3程度）のｎ-高比抵抗層３２を約８μｍの厚さで成膜する（図２）。エピタキシャル成長中のチャンバー内圧力はおおむね１００〜３０００Ｐａの範囲であり、特に限定しないが、たとえば本実施の形態では４００Ｐａとする。たとえばＭＯＳＦＥＴの場合、低抵抗層３１はｎ+ドレイン層となる。
【００３３】
引きつづき、そのままの状態、すなわちチャンバー３内にエピタキシャル基板８を入れたまま、チャンバー３内のソースガスを排気口２より排気して、イオンビームが散乱しにくい圧力まで真空度を高めた後、選択的にボロンとリンのイオンビーム照射をおこない、ｎ-高比抵抗層３２の表面にボロンビーム照射領域３４とリンビーム照射領域３５を交互に設ける（図３）。イオンビーム照射時のチャンバー内圧力は上述したように１０-2Ｐａ以下であるのが適当であるが、本実施の形態では、イオン電荷の中性化を実質的になくすため、特に限定しないが、たとえば１０-6Ｐａとする。
【００３４】
また、このとき、リンの注入量とボロンの注入量は等しいことが望ましい。これは、最終的にリンビーム照射領域３５がｎドリフト領域となり、ボロンビーム照射領域３４がｐ仕切り領域となったときに、両者の空乏層の広がりが同じになるからである。また、リンビーム照射領域３５およびボロンビーム照射領域３４の幅は等しくすることが望ましい。本実施の形態ではリンビーム照射領域３５およびボロンビーム照射領域３４の幅はたとえば３μｍであり、リンおよびボロンの各注入量はたとえば３．６×１０13ｃｍ-2である。
【００３５】
イオンビーム照射後、そのままの状態で再びチャンバー３内にソースガスを導入し、再度上述した要領でエピタキシャル成長をおこない、ｎ-高抵抗層３２を形成する。その後、再び上述した要領でチャンバー３内を減圧し、リンおよびボロンのイオンビーム照射をおこなう。このようにエピタキシャル基板８をチャンバー３内に入れたまま、エピタキシャル成長とイオンビーム照射を複数回繰り返し、並列ｐｎ接合層を所定の厚さにする。特に限定しないが、本実施の形態では、エピタキシャル成長とイオンビーム照射の工程をたとえば６回繰り返しおこなう。
【００３６】
その後、基板表面に上述した要領で高比抵抗層３２をエピタキシャル法により約４μｍ成長させる（図４）。これにより、エピタキシャル成長によって形成された熱処理前の並列ｐｎ接合層の厚さは、たとえば５２μｍとなる。この後、エピタキシャル基板８をチャンバー３内から取り出し、熱処理をおこない、注入された不純物を拡散させて並列ｐｎ接合層のｐ仕切り領域３６とｎドリフト領域３７を形成する（図５）。
【００３７】
本実施の形態では、１１５０℃で１０時間の熱処理により、ｎドリフト領域３７とｐ仕切り領域３６とが接続し、各ｎドリフト領域３７および各ｐ仕切り領域３６の幅は６μｍとなり、並列ｐｎ接合層としては１２μｍとなる。なお、ビーム照射幅や不純物のドーズ量や熱処理時間等を変えることによって、最終的な並列ｐｎ接合層のｎドリフト領域３７とｐ仕切り領域３６の条件は変更可能である。
【００３８】
上述したように、実施の形態１によれば、同一チャンバー３内でエピタキシャル成長と、エピタキシャル成長時よりも低い圧力でのイオンビーム照射とを交互に繰り返しおこなうことによって、簡易に量産性よく並列ｐｎ接合層が製造される。したがって、ばらつきの小さい超接合半導体素子を簡易に量産性よく製造することができる。なお、多数のイオンビーム銃を並列に、かつ等間隔で配置するようにしても、ｎドリフト領域３７とｐ仕切り領域３６の幅を等しくすることができる。この場合には、イオン注入用のレジストマスクを形成する必要がない。つまり、フォトリソグラフィーをおこなわずに並列ｐｎ接合層を形成することができる。
【００３９】
実施の形態２．
図６は実施の形態２において用いられる枚葉式のエピタキシャル成長炉の断面模式図である。このエピタキシャル成長炉では、ソースガス導入口１およびソースガス排気口２を備えたチャンバー３に、ボロン照射用イオンビーム銃４を複数備えている。リン照射用イオンビーム銃は設けられていない。また、サセプタ６を加熱するために、ＲＦコイル７がサセプタ６の直下に敷設され、エピタキシャル基板８はサセプタ６の上に設置される。
【００４０】
なお、ボロン照射用イオンビーム銃４とエピタキシャル基板８との間の距離ｄと、イオンビームの平均自由工程λとの関係や、イオンビーム照射時のチャンバー内圧力などは実施の形態１と同じである。したがって、説明を省略する。
【００４１】
つぎに、ボロン照射用のイオンビーム銃のみを備えた枚葉式のエピタキシャル成長炉を用いた場合の超接合基板の製造方法について説明する。図７〜図９は、図６の枚葉式のエピタキシャル成長炉による、超接合基板の製造工程を順に示す模式図である。
【００４２】
まず、チャンバー３内において、ｎ型の低抵抗半導体基板よりなる低抵抗層３１の上に、不純物濃度が３．６×１０15ｃｍ-3程度のｎ型半導体層３３を約８μｍの厚さで成膜する（図７）。エピタキシャル成長中のチャンバー内圧力はおおむね１００〜３０００Ｐａの範囲である。
【００４３】
引きつづき、チャンバー３内にエピタキシャル基板８を入れたまま、チャンバー３内を１０-2Ｐａ以下、たとえば１０-6Ｐａまで排気して、ボロンのイオンビーム照射によりｎ型半導体層３３の表面にボロンビーム照射領域３４を選択的に設ける（図８）。本実施の形態では、ボロンビーム照射領域３４の幅はたとえば３μｍであり、ボロンの注入量はたとえば１．２×１０13ｃｍ-2である。
【００４４】
実施の形態１と同様に、エピタキシャル基板８をチャンバー３内に入れたまま、エピタキシャル成長とイオンビーム照射を複数回繰り返し、並列ｐｎ接合層を所定の厚さにする。特に限定しないが、本実施の形態では、エピタキシャル成長とイオンビーム照射の工程をたとえば６回繰り返しおこなう。その後、基板表面に、不純物濃度が３．６×１０15ｃｍ-3程度の低濃度ｎ型半導体層３３をエピタキシャル法により約４μｍ成長させる（図９）。
【００４５】
この後、エピタキシャル基板８をチャンバー３内から取り出し、熱処理をおこない、注入されたボロンを拡散させて並列ｐｎ接合層のｐ仕切り領域３６およびｎドリフト領域３７を形成する（図５）。ｎドリフト領域３７は、エピタキシャル成長したｎ型半導体層３３である。本実施の形態では、１１５０℃で１０時間の熱処理により、６μｍ幅のｎドリフト領域３７と６μｍ幅のｐ仕切り領域３６とが接続し、並列ｐｎ接合層としては１２μｍとなる。なお、ビーム照射幅や不純物のドーズ量や熱処理時間等を変えることによって、最終的な並列ｐｎ接合層のｎドリフト領域３７とｐ仕切り領域３６の条件は変更可能である。
【００４６】
上述したように、実施の形態２によれば、実施の形態１と同様に、簡易に量産性よく並列ｐｎ接合層が製造されるので、ばらつきの小さい超接合半導体素子を簡易に量産性よく製造することができる。なお、実施の形態２の方法は、ｐ型低抵抗半導体基板上にｐ型半導体層を形成し、選択的にリンを注入する場合にも適用可能である。この場合には、複数のリン照射用イオンビーム銃を備えた枚葉式のエピタキシャル成長炉を用いることが有効である。
【００４７】
実施の形態３．
図１０は実施の形態３において用いられる枚葉式のエピタキシャル成長炉の断面模式図である。このエピタキシャル成長炉では、ソースガス導入口１およびソースガス排気口２を備えたチャンバー３に、ボロン照射用イオンビーム銃４とリン照射用イオンビーム銃５を各１台ずつ備えている。また、サセプタ６を加熱するために、ＲＦコイル７がサセプタ６の直下に敷設され、エピタキシャル基板８はサセプタ６の上に設置される。
【００４８】
なお、イオンビーム銃４，５とエピタキシャル基板８との間の距離ｄと、イオンビームの平均自由工程λとの関係や、イオンビーム照射時のチャンバー内圧力などは実施の形態１と同じである。したがって、説明を省略する。
【００４９】
図１０に示す構成のエピタキシャル成長炉を用いた場合には、ボロン照射用イオンビーム銃４およびリン照射用イオンビーム銃５が各１台ずつしかない。そのため、実施の形態３では、これら１台ずつのイオンビーム銃４，５を走査することにより、並列ｐｎ接合層を形成する。製造方法のその他の点については実施の形態１と同じである。実施の形態３によれば、ボロン照射用とリン照射用のイオンビーム銃４，５が１台ずつであるため、エピタキシャル成長炉のコストを低く抑えることができる。
【００５０】
実施の形態４．
実施の形態４で使用されるエピタキシャル成長炉は基本的に図１０に示す構成と同じである。また、イオンビーム銃４，５とエピタキシャル基板８との間の距離ｄと、イオンビームの平均自由工程λとの関係や、イオンビーム照射時のチャンバー内圧力などは実施の形態１と同じである。したがって、重複する説明を省略する。
【００５１】
図１１〜図１３は、実施の形態第４にかかる製造方法による超接合基板の製造工程を順に示す模式図である。まず、チャンバー３内において、ｎ型の低抵抗半導体基板よりなる低抵抗層３１の上に、低濃度（１×１０13ｃｍ-3程度）のｎ-高比抵抗層３２を約８μｍの厚さで成膜する（図１１）。エピタキシャル成長中のチャンバー内圧力はおおむね１００〜３０００Ｐａの範囲である。
【００５２】
引きつづき、チャンバー３内にエピタキシャル基板８を入れたまま、チャンバー３内を１０-2Ｐａ以下、たとえば１０-6Ｐａまで排気して、ボロンおよびリンのイオンビーム照射をおこなう。このとき、ピッチが広い並列ｐｎ接合層を形成する領域に対しては、ビーム径を太くして走査し、一方、ピッチが狭い並列ｐｎ接合層を形成する領域に対してはビーム径を細くして走査する。
【００５３】
このようにすることによって、図１１に示すように、ピッチが広いボロンビーム照射領域３４およびリンビーム照射領域３５と、ピッチが狭いボロンビーム照射領域３８およびリンビーム照射領域３９が形成される。本実施の形態では、特に限定しないが、たとえばピッチが広い領域でのビーム銃の走査をビーム径３μｍでおこない、狭いピッチの領域ではビーム径を１．５μｍとして走査する。
【００５４】
実施の形態１と同様に、エピタキシャル基板８をチャンバー３内に入れたまま、エピタキシャル成長とイオンビーム照射を複数回、たとえば６回繰り返し、並列ｐｎ接合層を所定の厚さにする。その後、基板表面に高比抵抗層３２をエピタキシャル法により約４μｍ成長させる（図１２）。そして、エピタキシャル基板８をチャンバー３内から取り出し、熱処理をおこない、注入された不純物を拡散させて幅が広い並列ｐｎ接合層のｐ仕切り領域３６およびｎドリフト領域３７と、幅が狭い並列ｐｎ接合層のｐ仕切り領域４０およびｎドリフト領域４１を形成する（図１３）。
【００５５】
実施の形態４によれば、狭いピッチの並列ｐｎ接合層では、最終的な熱処理による相互拡散によって濃度が低くなり、電界が緩和されやすくなるため、耐圧が向上する。したがって、狭いピッチの並列ｐｎ接合層を耐圧構造部などに配置することが可能となる。なお、エピタキシャル成長炉を、ボロンおよびリンのそれぞれに対してビーム径が太いイオンビーム銃とビーム径が細いイオンビーム銃とをそれぞれ１台以上ずつ備えた構成としても同様の効果が得られる。
【００５６】
【発明の効果】
本発明によれば、エピタキシャル成長時のチャンバー内圧力よりも低い圧力でイオンビームが照射されるため、イオンビームの散乱が抑制され、不純物濃度のばらつきの小さい並列ｐｎ接合層が形成される。したがって、ばらつきの小さい超接合半導体素子を簡易に量産性よく製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるボロンおよびリン照射用の複数のビーム銃を備えた枚葉式のエピタキシャル成長炉の断面模式図である。
【図２】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図３】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図４】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図５】図１の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図６】本発明の実施の形態２における複数のボロン照射用のビーム銃を備えた枚葉式のエピタキシャル成長炉の断面模式図である。
【図７】図６の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図８】図６の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図９】図６の枚葉式のエピタキシャル成長炉により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１０】本発明の実施の形態３におけるボロン照射用のビーム銃とリン照射用のビーム銃とを各１台備えた枚葉式のエピタキシャル成長炉の断面模式図である。
【図１１】本発明の実施の形態３にかかる製造方法により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１２】本発明の実施の形態３にかかる製造方法により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１３】本発明の実施の形態３にかかる製造方法により製造される超接合基板の製造段階における構成を示す断面模式図である。
【図１４】耐圧クラス７４０Ｖ、１１００Ｖ、２３００Ｖ、４５００Ｖにおける耐圧と並列ｐｎ接合層の濃度との関係を規格化して示す特性図である。
【図１５】最大耐圧の９０％および９５％における許容濃度ばらつきと最大耐圧との関係を示す特性図である。
【符号の説明】
１ ソースガス導入口
２ ソースガス排気口
３ チャンバー
４ ボロン照射用イオンビーム銃
５ リン照射用イオンビーム銃
８ エピタキシャル基板
３１ 低抵抗層
３２ 高比抵抗層
３３ ｎ型半導体層
３４，３８ ボロンビーム照射領域
３５，３９ リンビーム照射領域
３６，４０ ｐ仕切り領域
３７，４１ ｎドリフト領域
Claims (6)
- 第１の主面と第２の主面との間に、低抵抗層と、オン状態では電流が流れ、かつｐ型領域とｎ型領域とが交互に配置された構成の並列ｐｎ接合層とを備えた超接合半導体素子の製造方法において、
前記低抵抗層の表面に前記低抵抗層よりも抵抗の大きい高比抵抗層をエピタキシャル成長させる工程と、
前記エピタキシャル成長工程につづいて同一チャンバー内で、チャンバー内圧力がエピタキシャル成長時よりも低い状態で、前記高比抵抗層に所定の不純物をイオンビーム照射により選択的に注入する工程と、
前記高比抵抗層に注入された不純物を熱処理により拡散させて前記並列ｐｎ接合層を形成する工程と、
を含むことを特徴とする超接合半導体素子の製造方法。 - 前記エピタキシャル成長と前記イオンビーム照射とを繰り返しおこなった後、前記熱処理をおこなうことを特徴とする請求項１に記載の超接合半導体素子の製造方法。
- 前記イオンビーム照射時のチャンバー内圧力を１×１０-2Ｐａ以下とすることを特徴とする請求項１または２に記載の超接合半導体素子の製造方法。
- 前記イオンビーム照射時のイオン種をボロン、リン、またはボロンとリンの組み合わせとすることを特徴とする請求項１〜３のいずれか一つに記載の超接合半導体素子の製造方法。
- 前記イオンビーム照射時にビーム径を変化させることにより異なる幅の並列ｐｎ接合層を形成することを特徴とする請求項１〜４のいずれか一つに記載の超接合半導体素子の製造方法。
- 前記イオンビームの平均自由工程を、イオンビーム銃と半導体素子間の距離の１０倍以上とすることを特徴とする請求項１〜５のいずれか一つに記載の超接合半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003264286A JP2003264286A (ja) | 2003-09-19 |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3849552B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101818730B1 (ko) * | 2011-08-31 | 2018-01-16 | 주식회사 원익아이피에스 | 기판처리장치, 그를 가지는 기판처리시스템 및 기판처리방법 |
| CN104992963B (zh) * | 2015-07-24 | 2018-01-02 | 杭州士兰微电子股份有限公司 | 超结结构的半导体器件及其制造方法、光刻版 |
| JP7135422B2 (ja) | 2018-05-11 | 2022-09-13 | 富士電機株式会社 | 半導体装置の製造方法 |
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2002
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| Publication number | Publication date |
|---|---|
| JP2003264286A (ja) | 2003-09-19 |
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