KR20190112738A - 무선 주파수 응용들을 위한 구조 - Google Patents

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Abstract

본 발명은 RF 응용들을 위한 구조(100)에 관한 것이며, 그 구조(100)는,
● 고-저항률 지지 기판(1) ― 고-저항률 지지 기판(1)의 전방 표면(1a)은 주 평면을 정의함 ―;
● 지지 기판(1)의 전방 표면(1a) 상에 배열된 전하 트래핑 층(2);
● 트래핑 층(2) 상에 배열된 제1 유전체 층(3); 및
● 제1 유전체 층(3) 상에 배열된 활성 층(4)
을 포함하며,
구조(100)는, 구조(100)가 트래핑 층(2) 위에 또는 내부에 배열된 적어도 하나의 매립 전극(10)을 포함하고, 전극(10)이 전도성 층(11) 및 제2 유전체 층(13)을 포함하는 것을 특징으로 한다.

Description

무선 주파수 응용들을 위한 구조
본 발명은 RF 응용들을 위한 구조들에 관한 것이다. 본 발명은 특히, 트래핑 층 및 매립 전극을 포함하는 실리콘-온-인슐레이터 구조에 관한 것이다.
집적 디바이스들은 일반적으로, 집적 디바이스들의 제조를 위해 주로 지지부로서 역할을 하는 웨이퍼 형태의 기판들 상에 생성된다. 이들 디바이스들의 집적도 및 예상되는 성능의 증가는 이들의 성능과 이들이 상부에 형성되는 기판의 특성들이 점점 더 강하게 커플링되게 하였다. 이는 특히, 전기 통신 분야(셀룰러 전화, Wi-Fi, 블루투스 등)에서 특히 사용되는, 약 3 kHz 내지 300 GHz의 주파수를 갖는 신호들을 프로세싱하는 무선 주파수(RF) 디바이스들에 해당된다.
디바이스/기판 커플링의 예로서, 디바이스들에서 전파되는 고-주파수 신호들로부터의 전자기장들이 기판의 깊이로 침투하고, 기판에 포함될 수 있는 임의의 전하 캐리어들과 상호 작용한다. 이는 신호의 비-선형 왜곡(고조파들), 삽입 손실로 인한 신호로부터의 에너지의 일부의 불필요한 소비, 및 컴포넌트들 사이의 가능한 영향들의 문제들을 초래한다.
RF 디바이스들의 생성에 적합한 기판들 중에서, 지지 기판, 지지 기판 상에 배열된 트래핑 층, 트래핑 층(트랩이 풍부한 층) 상에 배열된 유전체 층, 및 유전체 층 상에 배열된 반도체 층을 포함하는 고-저항률 실리콘 기판들이 알려져 있다. 지지 기판은 일반적으로, 1 kOhm.cm 초과의 저항률을 갖는다. 트래핑 층은 비-도핑된 다결정질 실리콘을 포함할 수 있다. 종래 기술에 따른 고-저항률 지지 기판과 트래핑 층의 조합은, 전술된 디바이스/기판 커플링을 감소시키는 것을 가능하게 하고, 그에 따라, RF 디바이스들의 양호한 성능을 보장하는 것을 가능하게 한다. 이에 대하여, 당업자는, "실리콘-온-인슐레이터(SOI) 기술, 제조, 및 애플리케이션들(Silicon-on-insulator (SOI) Technology, manufacture and applications)"(우드헤드(Woodhead) 발행, Oleg Kononchuk 및 Bich-Yen Nguyen, 포인트 10.7 및 10.8)의 종래 기술로부터 알려져 있는, 고-저항률 반도체 기판 상에 제조된 RF 디바이스들의 성능의 리뷰를 발견할 것이다.
게다가, 특히 모바일 전화들에 포함된 RF 디바이스들, 이를테면 예컨대, 안테나 스위칭 유닛들의 생성의 경우, 스위칭 유닛의 단자들에 인가되는 최대 전압을 유지하기 위해 복수의 트랜지스터들(예컨대, 전계 효과 트랜지스터들 "FET")을 직렬로 연결하는 것이 일반적이며, 상기 전압은 각각의 개별 트랜지스터의 브레이크다운 전압보다 더 높다. 그러나, 복수의 트랜지스터들의 직렬 배열은 RF 디바이스의 직렬 저항을 증가시키는 결점을 가지며, 이는 특히, RF 디바이스의 선형성 성능을 저하시킬 수 있다.
본 발명은 전술된 결점들 전부 또는 일부를 해소하는 것을 목적으로 한다. 본 발명의 하나의 특정 목적은 향상된 성능을 갖는 RF 디바이스들의 생성을 가능하게 하는, RF 응용들를 위한 구조를 제안하는 것이다.
본 발명의 간단한 설명
본 발명은 RF 응용들을 위한 구조에 관한 것이며, 그 구조는,
● 고-저항률 지지 기판 ― 고-저항률 지지 기판의 전방 표면은 주 평면을 정의함 ―;
● 지지 기판의 전방 표면 상에 배열된 전하 트래핑 층;
● 트래핑 층 상에 배열된 제1 유전체 층; 및
● 제1 유전체 층 상에 배열된 활성 층
을 포함한다.
구조는, 구조가 트래핑 층 위에 또는 내부에 배열된 적어도 하나의 매립 전극을 포함하고, 전극이 전도성 층 및 제2 유전체 층을 포함하는 것을 특징으로 한다.
개별적으로 또는 임의의 기술적으로 실현 가능한 조합으로 취해지는, 본 발명의 다른 유리한 및 비제한적인 특성들에 따르면:
● 전도성 층은 주 평면에 평행한 2개의 표면들을 가지며, 하나의 표면은 제1 유전체 층과 접촉하고, 다른 표면은 제2 유전체 층과 접촉한다;
● 전극은 복수의 절연 벽들을 포함하며, 복수의 절연 벽들은 제1 유전체 층과 제2 유전체 층 사이에서 연장되고, 전도성 층을 복수의 전도성 블록들로 분할하고, 상기 블록들은 절연 벽들에 의해 서로 절연된다;
● 전극은 활성 층과 제1 유전체 층 사이에 배열되며, 제2 유전체 층은, 주 평면에 평행하게 활성 층과 접촉한다;
● 전극은 제1 유전체 층과 전하 트래핑 층 사이에 배열되고, 제2 유전체 층은, 주 평면에 평행하게 트래핑 층과 접촉한다;
● 매립 전극은 주 평면, 및 제1 유전체 층과 전하 트래핑 층 사이에서 연장되는 복수의 전하 트래핑 영역들에서 불연속적이며, 트래핑 영역들은 절연 벽들에 의해 전도성 블록들로부터 절연된다;
● 구조는 지지 기판의 전방 표면과 전하 트래핑 층 사이에 제3 유전체 층을 포함한다;
● 전극은 전하 트래핑 층에 배열되고, 제2 유전체 층은, 주 평면을 따라서 지지 기판의 전방 표면과 접촉하며, 전극은 복수의 절연 벽들을 포함하고, 복수의 절연 벽들은 제1 유전체 층과 제2 유전체 층 사이에서 연장되고, 전도성 층의 복수의 전도성 블록들을 정의하고, 각각의 전도성 블록은, 절연 벽들에 의해, 트래핑 층을 형성하는 적어도 하나의 트래핑 영역으로부터 절연된다;
● 적어도 하나의 전도성 블록은, 전도성 블록으로부터 접촉 패드까지 구조의 일부를 통과하는 전도성 비아에 의해, 활성 층의 자유 표면 상에 배열된 접촉 패드에 전기적으로 연결된다;
● 구조는 또한, 활성 층 내에 그리고/또는 활성 층 상에 디바이스를 포함할 수 있으며, 그 디바이스는 적어도 하나의 트랜지스터를 포함하고, 여기서, 활성 층의 자유 표면 상에 배열된 게이트 전극은 매립 전극의 적어도 하나의 전도성 블록과 대향하게 배치된다;
● 제2 유전체 층은 5 nm 내지 100 nm의 두께를 갖는다;
● 전도성 층은, 단결정질 실리콘, 다결정질 실리콘, 및 비정질 실리콘 중에서 선택되는 재료를 포함한다;
● 전도성 층은 수 ohm.cm 내지 수천 ohm.cm의 저항률을 갖는다;
● 전도성 층은 50 nm 내지 500 nm의 두께를 갖는다;
● 전도성 층은 고온 처리들과 양립 가능한 재료로 형성된다.
본 발명의 추가적인 특성 및 이점은 첨부 도면을 참조하여 이루어진 상세한 설명으로부터 명확하게 될 것이다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 구조들을 도시한다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 구조들을 도시한다.
도 3은 본 발명의 제3 실시예에 따른 구조를 도시한다.
도 4는 본 발명의 제4 실시예에 따른 구조들을 도시한다.
도 5a 및 도 5b는 본 발명에 따른 구조들을 도시한다.
설명 부분에서, 도면들에서의 동일한 참조부호들은 동일한 타입의 엘리먼트들에 대해 사용될 수 있다.
도면들은 가독성을 위해, 실척대로 도시되지 않은 도식적인 표현들이다. 특히, Z 축을 따르는 층들의 두께들은 X 및 Y 축들을 따르는 측방향 치수들에 비하여 일정한 비율로 도시된 것이 아니다.
본 발명은 고-저항률 지지 기판(1)을 포함하는, RF 응용들을 위한 구조(100)에 관한 것이다. 고 저항률은 1000 ohm.cm 초과, 유리하게는 4 내지 10 kOhm.cm에 포함되는 저항률을 의미하는 것으로 이해된다. 지지 기판(1)은 마이크로전자, 광학, 광전자, 또는 광전지 산업들에서 통상적으로 사용되는 재료들로 제조될 수 있다. 특히, 지지 기판(1)은 다음의 그룹: 실리콘, 실리콘-게르마늄, 실리콘 탄화물 등으로부터 선택되는 적어도 하나의 재료를 포함할 수 있다.
도 1a에 도시된 바와 같이, 지지 기판(1)의 전방 표면(1a)은 주 평면(x,y)을 정의한다. 유리하게, 지지 기판(1)은 150, 200, 300, 또는 450 mm의 직경을 갖는 원형 웨이퍼의 형상이다.
구조(100)는 또한, 지지 기판(1)의 전방 표면(1a) 상에 배열된 전하 트래핑 층(2)을 포함한다. 배열은 트래핑 층(2)이 지지 기판(1)의 전방 표면(1a)과 직접 접촉할 수 있거나, 또는 하나 이상의 중간 층들을 통해 전방 표면(1a)에 견고하게 연결될 수 있는 것을 의미하는 것으로 이해된다. 이하에서 사용되는 "배열"이라는 용어는 유사한 방식으로 해석될 수 있다.
유리하게, 트래핑 층 (2)은 지지 기판(1)에서 발생될 수 있는 자유 전하들을 트래핑하는 데 바람직한 결함 밀도를 갖는 다결정질 실리콘 재료를 포함한다. 명백하게, 트래핑 층(2)은 또한, 트래핑 기능을 제공할 수 있고 구조(100) 및 구조(100)의 용도와 양립 가능한 다른 타입의 재료들을 포함할 수 있다. 트래핑 층(2)은 수십 나노미터 내지 수 미크론, 예컨대 50 nm 내지 3 미크론의 두께를 갖는다.
구조(100)는 또한, 트래핑 층(2) 상에 배열된 제1 유전체 층(3)을 포함한다. 본 발명에 따른 특정 실시예들에서, 제1 유전체 층(3)은 구조(100)의 매립 절연 층을 구성할 것이며, 그 매립 절연 층은 특히 활성 층(4)을 지지 기판(1)으로부터 전기적으로 절연시킬 것이다. 유리하게, 이에 제한되지는 않지만, 제1 유전체 층은, 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물 등 중에서 선택되는 재료들 중 적어도 하나를 포함할 것이다. 제1 유전체 층의 두께는, 예컨대, 10 nm 내지 3 μm의 범위에 있을 수 있다.
구조(100)는 또한, 제1 유전체 층(3) 상에 배열된 활성 층(4)을 포함한다. 활성 층(4)은 RF 컴포넌트들이 내부에 그리고/또는 상부에 생성될 수 있는 층에 대응한다. 활성 층(4)은 자유 표면 또는 전방 표면(4a), 및 하부 층들에 견고하게 연결된 후방 표면(4b)을 포함한다. 활성층(4)은 유리하게, 반도체 재료 및/또는 압전 재료로 제조될 수 있다. 유리하게, 이에 제한되지는 않지만, 활성 층(4)은, 실리콘, 실리콘 탄화물, 실리콘-게르마늄, 리튬 니오베이트, 리튬 탄탈레이트, 석영, 알루미늄 질화물 등 중에서 선택되는 재료들 중 적어도 하나를 포함한다. 활성 층(4)은, 제조될 컴포넌트들에 따라, 수 나노미터(예컨대, 10 nm) 내지 수 미크론, 또는 심지어, 수십 미크론(예컨대, 50 μm)의 두께를 가질 수 있다.
마지막으로, 본 발명에 따른 구조(100)는 트래핑 층(2) 위에 또는 내부에 배열된 적어도 하나의 매립 전극(10)을 포함하며: 도 1a는 매립 전극(10)이 트래핑 층(2) 위에 위치되는 실시예를 도시하고; 특히, 매립 전극(10)은 활성 층(4) 바로 아래에 위치된다.
매립 전극(10)은 전기 전도성 층(11) 및 유전체 층(13)(이하에서 제2 유전체 층(13)이라고 지칭됨)을 포함한다. 매립 전극(10)은 전도성 층(11)에 전압을 인가함으로써 바이어싱되도록, 그리고 활성 층(4)의 전기 캐리어들에 영향을 미치도록 의도된다.
바람직하게, 이에 제한되지는 않지만, 전도성 층(11)은, 단결정질 실리콘, 다결정질 실리콘, 비정질 실리콘 등, 또는 게이트 전극들 또는 마이크로전자 레지스터들의 생성을 위해 통상적으로 사용되는 다른 재료들 중에서 선택되는 재료를 포함한다. 전도성 층(11)을 형성하는 재료는 유리하게, 수 ohm.cm 내지 수천 ohm.cm의 저항률을 갖는다. 그 재료는 고온 처리들과 양립 가능하도록 선택되는 것이 바람직한데, 이는 구조(100)가 RF 컴포넌트들의 생성을 위해 그러한 처리들을 받을 가능성이 있기 때문이다. 전도성 층(11)은 50 nm 내지 500 nm의 전형적인 두께를 갖는다.
제2 유전체 층(13)은 바람직하게, 다음의 재료들: 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물 등 중 적어도 하나를 포함할 수 있다. 제2 유전체 층(13)은 유리하게, 5 nm 내지 100 nm의 두께를 갖는다. 그럼에도 불구하고, 본 발명의 실시예들에 따르면, 제2 유전체 층(13)의 두께는 1 nm 내지 3 미크론 사이에서 변화될 수 있다.
전도성 층(11)은 주 평면(x,y)에 평행한 2개의 표면들(11a, 11b)을 가지며: 도 1a의 예에서, 제1 표면(11a)은 제2 유전체 층(13)과 접촉하고, 제2 표면(1b)은 제1 유전체 층(3)과 접촉한다.
유리하게, 전극(10)은 제1 유전체 층(3)과 제2 유전체 층(13) 사이에서 연장되는 복수의 전기 절연 벽들(14)을 포함한다(도 1b 및 도 2b). 상기 절연 벽들(14)은 전도성 층(11)을 복수의 전도성 블록들(12)로 분할하며, 그 복수의 전도성 블록들(12)은 상기 절연 벽들(14)에 의해 서로 절연된다.
본 발명에 따르면, 그에 따라, 구조(100)의 다른 층들로부터, 특히 활성 층(4) 및 지지 기판(1)으로부터 전기적으로 절연된 매립 전극(10)의 적어도 하나의 전도성 블록(12)에 전압을 인가하는 것이 가능할 것이다. 전도성 블록(12)은 유리하게, 적어도, 활성 층(4)에 생성될 트랜지스터의 활성 구역과 대향하게 위치되며: 그러면, 상기 트랜지스터는, 게이트 전극에 의한 그 트랜지스터의 일반적인 바이어스에 부가하여, 활성 층(4)의 후방 표면(4b) 상의 바이어스로부터 이익을 얻을 수 있다. 후방 바이어스의 사용은 트랜지스터의 브레이크다운 전압을 증가시키는 것을 가능하게 하고, 그에 따라, RF 디바이스의 단자들(예컨대, 스위칭 유닛)에 인가되는 전압을 견디기 위해 직렬로 배치될 트랜지스터들의 수를 제한한다. 디바이스의 직렬 저항이 감소될 수 있고, 디바이스의 선형성이 개선된다.
도 1a 및 도 1b에 도시된 제1 실시예에 따르면, 전극(10)은 활성 층(4)과 제1 유전체 층(3) 사이에 배열되며, 제2 유전체 층(13)은, 주 평면(x,y)에 평행하게 활성 층(4)과 접촉한다.
이 경우, 제2 유전체 층(13)은 400 nm 미만, 바람직하게는 대략 50 내지 100 nm의 두께를 갖고, 그에 따라, 매립 전극(10)의 전도성 층(11)에 인가되는 전압은 활성 층(4)의 전기 캐리어들에 영향을 미칠 수 있다.
도 1a에 제시된 구조(100)는 다양한 방법들을 사용하여 생성될 수 있다. 이들 제조 변형예들 중 일부가 이하에서 설명된다.
전하 트래핑 층(2)이 먼저, 지지 기판(1) 상에 증착된다. 예컨대, 트래핑 층(2)을 구성하는 다결정질 실리콘의 층이, 화학 기상 또는 액상 증착 기법, 또는 그렇지 않으면 에피택셜 성장에 의해, 실리콘으로 제조된 지지 기판(1) 상에 증착될 수 있다. 트래핑 층(2)은 전술된 범위에 포함되는 두께, 예컨대 대략 2 미크론의 두께를 갖는다.
활성 층(4)은, 분자 결합에 의한 접착에 기초하는 박층 이전 기법들 중 하나에 의해, 트래핑 층(2)을 포함하는 지지 기판(1)에 부가되며: 실제로, 그러한 직접적인 접착은 고온 처리들과 완벽하게 양립 가능한 이점을 갖는다. 이들 박층 이전 기법들은 특히, 다음의 사항을 포함할 수 있다:
● Smart CutTM 방법, 이는, 도너 기판(이 도너 기판으로부터 활성 층(4)이 제조됨)에 저밀도 수소 및/또는 헬륨 이온들을 주입하고, 지지 기판(1)과 분자 결합에 의해 상기 도너 기판을 조립하는 것에 기초하며; 이어서, 분리 단계는, 이온 주입 깊이에 의해 정의되는 취약 평면(fragile plane)에서, 도너 기판(활성 층(4))으로부터 박층을 분리하는 것을 가능하게 한다. 가능하게는 고온 열 처리들을 포함하는 마무리 단계들은 최종적으로, 활성 층(4)에 대해 요구되는 결정질 품질 및 표면 품질을 회복한다. 이 방법은 특히, 실리콘 층들의 경우, 수 나노미터 내지 대략 1.5 미크론의 두께를 갖는 얇은 활성층들의 생성에 매우 적합하다;
● 스마트 컷 방법에 후속하는 에피택시 단계, 이는, 예컨대 수십 nm 내지 20 미크론의 더 두꺼운 활성 층들을 획득하는 것을 가능하게 한다;
● 직접적인 접착, 그리고 기계적, 화학적, 및/또는 기계-화학적 박형화를 위한 방법들은, 지지 기판(1)과 분자 결합에 의해 도너 기판(이 도너 기판으로부터 활성 층(4)이 제조됨)을 조립하고, 이어서, 예컨대 그라인딩 및 폴리싱(CMP 또는 화학적 기계적 폴리싱)에 의해, 활성 층(4)의 원하는 두께까지 도너 기판을 박형화하는 것으로 구성된다. 이들 방법들은 특히, 예컨대 수 미크론 내지 수십 미크론, 그리고 최대 수백 미크론의 두꺼운 층들의 이전에 적합하다.
전술된 층 이전 기법들을 고려하면, 결합 계면에서 분자 결합에 의해 2개의 기판들을 조립하기 전에, 중간 층들, 이를테면 제1 유전체 층(3), 전극(10)의 전도성 층(11), 및 제2 유전체 층(13)이 상부에 형성될 지지 기판(1)(이 지지 기판(1) 상에 트래핑 층(2)이 증착됨) 또는 도너 기판(이 도너 기판으로부터 활성 층(4)이 제조됨) 사이에서, 기판을 정의하는 것이 편리하다.
제1 조립 옵션에 따르면, 결합 계면은 제2 유전체 층(13)과 전도성 층(11) 사이에 위치된다. 이는 제2 유전체 층(13)이 도너 기판 상에 형성된 것을 의미하며; 예컨대, 이 층은 도너 기판 상에 열적으로 성장된 실리콘 산화물의 층으로 구성된다. 부가하여, 제1 유전체 층(3), 그리고 이어서 전도성 층(11)이 트래핑 층(2) 상에 연속으로 증착된다. 제1 유전체 층(3)은, 예컨대, 트래핑 층(2) 상에 열적으로 성장되거나 또는 화학 증착에 의해 증착된 실리콘 산화물의 층으로 구성되며; 전도성 층(11)은 수 ohm.cm 내지 수 kOhm.cm의 저항률을 갖는 다결정질 실리콘의 층으로 구성된다. 도 1b에 도시된 구성에서, 전도성 층(11)은 복수의 전도성 블록들(12)을 정의하는 절연 벽들(14)을 포함한다. 당업자에게 일반적으로 알려져 있는 바와 같이, 그러면, 평면(x,y)에서 전도성 블록들(12) 및 절연 벽들(14)의 분배를 정의하고 이들을 연속으로 형성하기 이해, 전도성 층(11)의 형성은 리소그래피 및 에칭의 적어도 하나의 단계를 요구한다.
제2 조립 옵션에 따르면, 결합 계면은 전도성 층(11)과 제1 유전체 층(3) 사이에 위치된다. 이 경우, 제2 유전체 층(13)은 도너 기판 상에 형성되는데, 이는 전도성 층(11)이 제2 유전체 층(13) 상에 형성되기 때문이다. 게다가, 제1 유전체 층(3)은 지지 기판(1)에 견고하게 연결된 트래핑 층(2) 상에 증착된다.
제3 조립 옵션에 따르면, 결합 계면은 제1 유전체 층(3)과 트래핑 층(2) 사이에 위치된다. 이 경우, 제2 유전체 층(13)이 먼저, 도너 기판 상에 형성되고, 이어서, 전도성 층(11)이 제2 유전체 층(13) 상에 형성되며, 최종적으로, 제1 유전체 층(3)이 전도성 층(11) 상에 형성된다.
특히, 접착 계면이 중간 층들 중 하나, 예컨대 제1 유전체 층(3)의 중간에 배치 될 수 있는 다른 조립 옵션들이 당연히 존재한다. 예컨대, 제1 유전체 층(3)의 제1 부분이 도너 기판(이 도너 기판으로부터 활성 층(4)이 제조됨) 상에 형성되고; 하부 층들의 형성 후에, 제1 유전체 층(3)의 제2 부분이 지지 기판(1)의 측부 상에 형성된다.
전술된 조립 옵션들 각각에서, 도너 및 지지 기판들의 각각의 층들이 제공된 도너 및 지지 기판들은 분자 결합에 의해 조립된다. 이어서, 이전의 층 이전 기법들 중 어느 하나의 구현은 활성 층(4)의 형성을 발생시킨다.
도 2a 및 도 2b에 도시된 제2 실시예에 따르면, 전극(10)은 제1 유전체 층(3)과 전하 트래핑 층(2) 사이에 증착되고, 제2 유전체 층(13)은, 주 평면(x,y)에 평행하게, 트래핑 층과 접촉한다. 전도성 층(11)의 제1 표면(11a)은 제1 유전체 층(3)과 접촉하고, 전도성 층(11)의 제2 표면(11b)은 제2 유전체 층(13)과 접촉한다.
이 경우, 제1 유전체 층(3)은 400 nm 미만, 바람직하게는 200 nm 미만의 두께를 갖고, 그에 따라, 매립 전극(10)의 전도성 층(11)에 인가되는 전압은 활성 층(4)의 전기 캐리어들에 영향을 미칠 수 있다. 다른 한편으로, 제2 유전체 층(13)은, 애플리케이션에 대해 요구되는 경우, 최대 수 미크론의 두께를 가질 수 있다.
제1 실시예에서 언급된, 층들을 이전하고 전도성 층(11)에 절연 벽들(14)을 제조하기 위한 기법들이 또한 이 제2 실시예에 적용된다. 구조(100)의 중간 층들(제1 유전체 층(3), 전도성 층(11), 및 제2 유전체 층(13))의 형성이 도너 기판 상에서 수행되는지 또는 지지 기판(1) 상에서 수행되는지에 따라, 상이한 조립 옵션들이 구현될 수 있다.
도 3에 도시된 제3 실시예에 따르면, 전극(10)은, 위에서와 같이, 제1 유전체 층(3)과 전하 트래핑 층(2) 사이에 배열되고, 전극(10)은 절연 벽들(14)에 의해 서로 전기적으로 절연된 전도성 블록들(12)을 포함하며; 게다가, 매립 전극(10)은 주 평면(x,y)에서 불연속적이고, 복수의 전하 트래핑 영역들(22)이 제1 유전체 층(3)과 전하 트래핑 층(2) 사이에서 연장된다. 트래핑 영역들(22)은 절연 벽들(14)에 의해 전도성 블록들(12)로부터 절연된다.
트래핑 영역들(22)은 트래핑 층(2)과 동일한 재료로 제조될 수 있거나, 또는 전하 트래핑 특성들을 갖는 상이한 재료로 제조될 수 있다.
본 발명의 이 제3 실시예에서, 제1 유전체 층(3)은 400 nm 미만, 바람직하게는 200 nm 미만의 두께를 갖고, 그에 따라, 매립 전극(10)의 전도성 층(11)에 인가되는 전압은 활성 층(4)의 전기 캐리어들에 영향을 미칠 수 있다.
제1 실시예에 대해 설명된 층 이전 기법들은 또한, 이 제3 실시예에 적용된다. 유리하게, 제1 유전체 층(3)에 접착 계면을 배치하는 것으로 구성되는 조립 옵션이 구현될 것이다. 제1 유전체 층(3)의 제1 부분이 도너 기판(이 도너 기판으로부터 활성 층(4)이 제조됨) 상에 형성되고; 하부 층들의 형성 후에, 제1 유전체 층(3)의 제2 부분이 지지 기판(1)의 측부로부터 형성된다. 트래핑 층(2)이 먼저, 지지 기판(1) 상에 생성된다. 이어서, 제2 유전체 층(13)이 증착된다(화학적 증착 또는 열 성장). 리소그래피 및 에칭 단계는 향후의 트래핑 영역들(22)로부터 제2 유전체 층(13)을 제거하는 것을 가능하게 한다. 이어서, 마스킹, 증착, 및 에칭의 다른 연속 단계들은 전도성 블록(12), 절연 벽들(14), 및 트래핑 영역들(22)을 형성하는 것을 가능하게 한다. 이어서, 전도성 블록들(12), 절연 벽들(14), 및 트래핑 영역들(22) 위에 제1 유전체 층(3)의 제2 부분이 증착된다. 이어서, 제1 유전체 층(3)의 상기 제2 부분을 평탄화하는 단계가, 직접적인 접착에 대해 양호한 표면 조건을 획득하는 것을 가능하게 한다.
이어서, 도너 및 지지 기판들의 각각의 층들이 제공된 도너 및 지지 기판들이 분자 결합에 의해 조립된다. 이어서, 전술된 층 이전 기법들 중 어느 하나의 구현은 활성 층(4)의 형성을 발생시킨다.
도 4에 도시된 제4 실시예에 따르면, 전극(10)은 전하 트래핑 층(2)에 배열된다. 제2 유전체 층(13)은, 주 평면(x,y)에 따라, 지지 기판(1)의 전방 표면(1a)과 접촉한다. 전극(10)은 복수의 절연 벽들(14)을 포함하며, 그 복수의 절연 벽들(14)은 제1 유전체 층(3)과 제2 유전체 층(13) 사이에서 연장되고, 상기 절연 벽들(14)에 의해 서로 절연된 전도성 층(11)의 복수의 전도성 블록들(12)을 정의한다. 각각의 전도성 블록(12)은 절연 벽들(14)에 의해, 트래핑 층(2)을 형성하는 적어도 하나의 전하 트래핑 영역(23)으로부터 전기적으로 절연된다. 전하 트래핑 영역(23)은 제1 유전체 층(3)과 지지 기판(1) 사이에서 연장된다.
다양한 전술된 실시예들에 적용될 수 있는 변형예에 따르면, 구조(100)는 트래핑 층(2)(또는 전하 트래핑 영역들(23))과 지지 기판(1) 사이에 배열된 제3 유전체 층(30)을 포함할 수 있다. 제3 유전체 층(30)은 다음의 재료들: 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물 등 중 적어도 하나를 포함할 수 있다. 이는 특히, 제3 유전체 층(30)이, 본 발명에 따른 구조를 제조하는 데 사용될 가능성이 있는 고온 열 처리들 동안 트래핑 층(2)의 재결정화(트래핑 층(2)이 예컨대 다결정질 실리콘으로 제조된 경우)를 방지하거나 또는 적어도 상당히 제한한다는 점에서 유리하다.
언급된 실시예들 중 임의의 실시예에 따른 구조(100)에서, 적어도 하나의 전도성 블록(12)은 전도성 비아(41)에 의해 접촉 패드(40)에 전기적으로 연결될 수 있다. 전도성 비아(41)는 전도성 블록(12)으로부터 상기 접촉 패드(40)까지 연장되도록 구조(100)의 일부를 통과하며; 도 5a의 예에서, 전도성 비아(41)는 특히, 활성 층(4) 및 제2 유전체 층(13)을 통과한다. 접촉 패드(40)는 활성 층(4)의 자유 표면(4a) 상에 배열되고, 활성 층(4)으로부터 전기적으로 절연된다.
접촉 패드(40)는 전기 전도성 재료로 형성되며, 그 전기 전도성 재료에 의해, 매립 전극(10)의 전도성 블록(12)에 전압이 인가될 수 있다. 전도성 비아(41)는 당업자에게 알려져 있는 기법들을 사용하여 트렌치를 제조함으로써 형성되며, 그 트렌치에서, 벽들은 그 트렌치가 통과하는 층들로부터 전기적으로 절연되고, 그 트렌치는 전도성 재료, 예컨대 도핑된 다결정질 실리콘으로 충진된다.
복수의 전도성 비아들(41)은, 접촉 패드(40)와 독립적으로, 각각의 매립된 전도성 블록(12)과 연결되도록 제조될 수 있다.
전도성 블록들(12)의 생성 동안, 지지 기판(1) 상에(또는 활성 층(4)이 제조되는 도너 기판 상에) 정렬 마크들이 유리하게 형성되었을 수 있다. 이들 정렬 마크들은, 전도성 블록들(12)과 일렬로 수직으로 비아들을 형성하기 위해, 전도성 비아들(41)을 생성하는 단계들 동안 사용된다.
구조(100)는 또한, 활성 층(4) 내에 그리고/또는 상에 디바이스를 포함할 수 있으며, 그 디바이스는 적어도 하나의 트랜지스터(50)를 포함하고, 여기서, 활성 층(4)의 자유 표면(4a) 상에 배열된 게이트 전극(51)은 매립 전극(10)의 적어도 하나의 전도성 블록(12)과 대향한다(도 5b). 매립 전극(10)의 전도성 블록들(12)의 생성 동안 형성된 정렬 마크들은 또한, 활성 층(4) 상에 전자 디바이스를 제조하기 위한 단계들 동안 사용된다.
본 발명에 따른 구조(100)는 특히, RF 디바이스들, 특히 이를테면, 모바일 전화기들을 위한 안테나 어댑터들 또는 스위칭 유닛들에 적합하다. 구조(100) 내의 매립 전극(10)의 통합은 후방 바이어스를 갖는 트랜지스터들을 포함하는 디바이스들의 더 용이한 제조를 가능하게 한다. 후방 표면(후방 바이어스)에 의해 트랜지스터(50)의 활성 구역(52)을 바이어싱하기 위한 매립 전극(10)의 사용은, 트랜지스터의 브레이크다운 전압을 증가시키는 것을 가능하게 하고, 그에 따라, 각각의 디바이스와 병렬로 배열될 트랜지스터들의 수를 제한하는 것을 가능하게 한다. 최종적으로, 구조(100) 내의 전하 트래핑 층(2)의 존재는 지지 기판(1)의 높은 저항률이 유지되는 것을 보장한다.
따라서, 본 발명에 따른 구조(100)는 고-주파수 애플리케이션들의 분야에서 고 성능을 달성하는 것을 가능하게 한다.
당연히, 본 발명은 설명된 실시예들로 제한되지 않으며, 청구 범위에 의해 정의되는 바와 같은 본 발명의 정황으로부터 벗어나지 않으면서, 대안적인 실시예들이 제공될 수 있다.

Claims (13)

  1. RF 응용들을 위한 구조(100)로서,
    ● 고-저항률 지지 기판(1) ― 상기 고-저항률 지지 기판(1)의 전방 표면(1a)은 주 평면을 정의함 ―;
    ● 상기 지지 기판(1)의 상기 전방 표면(1a) 상에 배열된 전하 트래핑 층(2);
    ● 상기 트래핑 층(2) 상에 배열된 제1 유전체 층(3); 및
    ● 상기 제1 유전체 층(3) 상에 배열된 활성 층(4);
    을 포함하며,
    상기 구조(100)는 상기 트래핑 층(2) 위에 또는 내부에 배열된 적어도 하나의 매립 전극(10)을 포함하고, 상기 전극(10)이 전도성 층(11) 및 제2 유전체 층(13)을 포함하는 것을 특징으로 하는,
    RF 응용들을 위한 구조.
  2. 제1항에 있어서,
    상기 전도성 층(11)은 상기 주 평면에 평행한 2개의 표면들(11a, 11b)을 가지며, 하나의 표면은 상기 제1 유전체 층(3)과 접촉하고, 다른 표면은 상기 제2 유전체 층(13)과 접촉하는,
    RF 응용들을 위한 구조.
  3. 제2항에 있어서,
    상기 전극(100)은 복수의 절연 벽들(14)을 포함하며, 상기 복수의 절연 벽들(14)은 상기 제1 유전체 층(3)과 상기 제2 유전체 층(13) 사이에서 연장되고, 상기 전도성 층(11)을 복수의 전도성 블록들(12)로 분할하고, 상기 블록들(12)은 상기 절연 벽들(14)에 의해 서로 절연되는,
    RF 응용들을 위한 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전극(10)은 상기 활성 층(4)과 상기 제1 유전체 층(3) 사이에 배열되며, 상기 제2 유전체 층(13)은, 상기 주 평면에 평행하게 상기 활성 층(4)과 접촉하는,
    RF 응용들을 위한 구조.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전극(10)은 상기 제1 유전체 층(3)과 상기 전하 트래핑 층(2) 사이에 배열되며, 상기 제2 유전체 층(13)은, 상기 주 평면에 평행하게 상기 트래핑 층(2)과 접촉하는,
    RF 응용들을 위한 구조.
  6. 제3항과 제5항의 조합에 따른 RF 응용들을 위한 구조에 있어서,
    상기 전극(10)은 상기 주 평면, 및 상기 제1 유전체 층(3)과 상기 전하 트래핑 층(2) 사이에서 연장되는 복수의 전하 트래핑 영역들(22)에서 불연속적이며, 상기 트래핑 영역들(22)은 상기 절연 벽들(14)에 의해 상기 전도성 블록들(12)로부터 절연되는,
    RF 응용들을 위한 구조.
  7. 제1항 또는 제2항에 있어서,
    상기 전극(10)은 상기 전하 트래핑 층(2)에 배열되고, 상기 제2 유전체 층(13)은, 상기 주 평면을 따라서 상기 지지 기판(1)의 상기 전방 표면(1a)과 접촉하며, 상기 전극(10)은 복수의 절연 벽들(14)을 포함하고, 상기 복수의 절연 벽들(14)은 상기 제1 유전체 층(3)과 상기 제2 유전체 층(13) 사이에서 연장되고, 상기 전도성 층(11)의 복수의 전도성 블록들(12)을 정의하고, 각각의 전도성 블록(12)은, 상기 절연 벽들(14)에 의해, 상기 트래핑 층(2)을 형성하는 적어도 하나의 트래핑 영역(23)으로부터 절연되는,
    RF 응용들을 위한 구조.
  8. 제3항 또는 제7항에 있어서,
    상기 적어도 하나의 전도성 블록(12)은, 상기 전도성 블록(12)으로부터 접촉 패드(40)까지 상기 구조(100)의 일부를 통과하는 전도성 비아(41)에 의해, 상기 활성 층(4)의 자유 표면(4a) 상에 배열된 상기 접촉 패드(40)에 전기적으로 연결되는,
    RF 응용들을 위한 구조.
  9. 제8항에 있어서,
    상기 활성 층(4) 내에 그리고/또는 상기 활성 층(4) 상에 디바이스를 더 포함하며, 상기 디바이스는 적어도 하나의 트랜지스터(50)를 포함하고, 상기 활성 층(4)의 상기 자유 표면(4a) 상에 배열된, 상기 적어도 하나의 트랜지스터(50)의 게이트 전극(51)이 상기 매립 전극(10)의 적어도 하나의 전도성 블록(12)과 대향하게 배치되는,
    RF 응용들을 위한 구조.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 유전체 층(13)은 5 nm 내지 100 nm의 두께를 갖는,
    RF 응용들을 위한 구조.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 전도성 층(11)은, 단결정질 실리콘, 다결정질 실리콘, 및 비정질 실리콘 중에서 선택되는 재료를 포함하는,
    RF 응용들을 위한 구조.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 전도성 층(11)은 50 nm 내지 500 nm의 두께를 갖는,
    RF 응용들을 위한 구조.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 전도성 층은 수 ohm.cm 내지 수천 ohm.cm의 저항률을 갖는,
    RF 응용들을 위한 구조.
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