KR20210020024A - 첩합soi웨이퍼의 제조방법 및 첩합soi웨이퍼 - Google Patents

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토시카즈 이마이
카즈히코 요시다
미호 니이타니
타이시 와카바야시
오사무 이시카와
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 첩합SOI웨이퍼를 제조하는 방법으로서, 베이스웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하여, 상기 베이스웨이퍼의 첩합면측에 하지절연막을 형성하는 공정과, 상기 하지절연막의 표면에 다결정실리콘층을 퇴적하는 공정과, 상기 다결정실리콘층의 표면을 연마하는 공정과, 연마후의 상기 다결정실리콘층에 이온주입을 행함으로써 상기 다결정실리콘층을 개질하고, 개질실리콘층을 형성하는 공정과, 본드웨이퍼의 첩합면에 상기 절연막을 형성하는 공정과, 상기 절연막을 개재하여 상기 베이스웨이퍼의 상기 개질실리콘층의 표면과 상기 본드웨이퍼를 첩합하는 공정과, 첩합된 상기 본드웨이퍼를 박막화하여 SOI층을 형성하는 공정을 갖는 첩합SOI웨이퍼의 제조방법이다. 이에 따라, 고조파특성이 우수한 첩합SOI웨이퍼가 제공된다.

Description

첩합SOI웨이퍼의 제조방법 및 첩합SOI웨이퍼
본 발명은, 첩합SOI웨이퍼의 제조방법 및 첩합SOI웨이퍼에 관한 것이다.
RF(Radio Frequency: 고주파)디바이스대응의 SOI웨이퍼로서, 베이스웨이퍼의 저항률을 고저항화함으로써 대처해왔다. 그러나, 추가적인 고속화에 대응하기 위해 보다 높은 주파수에 대응하는 것이 필요해지고 있고, 종래의 고저항웨이퍼의 사용만으로는 대처할 수 없게 되고 있다.
이에, 근래, 실리콘 단결정으로 이루어지는 베이스웨이퍼와, 베이스웨이퍼 상의 다결정실리콘층과, 다결정실리콘층 상의 유전체층과, 유전체층 상의 단결정실리콘층을 갖는 첩합반도체웨이퍼, 상세하게는 캐리어트랩층을 갖는 이른바 Trap-rich형 SOI(Silicon on Insulator)기판 등이 이용되어 실용화되고 있다. 다결정실리콘층은, 발생한 캐리어를 삭감시키는 효과를 갖는 층(캐리어트랩층, Trap-rich층이라고도 한다)으로서 기능한다.
Trap-rich형 SOI웨이퍼의 제조에 관해서는, 이하에 나타내는 기술이 알려져 있다.
특허문헌 1 및 특허문헌 2에는, 베이스웨이퍼를 세정함으로써 형성되는 두께 1nm 정도의 얇은 산화막 상에 다결정실리콘층을 형성함으로써, SOI웨이퍼제조공정의 열처리공정이나 디바이스제조공정의 열처리에 의한 단결정화를 억제할 수 있고, 캐리어트랩층으로서의 효과를 유지할 수 있는 것이 기재되어 있다.
특허문헌 3에는, Trap-rich형 SOI웨이퍼의 캐리어트랩층인 다결정실리콘층의 두께를 4μm 이상, 베이스웨이퍼의 저항률을 2~4kΩcm로 하는 것이 기재되어 있다.
특허문헌 4에는, Trap-rich층의 형성에 관한 것으로, 상부에 퇴적되는 다결정층의 에피택셜성장을 회피하기 위해, 하측의 다결정층의 상부를 Ar 등의 이온주입에 의해 비정질화하는 것이 기재되어 있다(단락 [0043]-[0044] 등).
특허문헌 5에는, Trap-rich층에 관한 것으로, 다결정구조체 또는 비정질구조체를 포함하고, 그 층이, 실리콘, SiGe, SiC 및 Ge로 이루어지는 군으로 이루어지는 재료로부터 선택되는 것이 기재되어 있다(청구항 1 등).
특허문헌 6에는, 고차무선주파수 고조파억제영역(Trap-rich층)에 관한 것으로, 희가스원자 등(Ar 등)의 이온주입원자를 포함할 수 있는 것이 기재되어 있다(특허청구의 범위 등).
일본특허공개 2015-211074호 공보 일본특허공개 2015-211061호 공보 일본특허공개 2016-143820호 공보 일본특허공표 2017-510080호 공보 일본특허공표 2017-538297호 공보 일본특허공표 2012-517691호 공보
상술한 바와 같이, RF디바이스대응의 SOI웨이퍼는, 추가적인 고속화에 대응하기 위해 보다 높은 주파수에 대응하는 것이 필요해지고 있으며, 고조파특성을 더욱 향상시키는 것이 필요하다. 나아가, DC바이어스와 RF신호가 동시에 인가되었을 때의 2차, 3차 고조파(DC바이어스의존성)를 억제하는 것도 필요하나, DC바이어스의존성의 억제에 대해서는 보고되어 있지 않다.
또한, 특허문헌 2에 기재된 기술에서는, 다결정실리콘층 퇴적공정에 있어서 저온퇴적과 고온퇴적의 2단계의 퇴적을 행하기 때문에, 생산성의 저하가 불가피하다. 특허문헌 3에 기재된 기술에 있어서도, 다결정실리콘층의 두께를 4μm 이상으로 하기 때문에, 성막시간이 길어짐에 따라 생산성이 저하된다. 이와 같이, 종래 기술에 있어서는, 캐리어트랩층의 고조파특성을 향상하는 것은, 생산성이 저하되는 것으로 이어진다는 문제도 있었다.
여기서, 종래의 Trap-rich형 SOI웨이퍼에 있어서, 다결정실리콘층의 두께와 결합불량의 관계를 조사한 결과를 표 1에 나타낸다. 표 1에 나타낸 데이터는, 퇴적온도 1130℃, 퇴적속도 5μm/min로 하여 형성한 다결정실리콘층의 표면의 연마를 행하고, 연마 후의 다결정실리콘층의 두께와 결합불량의 관계를 조사한 것이다.
[표 1]
Figure pct00001
표 1에 나타낸 바와 같이, 종래 구조의 경우, 연마 후의 다결정실리콘층의 막두께를 1.7μm 이하의 얇은 범위로 하면 결합불량이 발생하는 것, 즉, 결합불량의 발생을 회피하기 위해서는, 연마 후의 다결정실리콘층을 대략 2μm 정도 이상의 두께로 해야 하는 것을 알 수 있다. 환언하면, 생산성을 향상하기 위해 단순히 다결정실리콘층의 막두께를 얇게 하면, 결합불량이 발생한다는 문제가 발생하는 것이다. 그러나, 다결정실리콘층의 두께를 두껍게 하면, 생산성이 저하됨과 함께 웨이퍼의 휨의 문제가 발생한다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것이며, 2차, 3차 고조파특성이 향상된 Trap-rich층을 구비하는 첩합SOI웨이퍼의 제조방법 및 2차, 3차고조파특성이 향상된 Trap-rich층을 구비하는 첩합SOI웨이퍼를 제공하는 것을 목적으로 한다.
또한, 본 발명은, Trap-rich층을 구비하는 첩합SOI웨이퍼의 2차, 3차고조파특성을 향상함과 함께, 생산성을 향상하고 웨이퍼의 휨이나 결합불량을 억제하는 것을 목적으로 한다.
본 발명은, 상기 과제를 달성하기 위해 이루어진 것으로, 실리콘 단결정으로 이루어지는 본드웨이퍼와 실리콘 단결정으로 이루어지는 베이스웨이퍼를 절연막을 개재하여(介して) 첩합하여(貼り合わせて) 첩합SOI웨이퍼를 제조하는 방법으로서, 상기 베이스웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하고, 상기 베이스웨이퍼의 첩합면측에 하지절연막을 형성하는 공정과, 상기 하지절연막의 표면에 다결정실리콘층을 퇴적하는 공정과, 상기 다결정실리콘층의 표면을 연마하는 공정과, 연마 후의 상기 다결정실리콘층에 이온주입을 행함으로써 상기 다결정실리콘층을 개질하고, 개질실리콘층을 형성하는 공정과, 상기 본드웨이퍼의 첩합면에 상기 절연막을 형성하는 공정과, 상기 절연막을 개재하여 상기 베이스웨이퍼의 상기 개질실리콘층의 표면과 상기 본드웨이퍼를 첩합하는 공정과, 첩합된 상기 본드웨이퍼를 박막화하여 SOI층을 형성하는 공정을 갖는 것을 특징으로 하는 첩합SOI웨이퍼의 제조방법을 제공한다.
이러한 첩합SOI웨이퍼의 제조방법에 따르면, 2차, 3차고조파특성이 향상된 Trap-rich층을 얻을 수 있다. 특히, DC바이어스와 RF신호가 동시에 인가되었을 때의 2차, 3차고조파를 억제할 수 있다. 또한, Trap-rich층의 고조파특성의 향상에 의해, 종래의 Trap-rich층(다결정층)보다도 박막화가 가능해지고, 그 결과, 다결정층 퇴적의 생산성을 높여, 웨이퍼의 휨이나 결합불량을 억제할 수 있다.
이때, 상기 개질실리콘층의 막두께를 100nm 이상 1000nm 이하로 할 수 있다.
이로 인해, 다결정실리콘층을 퇴적하는 공정에 요하는 시간을 단축할 수 있고, 생산성을 보다 향상할 수 있음과 함께, 웨이퍼의 휨이나 결합불량을 보다 효과적으로 억제할 수 있다.
이때, 상기 이온주입에 있어서의 주입이온을 Ar이온으로 할 수 있다.
이에 따라, 다결정구조를 보다 효과적으로 개질할 수 있다.
이때, 상기 다결정실리콘층의 퇴적직후의 하지절연막의 두께를 0.5nm 이상 20nm 이하로 할 수 있다.
이에 따라, SOI제조공정에 있어서의 열처리에 의한 Trap-rich층의 단결정화를 보다 효과적으로 억제할 수 있다.
또한, 본 발명에 의해, 저항률이 100Ω·cm 이상인 실리콘 단결정으로 이루어지는 베이스웨이퍼와, 이 베이스웨이퍼 상의 하지절연막과, 이 하지절연막 상의 개질실리콘층과, 이 개질실리콘층 상의 절연막과, 이 절연막 상의 SOI층을 갖는 첩합SOI웨이퍼로서, 상기 개질실리콘층이, 구상 결함을 포함하는 비정질영역을 갖는 것을 특징으로 하는 첩합SOI웨이퍼를 제공할 수 있다.
이러한 첩합SOI웨이퍼에 따르면, 2차, 3차고조파특성을 향상할 수 있고, DC바이어스와 RF신호가 동시에 인가되었을 때의 2차, 3차고조파를 억제할 수 있는 첩합SOI웨이퍼가 된다. 또한, 개질실리콘층의 박막화가 가능해지고, 휨이나 결합불량을 억제한 첩합SOI웨이퍼가 된다.
이때, 상기 개질실리콘층의 막두께는 100nm 이상 1000nm 이하로 할 수 있다.
이에 따라, 휨이나 결합불량이 보다 억제된 것이 된다.
이때, 상기 하지절연막의 두께는 0.5nm 이상 20nm 이하로 할 수 있다.
이에 따라, Trap-rich층의 단결정화가 보다 억제된 것이 된다.
이상과 같이, 본 발명의 첩합SOI웨이퍼의 제조방법에 따르면, 2차, 3차고조파특성이 향상된 첩합SOI웨이퍼를 얻는 것이 가능해진다. 또한, 본 발명의 첩합SOI웨이퍼에 따르면, 2차, 3차고조파특성이 향상된 첩합SOI웨이퍼로 하는 것이 가능해진다. 더 나아가, Trap-rich층의 고조파특성의 향상으로 인해, 종래의 Trap-rich층(다결정층)보다도 박막화가 가능해지고, 그 결과, 다결정층 퇴적의 생산성을 높여, 웨이퍼의 휨이나 결합불량을 억제할 수 있다.
도 1은 본 발명의 SOI웨이퍼의 제조방법의 실시태양의 일례를 나타내는 제조플로우이다.
도 2는 본 발명의 SOI웨이퍼의 실시태양의 일례를 나타내는 개략단면도이다.
도 3은 본 발명의 SOI웨이퍼의 단면TEM사진이다.
도 4는 본 발명의 SOI웨이퍼의 단면TEM사진의 구조설명도이다.
이하, 본 발명을 상세하게 설명하나, 본 발명은 이들로 한정되는 것은 아니다.
상술한 바와 같이, 2차, 3차고조파특성이 향상된 Trap-rich층을 구비하는 첩합SOI웨이퍼의 제조방법 및 2차, 3차고조파특성이 향상된 Trap-rich층을 구비하는 첩합SOI웨이퍼가 요구되고 있었다.
본 발명자들은 상기 과제에 대하여 예의 검토를 거듭한 결과, 실리콘 단결정으로 이루어지는 본드웨이퍼와 실리콘 단결정으로 이루어지는 베이스웨이퍼를 절연막을 개재하여 첩합하여 첩합SOI웨이퍼를 제조하는 방법으로서, 상기 베이스웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하여, 상기 베이스웨이퍼의 첩합면측에 하지절연막을 형성하는 공정과, 상기 하지절연막의 표면에 다결정실리콘층을 퇴적하는 공정과, 상기 다결정실리콘층의 표면을 연마하는 공정과, 연마후의 상기 다결정실리콘층에 이온주입을 행함으로써 상기 다결정실리콘층을 개질하고, 개질실리콘층을 형성하는 공정과, 상기 본드웨이퍼의 첩합면에 상기 절연막을 형성하는 공정과, 상기 절연막을 개재하여 상기 베이스웨이퍼의 상기 개질실리콘층의 표면과 상기 본드웨이퍼를 첩합하는 공정과, 첩합된 상기 본드웨이퍼를 박막화하여 SOI층을 형성하는 공정을 갖는 것을 특징으로 하는 첩합SOI웨이퍼의 제조방법에 의해, 2차, 3차고조파특성이 향상된 Trap-rich층을 얻을 수 있는 것, 특히, DC바이어스와 RF신호가 동시에 인가되었을 때의 2차, 3차고조파를 억제할 수 있고, 또한, Trap-rich층의 고조파특성의 향상에 의해, 종래의 Trap-rich층(다결정층)보다도 박막화가 가능해지고, 다결정층 퇴적의 생산성을 높여, 휨이나 결합불량을 억제할 수 있는 것을 발견하여, 본 발명을 완성하였다.
또한, 본 발명자들은 상기 과제에 대하여 예의 검토를 거듭한 결과, 저항률이 100Ω·cm 이상인 실리콘 단결정으로 이루어지는 베이스웨이퍼와, 이 베이스웨이퍼 상의 하지절연막과, 이 하지절연막 상의 개질실리콘층과, 이 개질실리콘층 상의 절연막과, 이 절연막 상의 SOI층을 갖는 첩합SOI웨이퍼로서, 상기 개질실리콘층이, 구상 결함을 포함하는 비정질영역을 갖는 것을 특징으로 하는 첩합SOI웨이퍼에 의해, 2차, 3차고조파특성을 향상할 수 있는 첩합SOI웨이퍼가 되는 것을 발견하여, 본 발명을 완성하였다.
이하, 도면을 참조하면서, 본 발명의 첩합SOI웨이퍼의 제조방법의 실시태양의 일례를 설명한다. 한편, 도면은 개념도이며, 실제의 치수를 반영하고 있는 것은 아니다.
우선, 실리콘 단결정으로 이루어지는 본드웨이퍼(10)를 준비한다(도 1의 스텝S11, 도 2(a) 참조).
다음에, 예를 들어 열산화나 CVD 등에 의해, 본드웨이퍼(10)에, 매립산화막층(BOX층)(16)이 되는 절연막(14)을 성장시킨다(도 1의 스텝S12, 도 2(b) 참조).
다음에, 그 절연막(14)의 위로부터 이온주입기에 의해, 수소이온과 희가스이온 중 적어도 1종류의 가스이온을 주입하여, 본드웨이퍼(10) 내에 이온주입층(17)을 형성한다(도 1의 스텝S13, 도 2(c) 참조). 이때, 목표로 하는 SOI층(15)의 두께를 얻을 수 있도록, 이온주입가속전압을 선택한다.
다음에, 본드웨이퍼(10)의 첩합면의 파티클을 제거하기 위해, 첩합전 세정을 행한다(도 1의 스텝S14 참조).
한편, 상기와는 별도로, 실리콘 단결정으로 이루어지는 베이스웨이퍼(11)를 준비한다(도 1의 스텝S21, 도 2(d) 참조).
한편, 베이스웨이퍼(11)의 저항률은, 100Ω·cm 이상이면 고주파디바이스제조용으로 이용할 수 있고, 1000Ω·cm 이상인 것이 보다 바람직하고, 3000Ω·cm 이상인 것이 특히 바람직하다. 저항률의 상한은 특별히 한정되지 않으나, 예를 들어, 50000Ω·cm로 할 수 있다.
다음에, 베이스웨이퍼(11) 상에, 하지산화막(베이스산화막)(20)을 형성한다(도 1의 스텝S22, 도 2(e) 참조). 하지산화막(20)의 두께는, 0.5nm 이상, 20nm 이하의 두께로 하는 것이 바람직하다. 이 범위이면, 개질실리콘층(13) 중에 포함되는 비정질영역이 SOI제조공정 중의 열처리에 의해 단결정화되는 것을, 보다 효과적으로 억제할 수 있다.
이러한 두께의 산화막을 형성하는 방법으로는, 열산화에 의한 스크린산화막의 형성이나, 웨트세정에 의한 얇은 산화막(수nm 이하)의 형성을 들 수 있다. 열산화로서 예를 들어, DryO2분위기 중 800℃의 열산화처리를 들 수 있다. 웨트세정으로서 예를 들어, SC1(NH4OH와 H2O2의 혼합수용액), SC2(HCl과 H2O2의 혼합수용액), 황산과수(H2SO4와 H2O2의 혼합수용액), 오존수 등을 이용한 세정이나, 이들을 조합한 세정을 행함으로써, 두께 0.5~20nm 정도의 균일한 산화막을 형성할 수 있다.
다음에, 하지산화막(20) 상에 다결정실리콘층(12)을 퇴적시킨다(도 1의 스텝S23, 도 2(f) 참조). 다결정실리콘층(12)은, 일반적인 CVD장치를 이용하여, 원료가스로서 트리클로로실란을 사용하고, 상압에서 고속으로 다결정실리콘층(12)을 퇴적할 수 있다. 물론, 모노실란, 디클로로실란, 테트라클로로실란 등을 원료가스로 하여, 감압분위기에서 퇴적하는 것도 가능하다. 다결정실리콘이 성장하는 것이면, 퇴적온도, 원료가스, 퇴적압력 등은 특별히 한정되지 않는다.
다음에, 베이스웨이퍼(11)에 퇴적된 다결정실리콘층(12)의 표면을 연마에 의해 평탄화한다(도 1의 스텝S24, 도 2(g) 참조). 다결정실리콘층(12)의 표면거칠기는 크므로, 표면을 연마에 의해 평탄화할 필요가 있다.
다음에, 본 발명의 특징인, 연마된 다결정실리콘층(12)에 이온주입을 행함으로써, 다결정실리콘층(12)을 개질하여 개질실리콘층(13)을 형성한다(도 1의 스텝S25, 도 2(h) 참조).
주입하는 이온은, 자유캐리어를 증가시키는 도펀트가 되지 않는 이온이며, 또한, 다결정구조를 개질할 수 있으면 특별히 한정되지 않으나, 보다 효과적으로 개질할 수 있는 점에서 Ar이온이 바람직하다. 그 외에, Si이온, Ge이온, O이온, C이온 등을 이용할 수도 있다.
이온주입가속전압은, 다결정실리콘층의 두께나 주입하는 이온의 종류에 따라 적당히 설정하면 된다. 예를 들어, 100keV~1MeV 정도로 할 수 있다.
도즈량은 특별히 한정되지 않으나, 예를 들어 0.1×1016~5×1016/cm2 정도로 할 수 있다. 도즈량을 늘리면, 보다 깊은 곳까지 개질실리콘층을 넓힐 수 있다.
개질실리콘층의 두께는, 100nm 이상 1000nm 이하로 하는 것이 바람직하다. 이 범위이면, 고조파특성이 보다 향상됨과 함께, 과잉으로 다결정실리콘층의 형성을 할 필요가 없으므로, 다결정실리콘층을 퇴적하는 공정의 생산성을 보다 높은 것으로 할 수 있다. 200nm 이상 500nm 이하로 하는 것이 보다 바람직하다. 또한, 웨이퍼의 휨의 발생을 억제하는 점에서도, 그다지 두껍게 형성하지 않는 편이 좋다.
다음에, 개질실리콘층(13)의 표면의 파티클을 제거하기 위해, 첩합전 세정을 행한다(도 1의 스텝S26 참조).
한편, 도 1의 스텝S11~S14와 도 1의 스텝S21~S26은, 병행하여 실시할 수 있다.
다음에, 개질실리콘층(13)이 형성된 베이스웨이퍼(11)를, 베이스웨이퍼(11)의 개질실리콘층(13)이 형성된 면과 본드웨이퍼(10)의 주입면이 접하도록, 절연막(14)을 형성한 본드웨이퍼(10)와 밀착시켜 첩합한다(도 1의 스텝S31, 도 2(i) 참조).
다음에, 이온주입층(17)에 미소기포층을 발생시키는 열처리(박리열처리)를 첩합한 웨이퍼에 실시하고, 발생한 미소기포층에서 박리하여, 베이스웨이퍼(11) 상에 매립산화막층(16)과 SOI층(15)이 형성된 첩합SOI웨이퍼(21)를 제작한다. 한편, 이때, 박리면(19)을 갖는 박리웨이퍼(18)가 파생된다(도 1의 스텝S32, 도 2(j) 참조).
다음에, 첩합계면의 결합강도를 증가시키기 위해 첩합웨이퍼(21)에 결합열처리를 실시한다(도 1의 스텝S33 참조).
상기와 같이 하여 첩합SOI웨이퍼(21)를 제조할 수 있다.
이하, 실시예를 들어 본 발명에 대하여 상세히 설명하나, 이는 본 발명을 한정하는 것은 아니다.
(실시예)
도 1, 도 2를 이용하여 설명한 제조방법에 의해, 첩합SOI웨이퍼를 제작하였다. 단, 베이스웨이퍼로서, 직경 200mm, 결정방위 <100>, 저항률 9000Ω·cm, p형의 단결정실리콘을 이용하여, 베이스산화막 형성, 다결정실리콘층 퇴적(트리클로로실란을 원료가스로서 사용), 다결정실리콘층의 연마, 이온주입에 의한 개질실리콘층의 형성, BOX산화, 수소이온주입, 박리열처리, 결합열처리는, 이하의 조건으로 행하였다.
하지산화막 형성: 800℃dryO2 산화막두께 15nm
다결정실리콘층 퇴적: 1130℃ 상압 퇴적속도 5μm/min
막두께 1.35μm
다결정실리콘층의 연마: 절삭량 1μm(연마후 막두께 0.35μm)
개질실리콘층 형성: Ar+이온, 210keV,
1.0×1016/cm2
BOX산화: 1050℃ 산화막두께 400nm
수소이온주입: 105keV 7.5×1016/cm2
박리열처리: 500℃ 30분 100%Ar분위기
결합열처리: 900℃ 파이로제닉산화
+ 1100℃ 120분의 Ar어닐
SOI층: 145nm
이와 같이 하여 제작한 첩합SOI웨이퍼를 이용하여, 고주파집적회로 디바이스를 제조하였다.
(비교예 1)
개질실리콘층 형성: 없음(Ar이온주입 없음)
으로 한 것 이외는 실시예와 동일하게 하여 첩합SOI웨이퍼를 이용하여, 고주파집적회로 디바이스를 제조하였다.
(비교예 2)
하지산화막 형성: SC1+SC2세정 산화막두께 1nm
다결정실리콘층 퇴적: 1000℃ 상압
퇴적속도 1.8μm/min
막두께 2.8μm(연마후 1.8μm)
개질실리콘층 형성: 없음(Ar이온주입 없음)
으로 한 것 이외는 실시예와 동일하게 하여 첩합SOI웨이퍼를 이용하여, 고주파집적회로 디바이스를 제조하였다.
실시예, 비교예에서 얻어진 샘플은, 이하의 평가를 행하였다.
개질실리콘층 형성후의 웨이퍼의 형상측정으로서, AFM에 의한 가로세로 10μm의 개질실리콘층표면의 표면거칠기(RMS)의 측정, 및, 웨이퍼의 휨(μm)의 측정을 행하였다.
또한, 베이스웨이퍼와 본드웨이퍼를 결합했을 때의, 결합불량의 발생을 평가하였다. 결합불량이 발생하지 않은 것은 「결합불량: 없음」, 결합불량이 발생한 것은 「결합불량: 있음」으로 하였다.
제조한 고주파집적회로 디바이스에 대하여, 2차고조파(2HD), 3차고조파(3HD)의 특성을 측정하였다. 2차고조파(2HD), 3차고조파(3HD)는, 그 수치가 작을수록(마이너스값이 클수록) 디바이스의 특성이 우수한 것을 나타낸다.
또한, DC바이어스로서 +20V와 0V를 각각 인가했을 때의 2HD, 3HD를 각각 측정하고, 그 차분을 산출함으로써, 2HD, 3HD의 DC바이어스의존성을 평가하였다. 산출값이 작을수록, 바이어스의존성이 작고 특성이 우수한 것을 나타낸다.
게다가, 생산성의 비교를 행하였다. 비교예 2의 다결정실리콘층 퇴적공정의 생산성을 1.0으로 하여, 실시예, 비교예 1의 생산성을 계산, 평가하였다.
각종 평가결과를 정리한 것을 표 2에 나타낸다. 한편, 표 2에는 다결정실리콘층(12) 및 개질실리콘층(13)의 형성조건도 기재하였다.
[표 2]
Figure pct00002
연마후의 다결정실리콘층의 막두께를 동일하게 한 실시예, 비교예 1를 비교하면, 비교예 1에 있어서 결합불량이 발생하였으므로, 고조파특성의 측정을 행할 수 없었던 것에 반해, 실시예에서는 결합불량이 발생하지 않으므로, 높은 제품수율과 우수한 고조파특성이 얻어지는 것을 알 수 있었다.
실시예와 비교예 2의 고조파특성을 비교하면, 비교예 2에 있어서는, 연마후의 두께가 1.8μm로 결합불량이 발생하지 않을 정도로 두껍게 하고 있으므로, 2HD는 실시예와 동등한 특성이 얻어졌으나, 3HD는 실시예보다 뒤떨어지는 결과가 되었다. 한편, DC바이어스의존성은 실시예 1에 비해 큰 값을 나타내고 있고, 실시예에서는, DC바이어스의존성이 우수한 것이 얻어지는 것을 알 수 있었다.
휨에 대하여, 실시예는 비교예 2의 절반 이하로 저감할 수 있었다.
또한 비교예 2에서는 하지산화막이 1nm이므로, 다결정실리콘층의 단결정화를 방지하기 위해 저온에서 퇴적하고 있다. 따라서, 퇴적레이트가 낮아져 생산성이 저하되는데, 퇴적속도가 크고, 게다가 퇴적막두께가 작은 실시예에 있어서는, 생산성을 크게 향상할 수 있다.
또한, 본 발명과 같이 다결정실리콘층(12)에 이온주입을 행함으로써 개질실리콘층(13)을 형성한 경우에는, 개질실리콘층의 두께가 1000nm(1μm) 이하라고 하는, 종래 기술(표 1 참조)과 비교하여 매우 얇은 범위로 한 경우에도 결합불량이 발생하지 않는 것을 알 수 있었다. 이 이유로는, 실시예, 비교예 1의 표면거칠기 측정결과에 나타낸 바와 같이, 이온주입에 의해 다결정실리콘층(12)의 연마면의 표면거칠기가 개선된 것이 관계하는 것으로 생각된다. 표면거칠기의 개선이 어떠한 현상에 의한 것인지는 명백하지 않으나, (1)큰 원자에 의해 Si결정의 요철면이 노크온되어 매끄럽게 된 것, 혹은, (2)고도즈임플라에 의해 실리콘표면이 고온이 되어 재배치가 일어난 것 등이 생각된다.
다음에, 실시예에 의해 얻은 첩합SOI웨이퍼의 SOI층을 제거한 후의 단면을, TEM을 이용하여 관찰을 행하였다. 단면TEM사진을 도 3에 나타낸다. 또한, 도 3의 단면TEM사진을 설명하기 위한 구조설명도를 도 4에 나타낸다.
도 1의 S25, 도 2의 (h)에 있어서 다결정실리콘층(12)에 Ar이온을 주입함으로써, 다결정실리콘층(12)은 개질실리콘층(13)이 된다. 도 3, 도 4에 나타낸 바와 같이, 개질실리콘층(13)은, 상부에 구상 결함을 포함하는 비정질영역(23), 하부에 다결정층(24)을 포함하는 것으로 되어 있다. 한편, 도 3, 4에 있어서, 최상층에는 TEM관찰용 보호막(22)이 형성되어 있다. 구상 결함은, 이온주입된 다결정실리콘층(12)이 SOI웨이퍼제조공정의 열처리(박리열처리나 결합열처리)를 받음으로써 형성된 것으로 생각되고, 구상의 캐비티(공극)와 구상의 비정질실리콘이 혼재한 구조로 되어 있다. 또한 비정질영역은 하지산화막(20)의 존재에 의해 비정질구조가 유지되어 있다. 이러한 구조체는, 본 발명자들이 처음 제작한 것이다.
이들 구상 결함을 포함하는 비정질영역(23)을 갖는 개질실리콘층(13)에 의해, 고조파특성이 양호함과 동시에, 휨의 발생이나 결합불량이 억제된, Trap-rich층의 박막화가 가능한 첩합SOI웨이퍼를 얻는 것이 가능해졌다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (7)

  1. 실리콘 단결정으로 이루어지는 본드웨이퍼와 실리콘 단결정으로 이루어지는 베이스웨이퍼를 절연막을 개재하여 첩합함으로써 첩합SOI웨이퍼를 제조하는 방법으로서,
    상기 베이스웨이퍼로서 저항률이 100Ω·cm 이상인 실리콘 단결정 웨이퍼를 이용하여,
    상기 베이스웨이퍼의 첩합면측에 하지절연막을 형성하는 공정과,
    상기 하지절연막의 표면에 다결정실리콘층을 퇴적하는 공정과,
    상기 다결정실리콘층의 표면을 연마하는 공정과,
    연마후의 상기 다결정실리콘층에 이온주입을 행함으로써 상기 다결정실리콘층을 개질하고, 개질실리콘층을 형성하는 공정과,
    상기 본드웨이퍼의 첩합면에 상기 절연막을 형성하는 공정과,
    상기 절연막을 개재하여 상기 베이스웨이퍼의 상기 개질실리콘층의 표면과 상기 본드웨이퍼를 첩합하는 공정과,
    첩합된 상기 본드웨이퍼를 박막화하여 SOI층을 형성하는 공정을 갖는 것을 특징으로 하는 첩합SOI웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 개질실리콘층의 막두께를 100nm 이상 1000nm 이하로 하는 것을 특징으로 하는 첩합SOI웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 이온주입에 있어서의 주입이온을 Ar이온으로 하는 것을 특징으로 하는 첩합SOI웨이퍼의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다결정실리콘층의 퇴적직후의 하지절연막의 두께를 0.5nm 이상 20nm 이하로 하는 것을 특징으로 하는 첩합SOI웨이퍼의 제조방법.
  5. 저항률이 100Ω·cm 이상인 실리콘 단결정으로 이루어지는 베이스웨이퍼와, 상기 베이스웨이퍼 상의 하지절연막과, 상기 하지절연막 상의 개질실리콘층과, 상기 개질실리콘층 상의 절연막과, 상기 절연막 상의 SOI층을 갖는 첩합SOI웨이퍼로서,
    상기 개질실리콘층이, 구상 결함을 포함하는 비정질영역을 갖는 것을 특징으로 하는 첩합SOI웨이퍼.
  6. 제5항에 있어서,
    상기 개질실리콘층의 막두께는 100nm 이상 1000nm 이하인 것을 특징으로 하는 첩합SOI웨이퍼.
  7. 제5항 또는 제6항에 있어서,
    상기 하지절연막의 두께는 0.5nm 이상 20nm 이하인 것을 특징으로 하는 첩합SOI웨이퍼.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012517691A (ja) 2009-02-11 2012-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 高次無線周波数高調波抑制領域を含む半導体オン・インシュレータ基板及び構造体
JP2015211074A (ja) 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2015211061A (ja) 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2016143820A (ja) 2015-02-04 2016-08-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及びその製造方法
JP2017510080A (ja) 2014-03-31 2017-04-06 エステーミクロエレクトロニクス ソシエテ アノニム Ｓｏｉ基板の製造に適した半導体ウエハの製造方法及びその方法により得られたｓｏｉ基板ウエハ
JP2017538297A (ja) 2014-11-18 2017-12-21 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0246756A (ja) * 1988-08-08 1990-02-16 Mitsubishi Electric Corp 半導体容量素子の製造方法
US5229305A (en) * 1992-02-03 1993-07-20 Motorola, Inc. Method for making intrinsic gettering sites in bonded substrates
JPH06232390A (ja) * 1993-01-29 1994-08-19 Nippon Steel Corp 半導体装置のポリサイド配線の製造方法
JPH08186167A (ja) * 1994-12-27 1996-07-16 Mitsubishi Materials Shilicon Corp 張り合わせ誘電体分離ウェーハの製造方法
US8786051B2 (en) * 2012-02-21 2014-07-22 International Business Machines Corporation Transistor having a monocrystalline center section and a polycrystalline outer section, and narrow in-substrate collector region for reduced base-collector junction capacitance
JP6156252B2 (ja) * 2014-05-16 2017-07-05 株式会社豊田自動織機 半導体基板の製造方法および半導体基板
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
EP3367424B1 (en) * 2015-03-03 2022-10-19 GlobalWafers Co., Ltd. Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
JP6353814B2 (ja) * 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012517691A (ja) 2009-02-11 2012-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 高次無線周波数高調波抑制領域を含む半導体オン・インシュレータ基板及び構造体
JP2017510080A (ja) 2014-03-31 2017-04-06 エステーミクロエレクトロニクス ソシエテ アノニム Ｓｏｉ基板の製造に適した半導体ウエハの製造方法及びその方法により得られたｓｏｉ基板ウエハ
JP2015211074A (ja) 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2015211061A (ja) 2014-04-24 2015-11-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2017538297A (ja) 2014-11-18 2017-12-21 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
JP2016143820A (ja) 2015-02-04 2016-08-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及びその製造方法

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Publication number Publication date
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US20210249301A1 (en) 2021-08-12
JP2019216222A (ja) 2019-12-19
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EP3809448A1 (en) 2021-04-21
TWI804626B (zh) 2023-06-11
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