JP2015211074A - 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ - Google Patents

貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ Download PDF

Info

Publication number
JP2015211074A
JP2015211074A JP2014090290A JP2014090290A JP2015211074A JP 2015211074 A JP2015211074 A JP 2015211074A JP 2014090290 A JP2014090290 A JP 2014090290A JP 2014090290 A JP2014090290 A JP 2014090290A JP 2015211074 A JP2015211074 A JP 2015211074A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
silicon layer
wafer
bonding
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014090290A
Other languages
English (en)
Other versions
JP6118757B2 (ja
Inventor
賢二 目黒
Kenji Meguro
賢二 目黒
大士 若林
Hiroshi Wakabayashi
大士 若林
徳弘 小林
Norihiro Kobayashi
徳弘 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2014090290A priority Critical patent/JP6118757B2/ja
Application filed by Shin Etsu Handotai Co Ltd, Nagano Electronics Industrial Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to EP15782293.3A priority patent/EP3136420B1/en
Priority to US15/303,596 priority patent/US10529615B2/en
Priority to KR1020167029273A priority patent/KR102285114B1/ko
Priority to CN201580020540.9A priority patent/CN106233426B/zh
Priority to SG11201608563SA priority patent/SG11201608563SA/en
Priority to PCT/JP2015/001195 priority patent/WO2015162842A1/ja
Priority to TW104107390A priority patent/TWI610335B/zh
Publication of JP2015211074A publication Critical patent/JP2015211074A/ja
Application granted granted Critical
Publication of JP6118757B2 publication Critical patent/JP6118757B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04—Interconnection of layers
    • B32B7/12—Interconnection of layers using interposed adhesives or interposed materials with bonding properties
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • B32B9/04—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00 comprising such particular substance as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2250/00—Layers arrangement
    • B32B2250/02—2 layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2255/00—Coating on the layer surface
    • B32B2255/20—Inorganic coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00—Properties of the layers or laminate
    • B32B2307/20—Properties of the layers or laminate having particular electrical or magnetic properties, e.g. piezoelectric
    • B32B2307/206—Insulating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/14—Semiconductor wafers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

【課題】ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるＳＯＩウェーハの製造方法を提供する。
【解決手段】ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、多結晶シリコン層の表面を研磨する工程と、ボンドウェーハの貼り合わせ面に絶縁膜を形成する工程と、絶縁膜を介してベースウェーハの多結晶シリコン層の研磨面とボンドウェーハを貼り合わせる工程と、貼り合わせられたボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のものを用い、多結晶シリコン層を堆積する工程はベースウェーハの多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、多結晶シリコン層の堆積を９００℃以上の温度で行う。
【選択図】図１

Description

本発明は、貼り合わせＳＯＩウェーハの製造方法及び貼り合わせＳＯＩウェーハに関する。
ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、更なる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
そこで、対応策としてＳＯＩウェーハの埋め込み酸化膜層（ＢＯＸ層）直下に、発生したキャリアを消滅させる効果を持つ層（キャリアトラップ層）を加えることが提案されており、高抵抗ウェーハ中に発生したキャリアを再結合させるための高抵抗の多結晶シリコン層をベースウェーハ上に形成することが必要となってきている。
特許文献１には、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することが記載されている。
一方、特許文献２にも、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶層を形成することが記載されており、更に、多結晶シリコン層の再結晶化を防止するため、多結晶シリコン層形成後の熱処理温度を制限している。
また、特許文献３には、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することは記載されていないが、ボンドウェーハと貼り合わせる側のベースウェーハ表面の表面粗さを大きくすることによって、キャリアトラップ層と同様の効果を得ることが記載されている。
特表２００７−５０７０９３号公報 特表２０１３−５１３２３４号公報 特開２０１０−２７８１６０号公報
上述したように、より高い周波数に対応するデバイスを作製するため、ＳＯＩウェーハのＢＯＸ層下にキャリアトラップ層を形成することが必要になってきている。
しかしながら、通常の多結晶シリコン層を堆積させキャリアトラップ層を形成すると、ＳＯＩウェーハ製造工程中またはデバイス製造工程中の熱履歴によっては多結晶シリコン層がアニールされ単結晶化しキャリアトラップ層としての効果が減少してしまうという問題があった。
従って、多結晶シリコン層堆積後に熱処理を行っても単結晶化が進まないようにする必要がある。言い換えれば、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないようなコストが安く、効果が持続する多結晶シリコン層を堆積する必要がある。
しかしながら、上記の特許文献１−３のいずれにも、多結晶シリコン層堆積後に熱処理を行っても単結晶化が進まないようにする技術については、開示も示唆もされていない。
本発明は、上記問題点に鑑みてなされたものであって、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層を堆積することができるＳＯＩウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、少なくとも、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、該絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の研磨面と前記ボンドウェーハを貼り合わせる工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、前記多結晶シリコン層の堆積を９００℃以上の温度で行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
このように、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができる。
さらに、堆積温度を９００℃以上の温度にすることで、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００〜１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
このとき、前記酸化膜を、ウェット洗浄によって形成することが好ましい。
ベースウェーハと多結晶シリコン層との間に酸化膜を介在させることでＲＦデバイスの特性に影響する可能性があるので、形成する酸化膜厚さは薄くすることが好ましく、例えば１０ｎｍ以下の厚さとすることが好ましい。このような厚さの酸化膜を形成する方法としては、ウェット洗浄を最も簡便な方法として挙げることができる。
このとき、前記多結晶シリコン層を堆積する温度を１０１０℃以下とすることが好ましい。
ウェット洗浄により数ｎｍの酸化膜を形成する場合、その上に多結晶シリコン層を堆積する温度が１０１０℃以下であれば、多結晶シリコン層の堆積工程中に下地酸化膜の一部が消失し、ベースウェーハのシリコン単結晶の表面と多結晶シリコン層が接触し多結晶シリコン層の単結晶化が促進されることを抑制することができる。
ここで、前記多結晶シリコン層を堆積した後、前記多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行い、その後前記ベースウェーハと前記前記ボンドウェーハとを貼り合わることが好ましい。
キャリアトラップ層としての効果を高めるためには多結晶シリコン層の厚さを厚くすることが好適であるが、厚くすればするほど堆積後のウェーハの反りが大きくなり、貼り合わせ不良の原因となる。しかし、多結晶シリコン層の堆積後であって貼り合わせ前に、多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができる。
このとき、前記多結晶シリコン層の貼り合わせ時の厚さを２μｍ以上とすることが好ましい。
多結晶シリコン層の貼り合わせ時の厚さを２μｍ以上とすることでウェーハ反りの影響により貼り合わせ不良の頻度が高まるが、多結晶シリコン層の貼り合わせ時の厚さが２μｍ以上であっても高温の非酸化性雰囲気で熱処理を行ってあれば、ウェーハの反りを低減することができるので、キャリアトラップ層としての効果を高めつつ、貼り合わせ不良の低減を図ることができる。
また、本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の多結晶シリコン層と、該多結晶シリコン層上の絶縁膜と、該絶縁膜上のＳＯＩ層とを有する貼り合わせＳＯＩウェーハであって、前記ベースウェーハの抵抗率が１００Ω・ｃｍ以上であり、前記ベースウェーハと前記多結晶シリコン層との境界部の酸素濃度は、前記ベースウェーハ中の酸素濃度及び前記多結晶シリコン層中の酸素濃度よりも高いことを特徴とする貼り合わせＳＯＩウェーハを提供する。
このように、ベースウェーハと多結晶シリコン層との境界部の酸素濃度が、ベースウェーハ中の酸素濃度及び多結晶シリコン層中の酸素濃度よりも高ければ、多結晶シリコン層の単結晶化を抑制することができ、キャリアトラップ層としての効果を維持することができるものとなる。
以上のように、本発明の貼り合わせＳＯＩウェーハの製造方法によれば、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができる。
さらに、堆積温度を９００℃以上の温度にすることで、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００〜１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
また、本発明の貼り合わせＳＯＩウェーハによれば、ベースウェーハと多結晶シリコン層との境界部の酸素濃度を、ベースウェーハ中の酸素濃度及び多結晶シリコン層中の酸素濃度よりも高くすることで、多結晶シリコン層の単結晶化を抑制することができ、キャリアトラップ層としての効果を維持することができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を示す製造フローである。 本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を示す工程断面図である。 本発明の貼り合わせＳＯＩウェーハの断面図である。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、より高い周波数に対応するデバイスを作製するため、ＳＯＩウェーハのＢＯＸ層下にキャリアトラップ層を形成することが必要になってきているが、通常の多結晶シリコン層を堆積させキャリアトラップ層を形成すると、ＳＯＩウェーハ製造工程中またはデバイス製造工程中の熱履歴によっては多結晶シリコン層がアニールされ単結晶化しキャリアトラップ層としての効果が減少してしまうという問題があった。
そこで、発明者らは、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理工程を通っても単結晶化が進まないように多結晶シリコン層又は非晶質シリコン層を堆積することができるＳＯＩウェーハの製造方法について鋭意検討を重ねた。
その結果、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができ、さらに、堆積温度を９００℃以上の温度にすることで、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００〜１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができることを見出し、本発明をなすに至った。
以下、図１−２を参照しながら、本発明の貼り合わせＳＯＩウェーハの製造方法の実施態様の一例を説明する。
まず、シリコン単結晶からなるボンドウェーハ１０を準備する（図１のステップＳ１１、図２（ａ）参照）。
次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ１０に、埋め込み酸化膜層（ＢＯＸ層）１６となる絶縁膜（例えば、酸化膜）１３を成長させる（図１のステップＳ１２、図２（ｂ）参照）。
次に、その絶縁膜１３の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ１０内にイオン注入層１７を形成する（図１のステップＳ１３、図２（ｃ）参照）。この際、目標とするＳＯＩ層１５の厚さを得ることができるように、イオン注入加速電圧を選択する。
次に、ボンドウェーハ１０の貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ１４参照）。
一方、上記とは別に、シリコン単結晶からなるベースウェーハ１１を準備する（図１のステップＳ２１、図２（ｄ）参照）。
次に、ベースウェーハ１１上に、酸化膜（ベース酸化膜）２０を形成する（図１のステップＳ２２、図２（ｅ）参照）。酸化膜２０の厚さは特に限定されないが、ベースウェーハ１１と多結晶シリコン層１２との間に酸化膜２０が介在することによってＲＦデバイスの特性に影響する可能性があるので、形成する酸化膜厚さは薄くすることが好ましく、例えば、０．３ｎｍ以上、１０ｎｍ以下の厚さとすることが好ましい。
このような厚さの酸化膜を形成する方法としては、ウェット洗浄が最も簡便な方法として挙げることができる。具体的には、ＳＣ１（ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液）、ＳＣ２（ＨＣｌとＨ２Ｏ２の混合水溶液）、硫酸過水（Ｈ２ＳＯ４とＨ２Ｏ２の混合水溶液）、オゾン水などを用いた洗浄や、これらを組み合わせた洗浄を行うことにより、厚さ０．５〜３ｎｍ程度の均一な酸化膜を形成することができる。
次に、酸化膜（ベース酸化膜）２０上に多結晶シリコン層１２を堆積させる（図１のステップＳ２３、図２（ｆ）参照）。ここで、堆積温度は９００℃以上とする。
堆積温度が９００℃、あるいは、９００℃より高温であれば、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００〜１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
また、堆積温度が９００℃、あるいは、９００℃より高温であれば、一般的なエピタキシャル成長用のＣＶＤ装置を用いて、原料ガスとしてトリクロロシランを使用し、常圧で高速に多結晶シリコン層１２を堆積することができる。
多結晶シリコンが成長するのであれば、堆積温度の上限は特に限定されないが、ＳＯＩウェーハ製造工程やデバイス製造工程の最高温度よりも高くする必要はない（高くするとスリップ転位や金属汚染が発生しやすくなる）ので、その最高温度以下、例えば、１２００℃以下にすることが好ましい。
次に、ベースウェーハ１１に堆積された多結晶シリコン層１２の表面を研磨により平坦化する（図１のステップＳ２４、図２（ｇ）参照）。９００℃以上の温度で堆積した多結晶シリコン層１２の表面粗さは大きく、そのまま貼り合わせることが困難であるため、多結晶シリコン層１２の表面を研磨により平坦化する必要がある。
次に、研磨された多結晶シリコン層１２の表面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図１のステップＳ２５参照）。
なお、図１のステップＳ１１〜Ｓ１４と、図１のステップＳ２１〜Ｓ２５とは並行してすすめることができる。
次に、多結晶シリコン層１２が形成されたベースウェーハ１１を、ベースウェーハ１１の多結晶シリコン層１２が形成された面とボンドウェーハ１０の注入面とが接するように、絶縁膜１３を形成したボンドウェーハ１０と密着させて貼り合わせる（図１のステップＳ３１、図２（ｈ）参照）。
次に、イオン注入層１７に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ１１上に埋め込み酸化膜層１６とＳＯＩ層１５が形成された貼り合わせウェーハ１４を作製する（図１のステップＳ３２、図２（ｉ）参照）。なお、このときに、剥離面１９を有する剥離ウェーハ１８が派生する。
次に、貼り合わせ界面の結合強度を増加させるために貼り合わせウェーハ１４に結合熱処理を施す（図１のステップＳ３３参照）。
上記のようにして貼り合わせＳＯＩウェーハを製造することができる。
本発明の貼り合わせＳＯＩウェーハの製造方法においては、ベースウェーハのシリコン単結晶の表面と堆積する多結晶シリコン層との間に、予め酸化膜を形成しておくことによって、堆積後にＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理による単結晶化を抑制することができ、さらに、多結晶シリコン層の堆積温度を９００℃以上の温度にするので、ＳＯＩウェーハ製造工程の熱処理工程やデバイス製造工程の熱処理が比較的高温（例えば、１０００〜１２００℃程度）であっても、多結晶シリコン層の粒界成長が抑制され、キャリアトラップ層としての効果を維持することができる。
また、ウェット洗浄によって数ｎｍの下地酸化膜を形成する場合、その上に多結晶シリコン層を堆積する温度が１０１０℃以下であれば、多結晶シリコン層の堆積工程中に下地酸化膜の一部が消失し、ベースウェーハのシリコン単結晶の表面と多結晶シリコン層が接触し多結晶シリコン層の単結晶化が促進されることを抑制することができる。
さらに、キャリアトラップ層としての効果を高めるためには多結晶シリコン層の厚さを厚くすることが好適であるが、厚くすればするほど堆積後のウェーハの反りが大きくなり、貼り合わせ不良の原因となる。
しかし、多結晶シリコン層の堆積後であって貼り合わせ前に、多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができる。非酸化性雰囲気としては、例えば、水素ガス雰囲気とすることができる。水素ガス雰囲気であれば、多結晶シリコン層の堆積後に原料ガスの導入を止めるだけで容易に切り替えることが可能である。
また、多結晶シリコン層の貼り合わせ時の厚さを２μｍ以上とすることによって、ウェーハの反りの影響により貼り合わせ不良の頻度が高まるが、多結晶シリコン層の貼り合わせ時の厚さが２μｍ以上であっても、多結晶シリコン層堆積後（貼り合わせ前）に高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができるので、キャリアトラップ層としての効果を高めつつ、貼り合わせ不良の低減を図ることができる。
なお、高温の非酸化性雰囲気で熱処理は、多結晶シリコン層の表面を研磨する工程の前後のどちらに行なってもよいが、研磨後に洗浄以外の他の工程を行わずに貼り合わせることで貼り合わせ不良を低減できるので、上記熱処理は、研磨前に行うことが好ましい。
また、多結晶シリコン層の貼り合わせ時の厚さが１０μｍ以下とすることが好ましい。
なお、ベースウェーハ１１の抵抗率は、１００Ω・ｃｍ以上であれば高周波デバイス製造用に好適に用いることができ、１０００Ω・ｃｍ以上であることがより好ましく、３０００Ω・ｃｍ以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、５００００Ω・ｃｍとすることができる。
次に、図３を参照しながら、本発明の貼り合わせＳＯＩウェーハを説明する。
本発明の貼り合わせＳＯＩウェーハ１は、シリコン単結晶からベースウェーハ１１と、
ベースウェーハ１１上の多結晶シリコン層１２と、多結晶シリコン層上の絶縁膜１６と、絶縁膜１６上のＳＯＩ層１５とを有しており、ベースウェーハ１１の抵抗率が１００Ω・ｃｍ以上であり、ベースウェーハ１１と多結晶シリコン層１２との境界部２１の酸素濃度が、ベースウェーハ１１中の酸素濃度及び多結晶シリコン層１２中の酸素濃度よりも高いものである。
多結晶シリコン層１２を堆積する前に形成する酸化膜をウェット洗浄により形成すると、形成される酸化膜が薄いため、９００℃以上で多結晶シリコン層１２を堆積する際に下地酸化膜が消失しやすい。ただし、堆積温度が比較的低い場合（例えば１０１０℃以下）であれば、酸素の拡散が充分に進行しないため、ベースウェーハ１１と多結晶シリコン層１２の境界部（界面部）２１に酸素が高濃度に残留し、それにより多結晶シリコン層の単結晶化を抑制することができ、キャリアトラップ層としての効果を維持することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
図１−２で説明した製造方法を用いて貼り合わせＳＯＩウェーハを作製した。ただし、ベースウェーハとして、直径２００ｍｍ、結晶方位＜１００＞、抵抗率７００Ω・ｃｍ、ｐ型の単結晶シリコンを用い、ベース酸化膜形成、多結晶シリコン層堆積（トリクロロシランを原料ガスとして使用）、ＢＯＸ酸化、水素イオン注入、剥離熱処理、結合熱処理は、以下の条件で行った。
ベース酸化膜形成 ：ＳＣ１＋ＳＣ２洗浄 酸化膜厚約１ｎｍ
多結晶シリコン層堆積：９００℃ 常圧 膜厚１．０μｍ（研磨後０．５μｍ）
ＢＯＸ酸化 ：１０５０℃ 酸化膜厚４００ｎｍ
水素イオン注入 ：１０５ｋｅＶ ７．５×１０１６／ｃｍ２
剥離熱処理 ：５００℃ ３０分 １００％Ａｒ雰囲気
結合熱処理 ：９００℃パイロジェニック酸化 ＋ １１００℃１２０分の
Ａｒアニール
なお、堆積後アニールは行わなかった。
また、多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた（断面ＳＥＭ観察により確認）。その結果を表１に示す。
（実施例２）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、９２０℃ 常圧 膜厚１．５μｍ（研磨後１．０μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（実施例３）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、９４０℃ 常圧 膜厚２．１μｍ（研磨後１．６μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（実施例４）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、９６０℃ 常圧 膜厚２．９μｍ（研磨後２．４μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（実施例５）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、９８０℃ 常圧 膜厚３．８μｍ（研磨後３．３μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（実施例６）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、１０００℃ 常圧 膜厚３．５μｍ（研磨後３．０μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
さらに、作製された貼り合わせＳＯＩウェーハについて、電子顕微鏡観察（断面ＳＥＭ及び断面ＴＥＭ観察）により多結晶シリコン層とベースウェーハとの境界部の酸化膜の有無を確認した。また、境界部の酸素濃度をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した。
その結果、電子顕微鏡画像の目視による確認では、境界部に層状に連続した酸化膜は観察されなかった。また、ベースウェーハ及び多結晶シリコン層中の酸素濃度はいずれも１×１０１７〜２×１０１７ａｔｏｍｓ／ｃｍ３であったのに対し、境界部にはベースウェーハ及び多結晶シリコン層中の酸素濃度よりも高いピークが観察され、ピークの最大値は約８×１０２０ａｔｏｍｓ／ｃｍ３であった。
（実施例７）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、１０００℃ 常圧 膜厚４．９μｍ（研磨後３．０μｍ）の条件で行い、堆積後アニールは、貼り合わせ前に、１１３０℃ １０分 １００％Ｈ２の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（実施例８）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、１０１０℃ 常圧 膜厚５．５μｍ（研磨後５．０μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（実施例９）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、ベース酸化膜形成は、８００℃ ｄｒｙＯ２酸化 酸化膜厚３０ｎｍの条件で行い、多結晶シリコン層堆積は、１０４０℃ 常圧 膜厚１．５μｍ（研磨後１．０μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（比較例１）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積（モノシランを原料ガスとして使用）は、６５０℃ 減圧 膜厚１．５μｍ（研磨後１．０μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（比較例２）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、８５０℃ 常圧 膜厚１．５μｍ（研磨後１．０μｍ）の条件で行った。
実施例１と同様にして多結晶シリコン層研磨後のウェーハの反りを測定し、結合熱処理後の多結晶シリコン層の単結晶化の状況を調べた。その結果を表１に示す。
（比較例３）
実施例１と同様にして貼り合わせＳＯＩウェーハを作製した。ただし、多結晶シリコン層堆積は、１０２０℃ 常圧 膜厚６．１μｍの条件で行った。
比較例３においては、多結晶シリコン層堆積後のＳＥＭ観察で単結晶の堆積が確認されたため、多結晶シリコン層の堆積とはならなかったので、後の工程は実施しなかった。
Figure 2015211074
表１からわかるように、ベース酸化膜形成をウェット洗浄で行った実施例１−８、比較例１−３においては、多結晶シリコン層堆積を９００℃以上、１０１０℃以下で行った実施例１−８では多結晶シリコン層の単結晶化は起こらなかったが、多結晶シリコン層堆積を上記温度範囲外で行った比較例１−３では多結晶シリコン層の単結晶化が起こっていた。
また、ベース酸化膜形成をｄｒｙＯ２酸化で行った実施例９においては、多結晶シリコン層堆積を１０４０℃で行ったが、多結晶シリコン層の単結晶化は起こらなかった。これは、ベース酸化膜が３０ｎｍと比較的厚く形成されているので、後工程での熱処理によるベース酸化膜の消失が起こらなかったためと考えられる。
さらに、堆積後アニールを行った実施例７においては、ウェーハの反りが低減されていた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…貼り合わせＳＯＩウェーハ、 １０…ボンドウェーハ、 １１…ベースウェーハ、
１２…多結晶シリコン層、 １３…絶縁膜（酸化膜）、 １４…貼り合わせウェーハ、
１５…ＳＯＩ層、 １６…埋め込み酸化膜層（ＢＯＸ層、絶縁膜）、
１７…イオン注入層、 １８…剥離ウェーハ、 １９…剥離面、
２０…酸化膜（ベース酸化膜）、 ２１…境界部。
また、多結晶シリコン層の貼り合わせ時の厚さを２μｍ以上とすることによって、ウェーハの反りの影響により貼り合わせ不良の頻度が高まるが、多結晶シリコン層の貼り合わせ時の厚さが２μｍ以上であっても、多結晶シリコン層堆積後（貼り合わせ前）に高温の非酸化性雰囲気で熱処理を行うことでウェーハの反りを低減することができるので、キャリアトラップ層としての効果を高めつつ、貼り合わせ不良の低減を図ることができる。
なお、高温の非酸化性雰囲気での熱処理は、多結晶シリコン層の表面を研磨する工程の前後のどちらに行なってもよいが、研磨後に洗浄以外の他の工程を行わずに貼り合わせることで貼り合わせ不良を低減できるので、上記熱処理は、研磨前に行うことが好ましい。
また、多結晶シリコン層の貼り合わせ時の厚さが１０μｍ以下とすることが好ましい。
次に、図３を参照しながら、本発明の貼り合わせＳＯＩウェーハを説明する。
本発明の貼り合わせＳＯＩウェーハ１は、シリコン単結晶からなるベースウェーハ１１と、ベースウェーハ１１上の多結晶シリコン層１２と、多結晶シリコン層上の絶縁膜１６と、絶縁膜１６上のＳＯＩ層１５とを有しており、ベースウェーハ１１の抵抗率が１００Ω・ｃｍ以上であり、ベースウェーハ１１と多結晶シリコン層１２との境界部２１の酸素濃度が、ベースウェーハ１１中の酸素濃度及び多結晶シリコン層１２中の酸素濃度よりも高いものである。

Claims (6)

  1. いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    少なくとも、
    前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
    該多結晶シリコン層の表面を研磨する工程と、
    前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    該絶縁膜を介して前記ベースウェーハの前記多結晶シリコン層の研磨面と前記ボンドウェーハを貼り合わせる工程と、
    貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程と
    を有し、
    前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、
    前記多結晶シリコン層を堆積する工程は、前記ベースウェーハの前記多結晶シリコン層を堆積する表面に予め酸化膜を形成する段階をさらに含み、
    前記多結晶シリコン層の堆積を９００℃以上の温度で行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 前記酸化膜を、ウェット洗浄によって形成することを特徴とする請求項１に記載された貼り合わせＳＯＩウェーハの製造方法。
  3. 前記多結晶シリコン層を堆積する温度を１０１０℃以下とすることを特徴とする請求項２に記載された貼り合わせＳＯＩウェーハの製造方法。
  4. 前記多結晶シリコン層を堆積した後、前記多結晶シリコン層の堆積温度よりも高温の非酸化性雰囲気で熱処理を行い、その後前記ベースウェーハと前記前記ボンドウェーハとを貼り合わることを特徴とする請求項１から請求項３のいずれか一項に記載された貼り合わせＳＯＩウェーハの製造方法。
  5. 前記多結晶シリコン層の貼り合わせ時の厚さを２μｍ以上とすることを特徴とする請求項４に記載された貼り合わせＳＯＩウェーハの製造方法。
  6. シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の多結晶シリコン層と、該多結晶シリコン層上の絶縁膜と、該絶縁膜上のＳＯＩ層とを有する貼り合わせＳＯＩウェーハであって、
    前記ベースウェーハの抵抗率が１００Ω・ｃｍ以上であり、
    前記ベースウェーハと前記多結晶シリコン層との境界部の酸素濃度は、前記ベースウェーハ中の酸素濃度及び前記多結晶シリコン層中の酸素濃度よりも高いことを特徴とする貼り合わせＳＯＩウェーハ。
JP2014090290A 2014-04-24 2014-04-24 貼り合わせｓｏｉウェーハの製造方法 Active JP6118757B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2014090290A JP6118757B2 (ja) 2014-04-24 2014-04-24 貼り合わせｓｏｉウェーハの製造方法
US15/303,596 US10529615B2 (en) 2014-04-24 2015-03-05 Method for manufacturing a bonded SOI wafer and bonded SOI wafer
KR1020167029273A KR102285114B1 (ko) 2014-04-24 2015-03-05 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼
CN201580020540.9A CN106233426B (zh) 2014-04-24 2015-03-05 贴合式soi晶圆的制造方法及贴合式soi晶圆
EP15782293.3A EP3136420B1 (en) 2014-04-24 2015-03-05 Method for manufacturing bonded soi wafer
SG11201608563SA SG11201608563SA (en) 2014-04-24 2015-03-05 Method for manufacturing a bonded soi wafer and bonded soi wafer
PCT/JP2015/001195 WO2015162842A1 (ja) 2014-04-24 2015-03-05 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
TW104107390A TWI610335B (zh) 2014-04-24 2015-03-09 貼合式soi晶圓的製造方法及貼合式soi晶圓

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014090290A JP6118757B2 (ja) 2014-04-24 2014-04-24 貼り合わせｓｏｉウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2015211074A true JP2015211074A (ja) 2015-11-24
JP6118757B2 JP6118757B2 (ja) 2017-04-19

Family

ID=54332025

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014090290A Active JP6118757B2 (ja) 2014-04-24 2014-04-24 貼り合わせｓｏｉウェーハの製造方法

Country Status (8)

Country Link
US (1) US10529615B2 (ja)
EP (1) EP3136420B1 (ja)
JP (1) JP6118757B2 (ja)
KR (1) KR102285114B1 (ja)
CN (1) CN106233426B (ja)
SG (1) SG11201608563SA (ja)
TW (1) TWI610335B (ja)
WO (1) WO2015162842A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016199329A1 (ja) * 2015-06-09 2016-12-15 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2018137278A (ja) * 2017-02-20 2018-08-30 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
KR20190043546A (ko) 2016-09-07 2019-04-26 신에쯔 한도타이 가부시키가이샤 접합용 기판의 표면결함의 평가방법
WO2019239763A1 (ja) 2018-06-14 2019-12-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
WO2021246279A1 (ja) * 2020-06-04 2021-12-09 株式会社Sumco 貼り合わせウェーハ用の支持基板

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4170705A3 (en) 2014-11-18 2023-10-18 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
CN107533953B (zh) 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
CN114496732B (zh) 2015-06-01 2023-03-03 环球晶圆股份有限公司 制造绝缘体上硅锗的方法
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
SG11201804271QA (en) 2015-11-20 2018-06-28 Sunedison Semiconductor Ltd Manufacturing method of smoothing a semiconductor surface
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN116314384A (zh) 2016-06-08 2023-06-23 环球晶圆股份有限公司 具有经改进的机械强度的高电阻率单晶硅锭及晶片
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
WO2019236320A1 (en) 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
CN115910908A (zh) * 2021-09-22 2023-04-04 苏州华太电子技术股份有限公司 半导体结构的制作方法以及半导体结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03132055A (ja) * 1989-10-18 1991-06-05 Toshiba Corp 半導体基板の製造方法
JPH05226464A (ja) * 1992-02-10 1993-09-03 Mitsubishi Materials Corp 貼り合わせ誘電体分離ウェーハの製造方法
JP2006005127A (ja) * 2004-06-17 2006-01-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2007507100A (ja) * 2003-09-26 2007-03-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料製の多層構造を製造するための方法
JP2012164906A (ja) * 2011-02-09 2012-08-30 Shin Etsu Handotai Co Ltd 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
JP2012174884A (ja) * 2011-02-22 2012-09-10 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
JP2014509087A (ja) * 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631804A (en) * 1984-12-10 1986-12-30 At&T Bell Laboratories Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer
US4742020A (en) 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
US4897360A (en) 1987-12-09 1990-01-30 Wisconsin Alumni Research Foundation Polysilicon thin film process
JP2967398B2 (ja) * 1995-09-18 1999-10-25 信越半導体株式会社 シリコンウエーハ内部の不純物分析方法
JP3391184B2 (ja) * 1996-03-28 2003-03-31 信越半導体株式会社 シリコンウエーハおよびその製造方法
KR100218347B1 (ko) * 1996-12-24 1999-09-01 구본준 반도체기판 및 그 제조방법
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
US6815774B1 (en) * 1998-10-29 2004-11-09 Mitsubishi Materials Silicon Corporation Dielectrically separated wafer and method of the same
US6500717B2 (en) * 2000-12-01 2002-12-31 Agere Systems Inc. Method for making an integrated circuit device with dielectrically isolated tubs and related circuit
US6770966B2 (en) * 2001-07-31 2004-08-03 Intel Corporation Electronic assembly including a die having an integrated circuit and a layer of diamond to transfer heat
US6991999B2 (en) * 2001-09-07 2006-01-31 Applied Materials, Inc. Bi-layer silicon film and method of fabrication
US6964880B2 (en) * 2003-06-27 2005-11-15 Intel Corporation Methods for the control of flatness and electron mobility of diamond coated silicon and structures formed thereby
CN1856873A (zh) 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
US6902977B1 (en) * 2003-10-03 2005-06-07 Advanced Micro Devices, Inc. Method for forming polysilicon gate on high-k dielectric and related structure
CN101432849B (zh) * 2006-04-27 2011-03-16 信越半导体股份有限公司 Soi晶片的制造方法
JP5356872B2 (ja) * 2009-03-18 2013-12-04 パナソニック株式会社 個体撮像装置の製造方法
JP5532680B2 (ja) 2009-05-27 2014-06-25 信越半導体株式会社 Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
US8815641B2 (en) * 2010-01-29 2014-08-26 Soitec Diamond SOI with thin silicon nitride layer and related methods
US8895435B2 (en) * 2011-01-31 2014-11-25 United Microelectronics Corp. Polysilicon layer and method of forming the same
US9356171B2 (en) * 2012-01-25 2016-05-31 The Trustees Of Dartmouth College Method of forming single-crystal semiconductor layers and photovaltaic cell thereon

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03132055A (ja) * 1989-10-18 1991-06-05 Toshiba Corp 半導体基板の製造方法
JPH05226464A (ja) * 1992-02-10 1993-09-03 Mitsubishi Materials Corp 貼り合わせ誘電体分離ウェーハの製造方法
JP2007507100A (ja) * 2003-09-26 2007-03-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料製の多層構造を製造するための方法
JP2006005127A (ja) * 2004-06-17 2006-01-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
JP2012164906A (ja) * 2011-02-09 2012-08-30 Shin Etsu Handotai Co Ltd 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
JP2012174884A (ja) * 2011-02-22 2012-09-10 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014509087A (ja) * 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016199329A1 (ja) * 2015-06-09 2016-12-15 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US10566196B2 (en) 2015-06-09 2020-02-18 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer
US10707140B2 (en) 2016-09-07 2020-07-07 Shin-Etsu Handotai Co., Ltd. Method for evaluating surface defects of substrate to be bonded
KR20190043546A (ko) 2016-09-07 2019-04-26 신에쯔 한도타이 가부시키가이샤 접합용 기판의 표면결함의 평가방법
KR102327328B1 (ko) 2016-09-07 2021-11-17 신에쯔 한도타이 가부시키가이샤 접합용 기판의 표면결함의 평가방법
JP2018137278A (ja) * 2017-02-20 2018-08-30 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
WO2019239763A1 (ja) 2018-06-14 2019-12-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
KR20210020024A (ko) 2018-06-14 2021-02-23 신에쯔 한도타이 가부시키가이샤 첩합soi웨이퍼의 제조방법 및 첩합soi웨이퍼
JP2019216222A (ja) * 2018-06-14 2019-12-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
EP3809448A4 (en) * 2018-06-14 2022-03-02 Shin-Etsu Handotai Co., Ltd. BONDED SOI WAFER AND METHOD OF MAKING THE BONDED SOI WAFER
US11495488B2 (en) 2018-06-14 2022-11-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer and bonded SOI wafer
WO2021246279A1 (ja) * 2020-06-04 2021-12-09 株式会社Sumco 貼り合わせウェーハ用の支持基板
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板

Also Published As

Publication number Publication date
CN106233426B (zh) 2019-07-12
KR102285114B1 (ko) 2021-08-04
CN106233426A (zh) 2016-12-14
US10529615B2 (en) 2020-01-07
TW201543538A (zh) 2015-11-16
EP3136420B1 (en) 2020-12-02
WO2015162842A1 (ja) 2015-10-29
JP6118757B2 (ja) 2017-04-19
EP3136420A4 (en) 2017-12-13
KR20160143693A (ko) 2016-12-14
EP3136420A1 (en) 2017-03-01
US20170033002A1 (en) 2017-02-02
SG11201608563SA (en) 2016-11-29
TWI610335B (zh) 2018-01-01

Similar Documents

Publication Publication Date Title
JP6118757B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP6100200B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP6353814B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP6443394B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP5942948B2 (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP6498635B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
TWI804626B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
JP2018137278A (ja) 貼り合わせｓｏｉウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170327

R150 Certificate of patent or registration of utility model

Ref document number: 6118757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250