KR102327328B1 - 접합용 기판의 표면결함의 평가방법 - Google Patents

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Abstract

본 발명은, 경면가공된 실리콘 단결정 기판을 준비하는 공정과, 경면가공된 실리콘 단결정 기판의 표면결함을 검사하는 공정과, 실리콘 단결정 기판의 결함 검사를 행한 표면에 다결정 실리콘층을 퇴적하는 공정과, 다결정 실리콘층을 퇴적한 실리콘 단결정 기판에 경면면취를 행하는 공정과, 다결정 실리콘층의 표면을 연마하는 공정과, 연마된 다결정 실리콘층의 표면결함을 검사하는 공정과, 실리콘 단결정 기판의 표면결함의 검사공정과 다결정 실리콘층의 표면결함의 검사공정에서 검출된 결함의 좌표를 비교하고, 동일위치에 있는 결함의 유무로, 다결정 실리콘층을 갖는 실리콘 단결정 기판의 접합용 기판으로서의 양부판정을 행하는 공정을 갖는 접합용 기판의 표면결함의 평가방법이다. 이에 따라, 접합용 기판의 제조수율의 저하를 합리적으로 회피하고, 접합 후의 보이드결함 발생률을 저감할 수 있는 접합용 기판의 표면결함의 평가방법이 제공된다.

Description

접합용 기판의 표면결함의 평가방법
본 발명은, 접합(貼り合わせ)용 기판의 표면결함의 평가방법에 관한 것이다.
첨단의 고주파 디바이스용 접합 SOI 웨이퍼 프로세스에서는, 접합용 기판으로서, 표층에 다결정 실리콘층을 형성한 실리콘 기판을 베이스 웨이퍼로서 이용하는 경우가 있다. 이 베이스 웨이퍼와 별도 본드 웨이퍼를 준비하여 양자를 접합한 후, 본드 웨이퍼를 박막화함으로써 접합 SOI 웨이퍼가 제작된다.
특허문헌 1 및 특허문헌 2에는, 모두 다결정 실리콘층을 캐리어트랩층(트랩리치(Trap-Rich)층이라고도 불린다.)으로 하는, 고주파 디바이스용 접합 SOI 웨이퍼의 제조방법이 기재되어 있다. 특허문헌 1 및 특허문헌 2에 기재된 접합 SOI 웨이퍼의 제조방법의 공정플로우를 도 6에 나타내었다. 도 6에 나타내는 바와 같이, 이들 접합 SOI 웨이퍼의 제조방법에서는, 베이스 웨이퍼에 다결정 실리콘층을 퇴적(S23)한 후, 그 다결정 실리콘층의 표면을 연마(S24)하고, 본드 웨이퍼와 접합하는(S31) 것이 기재되어 있다. 또한, 이렇게 하여 제조된 접합 SOI 웨이퍼의 단면의 일 예를 도 7에 나타낸다. 도 7에 나타낸 접합 SOI 웨이퍼(1)에서는, 베이스 웨이퍼(11) 상에, 다결정 실리콘층(12), 매립 산화막층(BOX층)(16), 및 SOI층(15)이 이 순서로 형성되어 있다.
일본특허공개 제2015-211074호 공보 일본특허공개 제2015-211061호 공보
접합 SOI 웨이퍼의 주요 불량항목으로서, 보이드결함이라 불리는 국소적인 미접착영역을 들 수 있으며, 그 개선이 요구되고 있다. 접합용 기판의 제조공정에 있어서, 피트결함이 접합 SOI 웨이퍼의 보이드결함의 원인 중 하나인 것이 알려져 있다. 이에 따라, 피트결함 발생률을 저감하는 것과, 피트를 고감도로 검출하여 접합공정으로의 유출을 방지하는 것이 요구되고 있다.
현재의 표면결함의 검출방법으로는, 광산란법 또는 미분간섭법을 검출원리로 한 결함 검사장치에 의해 검출하는 방법이 있다. 접합 웨이퍼의 제조 프로세스에 있어서, 이들 결함 검사장치에서 검출된 표면결함에 대해, 사이즈와 개수의 규격을 마련함으로써, 접합공정으로의 유출을 방지하고 있다. 개수의 규격의 상한을 낮춰감에 따라, 접합공정에서의 보이드 발생률을 저감할 수 있지만, 동시에 접합용 기판의 제조수율을 악화시킨다는 문제가 생긴다. 이때, 만약 보이드의 원인이 되는 결함만을 효율적으로 검출할 수 있다면, 접합용 기판의 제조수율의 무용의 로스를 회피할 수 있고, 또한, 접합 후의 보이드 발생률도 저감가능해진다. 이러한 배경으로부터, 접합용 기판의 제조공정에 있어서, 보이드의 원인이 되는 결함만을 고감도로 검출하는 표면결함의 평가방법이 요구되고 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 접합 SOI 웨이퍼에 있어서의 보이드결함의 원인이 되는 접합용 기판의 표면결함을 고감도로 검출함으로써, 접합용 기판의 제조수율의 저하를 합리적으로 회피하고, 접합 후의 보이드결함 발생률을 저감할 수 있는 접합용 기판의 표면결함의 평가방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 접합용 기판의 표면결함의 평가방법으로서,
경면가공된 실리콘 단결정 기판을 준비하는 공정과,
상기 경면가공된 실리콘 단결정 기판의 표면결함을 검사하는 공정과,
상기 실리콘 단결정 기판의 결함 검사를 행한 표면에 다결정 실리콘층을 퇴적하는 공정과,
상기 다결정 실리콘층을 퇴적한 실리콘 단결정 기판에 경면면취(鏡面面取り)를 행하는 공정과,
상기 다결정 실리콘층의 표면을 연마하는 공정과,
상기 연마된 다결정 실리콘층의 표면결함을 검사하는 공정과,
상기 실리콘 단결정 기판의 표면결함을 검사하는 공정과 상기 다결정 실리콘층의 표면결함을 검사하는 공정에서 검출된 결함의 좌표를 비교하고, 동일위치에 있는 결함의 유무로, 상기 다결정 실리콘층을 갖는 실리콘 단결정 기판의 접합용 기판으로서의 양부판정을 행하는 공정
을 갖는 것을 특징으로 하는 접합용 기판의 표면결함의 평가방법을 제공한다.
이와 같이, 경면가공된 실리콘 단결정 기판의 표면과, 다결정 실리콘층의 퇴적 후에 연마를 행한 후의 다결정 실리콘층의 표면의 양자에서 표면결함의 검사를 행하고, 동일위치에 표면결함을 갖는 접합용 기판만을 불량품으로 함으로써, 접합용 기판의 제조수율의 저하의 합리적인 회피 및 접합 SOI 웨이퍼의 보이드결함 발생률 저감을 양립시킬 수 있다.
이때, 상기 접합용 기판은, 접합 SOI 웨이퍼의 베이스 웨이퍼인 것이 바람직하다.
이와 같이, 접합용 기판을 접합 SOI 웨이퍼의 베이스 웨이퍼로 함으로써, 본 발명의 접합용 기판의 표면결함의 평가방법을, 첨단의 고주파 디바이스용 접합 SOI 웨이퍼의 제조 프로세스에 호적하게 적용할 수 있다.
본 발명에 따르면, 다결정 실리콘층 퇴적 전의 경면가공된 실리콘 단결정 기판의 표면과, 다결정 실리콘층의 퇴적 후에 연마를 행한 후의 다결정 실리콘층의 표면의 양자에서 표면결함의 검사를 행하고, 동일위치에 표면결함을 갖는 접합용 기판만을 불량품으로 함으로써, 접합용 기판의 제조수율 로스의 회피 및 접합 SOI 웨이퍼의 보이드결함 발생률 저감을 양립시킬 수 있다.
도 1은 본 발명의 접합용 기판의 표면결함의 평가방법의 공정플로우도이다.
도 2는 다결정 실리콘층 퇴적 전후의 표면 LPD(Light Point Defect)의 중첩맵(a) 및 동일위치에 검출된 결함의 표면 SEM/단면 TEM상(b)이다.
도 3은 경면가공된 실리콘 단결정 기판(PW) 표면의 피트깊이와 다결정 실리콘층 표면(연마 후)의 피트깊이의 관계를 나타내는 그래프이다.
도 4는 다결정 실리콘 퇴적 전후의 표면 LPD 및 접합 SOI 웨이퍼의 보이드의 중첩맵이다.
도 5는 종래의 접합용 기판의 표면결함의 평가방법의 공정플로우도이다.
도 6은 종래의 접합 SOI 웨이퍼의 제조방법의 공정플로우도이다.
도 7은 접합 SOI 웨이퍼의 단면도이다.
상기와 같이, 접합용 기판의 표면결함의 평가방법에 있어서, 접합용 기판의 제조수율의 로스를 회피하고, 또한, 접합 SOI 웨이퍼의 보이드결함 발생률을 저감할 수 있는 접합용 기판의 표면결함의 평가방법이 요구되고 있다.
본 발명자들은, 상기 목적을 달성하기 위해 예의 검토를 행한 결과, 다결정 실리콘층을 퇴적 전의 PW(Polished Wafer) 표면과, 다결정 실리콘층의 퇴적 후에 연마를 행한 후의 다결정 실리콘층 표면의 양자에서 표면결함의 검사를 행하고, 동일위치에 표면결함을 갖는 웨이퍼만을 불량품으로 함으로써, 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
이하, 본 발명에 대하여, 도면을 참조하면서 상세하게 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
우선, PW 표면의 결함과 연마된 다결정 실리콘층 표면의 결함의 관계에 대하여 조사하였다. 통상, 상기 서술한 접합용 기판에 있어서는, 다결정 실리콘층은 2~3μm의 두께로 퇴적된 후, 표면거칠기를 저감하기 위해 0.4~1μm 연마된다. 다결정 실리콘층 퇴적 전의 PW 표면과, 다결정 실리콘층 퇴적 후 또한 연마 후의 다결정 실리콘층 표면에 대해, KLA-TENCOR사제의 SurfScan SP2 등의 표면결함 검사기를 이용하여, 검출임계값 250nm로 하여 측정을 행하였다. 양자의 결함좌표를 비교조합한 바, 동일위치에 결함이 존재하는 것을 알게 되었다.
이 동일위치에 존재하는 결함에 대하여 상세하게 해석을 행하였다. 도 2는, 다결정 실리콘층 퇴적 전후의 표면 LPD의 중첩맵(도 2(a)) 및 동일위치에 검출된 결함의 표면 SEM/단면 TEM상(도 2(b))이다. 도 2(a)에 나타낸 바와 같이, 다결정 실리콘층 퇴적 전의 표면결함의 위치와 다결정 실리콘층 퇴적 후의 표면결함의 위치는, 일치하고 있는 것이 많다. 이들 위치가 일치한 표면결함을 표면 SEM(Scanning Electron Microscope)과 단면 TEM(Transmission Electron Microscope)으로 해석한 결과의 일 예가 도 2(b)이다. 단면 TEM에 의한 해석으로부터, PW 표면의 결함은 피트이고, 다결정 실리콘층 표면의 결함도 피트인 것을 알 수 있었다.
추가로 평가 및 해석을 행한 바, PW 표면의 피트깊이와 연마 후의 다결정 실리콘층 표면의 피트깊이는 도 3에 나타내는 관계에 있는 것을 알 수 있었다.
도 3에 나타낸 결과로부터, PW 표면에 깊이 3μm 이상의 피트가 있으면, 다결정 실리콘층으로 그 피트를 메울 수 없고, 연마를 행했다 하더라도 다결정 실리콘층 표면에도 피트가 잔류하는 것을 발견하였다. 이와는 반대로, PW 표면의 피트깊이가 3μm 미만이면 다결정 실리콘층으로 메워지거나, 또는, 완전히 메워지지 않더라도 연마로 평탄화되거나 중의 어느 하나인 것을 나타내고 있다.
또한, 이 접합용 기판을 이용하여 접합 SOI 웨이퍼를 제작하고, 명시야의 광학현미경으로 웨이퍼 표면 전면을 스캔하여 화상을 얻고, 화상의 콘트라스트의 비교를 통해 보이드결함을 추출하였다. 그 후, 상기 서술한 중첩맵에 보이드결함의 좌표를 더욱 중첩시켰다. 그 결과를 도 4에 나타내었다. 도 4의 중첩맵에 나타내는 바와 같이, 다결정 실리콘층 퇴적 전후로 동일위치에 검출된 결함은, 접합 후에 100% 보이드가 되는 것을 발견하였다.
이 발견은 시점을 바꾸면, 접합 SOI 웨이퍼의 보이드의 원인이 되는 결함만을 고감도로 검출할 수 있는 평가방법의 발견이라 할 수 있다. 이 평가방법을 접합용 기판의 제조 프로세스에 도입함으로써, 보이드의 원인이 되는 결함을 갖는 웨이퍼만을 선택적으로 불량품으로 할 수 있고, 결과적으로 접합용 기판의 제조수율 로스(과잉의 제조수율의 저하)를 합리적으로 회피할 수 있다.
종래의 접합 SOI 웨이퍼의 제조 프로세스에서는, 다결정 실리콘층의 표면결함개수만으로, 접합용 기판의 양부판정의 규격을 설정하고 있었다. 그러나, 이것으로는, 도 4에 나타내는 바와 같이, 보이드의 원인이 되지는 않는 결함만을 갖는 웨이퍼도 불량으로 해 버리는 경우가 있기 때문에, 접합용 기판의 제조수율을 필요 이상으로 저하시키고 있었다.
다음에, 도 1에 나타낸, 본 발명의 접합용 기판의 표면결함의 평가방법의 공정플로우도를 참조하여, 본 발명에 대하여 더욱 상세하게 설명한다.
우선, 경면가공된 실리콘 단결정 기판(PW: Polished Wafer)을 준비한다(A공정). 준비하는 실리콘 단결정 기판의 제조에는, 일반적인 실리콘 단결정 기판의 제조방법을 이용할 수 있으며, 구체적으로는, 단결정인상, 원통연삭, 노치가공, 슬라이스, 면취, 래핑, 에칭, 양면연마, 경면면취, 마무리연마 등을 거친 실리콘 단결정 기판을 이용할 수 있다.
다음에, 경면가공된 실리콘 단결정 기판의 표면결함을 검사한다(B공정). 표면결함의 검사는, 마무리연마 후, 최종세정을 통과한 실리콘 단결정 기판 표면에 대해 행하는 것이 바람직하다. 표면결함 검사툴로서, KLA-Tencor사제의 Surfscan SPX(X=1~3)를 이용할 수 있고, 암시야에서의 산란광을 LPD로서 검출한다. 문제가 되는 피트를 검출하기 위한 검출임계값은 250nm 이상으로 하는 것이 바람직하다. 이때, 검출된 전체결함의 좌표데이터를 취득, 기록한다. 좌표데이터는, 결함검출기가 KLA-Tencor사제의 Surfscan SPX이면 KLARF파일로서 취득할 수 있다. 이 공정에서 규격을 설정하는 것도 가능하지만, 그 후의 다결정 실리콘층의 퇴적에 의해 피트가 완전히 메워지거나, 또는, 완전히 메워지지 않더라도, 후공정의 연마로 평탄화될 만한 얕은 피트로서 남거나로, 구제되는 결함도 있다. 그러므로, 경면가공된 실리콘 단결정 기판의 제조수율의 관점으로부터는, 본 공정에서의 규격은 전혀 설정하지 않거나, 또는, 매우 느슨한 설정으로 하는 것이 바람직하다.
다음에, 실리콘 단결정 기판의 결함 검사를 행한 표면에 다결정 실리콘층을 퇴적한다(C공정). 다결정 실리콘층의 퇴적은, 예를 들어, 특허문헌 2에 기재된 기술에 따라 행할 수 있다. 다결정 실리콘층의 막두께는, 후의 연마절삭량(取代)을 고려하여, 예를 들어 1~5μm, 바람직하게는 2~3μm로 한다. 또한, 다결정 실리콘층 형성 후는, SC1(NH4OH와 H2O2의 혼합수용액)과 SC2(HCl와 H2O2의 혼합수용액)에 의한 세정이나, 오존수세정 등의 친수면화처리를 위한 세정을 행하는 것이 바람직하다. 친수면화됨으로써, 다음의 경면면취공정에서, 슬러리번의 부착을 방지할 수 있다.
그 후, 다결정 실리콘층을 퇴적한 실리콘 단결정 기판에 경면면취를 행한다(D공정). 이 경면면취는, 경면가공된 실리콘 단결정 기판의 제조공정에서 이용되는 것과 동일한 경면면취가공을, 웨이퍼에지부에 성장한 다결정 실리콘막을 제거하기 위해 행하는 것이다. 그 후의 연마공정에서는, 연마헤드에 장착된 템플레이트라 불리는 워크유지재를 이용한다. 템플레이트는 유리에폭시수지제 링과 백킹패드의 복합기재이며, 연마 중에는 이 유리에폭시수지제 링의 내주벽과 실리콘 단결정 기판에지부가 상시 접촉하게 된다. 즉, 여기서 경면면취를 행하는 것은, 에지부로부터의 발진이나 링 내주벽과의 슬라이드이동 저항의 저감을 위함이다.
다음에, 다결정 실리콘층의 표면을 연마한다(E공정). 이 공정에서는, 경면가공된 실리콘 단결정 기판의 제조공정에서 행해지는 것과 동일한 표면연마를 다결정 실리콘층 표면에 대해 행한다. 연마절삭량은 0.4μm 이상으로 하는 것이 면거칠기 개선을 위해 바람직하다. 또한, 연마절삭량을 1μm 이하로 함으로써 생산성을 높일 수 있다.
다음에, 연마된 다결정 실리콘층의 표면결함을 검사한다(F공정). 이 공정에서는, 실리콘 단결정 기판의 표면결함을 검사하는 공정(B공정)과 동일한 검사툴, 임계값조건에서의 측정을, 연마 후에 최종세정을 통과한 다결정 실리콘층 표면에 대해 행한다. 검출된 전체결함의 좌표데이터를 B공정과 동일하게 취득, 기록한다.
나아가, 실리콘 단결정 기판의 표면결함을 검사하는 공정(B공정)과 다결정 실리콘층의 표면결함을 검사하는 공정(F공정)에서 검출된 결함의 좌표를 비교하고, 동일위치에 있는 결함의 유무로, 다결정 실리콘층을 갖는 실리콘 단결정 기판의 접합용 기판으로서의 양부판정을 행한다(G공정). 여기서, 결함측정에 있어서의 좌표정밀도를 고려하여, 양 결함의 거리가 500μm 이내이면 동일한 결함으로 간주할 수 있다. 동일위치라고 판단된 결함을 갖는 접합용 기판만을 불량으로 하고, 그 이외는 양품으로 판단할 수 있다. 그리고, 양품으로 판단된 접합용 기판은 접합공정에 투입할 수 있다. 한편, 실리콘 단결정 기판은 퇴적된 다결정 실리콘층의 연마까지 끝난 단계에서, 접합용 기판이라 부를 수 있다.
비교를 위해, 종래의 접합용 기판의 표면결함의 평가방법의 공정플로우도를 도 5에 나타내었다. 도 5에 있어서, H, J, K 및 L공정에 대해서는, 본 발명의 접합용 기판의 표면결함의 평가방법의 A, C, D 및 E공정과 공통하므로, 중복을 피하기 위해 설명은 생략한다.
종래의 접합용 기판의 표면결함의 평가방법에서는, 경면가공된 실리콘 단결정 기판의 표면결함을 검사하는 공정(I공정)을 갖는데, 검출된 결함의 좌표는 기록할 필요가 없다. 나아가 종래의 접합용 기판의 표면결함의 평가방법은, 연마된 다결정 실리콘층의 표면결함을 검사하는 공정(M공정)을 갖는다. 종래에는, 이 공정에서 검출된 결함개수에 대해서만, 접합용 기판의 양부판정의 규격을 마련하고 있었다. 그 때문에, 접합용 기판의 제조수율을 높이기 위해 결함개수의 규격을 느슨하게 설정하면, 접합 SOI 웨이퍼의 보이드결함 발생률이 높아지고, 반대로, 접합 SOI 웨이퍼의 보이드결함 발생률을 낮추기 위해 상기 서술한 결함개수의 규격을 엄격하게 설정하면, 접합용 기판의 제조수율을 과잉으로 저하시키고 있었다.
본 발명의 접합용 기판의 표면결함의 평가방법에서는, 다결정 실리콘층의 퇴적 전의 경면가공된 실리콘 단결정 기판의 표면과, 다결정 실리콘층의 퇴적 후에 연마를 행한 후의 다결정 실리콘층의 표면의 양자에서 표면결함의 검사를 행하고, 동일위치에 표면결함을 갖는 접합용 기판만을 불량품으로 함으로써, 접합용 기판의 제조수율의 저하의 합리적인 회피 및 접합 SOI 웨이퍼의 보이드결함 발생률 저감을 양립시킬 수 있다.
또한, 본 발명의 접합용 기판의 표면결함의 평가방법에서 이용하는 접합용 기판은, 접합 SOI 웨이퍼의 베이스 웨이퍼인 것이 바람직하다. 접합용 기판을 접합 SOI 웨이퍼의 베이스 웨이퍼로 함으로써, 본 발명의 접합용 기판의 표면결함의 평가방법을, 첨단의 고주파 디바이스용 접합 SOI 웨이퍼의 제조 프로세스에 호적하게 적용할 수 있다. 그 결과, 고품질의 접합 SOI 웨이퍼를 저렴하게 제조할 수 있다.
실시예
이하, 실시예 및 비교예를 나타내거 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
(실시예)
우선, 경면가공된 실리콘 단결정 기판(직경 300mm, 결정방위 <100>)을 100매 준비하였다. 이들 경면가공된 실리콘 단결정 기판의 표면결함 검사에는 KLA-Tencor사의 SurfScan SP2를 이용하고, 결함사이즈의 검출임계값을 250nm로 하였다. 결함 검사 후, 검출된 결함의 좌표를 기록하였다. 계속해서, 결함 검사를 행한 실리콘 단결정 기판의 표면 상에 막두께 3μm의 다결정 실리콘층을 퇴적하고, SC1 및 SC2세정을 행하였다. 그 후, 다결정 실리콘을 퇴적한 실리콘 단결정 기판에 경면면취를 실시하였다. 다음에, 연마절삭량을 1μm로 하여, 다결정 실리콘층을 연마하고, SC1 및 SC2세정을 행하였다. 그 후, 연마된 다결정 실리콘층의 표면을 SurfScan SP2를 이용하여 상기 서술한 것과 동일한 조건으로 검사하고, 검출된 결함의 좌표를 기록하였다.
나아가, 경면가공된 실리콘 단결정 기판의 표면의 결함좌표와, 연마된 다결정 실리콘층의 표면의 결함좌표를 비교조합하여, 양 결함 사이의 거리가 500μm 이내이면 동일위치의 결함으로 간주하고, 동일위치의 결함을 갖는 평가대상의 접합용 기판을 불량품으로 하였다. 이때의 접합용 기판의 제조수율은 97%였다. 다시, 양품의 접합용 기판을 베이스 웨이퍼로서 접합 SOI프로세스에 투입하여, 접합 SOI 웨이퍼를 제조하였다. 접합 SOI 웨이퍼의 보이드의 측정은, 명시야의 광학현미경으로 웨이퍼 표면 전체를 스캔하여 화상을 취입하고, 화상의 콘트라스트의 비교를 통해 결함을 추출함으로써 행하였다. 이때의 검출임계값은 10μm로 하였다. 이때의 보이드(결함)발생률(제조한 접합 SOI 웨이퍼 중의 보이드결함이 발생한 웨이퍼의 비율)은 2.0%였다. 실시예에 대한 이상의 결과를 표 1에 나타내었다.
규격 제조수율(%) N 양품을
접합 SOI
프로세스 투입
Figure 112019021885570-pct00001
 보이드 발생률(%)
실시예 동일위치 결함없음 97 100 2.0
비교예1 ≤3개 96 100 7.2
비교예2 ≤2개 95 100 6.3
비교예3 ≤1개 93 100 3.2
(비교예 1)
우선, 경면가공된 실리콘 단결정 기판을 100매 준비하였다. 이들 경면가공된 실리콘 단결정 기판의 표면결함 검사에는 KLA-Tencor사의 SurfScan SP2를 이용하고, 결함사이즈의 검출임계값을 250nm로 하였다. 여기서는 규격을 마련하지 않고 모든 기판을 양품으로 취급하였다. 계속해서, 결함 검사를 행한 실리콘 단결정 기판의 표면 상에 막두께 3μm의 다결정 실리콘층을 퇴적하고, SC1 및 SC2세정을 행하였다. 그 후, 다결정 실리콘을 퇴적한 실리콘 단결정 기판에 경면면취를 실시하였다. 다음에, 연마절삭량을 1μm로 하여, 다결정 실리콘층을 연마하고, 이어서 SC1 및 SC2세정을 행하였다. 그 후, 연마된 다결정 실리콘층의 표면을 SurfScan SP2를 이용하여 상기 서술한 것과 동일한 조건으로 검사하고, 결함의 개수를 구하였다. 비교예 1에서는, 결함의 개수규격을 3개로 하였다. 이때의 접합용 기판의 제조수율은, 96%였다.
그리고, 양품의 접합용 기판을 베이스 웨이퍼로서 접합 SOI프로세스에 투입하여, 접합 SOI 웨이퍼를 제조하였다. 접합 SOI 웨이퍼의 보이드의 측정은, 명시야의 광학현미경으로 웨이퍼 표면 전면을 스캔하여 화상을 취입하고, 화상의 콘트라스트의 비교를 통해 결함을 추출함으로써 행하였다. 이때의 검출임계값은 10μm로 하였다. 이때의 보이드 발생률은 7.2%였다. 비교예 1의 이들 결과를 표 1에 나타내었다.
(비교예 2)
비교예 2에서는, 연마된 다결정 실리콘층의 표면의 결함의 개수규격을 2개로 한 것을 제외하고는, 비교예 1과 동일하게 하여, 접합용 기판의 양부판정을 행하였다. 그때의 접합용 기판의 제조수율은, 95%였다. 다시, 비교예 1과 동일하게 하여 보이드 발생률을 구한 바, 6.3%였다. 비교예 2의 이들 결과를 표 1에 나타내었다.
(비교예 3)
비교예 3에서는, 연마된 다결정 실리콘층의 표면의 결함의 개수규격을 1개로 한 것을 제외하고는, 비교예 1과 동일하게 하여, 접합용 기판의 양부판정을 행하였다. 그때의 접합용 기판의 제조수율은, 93%였다. 다시, 비교예 1과 동일하게 하여 보이드 발생률을 구한 바, 3.2%였다. 비교예 3의 이들 결과를 표 1에 나타내었다.
이상과 같이, 실시예에서는 접합용 기판의 제조수율은 높았고, 또한, 보이드 발생률은 낮았다. 한편, 비교예 1-3에서는 접합용 기판의 결함개수규격을 낮춤으로써 제조수율이 저하되는 대신, 보이드 발생률은 개선되었다. 그러나, 비교예에서는 접합용 기판의 높은 제조수율과 접합 SOI 웨이퍼의 낮은 보이드 발생률을 양립시킬 수는 없었다. 따라서, 본 발명의 유효성이 나타났다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (2)

  1. 접합용 기판의 표면결함의 평가방법으로서,
    경면가공된 실리콘 단결정 기판을 준비하는 공정과,
    상기 경면가공된 실리콘 단결정 기판의 표면결함을 검사하는 공정과,
    상기 실리콘 단결정 기판의 결함 검사를 행한 표면에 다결정 실리콘층을 퇴적하는 공정과,
    상기 다결정 실리콘층을 퇴적한 실리콘 단결정 기판에 경면면취를 행하는 공정과,
    상기 다결정 실리콘층의 표면을 연마하는 공정과,
    상기 연마된 다결정 실리콘층의 표면결함을 검사하는 공정과,
    상기 실리콘 단결정 기판의 표면결함을 검사하는 공정과 상기 다결정 실리콘층의 표면결함을 검사하는 공정에서 검출된 결함의 좌표를 비교하고, 동일위치에 있는 결함의 유무로, 상기 다결정 실리콘층을 갖는 실리콘 단결정 기판의 접합용 기판으로서의 양부판정을 행하는 공정
    을 가지며,
    동일위치에 표면결함을 갖는 접합용 기판만을 불량품으로 간주하는 것을 특징으로 하는 접합용 기판의 표면결함의 평가방법.
  2. 제1항에 있어서,
    상기 접합용 기판은, 접합 SOI 웨이퍼의 베이스 웨이퍼인 것을 특징으로 하는 접합용 기판의 표면결함의 평가방법.
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