KR101668237B1 - 질화물 반도체 기판의 표면 가공방법 - Google Patents

질화물 반도체 기판의 표면 가공방법 Download PDF

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Abstract

본 발명은 가공 플레이트에 하나 이상의 질화물 반도체 기판을 부착하는 설치 단계; 상기 부착된 질화물 반도체 기판의 표면을 그라인딩하는 그라인딩 단계; 상기 그라인딩된 질화물 반도체 기판의 표면을 랩핑하는 랩핑 단계; 상기 래핑된 질화물 반도체 기판의 표면을 폴리싱하는 폴리싱 단계; 상기 폴리싱된 질화물 반도체 기판의 표면에 형성된 가공결함을 검사하고 추가가공 여부를 결정하는 가공결함 검사 단계; 반도체 기판의 표면을 CMP하는 CMP 단계; 및 상기 CMP된 질화물 반도체 기판을 상기 가공 플레이트에서 제거하는 탈거 단계를 순차적으로 진행하며, 상기 가공결함 검사 단계가, 상기 질화물 반도체 기판이 상기 가공 플레이트에 부착된 상태에서 수행되고, 상기 폴리싱된 질화물 반도체 표면을 KOH로 에칭하는 에칭 단계와 KOH로 에칭된 부분에서 가공결함을 측정하는 측정 단계 및 측정된 가공결함의 크기를 기준으로 상기 랩핑 단계 또는 상기 폴리싱 단계로 되돌아가거나 상기 CMP 단계를 수행하는 것을 결정하는 추가가공 결정단계를 포함하여 구성되는 것을 특징으로 한다.

Description

질화물 반도체 기판의 표면 가공방법{SURFACE POLISHING METHOD OF NITRIDE SEMICONDUCTOR WAFERS}
본 발명은 질화물 반도체 기판의 표면 가공방법에 관한 것으로, 더욱 자세하게는 가공 플레이트에서 제거하지 않은 상태로 질화물 반도체 기판의 표면 가공 공정 중 발생하는 결함을 보다 편리하고 정확하게 평가할 수 있는 가공결함 측정 방법을 통해서 평가된 결함을 기준으로 추가 가공여부를 결정함으로써 우수한 표면 품질을 갖는 질화물 반도체 기판을 제조하는 방법에 관한 것이다.
III족 질화물 반도체인 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN) 등의 반도체 물질은 발광다이오드(LED)나 레이져 다이오드(LD) 등의 광학소자 및 고주파 고전력 전자소자로 많은 관심을 받고 있다.
일반적으로 질화물 반도체는 이종 기판상에 MOCVD(Metal Organic Chemical Vapor Deposition), HVPE(Hydride Vapor Phase Epitaxy) 등의 방법으로 성장하고 있다.
가장 많이 사용되는 질화물 반도체인 질화갈륨(GaN) 웨이퍼를 제조하는 과정을 간략하게 예로 들자면, 이종기판인 사파이어(Al2O3), 실리콘카바이트(SiC), 갈륨아세나이드(GaAs) 또는 실리콘(Si) 기판 등에 질화갈륨(GaN)층을 성장시킨 후 성장된 질화갈륨층을 분리하여 질화갈륨 웨이퍼를 제조한다. 이러한 반도체 기판 제조상의 어려움으로 아직까지도 질화물 반도체에 대한 다양한 연구가 부족하며 특히 기판 가공에 관해서는 아직까지 많은 연구가 진행 중이다.
질화갈륨 또는 질화알루미늄은 이와 같이 이종기판에 성장 되는 경우가 많기 때문에 실리콘 또는 갈륨아세나이드 등의 반도체에 비해 결함의 종류가 다양하며 그 밀도가 104/Cm2 이상으로 매우 높은 편이다. 더하여 여타의 반도체 기판대비 기판의 휨이 크므로 이 또한 균일하고 우수한 가공품질을 달성하기 어렵게 만드는 요인이 되고 있다.
물성적으로도 질화물 반도체는 다른 반도체에 비해 강도는 강하나 쉽게 깨지는 특성을 갖고 있어, 표면 가공 절삭 속도가 매우 느리고 표면에 작은 깨짐 (Crack)등이 발생하기 쉬우므로 표면가공에 대한 중요성이 매우 높아지고 있다.
한편, 종래에는 질화물 반도체의 경우에도 실리콘 웨이퍼 제조과정에서와 동일하게, 표면가공이 끝난 제품에 대하여 개별적으로 품질을 평가하였으나, 이는 재가공 공정에 적용이 어려운 단점이 있었다.
대한민국 등록특허 10-0556328 대한민국 등록특허 10-0344922
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서 가공을 위한 플레이트에서 제거하지 않은 상태로 질화물 반도체 기판의 가공 중 발생하는 가공결함을 보다 간단하고 정확하게 평가하는 방법으로 가공과정 중간에 평가를 통해서 추가가공여부를 결함으로써 우수한 표면 품질의 질화물 반도체 기판을 제조하는 방안을 제시하고자 한다.
특히, 다수의 질화물 반도체 기판을 가공시 선택적으로 웨이퍼를 평가하거나 또는 선택된 웨이퍼 내에서도 위치별로 평가를 할 수 있으므로, 가공 완료 후 현미경 등으로 기판을 한장씩 검사하는 것에 비해, 공정 비용 감소 및 시간을 절약할 수 있을 뿐만 아니라 기존의 현미경 등의 평가 방법에 비해 결함의 크기 및 깊이를 보다 정확하게 측정할 수 있어, 어떤 가공공정을 추가해야 할 지 정확히 예측 가능하므로 보다 개선된 표면 가공상태를 얻을 수 있다.
상기 목적을 달성하기 위한 본 발명의 질화물 반도체 기판의 표면 가공방법은, 가공 플레이트에 하나 이상의 질화물 반도체 기판을 부착하는 설치 단계; 상기 부착된 질화물 반도체 기판의 표면을 그라인딩하는 그라인딩 단계; 상기 그라인딩된 질화물 반도체 기판의 표면을 랩핑하는 랩핑 단계; 상기 래핑된 질화물 반도체 기판의 표면을 폴리싱하는 폴리싱 단계; 상기 폴리싱된 질화물 반도체 기판의 표면에 형성된 가공결함을 검사하고 추가가공 여부를 결정하는 가공결함 검사 단계; 반도체 기판의 표면을 CMP하는 CMP 단계; 및 상기 CMP된 질화물 반도체 기판을 상기 가공 플레이트에서 제거하는 탈거 단계를 순차적으로 진행하며, 상기 가공결함 검사 단계가, 상기 질화물 반도체 기판이 상기 가공 플레이트에 부착된 상태에서 수행되고, 상기 폴리싱된 질화물 반도체 표면을 KOH로 에칭하는 에칭 단계와 KOH로 에칭된 부분에서 가공결함을 측정하는 측정 단계 및 측정된 가공결함의 크기를 기준으로 상기 랩핑 단계 또는 상기 폴리싱 단계로 되돌아가거나 상기 CMP 단계를 수행하는 것을 결정하는 추가가공 결정단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 표면 가공 방법은 폴리싱 단계를 마친 뒤에 가공 플레이트에 부착된 상태로 질화물 반도체 기판 표면에 형성된 가공 결함을 검사한 뒤에 추가가공 여부를 결정함으로써 뛰어난 품질을 가지는 질화물 반도체를 얻을 수 있다.
이때, 가공 플레이트에 설치된 다수의 질화물 반도체 기판 전부에 대하여 가공결함 검사를 수행하지 않고, 선택된 하나의 질화물 반도체 기판에 대해서만 가공결함 검사를 수행할 수 있고, 질화물 반도체 표면의 일부분에만 KOH 액적을 드롭하여 수행될 수 있다.
또한, 본 발명의 표면 가공 방법 중간에 수행된 가공결함 검사는 KOH로 질화물 반도체의 표면을 에칭한 뒤에 가공결함을 측정함으로써 현미경을 사용하여도 가공결함을 확인할 수 있으며, 질화물 반도체 기판을 가공 플레이트에서 제거하지 않은 상태로 가공결함을 확인할 수 있는 효과가 있다.
그리고 추가가공 결정단계는 구체적으로, 측정된 가공결함의 선폭과 깊이가 모두 0.3 ㎛ 이하인 경우에 CMP 단계를 수행하고, 가공결함의 선폭과 깊이 중에 하나라도 2㎛ 이상인 경우에 랩핑 단계로 되돌아가서 랩핑과 폴리싱을 순차적으로 다시 수행하며, 이외의 경우는 폴리싱 단계로 되돌아가도록 결정하는 것이 바람직하다.
상술한 바와 같이 구성된 본 발명의 표면 가공 방법은, 표면 가공 중간에 KOH 용액처리를 통해서 가공결함을 확인함으로써, 가공 플레이트에서 질화물 반도체를 제거하지 않고 가공결함을 측정할 수 있을 뿐만 아니라, 다수의 웨이퍼를 한 번에 가공할 경우에 모든 샘플을 평가할 필요 없이 선택된 샘플을 선택된 위치에서 가공결함을 정확히 분석할 수 있고, 가공 플레이트에 장착된 다수 반도체의 특성이 저하되는 문제가 없이 분석할 수 있어 다음 공정에 미치는 영향을 최소화 할 수 있다.
또한, 본 발명의 표면 가공 방법은, 가공 플레이트에서 질화물 반도체를 제거하지 않고 가공결함을 검사한 뒤에 추가 가공을 수행함으로써 보다 개선된 표면 품질의 질화물 반도체 제조가 가능하며, 나아가 적절한 추가가공 단계를 적용하거나 바로 마무리 공정을 수행함으로써 제조 비용 절감 및 공정시간을 단축하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 기판의 표면 가공순서를 도시한 도면이다.
도 2는 폴리싱 공정이 완료된 질화물 기판 표면에 아무런 처리를 수행하지 않은 상태로 SEM 및 CL(Cathode-luminescence)로 동일 위치를 측정한 사진이다.
도 3은 본 실시예에서 가공 결함 분석을 위한 KOH 에칭방법에 대하여 설명하기 위한 모식도이다.
도 4는 에칭에 의해서 나타나는 숨은 결함들의 종류를 설명하기 위한 모식도이다.
도 5와 도 6은 에칭 전과 후에 현미경 관찰을 통해 질화물 기판 표면에 존재하는 가공 결함을 확인 한 실험 결과이다.
도 7은 본 실시예에 따른 표면 가공 방법을 모두 수행한 질화물 반도체 기판에 대하여 관찰된 SEM 사진 및 CL 사진이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 설명하기 위하여, 이하에서는 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
먼저, 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 또한 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명은 질화물 반도체 웨이퍼 등의 제조를 위하여 질화물 반도체 기판의 표면을 가공하는 방법에 관한 것으로서, 표면 가공 과정에서 발생하는 가공 결함 등을 완벽히 제거하여, 질화물 반도체 기판위에 성장되는 EPI 품질을 향상시키고, 더 나아가 기판을 활용한 소자의 특성 향상을 도모하기 위한 것이다.
성장 완료된 질화물 반도체 기판은 표면의 단차 및 휨 또는 결정 자체의 결함을 포함할 수 있다. 반도체 기판을 2인치 또는 4인치 등의 규격 크기로 원형가공 후 완만한 경사를 갖도록 기판의 에지(Edge) 부분을 에지 그라인딩 한다. 에지 그라인딩이 완료된 기판에 대하여 표면 가공을 수행하며, 본 발명은 표면 가공에 대한 것으로 설명한 전단계를 필수적으로 수행해야하는 것은 아니다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 기판의 표면 가공순서를 도시한 도면이다.
먼저, 앞선 단계를 거처 준비된 질화물 반도체 기판을 가공 플레이트에 부착하게 되는데, 이때 한 장 이상의 기판을 한 번에 가공하는 것이 경제적이므로 한 장 이상의 기판을 하나의 가공 플레이트에 본딩한다.
가공 플레이트 부착된 기판들은 먼저 평탄도 개선 및 기판 요구 스펙의 두께에 맞게 표면을 그라인딩(Grinding) 가공한다. 질화물 반도체의 경우 여타의 물질에 비해 경도가 높으므로 본 실시예에서 320 내지 600의 그릿 크기(Grit size)를 갖는 다이아몬드 휠(wheel)로 가공한다.
그라인딩 가공이 완료된 질화물 반도체 기판들은, 가공 플레이트에 부착된 상태를 유지하면서, 간단한 세정 공정을 거쳐 다음 공정인 랩핑(Lapping)공정을 수행하게 된다. 질화물 반도체 기판의 랩핑 공정은 대부분 2 ~ 6㎛의 입자 사이즈를 갖는 다이아몬드 파우더를 사용하며, 정반으로는 구리(Copper) 또는 주석(Tin) 정반을 사용하고 레진(Resin)과 합성된 구리 또는 주석 정반도 사용 가능하다. 랩핑 공정은 그라인딩 공정에 의해 발생된 결함을 표면에서 제거 하는 것이 주요 목적으로 절삭량은 6 ~ 15㎛가 바람직하다.
랩핑 가공이 완료된 질화물 반도체 기판들은,가공 플레이트에 부착된 상태를 유지하면서, 간단한 세정 공정을 거쳐 다음 공정인 폴리싱(Polishing) 공정을 수행하게 된다. 질화물 반도체 기판의 폴리싱 공정은 대부분 0.1 ~ 1㎛의 입자 사이즈를 갖는 다이아몬드 파우더를 사용하며, 정반으로는 주석 정반을 사용하고 레진(Resin)이 합성된 주석 정반도 사용 가능하다. 폴리싱 공정은 랩핑 공정에 의해 발생된 결함을 표면에서 제거 하는 것이 주요 목적으로 절삭량은 1 ~ 6㎛가 바람직하다.
폴리싱 공정이 완료된 질화물 반도체에 대하여 가공 결함 검사를 수행하게 되는데, 본 실시예는 가공 플레이트에 부착된 상태로 가공 결함 검사를 수행하기 때문에 단순한 현미경 또는 SEM(Scanning Electron Microscope)으로는 그 결함의 상태를 확실히 알기 어렵다.
도 2는 폴리싱 공정이 완료된 질화물 기판 표면에 아무런 처리를 수행하지 않은 상태로 SEM 및 CL(Cathode-luminescence)로 동일 위치를 측정한 사진이다.
도시된 것과 같이, SEM상에서는 여타의 결함들이 발견되지 않으나 동일한 위치의 CL 분석에서는 다수의 스크래치(scratch)와 마이크로 크랙(micro-crack) 등이 발생된 것을 확인 할 수 있다. 일반 현미경 또는 SEM 등의 표면 검사로는 관찰 되지 않는 형태의 결함은 숨어 있는 가공 결함들로, 표면의 충격으로 인해 그 내부까지 결정 결함이 발생한 경우이거나 마이크로 크랙과 같이 아주 작은 틈이 발생한 경우이다. 이러한 결함 등은 소자제조에 있어서 치명적인 문제를 일으키게 된다. 먼저 숨겨진 스크래치 형태의 결함은 소자제조에 앞서 수행에 필수적인 에피 성장 후에도 그 스크래치 형태 그대로 결함이 위로 전이 되며, 마이크로 크랙의 경우는 결함이 전이될 뿐만 아니라 소자의 누설전류 문제를 일으키는 원인이 되므로, 두 가지 결함 모두 반드시 제거 되어야 하는 가공 결함이다.
이와 같이, 숨어 있는 가공 결함의 경우에 일반 현미경이나 SEM으로 분석이 어렵기 때문에, 종래에는 가공공정 중간에 가공 결함을 확인할 수 없고 가공이 완료된 뒤에 가공 결함을 확인하였다.
만약 가공공정 중간에 가공 플레이트에 부착된 여러 장의 기판 중에서 하나의 기판만을 떼어 내는 경우에, 남아있는 기판들 사이에 단차가 발생하게 되고, 이러한 단차는 다음 표면 가공공정에 큰 스크래치(Scratch)나 마이크로 크랙(micro-crack)을 발생시키는 원인이 되는 문제가 발생한다. 이는 가공 플레이트에 본딩용 왁스(Wax)를 사용하여 부착하는 특성상, 한 장의 기판만을 떼어 낼 때에도 그 주위의 고정용 왁스에 영향을 미쳐서, 다른 기판들이 틀어지면서 기판들 사이에 단차가 발생하기 때문이다. 또한, 모든 웨이퍼를 떼어서 분석하고 다시 가공 플레이트에 부착할 경우에도, 다시 부착된 기판들 사이에 수 ㎛이상의 단차가 발생하므로 표면 가공 완료 후 기판의 평탄도를 저해하는 문제가 있다.
따라서 본 실시예와 같이 가공 플레이트에서 질화물 기판을 제거하지 않고 가공 결함을 분석하기 위해서는, 종래와는 다른 새로운 분석방법이 필요하다. 본 실시예에서는, KOH 용액을 질화물 반도체 표면의 선택적 위치에 소량을 떨어뜨려 에칭을 수행한 뒤에, 에칭된 부분의 특성을 측정하여 결함을 분석하였다. KOH 용액은 질화물 반도체의 결함부위만을 선택적으로 더 빠른 속도로 에칭하는 특성을 지니고 있기 때문에, KOH를 사용하여 표면을 에칭하는 경우에 가공에 의해 발생된 숨어 있는 결함부위가 더 많이 에칭되어 숨어있는 결함부위의 크기와 형태를 현미경으로 간단하게 확인 할 수 있다. 이때, 가공 플레이트에 부착된 다수의 질화물 반도체 기판 중에서 몇 장만을 샘플링 하여 KOH 에칭을 수행할 수도 있고, 질화물 반도체 기판의 전체 표면이 아닌 일부분에만 수 ㎖의 KOH를 떨어뜨리고 에칭하여 효율을 높일 수 있다.
본 실시예에서는 4 ~ 10 mol/ℓ의 KOH 용액을 사용하였으며 테프론 스포이드로 기판의 중심 및 외곽 4부분에 용액을 떨어뜨리고 30 ~ 180분 정도 에칭을 실시한 뒤에 현미경으로 관찰 하였다.
도 3은 본 실시예에서 가공 결함 분석을 위한 KOH 에칭방법에 대하여 설명하기 위한 모식도이고, 도 4는 에칭에 의해서 나타나는 숨은 결함들의 종류를 설명하기 위한 모식도이다.
가공 플레이트(100)에 부착된 다수의 질화물 반도체 기판(200)들 중에서 하나를 선택하여 도 3과 같이 KOH 액적(300)을 떨어뜨린다. 질화물 반도체 기판(200)의 표면 전체를 에칭하지 않고, KOH 액적(300)을 드롭하여 부분적으로 에칭을 수행하는 것으로 충분한 검사 결과를 얻을 수 있다. 본 실시예에서는 원형인 질화물 반도체 기판(200)의 중심 1곳과 가장자리 4곳의 5군데에 KOH 액적(300)을 드롭하여 에칭하였다.
KOH가 떨어진 부분에 있는 숨겨진 결함들은 KOH에 의해서 빠르게 에칭되어 도 4에 도시된 것과 같은 가공결함의 형태 및 크기를 관찰 할 수 있다. 도 5와 도 6은 에칭 전과 후에 현미경 관찰을 통해 질화물 기판 표면에 존재하는 가공 결함을 확인 한 실험 결과이다. 왼쪽의 KOH 에칭 전의 현미경 관찰에서는 결함이 보이지 않지만, KOH 에칭을 수행한 오른쪽에는 화살표로 표시된 것과 같이 스크래치(도 5)와 마이크로 크랙(도 6)이 관찰되었다.
한편, 본 실시예의 가공 결함 검사 단계는, 완제품에 대한 품질을 검사하는 것이 아니고, 표면 가공 공정 중에 수행되어 추가 가공 또는 마무리 공정을 수행하기 위한 중간 평가로서 수행하는 것이다.
구체적으로, KOH 에칭 과정 이후에 현미경으로 관찰된 가공 결함의 선폭 또는 깊이가 0.3 ~ 2㎛ 범위인 경우는 폴리싱 공정으로 되돌아가 추가적으로 표면 가공을 수행하고, 결함의 선폭 또는 깊이가 2㎛ 이상인 경우는 랩핑 공정으로 되돌아가서 추가적으로 표면 가공 공정을 다시 수행하게 된다. 마지막으로 결함의 선폭과 깊이가 모두 0.3 ㎛ 이내인 경우에는 마지막 공정인 CMP 공정을 수행한다.
본 실시예의 CMP 공정은 황산, 인산, 과산화수소, 염산 등에서 하나 이상의 산을 pH가 0.1 내지 3이 되도록 희석한 산성 용액에 다이아몬드 파우더 또는 알루미나 및 SiC를 혼합한 파우더를 섞어서 사용하였으며, 파우더의 입자 사이즈는 0.1 ㎛ 이내이다.
마지막으로 CMP 공정을 마친 질화물 반도체 기판을 가공 플레이트에서 떼어낸다.
도 7은 본 실시예에 따른 표면 가공 방법을 모두 수행한 질화물 반도체 기판에 대하여 관찰된 SEM 사진 및 CL 사진이다.
본 실시예에 따라서 폴리싱 이후에 가공 결함 검사를 수행하여, 결함의 폭과 깊이가 0.3 ㎛ 이내가 될 때까지 추가 가공한 뒤에 CMP 공정을 수행한 경우에 SEM 사진에서와 같이 표면에 결함이 전혀 발견되지 않았고, CL 사진에서도 스크래치나 마이크로 크랙과 같은 가공 결함을 관찰되지 않았으며 반도체 성장과정에서 발생한 EPI 결함만이 관찰되었다. 이러한 결과로부터 본 실시예의 표면 가공 방법을 적용하는 경우에 표면 가공 과정에서 발생하는 결함이 모두 제거된 뛰어난 품질의 질화물 반도체 기판을 제조할 수 있음을 확인할 수 있다.
이와 같이 본 발명의 가공 결함 검사 방법에 따르면, KOH를 사용하여 표면을 에칭하여 표면 결함을 검사함으로써 가공 플레이트에서 기판을 떼어내지 않고도 가공 결함을 검출할 수 있기 때문에, 표면 가공 공정의 중간 단계로서 가공 결함 검사 단계를 적용할 수 있다.
또한, 본 발명의 표면 가공 방법은 질화물 반도체의 표면 가공 특성의 개선을 위해 폴리싱 공정 완료 후 KOH 에칭을 포함하는 가공 결함 검사 단계를 수행하였으며, 가공중간에 표면 특성을 확인함으로써, 가공 품질 뿐만 아니라 가공 공정의 안정성 또한 크게 개선되었다.
이상 본 발명을 바람직한 실시예를 통하여 설명하였는데, 상술한 실시예는 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화가 가능함은 이 분야에서 통상의 지식을 가진 자라면 이해할 수 있을 것이다. 따라서 본 발명의 보호범위는 특정 실시예가 아니라 특허청구범위에 기재된 사항에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상도 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 가공 플레이트 200: 질화물 반도체 기판
300: KOH 액적

Claims (4)

  1. 가공 플레이트에 하나 이상의 질화물 반도체 기판을 부착하는 설치 단계;
    상기 부착된 질화물 반도체 기판의 표면을 그라인딩하는 그라인딩 단계;
    상기 그라인딩된 질화물 반도체 기판의 표면을 랩핑하는 랩핑 단계;
    상기 랩핑된 질화물 반도체 기판의 표면을 폴리싱하는 폴리싱 단계;
    상기 폴리싱된 질화물 반도체 기판의 표면에 형성된 가공결함을 검사하고 추가가공 여부를 결정하는 가공결함 검사 단계;
    반도체 기판의 표면을 CMP하는 CMP 단계; 및
    상기 CMP된 질화물 반도체 기판을 상기 가공 플레이트에서 제거하는 탈거 단계를 순차적으로 진행하며,
    상기 가공결함 검사 단계가, 상기 질화물 반도체 기판이 상기 가공 플레이트에 부착된 상태에서 수행되고, 상기 폴리싱된 질화물 반도체 표면을 KOH로 에칭하는 에칭 단계와 KOH로 에칭된 부분에서 가공결함을 측정하는 측정 단계 및 측정된 가공결함의 크기를 기준으로 상기 랩핑 단계 또는 상기 폴리싱 단계로 되돌아가거나 상기 CMP 단계를 수행하는 것을 결정하는 추가가공 결정단계를 포함하여 구성되는 것을 특징으로 하는 질화물 반도체 기판의 표면 가공방법.
  2. 청구항 1에 있어서,
    상기 가공결함 검사 단계가 하나의 질화물 반도체 기판에 대해서만 수행되고,
    상기 에칭 단계가 질화물 반도체 표면의 일부분에만 KOH 액적을 드롭하여 수행되는 것을 특징으로 하는 질화물 반도체 기판의 표면 가공방법.
  3. 청구항 1에 있어서,
    상기 측정 단계가 현미경 관찰에 의해서 수행되는 것을 특징으로 하는 질화물 반도체 기판의 표면 가공방법.
  4. 청구항 1에 있어서,
    상기 추가가공 결정단계가, 상기 측정 단계에서 측정된 가공결함의 선폭과 깊이가 0.3 ㎛ 이하인 경우에는 상기 CMP 단계를 진행하고, 상기 측정 단계에서 측정된 가공결함의 선폭 또는 깊이가 2 ㎛ 이상인 경우에 상기 랩핑 단계로 되돌아가며, 나머지 경우에는 폴리싱 단계로 되돌아가도록 결정하는 것을 특징으로 하는 질화물 반도체 기판의 표면 가공방법.
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