TWI722225B - 貼合用基板的表面缺陷的評價方法 - Google Patents

貼合用基板的表面缺陷的評價方法 Download PDF

Info

Publication number
TWI722225B
TWI722225B TW106125676A TW106125676A TWI722225B TW I722225 B TWI722225 B TW I722225B TW 106125676 A TW106125676 A TW 106125676A TW 106125676 A TW106125676 A TW 106125676A TW I722225 B TWI722225 B TW I722225B
Authority
TW
Taiwan
Prior art keywords
defects
bonding
substrate
single crystal
polycrystalline silicon
Prior art date
Application number
TW106125676A
Other languages
English (en)
Other versions
TW201820498A (zh
Inventor
佐藤一彌
橋本浩昌
西澤毅
堀江啓貴
Original Assignee
日商信越半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商信越半導體股份有限公司 filed Critical 日商信越半導體股份有限公司
Publication of TW201820498A publication Critical patent/TW201820498A/zh
Application granted granted Critical
Publication of TWI722225B publication Critical patent/TWI722225B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N1/00—Sampling; Preparing specimens for investigation
    • G01N1/28—Preparing specimens for investigation including physical details of (bio-)chemical methods covered elsewhere, e.g. G01N33/50, C12Q
    • G01N1/32—Polishing; Etching
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501—Semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本發明為一種貼合用基板的表面缺陷的評價方法，包含以下步驟：準備經鏡面加工的單晶矽基板；檢查經鏡面加工的單晶矽基板的表面缺陷；於進行過單晶矽基板的缺陷檢查的表面堆積多晶矽層；對經堆積有多晶矽層的單晶矽基板進行鏡面倒角；研磨多晶矽層的表面；檢查經研磨的多晶矽層的表面缺陷；以及比較檢查單晶矽基板的表面缺陷的步驟中與檢查多晶矽層的表面缺陷的步驟中所檢測出的缺陷的座標，以有無於同一位置的缺陷，對具有多晶矽層的單晶矽基板進行作為貼合用基板的良莠判定。

Description

貼合用基板的表面缺陷的評價方法
本發明係關於貼合用基板的表面缺陷的評價方法。
於先端的高頻裝置取向的貼合式SOI晶圓製程中，作為貼合用基板，會使用於表層形成有多晶矽層的矽基板作為基底晶圓。準備此基底晶圓與其他接合晶圓而將兩者貼合後，藉由將接合晶圓薄膜化，製作貼合式SOI晶圓。
於專利文獻1及專利文獻2，兩者皆記載有以多晶矽層為載子捕陷層［又稱富陷阱（Trap-Rich）層］的高頻裝置取向的貼合式SOI晶圓的製造方法。記載於專利文獻1及專利文獻2中的貼合式SOI晶圓的製造方法的步驟流程顯示於第6圖。如第6圖所示，這些貼合式SOI晶圓的製造方法記載，於基底晶圓堆積多晶矽層（S23）後，研磨該多晶矽層的表面（S24），與接合晶圓貼合（S31）。再者，如此被製造出的貼合式SOI晶圓的剖面的一範例顯示於第7圖。於第7圖所示的貼合式SOI晶圓1，係於基底晶圓11上，依序形成多晶矽層12、埋入式氧化膜層（BOX層）16、以及SOI層15。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2015－211074號公報 ［專利文獻2］日本特開2015－211061號公報
［發明所欲解決之問題］ 作為貼合式SOI晶圓的主要的不良項目，可列舉被稱作孔洞缺陷的局部未黏接的區域，而冀望能予以改善。在貼合式基板的製造步驟中，已知凹坑缺陷是導致貼合式SOI晶圓的孔洞缺陷的原因之一。因此，一直以來都被要求要降低凹坑缺陷發生率、以及以高靈敏度檢測出凹坑而防止其導生至貼合步驟。
作為現在的表面缺陷的檢測方法，係藉由以光散射法及差分干涉法作為檢測原理的缺陷檢測裝置做檢測。在貼合式晶圓的製造過程中，對於以這些缺陷檢測裝置所檢測出的表面缺陷，一直以來皆是透過設定大小與個數的規格，來防止其向貼合步驟的流出。雖然能藉由降低個數的規格上限，而降低貼合步驟中的孔洞發生率，但同時地卻會發生令貼合用基板的製造良率惡化的問題。此時，若能有效率地只檢測出成為孔洞的原因的缺陷，就能避免貼合用基板的製造良率的無用的損失，並且減少貼合後的孔洞發生率。由於這樣的背景，人們一直追求一種表面缺陷的評價方法，於貼合用基板的製造步驟中，以高靈敏度只檢測出成為孔洞的原因的缺陷。
鑒於上述問題點，本發明的目的在於提供貼合用基板的表面缺陷的評價方法，透過以高靈敏度檢測出成為貼合式SOI晶圓中孔洞缺陷之原因的貼合式基板的表面缺陷，合理地避免製造良率的低下，而得以降低貼合後的孔洞缺陷發生率。 〔解決問題之技術手段〕
為了達成上述目的，本發明提供一種貼合用基板的表面缺陷的評價方法，包含以下步驟： 準備經鏡面加工的單晶矽基板； 檢查經鏡面加工的該單晶矽基板的表面缺陷； 於進行過該單晶矽基板的缺陷檢查的表面堆積多晶矽層； 對經堆積有多晶矽層的該單晶矽基板進行鏡面倒角； 研磨該多晶矽層的表面； 檢查經研磨的該多晶矽層的表面缺陷；以及 比較檢查該單晶矽基板的表面缺陷的步驟中與檢查該多晶矽層的表面缺陷的步驟中所檢測出的缺陷的座標，以有無於同一位置的缺陷，對具有多晶矽層的該單晶矽基板進行作為貼合用基板的良莠判定。
如此一來，透過於經鏡面加工的單晶矽基板的表面、以及經多晶矽層的堆積後並進行過研磨的多晶矽層的表面兩者進行表面缺陷的檢查，而僅將擁有同一位置之表面缺陷的貼合用基板作為不良品，使得合理地避免貼合用基板的製造良率的低下、以及貼合式SOI晶圓的孔洞缺陷兩者皆得以兼顧。
此時，該貼合用基板以貼合式SOI晶圓的基底晶圓為佳。
如此，透過以貼合用基板作為貼合式SOI晶圓的基底晶圓，本發明的貼合用基板的表面缺陷的評價方法，得以合適地應用於先端的高頻裝置取向的貼合式SOI晶圓的製程中。 ［對照先前技術之功效］
根據本發明，透過於經鏡面加工的單晶矽基板的表面、以及經多晶矽層的堆積後並進行過研磨的多晶矽層的表面兩者進行表面缺陷的檢查，而僅將擁有同一位置之表面缺陷的貼合用基板作為不良品，使得合理地避免貼合用基板的製造良率損失、以及貼合式SOI晶圓的孔洞缺陷兩者皆得以兼顧。
如上述，在貼合用基板的表面缺陷的評價方法之中，一直都在追求能避免貼合用基板的製造良率的損失，並且降低貼合式SOI晶圓的孔洞缺陷發生率的貼合用基板的表面缺陷的評價方法。
本發明人們為達成上述目的積極地進行了研究，結果發現，只要於堆積多晶矽層前的PW（Polished Wafer）表面、以及於多晶矽層的堆積後進行研磨的多晶矽層表面的兩者進行缺陷的檢查，而僅將擁有同一位置的表面缺陷的晶圓作為不良品，便能解決上述課題，完成了本發明。
以下將參考圖式同時對本發明做詳細說明，然而本發明並非限定於這些。
首先，關於PW表面的缺陷及經研磨的多晶矽層表面的缺陷的關係，已經過調查。通常，於上述的貼合用基板中，當多晶矽層堆積達2～3 μm後，為了減少表面粗糙度會研磨0.4～1 μm。對於多晶矽層堆積前的PW表面，以及多晶矽層堆積並研磨後的多晶矽層表面，使用KLA-TENCOR公司製的SurfScan SP2等表面缺陷檢測系統，以檢測閾值250 nm進行測定。經比較對照兩者的缺陷座標後，得知有缺陷存在於同一位置一事。
針對此存在於同一位置的缺陷，進行了詳細的分析。第2圖為多晶矽層堆積前後的表面LPD的重疊分布圖［第2圖的（a）］以及於同一位置被檢測出的缺陷的表面SEM／剖面TEM影像［第2圖的（b）］。如第2圖的（a）所示，多晶矽層堆積前的表面缺陷的位置與多晶矽層堆積後的表面缺陷的位置，一致者相當多。這些位置一致的表面缺陷經表面SEM（Scanning Electron Microscope）與剖面TEM（Transmission Electron Microscope）分析後的結果，其一範例便是第2圖的（b）。從根據剖面TEM的分析來看，發現到PW表面的缺陷為凹坑，多晶矽層表面的缺陷亦為凹坑。
在更進一步進行評價及分析後發現，PW表面的凹坑深度與研磨後的多晶矽層表面的凹坑深度有著於第3圖所呈現的關係。
從第3圖所呈現的結果發現，一旦PW表面有深度3 μm以上的凹坑，便無法藉多晶矽層填補該凹坑，即便進行過研磨仍於多晶矽層表面有凹坑殘留。與之相對地，若PW表面的凹坑深度未滿3 μm，即能被多晶矽層填補，或是即便無法完全被填補亦能在研磨下被平坦化。
此外，使用此貼合用基板製作貼合用SOI晶圓，以明視野光學顯微鏡掃描整個晶圓表面並存取圖像後，藉由圖像的對比的比較來找出孔洞缺陷。之後，再將孔洞缺陷的座標重疊至前述的重疊分布圖。其結果如第4圖所示。如第4圖的重疊分布圖所示，發現多晶矽層堆積前後於同一位置被檢測出的缺陷，會在貼合後100％變成孔洞。
若改變視角，可以說這發現了一種能高感度地只檢測出貼合式SOI晶圓的成為孔洞的原因的缺陷的評價方法。透過將此評價方法應用於貼合用基板的製造過程，便能選擇性地僅將具有成為孔洞的原因的缺陷的晶圓作為不良品，結果合理地避免貼合用基板的製造良率損失（製造良率的過度低下）。
習知的貼合用SOI晶圓的製造過程中，僅用多晶矽層的表面缺陷個數，來設定貼合用基板的良莠判定的規格。然而，如第4圖所示，由於這會把那些只具有不致成為孔洞的原因的缺陷的晶圓也作為不良品，使得貼合用基板的製造良率超出必要地低下。
接著，將參考第1圖所示的本發明的貼合用基板的表面缺陷的評價方法的步驟流程圖，對本發明做更詳細的說明。
首先，準備經鏡面加工的單晶矽基板（PW：Polished Wafer）（A步驟）。於準備的單晶矽基板的製造，可使用一般的單晶矽基板的製造方法，具體而言，可使用經單晶提拉、圓筒磨削、切槽加工、切片、倒角、拋光、蝕刻、雙面研磨、鏡面倒角、精研磨等的單晶矽基板。
接著，檢查經鏡面加工的單晶矽基板的表面缺陷（B步驟）。表面缺陷的檢查，以對精研磨後通過最終洗淨的單晶矽基板表面進行者為佳。作為表面缺陷檢查工具，可以使用KLA-Tencor公司製的Surfscan SPX（X＝1～3），將暗視野中的散射光以LPD的形式檢測出來。為了檢測出會成為問題的凹坑的檢測閾值，以定為250 nm以上為佳。這時，取得、紀錄檢測出的所有缺陷的座標資料。缺陷檢測機若是KLA-Tencor公司製的Surfscan SPX，便能以KLARF檔的形式取得座標資料。儘管於此步驟中也可設定規格，但其中也有尚可彌補的缺陷，這些缺陷的凹坑可藉由之後多晶矽層的堆積而完全被填補，或者，即便不能完全被填補，也只會留下在之後步驟的研磨下被平坦化的淺凹坑。因此，從經鏡面加工的單晶矽基板的製造良率的視角，本步驟的規格以完全不設定，或者，以設定為極寬鬆者為佳。
接著，於進行過單晶矽基板的缺陷檢查的表面，堆積多晶矽層（C步驟）。多晶矽的堆積，例如，可依循專利文獻2所記載的技術進行。多晶矽層的膜厚度，考量到之後的研磨量，定為例如1～5 μm、更佳者為2～3 μm。再者，多晶矽層形成後，進行透過SC1(NH4 OH與H2 O2 的混合水溶液)與SC2(HCL與H2 O2 的混合水溶液)的洗淨，或以臭氧水洗淨等的為親水化處理的洗淨為佳。藉由親水化處理，於接下來的鏡面倒角步驟中，能防止研磨液腐蝕之粗糙部的產生。
之後，於堆積了多晶矽層的單晶矽基板進行鏡面倒角（D步驟）。此鏡面倒角，是將與經鏡面加工過的單晶矽基板的製造步驟中所使用的相同的鏡面倒角加工，為了除去於晶圓邊緣部成長的多晶矽膜而進行者。之後的研磨步驟中，使用被裝設在研磨頭，被稱為template的工件支承材。Template是玻璃環氧樹脂製環套與襯墊的複合基材，而在研磨中此玻璃環氧樹脂製環套的內周壁會與單晶矽基板邊緣部持續接觸。也就是說，在此進行的鏡面倒角，是為了減少來自邊緣部的揚塵或者與環套內周部的滑動摩擦。
接著，研磨多晶矽層的表面（E步驟）。在此步驟中，對多晶矽層表面進行表面研磨，此表面研磨與在經鏡面加工的單晶矽基板的製造步驟中所進行者相同。為了改善表面粗糙度，研磨量以0.4 μm以上為佳。再者，藉由將研磨量定在1 μm以下能提高生產性。
接著，檢查經研磨的多晶矽層的表面缺陷（F步驟）。在此步驟中，透過與檢查單晶矽基板的表面缺陷的步驟（B步驟）同樣的檢查工具、閾值條件，對研磨後經過最終洗淨的多晶矽層表面進行測定。同B步驟，將檢測出的所有缺陷的座標資料予以取得、紀錄。
此外，比較檢查該單晶矽基板的表面缺陷的步驟（B步驟）中與檢查該多晶矽層的表面缺陷的步驟（F步驟）中所檢測出的缺陷的座標，以有無於同一位置的缺陷，對具有多晶矽層的該單晶矽基板進行作為貼合用基板的良莠判定。在這裡，考量缺陷測定中的座標精度，若兩缺陷的距離在500 μm以內則可視為相同的缺陷。能夠僅將具有被判斷為同一位置的缺陷的貼合用基板作為不良品，其餘皆判斷為良品。然後，能將被判斷為良品的貼合用基板投入於貼合步驟。另外，在直到經堆積的多晶矽層的研磨結束後的階段，單晶矽基板始可稱為貼合用基板。
為了比較，習知的貼合用基板的表面缺陷的評價方法的步驟流程圖顯示於第5圖。在第5圖中，關於H、J、K及L步驟，由於與本發明的貼合用基板的表面缺陷的評價方法的A、B、C、D及E步驟相同，未避免重複遂予以省略。
習知的貼合用基板的表面缺陷的評價方法，儘管有檢查經鏡面加工的單晶矽基板的表面缺陷的步驟（I步驟），卻不需要記錄被檢測出的缺陷的座標。況且習知的貼合用基板的表面缺陷的評價方法，具有檢查經研磨的多晶矽層的表面缺陷的步驟（M步驟）。習知僅針對於此步驟所檢測出的缺陷個數，設定貼合用基板的良莠判定的規格。因此，一旦為了提高貼合用基板的製造良率而放寬設定缺陷個數的規格，則貼合式SOI晶圓的孔洞缺陷發生率將變高，相反地，若為了降低貼合式SOI晶圓的孔洞缺陷發生率而嚴格設定前述的缺陷個數的規格，則又會使貼合用基板的製造良率過度低下。
在本發明的貼合用基板的表面缺陷的評價方法中，透過於經多矽層的堆積前的經鏡面加工後的單晶矽基板的表面、以及經多晶矽層的堆積後並進行過研磨的多晶矽層的表面兩者進行表面缺陷的檢查，而僅將擁有同一位置之表面缺陷的貼合用基板作為不良品，使得合理地避免貼合用基板的製造良率的低下、以及貼合式SOI晶圓的孔洞缺陷兩者皆得以兼顧。
再者，本發明的貼合用基板的表面缺陷的評價方法中所使用的貼合用基板，為貼合式SOI晶圓的基底晶圓為佳。透過以貼合用基板作為貼合式SOI晶圓的基底晶圓，本發明的貼合用基板的表面缺陷的評價方法，得以合適地應用於尖端的高頻裝置取向的貼合式SOI晶圓的製程中。其結果，便能廉價地製造高品質的貼合式SOI晶圓。
以下，將呈現實施例及比較例對本發明做更具體的說明，但本發明並不限於此。
（實施例） 首先，準備100片經鏡面加工的單晶矽基板（直徑300 nm，結晶方位＜100＞）。這些經鏡面加工的單晶矽基板的表面缺陷檢查，使用KLA-TENCOR公司製的SurfScan SP2，缺陷大小的檢測閾值定為250 nm。缺陷檢查後，記錄所檢測出的缺陷的座標。接著，於進行過缺陷檢查的單晶矽基板的表面上堆積膜厚度3 μm的多晶矽層，進行SC1及SC2的洗淨。之後，對堆積了多晶矽的單晶矽基板實施鏡面倒角。接著，研磨量定為1 μm，研磨多晶矽層，進行SC1及SC2的洗淨。之後，使用SurfScan SP2並以與前述相同的條件檢查經研磨的多晶矽層的表面，記錄所檢測出的缺陷的座標。
此外，將經鏡面加工的單晶矽基板的表面的缺陷座標與經研磨的多晶矽層的表面的缺陷座標予以對照比較，若兩缺陷之間的距離為500 μm以內則視為同一位置的缺陷，將具有同一位置的缺陷的評價對象的貼合用基板作為不良品。此時的貼合用基板的製造良率為97％。此外，將良品的貼合用基板作為基底晶圓投入貼合式SOI製程中，製造貼合式SOI晶圓。貼合式SOI晶圓的孔洞的測定，係以明視野光學顯微鏡掃描整個晶圓表面並存取圖像，藉由圖像的對比的比較來找出孔洞缺陷而進行。這時的檢測閾值定為10 μm。此時的孔洞(缺陷)發生率(製造的貼合SOI晶圓中，發生孔洞缺陷的晶圓的比率)為2.0％。關於實施例的以上的結果示於表1。
【表1】
Figure 02_image001
（比較例1） 首先，準備100片經鏡面加工的單晶矽基板。這些經鏡面加工的單晶矽基板的表面缺陷檢查，使用KLA-TENCOR公司製的SurfScan SP2，缺陷大小的檢測閾值定為250 nm。在此，不設定規格而將所有的機板作為良品。接著，於進行過缺陷檢查的單晶矽基板的表面上堆積膜厚度3 μm的多晶矽層，進行SC1及SC2的洗淨。之後，對堆積了多晶矽的單晶矽基板實施鏡面倒角。接著，研磨量定為1 μm，研磨多晶矽層，隨後進行SC1及SC2的洗淨。之後，使用SurfScan SP2並以與前述相同的條件檢查經研磨的多晶矽層的表面，求得缺陷的個數。於比較例1中，缺陷的個數規格定為3個。此時的貼合用基板的製造良率為96％。
然後，將良品的貼合用基板作為基底晶圓投入貼合式SOI製程中，製造貼合式SOI晶圓。貼合式SOI晶圓的孔洞的測定，係以明視野光學顯微鏡掃描整個晶圓表面並存取圖像，藉由圖像的對比的比較來找出孔洞缺陷而進行。這時的檢測閾值定為10 μm。此時的孔洞發生率為7.2％。比較例1的這些的結果示於表1。
（比較例2） 比較例2中，經研磨的多晶矽層的表面的缺陷的個數規格定為2個一事以外，與比較例1相同地進行貼合用基板的良莠判定。此時的貼合用基板的製造良率為95％。此外，比較例1相同地求得孔洞發生率，為6.3％。比較例2的這些的結果示於表1。
（比較例3） 比較例3中，經研磨的多晶矽層的表面的缺陷的個數規格定為1個一事以外，與比較例1相同地進行貼合用基板的良莠判定。此時的貼合用基板的製造良率為93％。此外，比較例1相同地求得孔洞發生率，為3.2％。比較例3的這些的結果示於表1。
如以上，實施例中的貼合用基板的製造良率高，再者，孔洞發生率低。另一方面，比較例1～3中由於調降貼合用基板的缺陷個數規格而使製造良率低下，取而代之地是孔洞發生率改善了。然而，比較例中卻無法兼顧貼合用基板的高製造良率與貼合式SOI晶圓的低孔洞發生率。是此，顯示了本發明的有效性。
另外，本發明並不限定於上述的實施例。上述實施例為舉例說明，凡具有與本發明的申請專利範圍所記載之技術思想實質上同樣之構成，產生相同的功效者，不論為何物皆包含在本發明的技術範圍內。
1‧‧‧貼合式SOI晶圓 11‧‧‧基底晶圓 12‧‧‧多晶矽層 15‧‧‧SOI層 16‧‧‧埋入式氧化膜層（BOX層）
第1圖係本發明的貼合用基板的表面缺陷的評價方法的步驟流程圖。 第2圖係多晶矽基板堆積前後的表面LPD（Light Point Defect）的重疊分布圖（a）以及於同一位置被檢測出的缺陷的表面SEM／剖面TEM影像（b）。 第3圖係呈現經鏡面加工的單晶矽基板（PW）表面的凹坑深度與多結晶矽層表面（研磨後）的凹坑深度的關係圖。 第4圖係多晶矽堆積前後的表面LPD及貼合式SOI晶圓的凹坑的重疊分布圖。 第5圖係習知的貼合用基板的表面缺陷的評價方法的步驟流程圖。 第6圖係習知的貼合式晶圓的製造方法的步驟流程圖。 第7圖係貼合式SOI晶圓的剖面圖。

Claims (2)

  1. 一種貼合用基板的表面缺陷的評價方法，包含以下步驟： 準備經鏡面加工的單晶矽基板； 檢查該經鏡面加工的單晶矽基板的表面缺陷； 於經進行該單晶矽基板的缺陷檢查的表面堆積多晶矽層； 對經堆積多晶矽層的該單晶矽基板進行鏡面倒角； 研磨該多晶矽層的表面； 檢查經研磨的該多晶矽層的表面缺陷；以及 比較檢查該單晶矽基板的表面缺陷的步驟中與檢查該多晶矽層的表面缺陷的步驟中所檢測出的缺陷的座標，以有無於同一位置的缺陷，對具有多晶矽層的該單晶矽基板進行作為貼合用基板的良莠判定。
  2. 如請求項1所述之貼合用基板的表面缺陷的評價方法，其中該貼合用基板，係為貼合式SOI晶圓的基底晶圓。
TW106125676A 2016-09-07 2017-07-31 貼合用基板的表面缺陷的評價方法 TWI722225B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016175044A JP6614076B2 (ja) 2016-09-07 2016-09-07 貼り合わせ用基板の表面欠陥の評価方法
JP2016-175044 2016-09-07

Publications (2)

Publication Number Publication Date
TW201820498A TW201820498A (zh) 2018-06-01
TWI722225B true TWI722225B (zh) 2021-03-21

Family

ID=61561765

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106125676A TWI722225B (zh) 2016-09-07 2017-07-31 貼合用基板的表面缺陷的評價方法

Country Status (8)

Country Link
US (1) US10707140B2 (zh)
EP (1) EP3511976B1 (zh)
JP (1) JP6614076B2 (zh)
KR (1) KR102327328B1 (zh)
CN (1) CN109643670B (zh)
SG (1) SG11201901686QA (zh)
TW (1) TWI722225B (zh)
WO (1) WO2018047501A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220115226A1 (en) * 2020-10-08 2022-04-14 Okmetic Oy Manufacture method of a high-resistivity silicon handle wafer for a hybrid substrate structure
CN112951735B (zh) * 2021-01-28 2022-11-08 微龛(广州)半导体有限公司 晶圆键合质量检测方法及系统
CN114034535B (zh) * 2021-11-09 2024-04-30 四川华能康定水电有限责任公司 现场用涂层质量评估辅助方法和系统
CN114994058A (zh) * 2022-06-09 2022-09-02 杭州利珀科技有限公司 硅片堆叠检测系统及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201133598A (en) * 2009-08-21 2011-10-01 Sumco Corp Method for manufacturing an epitaxial silicon wafer
US20120100701A1 (en) * 2009-06-26 2012-04-26 Tomonori Kawasaki Method for cleaning silicon wafer, and method for producing epitaxial wafer using the cleaning method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252230A (ja) * 1993-02-24 1994-09-09 Hitachi Ltd 欠陥検査方法および装置
JP3633062B2 (ja) * 1994-12-22 2005-03-30 株式会社デンソー 研磨方法および研磨装置
WO2001027600A1 (fr) * 1999-10-14 2001-04-19 Sumitomo Metal Industries., Ltd. Technique d'inspection de la surface d'une tranche de semi-conducteur
JP4104396B2 (ja) * 2002-07-31 2008-06-18 株式会社ニデック 外観検査装置
JP4507157B2 (ja) * 2003-06-17 2010-07-21 信越半導体株式会社 ウエーハ製造工程の管理方法
JP2005166846A (ja) * 2003-12-01 2005-06-23 Sumitomo Mitsubishi Silicon Corp Ｓｏｉ基板のｈｆ欠陥の測定方法
JP4789630B2 (ja) * 2006-01-19 2011-10-12 株式会社東京精密 半導体製造装置、半導体外観検査装置、及び外観検査方法
KR20080073584A (ko) * 2007-02-06 2008-08-11 주식회사 하이닉스반도체 실리콘 웨이퍼의 표면 검사 방법
JP5372365B2 (ja) * 2007-12-25 2013-12-18 株式会社日立ハイテクノロジーズ 検査装置及び検査方法
JP2010021242A (ja) * 2008-07-09 2010-01-28 Sumco Corp 貼り合わせ用ウェーハの欠陥検出方法
US9224660B2 (en) * 2013-08-30 2015-12-29 Kla-Tencor Corp. Tuning wafer inspection recipes using precise defect locations
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6118757B2 (ja) 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN104217973B (zh) * 2014-09-02 2017-03-08 上海华力微电子有限公司 检测多晶硅栅极氧化层缺失的方法
CN104201131B (zh) * 2014-09-02 2017-03-08 上海华力微电子有限公司 评估多晶硅栅极氧化层缺失缺陷的方法
JP6045542B2 (ja) * 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
JP6179530B2 (ja) * 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120100701A1 (en) * 2009-06-26 2012-04-26 Tomonori Kawasaki Method for cleaning silicon wafer, and method for producing epitaxial wafer using the cleaning method
TW201133598A (en) * 2009-08-21 2011-10-01 Sumco Corp Method for manufacturing an epitaxial silicon wafer

Also Published As

Publication number Publication date
EP3511976A1 (en) 2019-07-17
JP2018041844A (ja) 2018-03-15
KR20190043546A (ko) 2019-04-26
EP3511976A4 (en) 2020-04-22
US20190181059A1 (en) 2019-06-13
EP3511976B1 (en) 2023-01-04
SG11201901686QA (en) 2019-03-28
WO2018047501A1 (ja) 2018-03-15
TW201820498A (zh) 2018-06-01
KR102327328B1 (ko) 2021-11-17
CN109643670B (zh) 2022-10-11
JP6614076B2 (ja) 2019-12-04
CN109643670A (zh) 2019-04-16
US10707140B2 (en) 2020-07-07

Similar Documents

Publication Publication Date Title
TWI722225B (zh) 貼合用基板的表面缺陷的評價方法
US7387963B2 (en) Semiconductor wafer and process for producing a semiconductor wafer
KR102121890B1 (ko) 에피택셜 웨이퍼 이면 검사 방법, 에피택셜 웨이퍼 이면 검사 장치, 에피택셜 성장 장치의 리프트 핀 관리 방법 및 에피택셜 웨이퍼의 제조 방법
JP6601119B2 (ja) エピタキシャルウェーハ裏面検査装置およびそれを用いたエピタキシャルウェーハ裏面検査方法
US9806036B2 (en) Semiconductor wafer, semiconductor structure and method of manufacturing the semiconductor wafer
WO2006080271A1 (ja) シリコン単結晶ウエーハの結晶欠陥の評価方法
WO2018193762A1 (ja) 半導体ウェーハの評価方法及び半導体ウェーハ製造工程の管理方法
CN109690746B (zh) 硅晶片的评价方法、硅晶片制造工序的评价方法、硅晶片的制造方法以及硅晶片
US20130235373A1 (en) Defect inspection method
KR20180083326A (ko) 결함영역의 판정방법
JP5472073B2 (ja) 半導体ウェーハ及びその製造方法
US20200388492A1 (en) METHOD FOR MANUFACTURING SiC EPITAXIAL WAFER
JP2002026096A (ja) シリコンウエハーの品質評価方法及び再生方法
JP2006108151A (ja) シリコンエピタキシャルウェーハの製造方法
US20170040285A1 (en) Wafer planarization method
JP2008010818A (ja) 基板、基板検査方法、素子および基板の製造方法
JP2012099563A (ja) ウェーハの評価方法及びサセプタの評価方法
JP3784300B2 (ja) シリコンウエハの微小欠陥の評価方法
JP6809422B2 (ja) 半導体ウェーハの評価方法
JP6493136B2 (ja) ウェーハ検査方法およびウェーハ検査装置
Alapati et al. TSV metrology and inspection challenges
TW200411812A (en) Method of fabricating shallow trench isolation
JPH11330042A (ja) シリコンウエーハ鏡面面取り部の検査方法
KR101238840B1 (ko) 웨이퍼의 결함 검출 방법
JPH08167640A (ja) 異物管理用半導体基板