JP2019216222A - 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 57
- 150000003376 silicon Chemical class 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005498 polishing Methods 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims description 18
- 239000013078 crystal Substances 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 16
- 230000007547 defect Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 abstract 4
- 235000012431 wafers Nutrition 0.000 description 104
- 238000010438 heat treatment Methods 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000003746 surface roughness Effects 0.000 description 5
- 239000007864 aqueous solution Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 238000004439 roughness measurement Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
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- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
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- H01L21/02612—Formation types
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Abstract
Description
特許文献3には、Trap−rich型SOIウェーハのキャリアトラップ層である多結晶シリコン層の厚さを4μm以上、ベースウェーハの抵抗率を2〜4kΩcmとすることが記載されている。
また、本発明は、Trap−rich層を備える貼り合わせSOIウェーハの2次、3次高調波特性を向上するとともに、生産性を向上しウェーハの反りや結合不良を抑制することを目的とする。
なお、ベースウェーハ11の抵抗率は、100Ω・cm以上であれば高周波デバイス製造用に用いることができ、1000Ω・cm以上であることがより好ましく、3000Ω・cm以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、50000Ω・cmとすることができる。
このような厚さの酸化膜を形成する方法としては、熱酸化によるスクリーン酸化膜の形成や、ウェット洗浄による薄い酸化膜(数nm以下)の形成を挙げることができる。熱酸化として例えば、DryO2雰囲気中800℃の熱酸化処理が挙げられる。ウェット洗浄として例えば、SC1(NH4OHとH2O2の混合水溶液)、SC2(HClとH2O2の混合水溶液)、硫酸過水(H2SO4とH2O2の混合水溶液)、オゾン水などを用いた洗浄や、これらを組み合わせた洗浄を行うことにより、厚さ0.5〜20nm程度の均一な酸化膜を形成することができる。
注入するイオンは、自由キャリアを増加させるドーパントとならないイオンであり、かつ、多結晶構造を改質することができれば特に限定されないが、より効果的に改質することができる点でArイオンが好ましい。その他、Siイオン、Geイオン、Oイオン、Cイオンなどを用いることもできる。
イオン注入加速電圧は、多結晶シリコン層の厚さや注入するイオンの種類に応じて適宜設定すればよい。例えば、100keV〜1MeV程度とすることができる。
ドーズ量は特に限定されないが、例えば0.1×1016〜5×1016/cm2程度とすることができる。ドーズ量を増やすと、より深い所まで改質シリコン層を広げることができる。
改質シリコン層の厚さは、100nm以上1000nm以下とすることが好ましい。この範囲であれば、高調波特性がより向上するとともに、過剰に多結晶シリコン層の形成をする必要がないため、多結晶シリコン層を堆積する工程の生産性をより高いものとすることができる。200nm以上500nm以下とすることがより好ましい。また、ウェーハの反りの発生を抑制することからも、あまり厚く形成しない方がよい。
なお、図1のステップS11〜S14と図1のステップS21〜S26とは、並行して実施することができる。
上記のようにして貼り合わせSOIウェーハ21を製造することができる。
図1、図2を用いて説明した製造方法により、貼り合わせSOIウェーハを作製した。ただし、ベースウェーハとして、直径200mm、結晶方位<100>、抵抗率9000Ω・cm、p型の単結晶シリコンを用い、ベース酸化膜形成、多結晶シリコン層堆積(トリクロロシランを原料ガスとして使用)、多結晶シリコン層の研磨、イオン注入による改質シリコン層の形成、BOX酸化、水素イオン注入、剥離熱処理、結合熱処理は、以下の条件で行った。
下地酸化膜形成 :800℃dryO2 酸化膜厚15nm
多結晶シリコン層堆積 :1130℃ 常圧 堆積速度5μm/min
膜厚1.35μm
多結晶シリコン層の研磨:取り代1μm(研磨後膜厚0.35μm)
改質シリコン層形成 :Ar+、210keV、1.0×1016/cm2
BOX酸化 :1050℃ 酸化膜厚400nm
水素イオン注入 :105keV 7.5×1016/cm2
剥離熱処理 :500℃ 30分 100%Ar雰囲気
結合熱処理 :900℃パイロジェニック酸化 + 1100℃120分
のArアニール
SOI層 :145nm
このようにして作製した貼り合わせSOIウェーハを用いて、高周波集積回路デバイスを製造した。
改質シリコン層形成 :なし(Arイオン注入なし)
とした以外は実施例と同様にして貼り合わせSOIウェーハを用いて、高周波集積回路デバイスを製造した。
下地酸化膜形成 :SC1+SC2洗浄 酸化膜厚1nm
多結晶シリコン層堆積:1000℃ 常圧 堆積速度1.8μm/min
膜厚2.8μm(研磨後1.8μm)
改質シリコン層形成 :なし(Arイオン注入なし)
とした以外は実施例と同様にして貼り合わせSOIウェーハを用いて、高周波集積回路デバイスを製造した。
また、ベースウェーハとボンドウェーハとを結合したときの、結合不良の発生を評価した。結合不良が発生しなかったものは「結合不良:なし」、結合不良が発生したものは「結合不良:あり」とした。
また、DCバイアスとして+20Vと0Vをそれぞれ印加した時の2HD、3HDをそれぞれ測定し、その差分を算出することにより、2HD、3HDのDCバイアス依存性を評価した。算出値が小さいほど、バイアス依存性が小さく特性が優れていることを示す。
反りについて、実施例は比較例2の半分以下に低減できた。
また比較例2では下地酸化膜が1nmであるため、多結晶シリコン層の単結晶化を防ぐために低温で堆積している。従って、堆積レートが低くなり生産性が低下するが、堆積速度が大きく、しかも堆積膜厚が小さい実施例においては、生産性を大きく向上できる。
図1のS25、図2の(h)において多結晶シリコン層12にArイオンを注入することにより、多結晶シリコン層12は改質シリコン層13となる。図3、図4に示すように、改質シリコン層13は、上部に球状欠陥を含む非晶質領域23、下部に多結晶層24を含むものとなっている。なお、図3、4において、最上層にはTEM観察用保護膜22が形成されている。球状欠陥は、イオン注入された多結晶シリコン層12がSOIウェーハ製造工程の熱処理(剥離熱処理や結合熱処理)を受けることにより形成されたものと考えられ、球状のキャビティ(空隙)と球状の非晶質シリコンが混在した構造となっている。また非晶質領域は下地酸化膜20の存在により非晶質構造が維持されている。このような構造体は、本発明者らが初めて作製したものである。
13…改質シリコン層、 14…絶縁膜、 15…SOI層、
16…埋め込み酸化膜層、 17…イオン注入層、 18…剥離ウェーハ、
19…剥離面、 20…下地酸化膜、 21…貼り合わせSOIウェーハ、
22…TEM観察用保護膜、 23…球状欠陥を含む非晶質領域、 24…多結晶層。
Claims (7)
- シリコン単結晶からなるボンドウェーハとシリコン単結晶からなるベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせSOIウェーハを製造する方法であって、
前記ベースウェーハとして抵抗率が100Ω・cm以上のシリコン単結晶ウェーハを用い、
前記ベースウェーハの貼り合わせ面側に下地絶縁膜を形成する工程と、
前記下地絶縁膜の表面に多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層の表面を研磨する工程と、
研磨後の前記多結晶シリコン層にイオン注入を行うことで前記多結晶シリコン層を改質し、改質シリコン層を形成する工程と、
前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
前記絶縁膜を介して前記ベースウェーハの前記改質シリコン層の表面と前記ボンドウェーハとを貼り合わせる工程と、
貼り合わせられた前記ボンドウェーハを薄膜化してSOI層を形成する工程とを有することを特徴とする貼り合わせSOIウェーハの製造方法。 - 前記改質シリコン層の膜厚を100nm以上1000nm以下とすることを特徴とする請求項1に記載の貼り合わせSOIウェーハの製造方法。
- 前記イオン注入における注入イオンをArイオンとすることを特徴とする請求項1又は請求項2に記載の貼り合わせSOIウェーハの製造方法。
- 前記多結晶シリコン層の堆積直後の下地絶縁膜の厚さを0.5nm以上20nm以下とすることを特徴とする請求項1から請求項3のいずれか一項に記載の貼り合わせSOIウェーハの製造方法。
- 抵抗率が100Ω・cm以上のシリコン単結晶からなるベースウェーハと、該ベースウェーハ上の下地絶縁膜と、該下地絶縁膜上の改質シリコン層と、該改質シリコン層上の絶縁膜と、該絶縁膜上のSOI層とを有する貼り合わせSOIウェーハであって、
前記改質シリコン層が、球状欠陥を含む非晶質領域を有するものであることを特徴とする貼り合わせSOIウェーハ。 - 前記改質シリコン層の膜厚は100nm以上1000nm以下であることを特徴とする請求項5に記載の貼り合わせSOIウェーハ。
- 前記下地絶縁膜の厚さは0.5nm以上20nm以下であることを特徴とする請求項5又は請求項6に記載の貼り合わせSOIウェーハ。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018114001A JP6827442B2 (ja) | 2018-06-14 | 2018-06-14 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
US16/973,575 US11495488B2 (en) | 2018-06-14 | 2019-05-14 | Method for manufacturing bonded SOI wafer and bonded SOI wafer |
SG11202011945RA SG11202011945RA (en) | 2018-06-14 | 2019-05-14 | Method for manufacturing bonded soi wafer and bonded soi wafer |
CN201980039406.1A CN112262455A (zh) | 2018-06-14 | 2019-05-14 | 贴合soi晶圆的制造方法及贴合soi晶圆 |
PCT/JP2019/019017 WO2019239763A1 (ja) | 2018-06-14 | 2019-05-14 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
EP19819168.6A EP3809448B1 (en) | 2018-06-14 | 2019-05-14 | Bonded soi wafer and method for manufacturing bonded soi wafer |
KR1020207035831A KR20210020024A (ko) | 2018-06-14 | 2019-05-14 | 첩합soi웨이퍼의 제조방법 및 첩합soi웨이퍼 |
TW108117570A TWI804626B (zh) | 2018-06-14 | 2019-05-21 | 貼合式soi晶圓的製造方法及貼合式soi晶圓 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018114001A JP6827442B2 (ja) | 2018-06-14 | 2018-06-14 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019216222A true JP2019216222A (ja) | 2019-12-19 |
JP6827442B2 JP6827442B2 (ja) | 2021-02-10 |
Family
ID=68843208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018114001A Active JP6827442B2 (ja) | 2018-06-14 | 2018-06-14 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
Country Status (8)
Country | Link |
---|---|
US (1) | US11495488B2 (ja) |
EP (1) | EP3809448B1 (ja) |
JP (1) | JP6827442B2 (ja) |
KR (1) | KR20210020024A (ja) |
CN (1) | CN112262455A (ja) |
SG (1) | SG11202011945RA (ja) |
TW (1) | TWI804626B (ja) |
WO (1) | WO2019239763A1 (ja) |
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-
2018
- 2018-06-14 JP JP2018114001A patent/JP6827442B2/ja active Active
-
2019
- 2019-05-14 KR KR1020207035831A patent/KR20210020024A/ko not_active Application Discontinuation
- 2019-05-14 US US16/973,575 patent/US11495488B2/en active Active
- 2019-05-14 WO PCT/JP2019/019017 patent/WO2019239763A1/ja active Application Filing
- 2019-05-14 EP EP19819168.6A patent/EP3809448B1/en active Active
- 2019-05-14 CN CN201980039406.1A patent/CN112262455A/zh active Pending
- 2019-05-14 SG SG11202011945RA patent/SG11202011945RA/en unknown
- 2019-05-21 TW TW108117570A patent/TWI804626B/zh active
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Also Published As
Publication number | Publication date |
---|---|
TW202001988A (zh) | 2020-01-01 |
KR20210020024A (ko) | 2021-02-23 |
CN112262455A (zh) | 2021-01-22 |
US11495488B2 (en) | 2022-11-08 |
EP3809448B1 (en) | 2023-03-01 |
SG11202011945RA (en) | 2021-01-28 |
EP3809448A1 (en) | 2021-04-21 |
EP3809448A4 (en) | 2022-03-02 |
WO2019239763A1 (ja) | 2019-12-19 |
JP6827442B2 (ja) | 2021-02-10 |
TWI804626B (zh) | 2023-06-11 |
US20210249301A1 (en) | 2021-08-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200518 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20201214 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20201222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210112 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6827442 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |