JPH06232390A - 半導体装置のポリサイド配線の製造方法 - Google Patents
半導体装置のポリサイド配線の製造方法Info
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- JPH06232390A JPH06232390A JP5034713A JP3471393A JPH06232390A JP H06232390 A JPH06232390 A JP H06232390A JP 5034713 A JP5034713 A JP 5034713A JP 3471393 A JP3471393 A JP 3471393A JP H06232390 A JPH06232390 A JP H06232390A
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Abstract
(57)【要約】
【目的】 多結晶シリコンの局所的な固相成長により引
き起こされるエッチングむら等の素子の欠陥が極めて少
なく、製品歩留のよい半導体装置のポリサイド配線の製
造方法を提供する。 【構成】 半導体基板１上に形成されたゲート絶縁膜２
上に低圧化学的気相成長（ＬＰＣＶＤ）法により多結晶
シリコン膜３を形成した後に、低抵抗化のために多結晶
シリコン膜３中にリンをドーピングする。次に、後の熱
処理時に多結晶シリコン膜３の多結晶シリコンがシリサ
イド界面で局所的に固相成長するのを防止するためにリ
ン又はアルゴンをドーズ量が１×１０14cm-2以上でイオ
ン注入し、多結晶シリコン膜３を非晶質化する。さら
に、多結晶シリコン膜３上にタングステンシリサイド４
を成膜した後に熱処理及びパターニングを行う。
き起こされるエッチングむら等の素子の欠陥が極めて少
なく、製品歩留のよい半導体装置のポリサイド配線の製
造方法を提供する。 【構成】 半導体基板１上に形成されたゲート絶縁膜２
上に低圧化学的気相成長（ＬＰＣＶＤ）法により多結晶
シリコン膜３を形成した後に、低抵抗化のために多結晶
シリコン膜３中にリンをドーピングする。次に、後の熱
処理時に多結晶シリコン膜３の多結晶シリコンがシリサ
イド界面で局所的に固相成長するのを防止するためにリ
ン又はアルゴンをドーズ量が１×１０14cm-2以上でイオ
ン注入し、多結晶シリコン膜３を非晶質化する。さら
に、多結晶シリコン膜３上にタングステンシリサイド４
を成膜した後に熱処理及びパターニングを行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、特にＭＯＳ型トランジスタの電極
配線に用いられるポリサイド配線の製造方法に関する。
に関するものであり、特にＭＯＳ型トランジスタの電極
配線に用いられるポリサイド配線の製造方法に関する。
【０００２】
【従来の技術】従来の、半導体装置のポリサイド配線の
製造方法は、「最新ＩＳＩプロセス技術」（前田和夫
著，工業調査会）の４０４〜４０５頁に記載のように、
半導体基板上に形成されたゲート絶縁膜上に低圧化学的
気相成長（ＬＰＣＶＤ）法により多結晶シリコンを形成
した後、該多結晶シリコン中にｐ型或いはｎ型不純物を
ドーピングして該多結晶シリコンの低抵抗化を図り、こ
のドーピング工程の後該多結晶シリコン上に金属シリサ
イドを成膜してポリサイド構造を形成していた。そして
その後、前記金属シリサイドの低抵抗化を図るため、熱
処理を行ない、更に前記ポリサイド構造をリソグラフィ
ー技術により配線形状に加工していた。
製造方法は、「最新ＩＳＩプロセス技術」（前田和夫
著，工業調査会）の４０４〜４０５頁に記載のように、
半導体基板上に形成されたゲート絶縁膜上に低圧化学的
気相成長（ＬＰＣＶＤ）法により多結晶シリコンを形成
した後、該多結晶シリコン中にｐ型或いはｎ型不純物を
ドーピングして該多結晶シリコンの低抵抗化を図り、こ
のドーピング工程の後該多結晶シリコン上に金属シリサ
イドを成膜してポリサイド構造を形成していた。そして
その後、前記金属シリサイドの低抵抗化を図るため、熱
処理を行ない、更に前記ポリサイド構造をリソグラフィ
ー技術により配線形状に加工していた。
【０００３】
【発明が解決しようとする課題】従来の半導体装置のポ
リサイド配線の製造方法においては、前記熱処理の際、
多結晶シリコンを構成するシリコンの金属シリサイド内
への拡散が粒界に沿って進行するので、該拡散は前記多
結晶シリコンの粒界に接した金属シリサイド界面で顕著
に進む。このため前記拡散が多結晶シリコンと金属シリ
サイドとの界面で不均一に進行し多結晶シリコンが局所
的に固相成長するので、ポリサイド表面が膨れ、半導体
装置の製造上、エッチングむら等を引き起こし、製品歩
留の低下をもたらすという問題があった。
リサイド配線の製造方法においては、前記熱処理の際、
多結晶シリコンを構成するシリコンの金属シリサイド内
への拡散が粒界に沿って進行するので、該拡散は前記多
結晶シリコンの粒界に接した金属シリサイド界面で顕著
に進む。このため前記拡散が多結晶シリコンと金属シリ
サイドとの界面で不均一に進行し多結晶シリコンが局所
的に固相成長するので、ポリサイド表面が膨れ、半導体
装置の製造上、エッチングむら等を引き起こし、製品歩
留の低下をもたらすという問題があった。
【０００４】そこで本発明は、多結晶シリコンの局所的
な固相成長により引き起こされるエッチングむら等の素
子の欠陥が極めて少なく、製品歩留のよい半導体装置の
ポリサイド配線の製造方法を提供することを目的とす
る。
な固相成長により引き起こされるエッチングむら等の素
子の欠陥が極めて少なく、製品歩留のよい半導体装置の
ポリサイド配線の製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
のポリサイド配線の製造方法は、半導体基板上に形成さ
れたゲート絶縁膜上に低圧化学的気相成長法により多結
晶シリコンを形成する第１の工程と、この第１の工程の
後、前記多結晶シリコン中にｐ型或いはｎ型不純物をド
ーピングして前記多結晶シリコンの低抵抗化を図る第２
の工程と、この第２の工程の後、前記多結晶シリコン表
面へ該多結晶シリコンを非晶質化するためにイオン注入
する第３の工程と、この第３の工程の後、前記多結晶シ
リコン上に金属シリサイドを成膜しポリサイド構造とす
る第４の工程と、この第４の工程の後、前記金属シリサ
イドの低抵抗化を図るため、熱処理を行う第５の工程
と、前記ポリサイド構造をリソグラフィー技術により配
線形状に加工する第６の工程とを有するものである。
のポリサイド配線の製造方法は、半導体基板上に形成さ
れたゲート絶縁膜上に低圧化学的気相成長法により多結
晶シリコンを形成する第１の工程と、この第１の工程の
後、前記多結晶シリコン中にｐ型或いはｎ型不純物をド
ーピングして前記多結晶シリコンの低抵抗化を図る第２
の工程と、この第２の工程の後、前記多結晶シリコン表
面へ該多結晶シリコンを非晶質化するためにイオン注入
する第３の工程と、この第３の工程の後、前記多結晶シ
リコン上に金属シリサイドを成膜しポリサイド構造とす
る第４の工程と、この第４の工程の後、前記金属シリサ
イドの低抵抗化を図るため、熱処理を行う第５の工程
と、前記ポリサイド構造をリソグラフィー技術により配
線形状に加工する第６の工程とを有するものである。
【０００６】この場合、前記第３の工程において、イオ
ン種がネオン、アルゴン、キセノン、クリプトン、シリ
コン、窒素、リン、砒素又はホウ素、或いはこれらを含
んだ化合物であることが好ましい。
ン種がネオン、アルゴン、キセノン、クリプトン、シリ
コン、窒素、リン、砒素又はホウ素、或いはこれらを含
んだ化合物であることが好ましい。
【０００７】さらに、前記第３の工程において、イオン
のドーズ量は１×１０14cm-2以上であることが好まし
い。
のドーズ量は１×１０14cm-2以上であることが好まし
い。
【０００８】
【作用】本発明においては、多結晶シリコン中への導電
型不純物ドープ後、金属シリサイド形成前に、該多結晶
シリコン表面にイオン注入を行うことにより、該多結晶
シリコンは非晶質化して結晶粒界は消失するので、熱処
理に伴うシリコン原子の拡散は該多結晶シリコン内で均
一に進行する。このため該金属シリサイドの低抵抗化を
目的とした熱処理を施しても局所的な固相成長は抑制さ
れる。
型不純物ドープ後、金属シリサイド形成前に、該多結晶
シリコン表面にイオン注入を行うことにより、該多結晶
シリコンは非晶質化して結晶粒界は消失するので、熱処
理に伴うシリコン原子の拡散は該多結晶シリコン内で均
一に進行する。このため該金属シリサイドの低抵抗化を
目的とした熱処理を施しても局所的な固相成長は抑制さ
れる。
【０００９】
【実施例】図１（ａ）乃至（ｅ）は、本発明に係る半導
体装置のポリサイド配線を用いたシリコン系集積回路
を、その製造工程順に並べた概略断面図である。以下、
図１（ａ）乃至（ｅ）を用いて、本発明に係る、半導体
装置のポリサイド配線の製造方法の一実施例を説明す
る。
体装置のポリサイド配線を用いたシリコン系集積回路
を、その製造工程順に並べた概略断面図である。以下、
図１（ａ）乃至（ｅ）を用いて、本発明に係る、半導体
装置のポリサイド配線の製造方法の一実施例を説明す
る。
【００１０】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１上にゲート絶縁膜となる膜厚２００Åの熱酸
化膜２を形成する。
コン基板１上にゲート絶縁膜となる膜厚２００Åの熱酸
化膜２を形成する。
【００１１】次に、図１（ｂ）に示すように、前記熱酸
化膜２上に低圧化学的気相成長法により膜厚１５００Å
の多結晶シリコン膜３を成膜し、この多結晶シリコン膜
３内に、オキシ三塩化リンを用いた熱拡散法にてリンを
ドープする。このリンドープ工程において、リンが多結
晶シリコン膜３中にドーピングされるのと同時に、リン
を含んだ図示されていないシリコン酸化物の膜が多結晶
シリコン膜３表面に形成されるので、このリンドープ工
程後にフッ酸水溶液を用いた該シリコン酸化物のエッチ
ング除去を行う。
化膜２上に低圧化学的気相成長法により膜厚１５００Å
の多結晶シリコン膜３を成膜し、この多結晶シリコン膜
３内に、オキシ三塩化リンを用いた熱拡散法にてリンを
ドープする。このリンドープ工程において、リンが多結
晶シリコン膜３中にドーピングされるのと同時に、リン
を含んだ図示されていないシリコン酸化物の膜が多結晶
シリコン膜３表面に形成されるので、このリンドープ工
程後にフッ酸水溶液を用いた該シリコン酸化物のエッチ
ング除去を行う。
【００１２】次に、図１（ｃ）に示すように、多結晶シ
リコン膜３中へ、イオン種がリン、ドーズ量１×１０15
cm-2、注入エネルギー３０keVの条件にてイオン注入を
行う。
リコン膜３中へ、イオン種がリン、ドーズ量１×１０15
cm-2、注入エネルギー３０keVの条件にてイオン注入を
行う。
【００１３】次に、図１（ｄ）に示すように、大気中に
放出されたため生じた多結晶シリコン膜３表面上の図示
されていない自然酸化膜を、フッ酸水溶液を用いてエッ
チング除去する。次いで、多結晶シリコン膜３上に、膜
厚１５００Åのタングステンシリサイド膜４をスパッタ
法により形成し、ポリサイド構造を構成する。
放出されたため生じた多結晶シリコン膜３表面上の図示
されていない自然酸化膜を、フッ酸水溶液を用いてエッ
チング除去する。次いで、多結晶シリコン膜３上に、膜
厚１５００Åのタングステンシリサイド膜４をスパッタ
法により形成し、ポリサイド構造を構成する。
【００１４】次に、図１（ｅ）に示すように、リソグラ
フィー技術によりタングステンシリサイド膜４と多結晶
シリコン膜３とをエッチングによりゲート配線構造に加
工し、ガス流量比１％の酸素を含んだアルゴン雰囲気中
で９００℃、３０分間の熱処理を行う。なお、該熱処理
は、タングステンシリサイド膜４形成後、前記エッチン
グ加工前に行ってもよい。
フィー技術によりタングステンシリサイド膜４と多結晶
シリコン膜３とをエッチングによりゲート配線構造に加
工し、ガス流量比１％の酸素を含んだアルゴン雰囲気中
で９００℃、３０分間の熱処理を行う。なお、該熱処理
は、タングステンシリサイド膜４形成後、前記エッチン
グ加工前に行ってもよい。
【００１５】また、以上述べた本実施例においては、イ
オン種がリン、ドーズ量１×１０15cm-2という条件でイ
オン注入を行ったが、下記の表１に示すように、イオン
種がリン又はアルゴンの場合についてドーズ量を１×１
０12cm-2、１×１０13cm-2、１×１０14cm-2、及び１×
１０15cm-2に変化させて、多結晶シリコン膜３とタング
ステンシリサイド膜４界面における局所的な多結晶シリ
コンの固相成長の有無を調べた。この結果から、イオン
種にかかわらずドーズ量が１×１０14cm-2以上のときに
は局所的な多結晶シリコンの固相成長が抑制されること
が明らかとなった。
オン種がリン、ドーズ量１×１０15cm-2という条件でイ
オン注入を行ったが、下記の表１に示すように、イオン
種がリン又はアルゴンの場合についてドーズ量を１×１
０12cm-2、１×１０13cm-2、１×１０14cm-2、及び１×
１０15cm-2に変化させて、多結晶シリコン膜３とタング
ステンシリサイド膜４界面における局所的な多結晶シリ
コンの固相成長の有無を調べた。この結果から、イオン
種にかかわらずドーズ量が１×１０14cm-2以上のときに
は局所的な多結晶シリコンの固相成長が抑制されること
が明らかとなった。
【００１６】
【表１】
【００１７】本実施例においては、イオン注入工程にお
けるイオン種としてリンを用いたが、多結晶シリコンの
粒界を消失させることを目的としているので、特にリン
に限らず、表１に示したアルゴンやネオン、キセノン、
クリプトン等の希ガス、シリコン、窒素、砒素又はホウ
素、或いはそれらの化合物をイオン種として用いること
も可能である。但し、注入するイオン種によって多結晶
シリコンの非晶質化が起こり始める臨界ドーズ量が異な
ることを考慮すると、ドーズ量は最低１×１０14cm-2以
上に設定する必要がある。
けるイオン種としてリンを用いたが、多結晶シリコンの
粒界を消失させることを目的としているので、特にリン
に限らず、表１に示したアルゴンやネオン、キセノン、
クリプトン等の希ガス、シリコン、窒素、砒素又はホウ
素、或いはそれらの化合物をイオン種として用いること
も可能である。但し、注入するイオン種によって多結晶
シリコンの非晶質化が起こり始める臨界ドーズ量が異な
ることを考慮すると、ドーズ量は最低１×１０14cm-2以
上に設定する必要がある。
【００１８】また、本実施例においては、タングステン
シリサイド膜４と多結晶シリコン膜３とをゲート配線構
造に加工した後に熱処理を行ったが、先に熱処理を行
い、その後にゲート配線構造に加工しても装置の特性上
何ら問題はない。
シリサイド膜４と多結晶シリコン膜３とをゲート配線構
造に加工した後に熱処理を行ったが、先に熱処理を行
い、その後にゲート配線構造に加工しても装置の特性上
何ら問題はない。
【００１９】さらに、本実施例においては、金属シリサ
イドとしてタングステンシリサイドを用いたが、他の金
属シリサイドを用いても同様の効果が得られる。
イドとしてタングステンシリサイドを用いたが、他の金
属シリサイドを用いても同様の効果が得られる。
【００２０】次に、本発明による、多結晶シリコンの局
所的固相成長の抑制効果を実証するための実験結果につ
いて説明する。本実験においては、減圧化学的気相成長
法により成膜した多結晶シリコン中に、オキシ三塩化リ
ンを拡散源としてリンをドープし、リンガラスを除去し
た後、該多結晶シリコン表面の結晶性を変えるためにイ
オン注入を行い、該多結晶シリコン上にスパッタ法によ
りタングステンシリサイドを成膜し、アニール処理を行
った。この実験は、ドーズ量を３×１０12cm-2〜３×１
０15cm-2、加速電圧を３０又は８０keV、イオン種をア
ルゴン又はリンとして様々にイオン注入条件を変えて行
った。また、タングステンポリサイド膜表面の観察には
光学顕微鏡、ＳＥＭ又はＴＥＭを用い、多結晶シリコン
の結晶性評価についてはラマン分光法を用いた。
所的固相成長の抑制効果を実証するための実験結果につ
いて説明する。本実験においては、減圧化学的気相成長
法により成膜した多結晶シリコン中に、オキシ三塩化リ
ンを拡散源としてリンをドープし、リンガラスを除去し
た後、該多結晶シリコン表面の結晶性を変えるためにイ
オン注入を行い、該多結晶シリコン上にスパッタ法によ
りタングステンシリサイドを成膜し、アニール処理を行
った。この実験は、ドーズ量を３×１０12cm-2〜３×１
０15cm-2、加速電圧を３０又は８０keV、イオン種をア
ルゴン又はリンとして様々にイオン注入条件を変えて行
った。また、タングステンポリサイド膜表面の観察には
光学顕微鏡、ＳＥＭ又はＴＥＭを用い、多結晶シリコン
の結晶性評価についてはラマン分光法を用いた。
【００２１】図２は、上記の実験において光学顕微鏡で
観察したタングステンポリサイド表面の写真であって、
（ａ）はイオン注入のドーズ量が３×１０13cm-2でイオ
ン種がアルゴン、（ｂ）はイオン注入のドーズ量が３×
１０15cm-2でイオン種がアルゴンの場合の写真である。
図２より、ドーズ量を増加するとタングステンシリサイ
ト膜表面の膨れが消失することがわかる。
観察したタングステンポリサイド表面の写真であって、
（ａ）はイオン注入のドーズ量が３×１０13cm-2でイオ
ン種がアルゴン、（ｂ）はイオン注入のドーズ量が３×
１０15cm-2でイオン種がアルゴンの場合の写真である。
図２より、ドーズ量を増加するとタングステンシリサイ
ト膜表面の膨れが消失することがわかる。
【００２２】また、イオン種がリンの場合にも同様の結
果が得られることから、イオン種に関係なく、イオン注
入による多結晶シリコンの結晶性の変化が多結晶シリコ
ンの固相成長に影響を与えると考えられる。さらに、同
じドーズ量で比較した場合、低加速電圧条件のほうが膨
れ抑制効果が大きいことも確認された。これら実験結果
は、多結晶シリコンの固相成長がタングステンシリサイ
ドと多結晶シリコンとの界面近傍の多結晶シリコン結晶
性に影響されることを示唆している。
果が得られることから、イオン種に関係なく、イオン注
入による多結晶シリコンの結晶性の変化が多結晶シリコ
ンの固相成長に影響を与えると考えられる。さらに、同
じドーズ量で比較した場合、低加速電圧条件のほうが膨
れ抑制効果が大きいことも確認された。これら実験結果
は、多結晶シリコンの固相成長がタングステンシリサイ
ドと多結晶シリコンとの界面近傍の多結晶シリコン結晶
性に影響されることを示唆している。
【００２３】
【発明の効果】本発明によれば、ポリサイド構造形成後
の熱処理によって生じる、多結晶シリコンの局所的な固
相成長により引き起こされるエッチングむら等の素子の
欠陥が極めて少なく、製品歩留のよい半導体装置のポリ
サイド配線の製造方法が実現可能である。
の熱処理によって生じる、多結晶シリコンの局所的な固
相成長により引き起こされるエッチングむら等の素子の
欠陥が極めて少なく、製品歩留のよい半導体装置のポリ
サイド配線の製造方法が実現可能である。
【図１】本発明の一実施例に係る半導体装置のポリサイ
ド配線を用いたシリコン系集積回路の製造工程を説明す
るための概略断面図である。
ド配線を用いたシリコン系集積回路の製造工程を説明す
るための概略断面図である。
【図２】本発明による、タングステンポリサイド表面の
膨れ抑制効果を実証するための実験における、光学顕微
鏡で観察したタングステンポリサイド表面状態を示す薄
膜の写真である。
膨れ抑制効果を実証するための実験における、光学顕微
鏡で観察したタングステンポリサイド表面状態を示す薄
膜の写真である。
１ ｐ型シリコン基板（半導体基板） ２ 熱酸化膜（ゲート絶縁膜） ３ 多結晶シリコン膜 ４ タングステンシリサイド膜（金属シリサイド）
【手続補正書】
【提出日】平成５年８月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】本発明による効果を説明するための薄膜の写真
である。
である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ 8617−4Ｍ 21/3205 27/088 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｑ 7514−4Ｍ 21/88 Ｑ 7514−4Ｍ Ｃ 9170−4Ｍ 27/08 １０２ Ｄ
Claims (3)
- 【請求項１】 半導体基板上に形成されたゲート絶縁膜
上に低圧化学的気相成長法により多結晶シリコンを形成
する第１の工程と、 この第１の工程の後、前記多結晶シリコン中にｐ型或い
はｎ型不純物をドーピングして前記多結晶シリコンの低
抵抗化を図る第２の工程と、 この第２の工程の後、前記多結晶シリコン表面へ該多結
晶シリコンを非晶質化するためにイオン注入する第３の
工程と、 この第３の工程の後、前記多結晶シリコン上に金属シリ
サイドを成膜しポリサイド構造とする第４の工程と、 この第４の工程の後、前記金属シリサイドの低抵抗化を
図るため、熱処理を行う第５の工程と、 前記ポリサイド構造をリソグラフィー技術により配線形
状に加工する第６の工程とを有する、半導体装置のポリ
サイド配線の製造方法。 - 【請求項２】 前記第３の工程におけるイオン種がネオ
ン、アルゴン、キセノン、クリプトン、シリコン、窒
素、リン、砒素又はホウ素、或いはこれらを含んだ化合
物であることを特徴とする請求項１に記載の半導体装置
のポリサイド配線の製造方法。 - 【請求項３】 前記第３の工程におけるイオンのドーズ
量は１×１０14cm-2以上であることを特徴とする請求項
１又は２に記載の半導体装置のポリサイド配線の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034713A JPH06232390A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置のポリサイド配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034713A JPH06232390A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置のポリサイド配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232390A true JPH06232390A (ja) | 1994-08-19 |
Family
ID=12421984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5034713A Withdrawn JPH06232390A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置のポリサイド配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232390A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065069A1 (fr) * | 1998-06-08 | 1999-12-16 | Applied Materials Inc. | Procede d'implantation d'ions |
| US6274447B1 (en) | 1996-03-22 | 2001-08-14 | Seiko Epson Corporation | Semiconductor device comprising a MOS element and a fabrication method thereof |
| CN112262455A (zh) * | 2018-06-14 | 2021-01-22 | 信越半导体株式会社 | 贴合soi晶圆的制造方法及贴合soi晶圆 |
-
1993
- 1993-01-29 JP JP5034713A patent/JPH06232390A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274447B1 (en) | 1996-03-22 | 2001-08-14 | Seiko Epson Corporation | Semiconductor device comprising a MOS element and a fabrication method thereof |
| WO1999065069A1 (fr) * | 1998-06-08 | 1999-12-16 | Applied Materials Inc. | Procede d'implantation d'ions |
| US6583018B1 (en) | 1998-06-08 | 2003-06-24 | Applied Materials, Inc. | Method of ion implantation |
| CN112262455A (zh) * | 2018-06-14 | 2021-01-22 | 信越半导体株式会社 | 贴合soi晶圆的制造方法及贴合soi晶圆 |
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