JP2012164906A - 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 - Google Patents
貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 Download PDFInfo
- Publication number
- JP2012164906A JP2012164906A JP2011025674A JP2011025674A JP2012164906A JP 2012164906 A JP2012164906 A JP 2012164906A JP 2011025674 A JP2011025674 A JP 2011025674A JP 2011025674 A JP2011025674 A JP 2011025674A JP 2012164906 A JP2012164906 A JP 2012164906A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating film
- base substrate
- bonded
- porous layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 376
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000010408 film Substances 0.000 claims abstract description 118
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000010409 thin film Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 51
- 229910052710 silicon Inorganic materials 0.000 claims description 51
- 239000010703 silicon Substances 0.000 claims description 51
- 238000007743 anodising Methods 0.000 claims description 5
- 230000007547 defect Effects 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract 4
- 235000012431 wafers Nutrition 0.000 description 26
- 239000013078 crystal Substances 0.000 description 24
- 230000008569 process Effects 0.000 description 20
- 238000005498 polishing Methods 0.000 description 14
- 239000000969 carrier Substances 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 6
- 229910021426 porous silicon Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 239000011148 porous material Substances 0.000 description 4
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ACGUYXCXAPNIKK-UHFFFAOYSA-N hexachlorophene Chemical compound OC1=C(Cl)C=C(Cl)C(Cl)=C1CC1=C(O)C(Cl)=CC(Cl)=C1Cl ACGUYXCXAPNIKK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【解決手段】 ベース基板上に絶縁膜と、該絶縁膜上に薄膜層とを有する貼り合わせ基板であって、少なくとも、前記ベース基板は抵抗率が100Ω・cm以上であり、前記ベース基板と前記絶縁膜との間に多孔質層を有するものであることを特徴とする貼り合わせ基板。
【選択図】 図1
Description
前記ベース基板の貼り合わせ面側に多孔質層を形成する多孔質層形成工程と、
該多孔質層の表面及び前記ボンド基板の貼り合わせ面の少なくとも一方に前記絶縁膜を形成する絶縁膜形成工程と、
該絶縁膜を介して前記ベース基板と前記ボンド基板を貼り合わせる貼り合わせ工程と、
貼り合わせられた前記ボンド基板を薄膜化して薄膜層を形成する薄膜化工程とを有することを特徴とする貼り合わせ基板の製造方法を提供する。
前述のように、製造工程が簡便で、製造工程における貼り合わせ面の欠陥が抑制される上、クロストークを防ぐことができ、絶縁膜とベース基板の間の界面準位密度(Dit)が高く、優れたRF特性を有する貼り合わせ基板の開発が望まれていた。
すなわち、本発明では、ベース基板上に絶縁膜と、該絶縁膜上に薄膜層とを有する貼り合わせ基板であって、少なくとも、前記ベース基板は抵抗率が100Ω・cm以上であり、前記ベース基板と前記絶縁膜との間に多孔質層を有するものであることを特徴とする貼り合わせ基板を提供する。
本発明の貼り合わせ基板におけるベース基板は抵抗率が100Ω・cm以上である。ベース基板を高抵抗率とすることによって薄膜層に形成されるRFデバイスのクロストークを抑制することができる。前記ベース基板としては、特に制限されないが、シリコン基板、特にシリコン単結晶基板であることが好ましい。ベース基板がシリコン基板、特にシリコン単結晶基板であれば、クロストークを抑制してRF特性を一層向上させることができ、結晶性が一層良好となり、また、構造自体も複雑なものではなく、低コストで歩留り良く製造することができる。さらに、ベース基板がシリコン基板、特にシリコン単結晶基板であれば、下記に説明するように、前記多孔質層としてポーラスシリコンを容易に形成できるため好ましい。
本発明の貼り合わせ基板は前記ベース基板上に絶縁膜を有する。該絶縁膜によりクロストークを低減することができ、ベース基板としては高抵抗率基板を使用することが可能となりRF特性を向上させることができる。特に制限されないが、前記絶縁膜はシリコン酸化膜であることが好ましい。絶縁膜がシリコン酸化膜であれば、優れた絶縁性を有し、その膜厚の制御も容易であるため、RFデバイスを作製するために好適な貼り合わせ基板となる。
本発明の貼り合わせ基板は上記絶縁膜上に薄膜層を有する。薄膜層は、特に制限されないが、シリコン、特にシリコン単結晶からなるものであることが好ましい。前記薄膜層がシリコンであれば、結晶性が良好な貼り合わせ基板となり、RFデバイス等を作製するのに好適な貼り合わせ基板となるため好ましい。もちろん、化合物半導体等、他の半導体であっても良い。
さらに、前記ベース基板は前記絶縁膜との間において多孔質層を有する。キャリアをトラップさせるための絶縁膜とベース基板との間の界面準位密度は、ベース基板表面の未結合手の密度に依存しているため、多孔質層とすることで従来技術のポリシリコン層や窒化酸化物のような中間層よりも表面積が大きくなる。従って、多孔質層を有する貼り合わせ基板は、絶縁膜とベース基板の間の界面準位密度が高いため、キャリアをトラップしやすく、よって反転層が形成されることによって発生するRF特性の劣化を抑制できる、つまりRF特性の良好な貼り合わせ基板となる。前記多孔質層としては特に制限されないがポーラスシリコンが好ましい。ポーラスシリコンは表面積が大きいためRF特性に優れた貼り合わせ基板なる。
また、本発明は、前記貼り合わせ基板10の薄膜層5に、少なくともRFデバイス6が形成されたものであることを特徴とする半導体デバイス20を提供する(図2(g)、図3(g)参照)。このような半導体デバイスであれば、良好なRF特性を有し、更なる高機能化を達成できる半導体デバイスとなる。
さらに、本発明は、絶縁膜を介してベース基板とボンド基板を貼り合わせて貼り合わせ基板を製造する方法であって、少なくとも、
前記ベース基板の貼り合わせ面側に多孔質層を形成する多孔質層形成工程と、
該多孔質層の表面及び前記ボンド基板の貼り合わせ面の少なくとも一方に前記絶縁膜を形成する絶縁膜形成工程と、
該絶縁膜を介して前記ベース基板と前記ボンド基板を貼り合わせる貼り合わせ工程と、
貼り合わせられた前記ボンド基板を薄膜化して薄膜層を形成する薄膜化工程とを有することを特徴とする貼り合わせ基板の製造方法を提供する。
本発明の多孔質層形成工程では、準備したベース基板1の貼り合わせ面側に多孔質層2を形成する(図2(a)(b)、図3(a)(b))。本発明の多孔質層形成工程は、特に制限されないが、前記ベース基板1を陽極酸化することで前記ベース基板1の貼り合わせ面側に前記多孔質層2を形成することが好ましい。このような陽極酸化法によれば前記多孔質層2を容易に形成でき、かつ前記多孔質層2の厚さ、多孔度、孔径を基板の用途に応じて容易に制御できるため好ましい。以下、この陽極酸化法を用いた方法について説明する。
本発明の絶縁膜形成工程では、前記多孔質層2の表面及び前記ボンド基板4の貼り合わせ面の少なくとも一方に前記絶縁膜3を形成する(図2(c)、図3(d))。このときの酸化条件、酸化方法は貼り合わせ基板としたときに必要な絶縁膜3の条件によって適宜変化する。前記絶縁膜形成工程としては、例えばベース基板1の多孔質層2がポーラスシリコンであり、又はボンド基板4がシリコン単結晶基板である場合には熱酸化することで酸化膜を形成し、絶縁膜3とすることができる。なお、絶縁膜形成工程において、前記多孔質層の表面及び前記ボンド基板の貼り合わせ面の両方に絶縁膜を形成することも可能である。
本発明の貼り合わせ工程では、前記絶縁膜3を介して前記ベース基板1と前記ボンド基板4を貼り合わせる(図2(e)、図3(e))。また、本発明の貼り合わせ工程では、貼り合わせ後に結合強度を上げるために結合熱処理を行うこともできる。この貼り合わせ工程の条件は特に限定されず、通常の貼り合わせ基板を作製する条件のいずれをも適用することができる。
本発明の薄膜化工程では、前記貼り合わせ工程後に、貼り合わせられた前記ボンド基板4を薄膜化して薄膜層5を形成する(図2(f)、図3(f))。この場合の薄膜化方法としては、研磨による方法も可能であるし、貼り合わせ前に前記ボンド基板4に水素イオンを注入してイオン注入層を形成し、その後熱処理して該イオン注入層で剥離、薄膜化する方法でも良い。
また、本発明では前記薄膜化工程の後、前記薄膜層上にRFデバイスを形成するRFデバイス形成工程を行うことができる。以上のようにして作製された貼り合わせ基板10の薄膜層5の表面側にRFデバイス6をつくり込むことで高性能な高周波用の半導体デバイス20が完成する(図2(g)、図3(g))。本発明の貼り合わせ基板を用いて作製された半導体デバイス20は、優れたRF特性を有し、更なる高機能化を達成できる半導体デバイス20となる。
抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板として、このベース基板に対してHF濃度が25%、電流印加時間が500秒で陽極酸化を行い、厚さが約1000nm、多孔度が約20%の多孔質層を作成した(多孔質層形成工程)。この陽極酸化後に、このベース基板に対して1150℃/Pyro雰囲気で6時間処理を行い、多孔質層を50nm残し、絶縁膜として酸化膜を950nm形成した(絶縁膜形成工程)。このベース基板に、ボンド基板として抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板を貼り合わせ、1150℃で結合熱処理を行った(貼り合わせ工程)。その後、ボンド基板を研磨により薄膜化することでシリコン層厚5μmの薄膜層を形成し(薄膜化工程)、本発明の貼り合わせ基板(A−I)を作製した。
抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板として、このベース基板に対してHF濃度が25%、電流印加時間が10秒で陽極酸化を行い、多孔質層の厚さが約20nm、多孔度が約20%の多孔質層を作成した。また、抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板をボンド基板として、このボンド基板に対して1150℃/Pyro雰囲気で6時間処理を行い、絶縁膜として1000nmの酸化膜を形成した。その後、絶縁膜を介してボンド基板とベース基板とを貼り合わせ、1150℃で結合熱処理を行った。その後、ボンド基板を研磨により薄膜化することでシリコン層厚5μmの薄膜層を形成し、貼り合わせ基板(B−I)とした。
抵抗率100Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板及びボンド基板として用いた以外は実施例1と同様にして、本発明の貼り合わせ基板(C−I)を作製した。
抵抗率100Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板及びボンド基板として用いた以外は実施例2と同様にして、本発明の貼り合わせ基板(D−I)を作製した。
抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板及びボンド基板として用い、絶縁膜形成工程で多孔質層を5nm残し、絶縁膜として酸化膜を995nm形成した以外は実施例1と同様にして、本発明の貼り合わせ基板(E−I)を作製した。
抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板及びボンド基板として用い、絶縁膜形成工程で多孔質層を100nm残し、絶縁膜として酸化膜を900nm形成した以外は実施例1と同様にして、本発明の貼り合わせ基板(F−I)を作製した。
次に、比較例1として、多孔質層形成工程を行わない従来法について説明する。抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板として、このベース基板に対して1150℃/Pyro雰囲気で6時間処理を行い、絶縁膜として1000nmの厚さの酸化膜を形成した(絶縁膜形成工程)。このベース基板に、ボンド基板として抵抗率120Ω・cmのボロンドープ直径150mmシリコン単結晶基板を貼り合わせ、1150℃で結合熱処理を行った(貼り合わせ工程)。その後、ボンド基板を研磨により薄膜化することでシリコン層厚5μmの薄膜層を形成し(薄膜化工程)、貼り合わせ基板(G−I)を作製した。
また、抵抗率90Ω・cmのボロンドープ直径150mmシリコン単結晶基板をベース基板及びボンド基板として用いた以外は実施例1と同様にして、貼り合わせ基板(H−I)を作製した。
また、多孔質層形成工程を行わず、貼り合わせ工程前に、低圧化学気相成長(LPCVD)によりボンド基板にポリシリコン層を50nm堆積した以外は実施例1と同様にして、貼り合わせ基板(I−I)を作製した。
Claims (9)
- ベース基板上に絶縁膜と、該絶縁膜上に薄膜層とを有する貼り合わせ基板であって、少なくとも、前記ベース基板は抵抗率が100Ω・cm以上であり、前記ベース基板と前記絶縁膜との間に多孔質層を有するものであることを特徴とする貼り合わせ基板。
- 前記多孔質層の厚さが5nm以上100nm以下であることを特徴とする請求項1に記載の貼り合わせ基板。
- 前記ベース基板がシリコン基板であること、及び/又は前記薄膜層がシリコンからなるものであることを特徴とする請求項1又は請求項2に記載の貼り合わせ基板。
- 請求項1乃至請求項3いずれか1項に記載の貼り合わせ基板の薄膜層に、少なくともRFデバイスが形成されたものであることを特徴とする半導体デバイス。
- 絶縁膜を介してベース基板とボンド基板を貼り合わせて貼り合わせ基板を製造する方法であって、少なくとも、
前記ベース基板の貼り合わせ面側に多孔質層を形成する多孔質層形成工程と、
該多孔質層の表面及び前記ボンド基板の貼り合わせ面の少なくとも一方に前記絶縁膜を形成する絶縁膜形成工程と、
該絶縁膜を介して前記ベース基板と前記ボンド基板を貼り合わせる貼り合わせ工程と、
貼り合わせられた前記ボンド基板を薄膜化して薄膜層を形成する薄膜化工程とを有することを特徴とする貼り合わせ基板の製造方法。 - 前記多孔質層形成工程において、前記ベース基板を陽極酸化することで前記ベース基板の貼り合わせ面側に前記多孔質層を形成することを特徴とする請求項5に記載の貼り合わせ基板の製造方法。
- 前記ベース基板及び/又は前記ボンド基板として、シリコン基板を用いることを特徴とする請求項5又は請求項6に記載の貼り合わせ基板の製造方法。
- 前記絶縁膜形成工程において、前記多孔質層の表面に前記絶縁膜を形成する場合に、前記多孔質層の一部が残るように前記絶縁膜を形成することを特徴とする請求項5乃至請求項7のいずれか1項に記載の貼り合わせ基板の製造方法。
- 請求項5乃至請求項8のいずれか1項に記載の貼り合わせ基板の製造方法の前記薄膜化工程の後、前記薄膜層上にRFデバイスを形成するRFデバイス形成工程を行うことを特徴とする半導体デバイスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011025674A JP5673170B2 (ja) | 2011-02-09 | 2011-02-09 | 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011025674A JP5673170B2 (ja) | 2011-02-09 | 2011-02-09 | 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012164906A true JP2012164906A (ja) | 2012-08-30 |
JP5673170B2 JP5673170B2 (ja) | 2015-02-18 |
Family
ID=46843982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011025674A Active JP5673170B2 (ja) | 2011-02-09 | 2011-02-09 | 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5673170B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015162842A1 (ja) * | 2014-04-24 | 2015-10-29 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
WO2015162839A1 (ja) * | 2014-04-24 | 2015-10-29 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
WO2016199329A1 (ja) * | 2015-06-09 | 2016-12-15 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
JP2017532758A (ja) * | 2014-08-01 | 2017-11-02 | ソイテック | 無線周波アプリケーションの構造 |
JP2018509002A (ja) * | 2015-03-17 | 2018-03-29 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層 |
JP7464631B2 (ja) | 2019-07-02 | 2024-04-09 | ソイテック | 高周波アプリケーション用の埋め込みポーラス層を含む半導体構造 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000353797A (ja) * | 1999-06-11 | 2000-12-19 | Mitsubishi Electric Corp | 半導体ウエハおよびその製造方法 |
JP2005229062A (ja) * | 2004-02-16 | 2005-08-25 | Canon Inc | Soi基板及びその製造方法 |
JP2007507093A (ja) * | 2003-09-26 | 2007-03-22 | ユニべルシテ・カトリック・ドゥ・ルベン | 抵抗損を低減させた積層型半導体構造の製造方法 |
JP2007507100A (ja) * | 2003-09-26 | 2007-03-22 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体材料製の多層構造を製造するための方法 |
JP2009231376A (ja) * | 2008-03-19 | 2009-10-08 | Shin Etsu Handotai Co Ltd | Soiウェーハ及び半導体デバイスならびにsoiウェーハの製造方法 |
-
2011
- 2011-02-09 JP JP2011025674A patent/JP5673170B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000353797A (ja) * | 1999-06-11 | 2000-12-19 | Mitsubishi Electric Corp | 半導体ウエハおよびその製造方法 |
JP2007507093A (ja) * | 2003-09-26 | 2007-03-22 | ユニべルシテ・カトリック・ドゥ・ルベン | 抵抗損を低減させた積層型半導体構造の製造方法 |
JP2007507100A (ja) * | 2003-09-26 | 2007-03-22 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 半導体材料製の多層構造を製造するための方法 |
JP2005229062A (ja) * | 2004-02-16 | 2005-08-25 | Canon Inc | Soi基板及びその製造方法 |
JP2009231376A (ja) * | 2008-03-19 | 2009-10-08 | Shin Etsu Handotai Co Ltd | Soiウェーハ及び半導体デバイスならびにsoiウェーハの製造方法 |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI610335B (zh) * | 2014-04-24 | 2018-01-01 | Shin Etsu Handotai Co Ltd | 貼合式soi晶圓的製造方法及貼合式soi晶圓 |
WO2015162842A1 (ja) * | 2014-04-24 | 2015-10-29 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
JP2015211074A (ja) * | 2014-04-24 | 2015-11-24 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ |
WO2015162839A1 (ja) * | 2014-04-24 | 2015-10-29 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
JP2015211061A (ja) * | 2014-04-24 | 2015-11-24 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
CN106233425A (zh) * | 2014-04-24 | 2016-12-14 | 信越半导体株式会社 | 贴合式soi晶圆的制造方法 |
US10460983B2 (en) | 2014-04-24 | 2019-10-29 | Shin-Etsu Handotai Co.,Ltd. | Method for manufacturing a bonded SOI wafer |
US10529615B2 (en) | 2014-04-24 | 2020-01-07 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing a bonded SOI wafer and bonded SOI wafer |
USRE49365E1 (en) | 2014-08-01 | 2023-01-10 | Soitec | Structure for radio-frequency applications |
JP2017532758A (ja) * | 2014-08-01 | 2017-11-02 | ソイテック | 無線周波アプリケーションの構造 |
TWI694559B (zh) * | 2015-03-17 | 2020-05-21 | 環球晶圓股份有限公司 | 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層 |
JP2018509002A (ja) * | 2015-03-17 | 2018-03-29 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層 |
US10290533B2 (en) | 2015-03-17 | 2019-05-14 | Globalwafers Co., Ltd. | Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures |
WO2016199329A1 (ja) * | 2015-06-09 | 2016-12-15 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
US10566196B2 (en) | 2015-06-09 | 2020-02-18 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded SOI wafer |
JP2017005078A (ja) * | 2015-06-09 | 2017-01-05 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
JP7464631B2 (ja) | 2019-07-02 | 2024-04-09 | ソイテック | 高周波アプリケーション用の埋め込みポーラス層を含む半導体構造 |
Also Published As
Publication number | Publication date |
---|---|
JP5673170B2 (ja) | 2015-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2709140B1 (en) | Method for producing laminated substrate having insulating layer at portion of substrate | |
JP5673170B2 (ja) | 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 | |
US9553013B2 (en) | Semiconductor structure with TRL and handle wafer cavities | |
US8466538B2 (en) | SOI wafer, semiconductor device, and method for manufacturing SOI wafer | |
US8481405B2 (en) | Trap rich layer with through-silicon-vias in semiconductor devices | |
KR100878061B1 (ko) | 복합물 기판의 제조방법 | |
JP5532680B2 (ja) | Soiウェーハの製造方法およびsoiウェーハ | |
KR20120087188A (ko) | 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조 | |
TW201411810A (zh) | 薄膜型塊體聲波共振器之cmos製作 | |
TWI610336B (zh) | 一種薄膜的製備方法 | |
JP6174756B2 (ja) | Soi基板の製造方法 | |
JP2019501524A (ja) | 絶縁体上半導体基板 | |
JP2015060887A (ja) | Soiウェーハの製造方法及び貼り合わせsoiウェーハ | |
JP6070487B2 (ja) | Soiウェーハの製造方法、soiウェーハ、及び半導体デバイス | |
JP2011029594A (ja) | Soiウェーハの製造方法及びsoiウェーハ | |
US11495488B2 (en) | Method for manufacturing bonded SOI wafer and bonded SOI wafer | |
JP2014138097A (ja) | GeOIウェーハの製造方法 | |
JP3754818B2 (ja) | 半導体基板の作製方法 | |
KR20170103652A (ko) | Soi 기판 및 그 제조방법 | |
RU2660212C1 (ru) | Способ изготовления диэлектрической изоляции | |
RU2554298C1 (ru) | Способ получения многослойной структуры пористый кремний на изоляторе | |
JP2023054965A (ja) | シリコンウエーハ及びsoiウエーハ並びにそれらの製造方法 | |
TW202245003A (zh) | 半導體基板及其製造方法 | |
JPH05206467A (ja) | 絶縁ゲート型電界効果トランジスタ、それを用いた半導体装置、及び製造方法 | |
CN115910908A (zh) | 半导体结构的制作方法以及半导体结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140225 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140410 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141215 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5673170 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |