TWI694559B - 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層 - Google Patents

用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層 Download PDF

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Abstract

用於絕緣體上半導體(例如，絕緣體上矽(SOI))結構之製造之單晶半導體處置基板經蝕刻，以於晶圓之前表面區域中形成多孔層。經蝕刻區域經氧化且接著填充有可係多晶或非晶之半導體材料。表面經拋光以使其呈現可接合至一半導體施體基板。於經拋光表面上執行層轉移，因此產生具有4個層之絕緣體上半導體(例如，絕緣體上矽(SOI))結構，該4個層係：處置基板、包括經填充孔之複合層、介電層(例如，掩埋氧化物)，及裝置層。結構可用作製作射頻晶片過程中之初始基板。所得晶片具有經抑制寄生效應，特定言之，在掩埋氧化物下方無經誘發之導電通道。

Description

用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層 相關申請案之交叉參考
本申請案主張在2015年3月17日申請之美國臨時專利申請案第62/134,179號之優先權，該美國臨時專利申請案之全部揭示內容藉此以全文引用之方式併入。
本發明大體上係關於半導體晶圓製造領域。更特定言之，本發明係關於一種製備用於一絕緣體上半導體(例如，絕緣體上矽)結構之製造之一處置基板之方法，且更特定言之，係關於一種用於產生一電荷捕捉層於該絕緣體上半導體結構之處置晶圓中之方法。
通常自一單晶錠(例如，一矽錠)製備半導體晶圓，該單晶錠經修整及研磨以具有一或多個平邊(flat)或凹痕(notch)用於隨後程序中之晶圓之合適取向。接著，將晶錠切割成個別晶圓。雖然本文將參考由矽構造之半導體晶圓，然其他材料亦可用於製備半導體晶圓，諸如鍺、碳化矽、矽鍺、砷化鎵及族III與族V元素之其他合金(諸如氮化鎵或磷化銦)或族II與族VI元素之合金(諸如硫化鎘或氧化鋅)。
半導體晶圓(例如，矽晶圓)可用於複合層結構之製備。一複合層結構(例如，一絕緣體上半導體，且更特定言之，一絕緣體上矽(SOI) 結構)通常包括一處置晶圓或層、一裝置層及介於該處置層與該裝置層之間之一絕緣(即，介電)膜(通常係一氧化層)。一般言之，裝置層介於0.01微米與20微米厚之間，諸如介於0.05微米與20微米厚之間。厚膜裝置層可具有介於約1.5微米與約20微米之間之一裝置層厚度。薄膜裝置層可具有介於約0.01微米與約0.20微米之間之一厚度。一般言之，藉由放置兩個晶圓呈親密接觸藉此由范德華力(van der Waal’s forces)起始接合，其後接著一熱處理以增強該接合來產生複合層結構(諸如絕緣體上矽(SOI)、藍寶石上矽(SOS)及石英上矽)。退火可將終端矽醇基轉化成介於兩個界面之間之矽氧烷接合，藉此增強該接合。
在熱退火之後，經接合結構經受進一步處理以移除施體晶圓之一實質部分來達成層轉移。例如，可使用晶圓薄化技術(例如，蝕刻或研磨)，通常稱為背蝕刻SOI(即，BESOI)，其中一矽晶圓黏結至處置晶圓，且接著緩慢地蝕刻掉直至處置晶圓上僅一薄矽層剩餘。參閱(例如)美國專利案第5,189,500號(該案之揭示內容以宛如全文闡述引用之方式併入本文中)。此方法係耗時的且價格昂貴、浪費基板之一者且通常對薄於數微米厚之層不具有適合厚度均勻性。
達成層轉移之另一共同方法利用一氫植入，其後接著經熱誘發之層分割。將粒子(原子或經離子化原子，例如氫原子或氫原子與氦原子之一組合)植入於施體晶圓之前表面下方之一特定深度處。經植入粒子形成施體晶圓中處於其等植入之特定深度處之一分裂面。清潔施體晶圓之表面以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染物，諸如硼化合物。
接著，將施體晶圓之前表面接合至一處置晶圓以透過一親水接合程序形成一經接合晶圓。在接合之前，藉由將晶圓之表面暴露於含有(例如)氧氣或氮氣之電漿來使施體晶圓及/或處置晶圓活化。暴露於電漿在通常稱為表面活化之一程序中修改表面之結構，其中活化程序 使施體晶圓及處置晶圓之一者或兩者之表面呈現親水性。晶圓之表面可由一濕式處理(諸如一SC1清潔或氫氟酸)額外地化學活化。濕式處理及電漿活化可依序發生，或晶圓可經受僅一處理。接著，晶圓被按壓在一起，且一接合形成於其間。此接合相對較弱(此歸因於范德華力)，且必須在進一步處理可發生之前被增強。
在一些程序中，藉由加熱或退火經接合晶圓對來增強介於施體晶圓與處置晶圓(即，一經接合晶圓)之間之親水接合。在一些程序中，晶圓接合可發生於低溫(諸如介於大約300℃與大約500℃之間)下。升高溫度引起介於施體晶圓與處置晶圓之鄰接表面之間之共價接合之形成，因此固化介於施體晶圓與處置晶圓之間之接合。與經接合晶圓之加熱或退火同時，先前植入於施體晶圓中之粒子使分裂面弱化。
接著，施體晶圓之一部分沿分裂面自經接合晶圓分離(即，分裂)以形成SOI晶圓。可藉由將經接合晶圓放置於一配件中來實施分裂，在配件中機械力垂直施加於經接合晶圓之相對側，以提拉施體晶圓之一部分以與經接合晶圓間隔開。根據一些方法，吸力杯用於施加機械力。藉由將一機械楔形物應用於位於分裂面處之經接合晶圓之邊緣處以起始沿著分裂面一裂紋之傳播來起始施體晶圓之部分之分離。接著，由吸力杯施加之機械力自經接合晶圓提拉施體晶圓之部分，因此形成一SOI晶圓。
根據其他方法，經接合對可反之經受一時間週期之一升高溫度以分離施體晶圓之部分與經接合晶圓。暴露於升高溫度引起裂紋沿分裂面起始及傳播，因此分離施體晶圓之一部分。裂紋形成，此歸因於來自由奧斯特瓦爾德成熟(Ostwald ripening)成長之經植入離子之孔隙之形成。該等孔隙填充有氫氣及氦氣。該等孔隙變成薄板。薄板中之加壓氣體傳播微腔及微裂紋，其使植入面上之矽弱化。若退火在合適 時間停止，則經弱化接合晶圓可由一機械程序分裂。然而，若熱處理繼續一較長持續時間及/或處於一較高溫度下，則微裂紋傳播達到其中所有裂紋沿著分裂面合併之位準，因此分離施體晶圓之一部分。此方法允許轉移層之更好均勻性且允許施體晶圓之回收，但通常需要將經植入及經接合對加熱至接近500℃之溫度。
用於RF相關裝置(諸如天線開關)之高電阻率絕緣體上半導體(例如，絕緣體上矽)晶圓之使用在成本及整合方面提供相對於傳統基板之優點。當導電基板用於高頻應用時為減少寄生電力損失且使固有諧波失真最小化，需要(但非足夠)使用具有一高電阻率之基板晶圓。據此，用於一RF裝置之處置晶圓之電阻率通常大於約500Ohm-cm。現參考圖1，一絕緣體上矽結構2包括一極高電阻率矽晶圓4、一掩埋氧化(BOX)層6及一矽裝置層10。此一基板易於形成高導電率電荷反轉或累積層12於BOX/處置界面處，引起自由載子(電子或電洞)之產生，當裝置操作於RF頻率下時此減少基板之有效電阻率且引起寄生電力損失及裝置非線性。此等反轉/累積層可歸因於BOX固定電荷、氧化捕捉電荷、界面捕捉電荷及甚至施加於裝置本身之DC偏壓。
因此，需要一種方法來捕捉任何誘發反轉或累積層中之電荷，使得即使在極近表面區域中維持基板之高電阻率。已知介於高電阻率處置基板與掩埋氧化物(BOX)之間之電荷捕捉層(CTL)可改良使用SOI晶圓製作之RF裝置之效能。已提出形成此等高界面捕捉層之若干方法。例如，現參考圖2，產生具有用於RF裝置應用之一CTL之一絕緣體上半導體20(例如，一絕緣體上矽或SOI)之方法之一者係基於將一未摻雜多晶矽膜28沈積於具有高電阻率之一矽基板22上且接著形成一個氧化物堆疊24及頂部矽層26於其上。一多晶矽層28用作介於矽基板22與掩埋氧化層24之間之一高缺陷率層。參閱圖2，其描繪一多晶矽膜用作介於一絕緣體上矽結構20中之一高電阻率基板22與掩埋氧化層 24之間之一電荷捕捉層28。一替代方法係植入重離子以產生一近表面損壞層。裝置(諸如射頻裝置)建於頂部矽層26中。
已在學術研究中證明介於氧化物與基板之間的多晶矽層改良裝置隔離、減小傳輸線損失，且減少諧波失真。請參閱(例如)：1999年H.S.Gamble等人之「Low-loss CPW lines on surface stabilized high resistivity silicon」(微波導波快報(Microwave Guided Wave Lett.)，9(10)，第395至397頁)、2004年D.Lederer、R.Lobet及J.-P.Raskin之「Enhanced high resistivity SOI wafers for RF applications」(IEEE國際SOI會議(IEEE Intl.SOI Conf.)，第46至47頁)、2005年D.Lederer及J.-P.Raskin之「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity」(IEEE電子裝置快報(IEEE Electron Device Letters)，第26卷，第11期，第805至807頁)、2006年D.Lederer、B.Aspar、C.Laghaé及J.-P.Raskin之「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate」(IEEE國際SOI會議(IEEE International SOI Conference)，第29至30頁)及2008年Daniel C.Kerr等人之「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」(2008年，RF系統中之矽單片式積體電路(Silicon Monolithic Integrated Circuits in RF Systems，2008.，SiRF 2008)(IEEE主題會議(IEEE Topical Meeting))，第151至154頁)。
多晶矽電荷捕捉層的性質取決於絕緣體上半導體(例如，絕緣體上矽)受到的熱處理。隨此等方法出現之一問題在於，層及界面中的缺陷密度易於退火，且隨著晶圓經受製造晶圓且在其上建立裝置所需要的熱程序而對電荷捕捉變得不太有效。據此，多晶矽CTL之有效性取決於SOI受到的熱處理。實務上，SOI製作及裝置處理的熱預算太 高，使得習知多晶矽中之電荷捕捉基本上被消除。此等膜之電荷捕捉效率變得極低。
在一態樣中，本發明之目的係提供一種製造具有熱穩定電荷捕捉層之絕緣體上半導體(例如，絕緣體上矽)晶圓的方法，熱穩定電荷捕捉層保護電荷捕捉效率，且顯著改良完整RF裝置的效能。
簡略地，本發明係關於一種多層結構。該多層結構包括：一單晶半導體處置基板，其包括：兩個主要大體上平行表面，其中一者係該單晶半導體處置基板之一前表面，且另一者係該單晶半導體處置基板之一背表面；一圓周邊緣，其結合該單晶半導體處置基板之該前表面與該背表面；一中心面，其介於該單晶半導體處置基板之該前表面與該背表面之間；一前表面區域，其具有如自該前表面且朝向該中心面量測之一深度D；及一塊體區域，其介於該單晶半導體處置基板之該前表面與該背表面之間，其中該前表面區域包括孔，該等孔之各者包括一底表面及一側壁表面，且進一步其中該等孔經填充有一非晶半導體材料、一多晶半導體材料或一半導體氧化物；一介電層，其與該單晶半導體處置基板之該前表面接觸；及一單晶半導體裝置層，其與該介電層接觸。
本發明進一步係關於一種形成一多層結構之方法。該方法包括：使一單晶半導體處置基板之一前表面與一蝕刻溶液接觸，以藉此將孔蝕刻至該單晶半導體處置基板之一前表面區域中，其中該單晶半導體處置基板包括：兩個主要大體上平行表面，其中一者係該單晶半導體處置基板之該前表面，且另一者係該單晶半導體處置基板之一背表面；一圓周邊緣，其結合該單晶半導體處置基板之該前表面與該背表面；一中心面，其介於該單晶半導體處置基板之該前表面與該背表面之間；該前表面區域，其具有如自該前表面且朝向該中心面量測之 一深度D；及一塊體區域，其介於該單晶半導體處置基板之該前表面與該背表面之間，其中該等孔之各者包括一底表面及一側壁表面；使該等孔之各者之該底表面及該側壁表面氧化；使具有該經氧化底表面及該經氧化側壁表面之該等孔之各者經填充有非晶半導體材料、多晶半導體材料或一半導體氧化物；及將一單晶半導體施體基板之一前表面上之一介電層接合至該單晶半導體處置基板之該前表面，以藉此形成一經接合結構，其中該單晶半導體施體基板包括：兩個主要大體上平行表面，其中一者係該半導體施體基板之該前表面，且另一者係該半導體施體基板之一背表面；一圓周邊緣，其結合該半導體施體基板之該前表面及該背表面；及一中心面，其介於該半導體施體基板之該前表面與該背表面之間。
將部分明白且在下文部分指出本發明之其他目的及特徵。
2:絕緣體上矽結構
4:極高電阻率矽晶圓
6:掩埋氧化層
10:矽裝置層
12:高導電率電荷反轉或累積層
20:絕緣體上半導體/絕緣體上矽結構
22:矽基板/高電阻率基板
24:氧化物堆疊/掩埋氧化層
26:頂部矽層
28:多晶矽層/未摻雜多晶矽膜/電荷捕捉层
40:絕緣體上半導體結構/絕緣體上矽結構/最後結構/絕緣體上半導體複合結構/絕緣體上矽複合結構
42:單晶半導體處置基板/基板/處置基板/半導體處置基板
44:多孔層/經填充孔之複合層/複合膜/多孔複合層區域
46:介電層
48:單晶半導體裝置層/半導體裝置層
100:單晶半導體處置基板
102:孔
104:半導體材料
圖1係包括一高電阻率基板及一掩埋氧化層之一絕緣體上矽晶圓之一描繪。
圖2係根據先前技術之一絕緣體上矽晶圓之一描繪，該SOI晶圓包括介於一高電阻率基板與一掩埋氧化層之間之一多晶矽電荷捕捉層。
圖3係根據本發明之一絕緣體上矽晶圓之一描繪，該SOI晶圓包括介於一高電阻率基板與一掩埋氧化層之間之一多孔電荷捕捉層。
圖4A至圖4C描繪根據本發明製備一絕緣體上半導體結構之程序。
根據本發明，提供一種用於產生一電荷捕捉層於一單晶半導體處置基板(例如，一單晶半導體處置晶圓(諸如一單晶矽處置晶圓))上之方法。包括電荷捕捉層之單晶半導體處置晶圓在一絕緣體上半導體 (例如，絕緣體上矽)結構之產生中係有用的。根據本發明，單晶半導體處置晶圓中之電荷捕捉層形成於近氧化界面之區域處。有利地，本發明之方法提供一電荷捕捉層，其相對於熱處理(諸如絕緣體上半導體基板之產生及裝置製造中之隨後熱程序步驟)係穩定的。
在本發明之一些實施例中，且參考圖3，一單晶半導體處置基板42(即，一單晶矽處置基板)經製備用於一絕緣體上半導體(例如，絕緣體上矽)結構40之製造。在一些實施例中，單晶半導體處置基板42經蝕刻以形成一多孔層44於基板42之前表面區域中。蝕刻程序增大單晶半導體處置基板42之前表面區域中之暴露表面面積。在一些實施例中，單晶半導體處置基板42經電化學地蝕刻以形成一多孔層於基板之前表面區域中。在將經蝕刻表面乾燥並暴露於包括氧氣之一環境大氣(例如，空氣)之後，多孔膜之經暴露、經蝕刻表面氧化。在一些實施例中，在乾燥之後暴露於空氣可使孔之表面充分氧化。在一些實施例中，該等孔可經陽性氧化或熱氧化。在一些實施例中，視情況包括一氧化膜之經蝕刻多孔區域填充有半導體材料。在一些實施例中，視情況包括一氧化膜之經蝕刻多孔區域填充有相同於單晶半導體處置基板之類型之半導體材料。在一些實施例中，該單晶半導體處置基板包括一單晶矽處置基板，且該經蝕刻多孔區域填充有矽。在一些實施例中，多晶矽經沈積以填充孔於多孔層中。在一些實施例中，非晶矽經沈積以填充孔於多孔層中。在一些實施例中，經蝕刻多孔區域可經氧化以藉此使孔填充有半導體氧化物(例如，二氧化矽)。包括經填充孔之結構之表面可經拋光以使表面可接合。例如，經填充結構可包括單晶半導體處置基板之前表面上之一過剩層之填充材料。該過剩層之填充材料可經拋光以藉此使處置基板之前表面呈現可接合。
所得處置基板42適用於一絕緣體上半導體(例如，絕緣體上矽)結構40之製造。於經拋光表面上執行層轉移，因此產生包括處置基板 42、包括經填充孔之複合層44、一介電層46(例如，掩埋氧化物)及一單晶半導體裝置層48(例如，源自一單晶矽施體基板之一矽層)之一絕緣體上半導體(例如，絕緣體上矽)結構40。本發明之絕緣體上半導體(例如，絕緣體上矽)結構40可用作在製作射頻晶片中之一初始基板。所得晶片具有抑制寄生效應。特定言之，包括根據本發明之方法製備之處置基板42之一絕緣體上半導體(例如，絕緣體上矽)結構40在掩埋氧化物下方不具有誘發導電通道。
根據本發明之方法，藉由製作一多孔層、使該等孔之暴露壁氧化，且使該等孔再填充有沈積半導體(例如，矽)或藉由使該等孔再填充有半導體氧化物(例如，二氧化矽)來獲得單晶半導體處置基板42之前表面區域中之一複合膜44。所得複合膜44適合用作SOI晶圓中之一熱穩定捕捉富集層。熱穩定係一正規多晶矽(其係一習知電荷捕捉層)與本發明中之複合膜44之間之一基本差異。就此言之，使包括一習知電荷捕捉層之一結構退火(其可發生於隨後熱程序步驟期間)將系統驅動至一較低自由能態。當多晶矽係電荷捕捉層時，存在與晶界相關聯之能量，晶界透過使晶界之區域最小化來變得最小化。此降低多晶矽作為一電荷捕捉層的總有效度。當本發明之一複合膜係製備為一電荷捕捉層時，氧化壁將該膜劃分成晶粒，且粗化需要該等壁之溶解。此需要高於1100℃溫度。據此，單晶半導體處置基板之前表面區域中之複合膜在所要溫度範圍中係熱穩定的。
用於本發明中之基板包含一半導體處置基板(例如，一單晶半導體處置晶圓)及一半導體施體基板(例如，一單晶半導體施體晶圓)。一絕緣體上半導體複合結構40中之半導體裝置層48源自單晶半導體施體晶圓。藉由晶圓薄化技術(諸如蝕刻一半導體施體基板)或藉由使包括一損壞面之一半導體施體基板分裂，半導體裝置層48可被轉移至半導體處置基板42上。一般言之，單晶半導體處置晶圓及單晶半導體施體 晶圓包括兩個主要(大體上)平行表面。平行表面之一者係基板之一前表面，且另一平行表面係該基板之一背表面。基板包括：一圓周邊緣，其結合該前表面與該背表面；一塊體區域，其介於該前表面與該背表面之間；及一中心面，其介於該前表面與該背表面之間。該等基板額外包括垂直於中心板之一假想中心軸，及自該中心軸延伸至圓周邊緣之一徑向長度。另外，因為半導體基板(例如，矽晶圓)通常具有某一總厚度變動(TTV)、扭曲及彎曲，故前表面上的每點與背表面上之每點之間的中點可能不能精確地落在一面內。然而，作為一實際問題，TTV、扭曲及彎曲通常太輕微，使得對一緊靠接近，該等中點據說可落在一假想中心面(其介於前表面與背表面之間之大約等距)內。
在如本文所描述之任何操作之前，基板之前表面及背表面可實質上係同樣的。僅為方便起見且通常為區分在哪個表面上執行本發明之方法之操作，一表面稱為一「前表面」或一「背表面」。在本發明之背景內容中，一單晶半導體處置基板(例如，一單晶矽處置晶圓)之一「前表面」指成為經接合結構之一內表面的基板之主要表面。電荷捕捉層形成於此前表面上。另外，單晶半導體處置基板可視為具有含如自處置基板之前表面且朝向中心面量測之一深度D之一前表面區域。長度D界定根據本發明之方法形成之多孔複合層區域44之深度。深度D可如自單晶半導體處置基板之前表面朝向中心面所量測之介於約0.1微米與約50微米之間變動，諸如介於約0.3微米與約20微米之間、諸如介於約1微米與約10微米之間、諸如介於約1微米與約5微米之間。一單晶半導體處置基板(例如，一處置晶圓)之一「背表面」指成為經接合結構之一外表面之主要表面。類似地，一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「前表面」指成為經接合結構之一內表面的單晶半導體施體基板之主要表面。一單晶半導體施體基板之前表面通常包括一介電層46，其包括一或多個絕緣層。介電層46可 包括一個二氧化矽層，其形成掩埋氧化(BOX)層於最後結構40中。一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「背表面」指成為經接合結構之一外表面之主要表面。在習知接合及晶圓薄化步驟完成之後，單晶半導體施體基板形成絕緣體上半導體(例如，絕緣體上矽)複合結構40之半導體裝置層48。
單晶半導體處置基板及單晶半導體施體基板可係單晶半導體晶圓。在較佳實施例中，半導體晶圓包括自由下列各物組成之群組選出之一半導體材料：矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、銦鎵砷化物、鍺及其等之組合。本發明之單晶半導體晶圓(例如，單晶矽處置晶圓及單晶矽施體晶圓)通常具有至少約150mm、至少約200mm、至少約300mm或至少約450mm之一標稱直徑。晶圓厚度可自約250微米至約1500微米變動，諸如介於約300微米與約1000微米之間，適當地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可係約725微米。
在特定較佳實施例中，單晶半導體晶圓包括單晶矽晶圓，其已自根據習知丘克拉斯基(Czochralski)晶體生長方法或浮區(float zone)生長方法生長之一單晶錠切割。此等方法，以及標準矽切割、磨薄、蝕刻及拋光技術揭示於(例如)1989年F.Shimura之Semiconductor Silicon Crystal Technology(學術出版社(Academic Press))及1982年之Silicon Chemical Etching(J.Grabmaier編輯)(紐約施普林格出版社(Springer-Verlag))(以引用方式併入本文)中。較佳地，由熟悉此項技術者已知之標準方法拋光及清潔該等晶圓。參閱(例如)W.C.O’Mara等人之Handbook of Semiconductor Silicon Technology，諾伊斯出版社。若需要，晶圓可清潔於(例如)一標準SC1/SC2溶液中。在一些實施例中，本發明之單晶矽晶圓係自根據習知丘克拉斯基(「Cz」)晶體生長方法生長之一單晶錠切割之單晶矽晶圓，其通常具有至少約150 mm、至少約200mm、至少約300mm或至少約450mm之一標稱直徑。較佳地，單晶矽處置晶圓與單晶矽施體晶圓兩者皆具有無表面缺陷(諸如刮痕、大粒子等等)之經鏡面拋光之前表面光潔度。晶圓厚度可自約250微米至約1500微米不等，諸如介於約300微米與約1000微米之間，適當地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可係約725微米。
在一些實施例中，單晶半導體處置基板及單晶半導體施體基板(即，單晶半導體處置晶圓及單晶半導體施體晶圓)包括通常由丘克拉斯基生長方法達成之濃度中之間隙氧。在一些實施例中，半導體晶圓包括介於約4PPMA與約18PPMA之間之一濃度中之氧。在一些實施例中，半導體晶圓包括介於約10PPMA與約35PPMA之間之一濃度中之氧。較佳地，單晶矽處置晶圓包括不大於約10ppma之一濃度中之氧。可根據SEMI MF 1188-1105量測間隙氧。
單晶半導體處置基板可具有可由丘克拉斯基或浮區方法獲得之任何電阻率。在一些實施例中，單晶半導體處置基板具有一相對低之最小塊體電阻率，諸如小於約100ohm-cm、小於約50ohm-cm、小於約1ohm-cm、小於約0.1ohm-cm或甚至小於約0.01ohm-cm。在一些實施例中，單晶半導體處置基板具有一相對低之最小塊體電阻率，諸如小於約100ohm-cm、或介於約1ohm-cm與約100ohm-cm之間。低電阻率晶圓可包括電活性摻雜劑，諸如硼(p型)、鎵(p型)、磷(n型)、銻(n型)及砷(n型)。
在一些實施例中，單晶半導體處置基板具有一相對高之最小塊體電阻率。通常自由丘克拉斯基方法或浮區方法生長之單晶錠切割高電阻率晶圓。高電阻率晶圓可包括通常呈極低濃度之電活化摻雜劑，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。Cz生長矽晶圓可經受一熱退火於自約600℃至約1000℃不等之一 溫度下以湮沒由在晶體生長期間併入之氧引起之熱施體。在一些實施例中，單晶半導體處置晶圓具有至少100Ohm-cm、至少約500Ohm-cm、至少約1000Ohm-cm或甚至至少約3000Ohm-cm之一最小塊體電阻率，諸如介於約100Ohm-cm與約100,000Ohm-cm之間或介於約500Ohm-cm與約100,000Ohm-cm之間或介於約1000Ohm-cm與約100,000Ohm-cm之間或介於約500Ohm-cm與約10,000Ohm-cm之間或介於約750Ohm-cm與約10,000Ohm-cm之間、介於約1000Ohm-cm與約10,000Ohm-cm之間、介於約2000Ohm-cm與約10,000Ohm-cm之間、介於約3000Ohm-cm與約10,000Ohm-cm之間或介於約3000Ohm-cm與約5,000Ohm-cm之間。在一些實施例中，高電阻率單晶半導體處置基板可包括一p型摻雜劑，諸如硼、鎵、鋁或銦。在一些實施例中，高電阻率單晶半導體處置基板可包括一n型摻雜劑，諸如磷、銻或砷。本技術領域已知用於製備高電阻率晶圓之方法，且可自商業供應商(諸如SunEdison Semiconductor Ltd.(St.Peters，MO；先前之MEMC Electronic Materials，Inc.))獲得此等高電阻率晶圓。
在一些實施例中，單晶半導體處置晶圓表面可由一噴砂程序或由一腐蝕蝕刻有意地損壞。
歸因於一高電阻率半導體(例如，高電阻率矽)用作處置基板材料，在一些實施例中，一p型摻雜劑可在多孔矽形成之前植入至處置基板之背側上之一區域中以促進用於多孔矽之形成必要之電洞之形成。可藉由植入摻雜劑(諸如硼)一淺深度於晶圓之背側上且使晶圓經受一植入退火來實現此。植入之深度足夠淺且晶圓之厚度足夠大，使得在多層絕緣體上半導體結構(例如，絕緣體上矽)之熱處理過程中，在裝置製造線中，摻雜劑不擴散足夠靠近電荷捕捉層界面以減弱此區域中之矽之電阻率，其對良好RF效能係必要的。
對於極高電阻率n型處置基板，可需要背側照明以產生用於多孔 矽形成之電洞。在一些實施例中，低摻雜n型晶圓用於此應用中，且來自背側之照明可有利地用於控制平均多孔直徑。在無照明之情況下，孔可具有大於100nm之過度直徑。對於n型摻雜矽，孔大小及孔間間隙兩者可減小至約5nm，且孔網路通常看起來極均質且互連。隨著增加照明，孔大小及孔間間隙增加，而特定表面區域減小。結構變為各向異性的，其中長孔隙垂直於表面延伸。
在一些實施例中，半導體處置晶圓之前表面經處理以形成一多孔層。可藉由使一單晶半導體處置基板之前表面與一蝕刻溶液接觸來形成多孔層。在一些實施例中，蝕刻溶液包括一水性氫氟酸溶液。可加入酒精(諸如乙醇或異丙醇)及表面活化劑(諸如十二烷基硫酸鈉及CTEC)。隨著多孔矽(p-Si)產生於電池之陽極處，氫氣泡產生。此等氣泡黏合於生長p-Si表面之表面。此等氣泡用作遮罩，從而阻擋電流流動及HF之進入。酒精(諸如乙醇或異丙醇)及表面活化劑(諸如十二烷基硫酸鈉及CTEC)有助於減小此效應。典型電解質可係1：1：1(HF：水：酒精)，其他實例係3：1(HF：酒精)。在一些實施例中，處置晶圓電化學地蝕刻於(例如)一特夫綸(Teflon)電池中之一氫氟酸溶液。一此商業可用電池係可自AMMT GmbH購買之多孔矽蝕刻之濕式蝕刻雙電池。電化學蝕刻發生於足以將孔蝕刻至單晶半導體處置基板之一前表面區域中之條件下。多孔矽之性質(諸如多孔性、厚度、孔直徑或微結構)取決於陽極氧化條件。此等條件包含HF濃度、電流密度、晶圓類型及電阻率、陽極氧化持續時間、照明、溫度及乾燥條件。選擇合適條件以獲得一所要多孔性及孔大小描述於先前技術領域中，例如，由O.Bisi、S.Ossicini、L.Pavesi之「Porous silicon：a quantum sponge structure for silicon based optoelectronics」(表面科學報告(Surface Science Reports)，第38卷(2000年)，第1至126頁)。在一些實施例中，電流密度可介於約5mA/cm2與約800mA/cm2之間之範圍 內。在一些實施例中，蝕刻持續時間可介於約1分鐘與約30分鐘之間。浴溫通常維持於室溫。
多孔性(即，孔密度)通常隨著電流密度之增加而增加。另外，對於一固定電流密度，多孔性隨著增加HF濃度而減小。在具有固定HF濃度及電流密度之情況下，多孔性隨厚度而增加且深度中之多孔性梯度發生。此發生係因為多孔矽層於HF中之額外化學溶解。層愈厚，陽極氧化時間愈長，且Si於HF中達到溶解之滯留愈長，經化學溶解地多孔矽之質量愈高。此效應對輕度摻雜Si更為重要，而其對重度摻雜Si幾乎可忽略，此係因為減小之特定表面區域。
前表面區域可經蝕刻至成如自單晶半導體處置基板之前表面朝向孔之底表面所量測之介於約0.1微米與約50微米之間之一平均深度，諸如介於約0.3微米與約20微米之間、諸如介於約1微米與約10微米之間、諸如介於約1微米與約5微米之間。該等孔之各者在形狀方面接近管狀或圓柱形，諸如該等孔包括一底表面及一側壁表面。孔形狀可隨孔之不同顯著變動。參閱圖4A，其係對包括若干孔102之一單晶半導體處置基板100之一前表面區域之一描繪。此圖描繪大孔矽。具有接近圓柱形之孔可視為具有如在沿著孔側壁之任何點處所量測之介於約1奈米與約1000奈米之間之一平均直徑，諸如介於約2奈米與約200奈米之間。在一些實施例中，前表面區域可藉由孔密度來描繪其特性，即，孔之總體積作為前表面區域之總體積之介於約5%與約80%之間之某百分比，諸如介於約5%與約50%之間。在一些實施例中，前表面區域可藉由孔密度來描繪其特性，即，孔之總體積作為前表面區域之總體積之介於約5%與約35%之間之某百分比，諸如介於約5%與約25%之間。在一特定實施例中，一晶圓可電化學地蝕刻於具有電流密度20mA/cm2之50%乙醇/50%氫氟酸(48wt%)之一溶液中且之後清洗於去離子水中。蝕刻時間自1min至20min而變動，因此導致層厚 度介於約0.3微米至約1.5微米之間。膜通常展示深黑色。其他電解質組合物可由熟悉如上文列舉審查中所描述之熟悉此項技術者恰當地選擇。
在一些實施例中，包括其前表面區域中之一多孔層之單晶半導體處置基板可經受乾燥於含有環境大氣之一氧氣中。乾燥操作視情況由一濕清潔及一清洗先行進行，且視情況可經多次清洗及清潔。在一些實施例中，處置基板經受清洗，其後接著轉移至濕清潔及清洗站，使用去離子水清洗，接著乾燥於含有環境大氣(諸如空氣或經淨化氧氣)之一氧氣中。在乾燥之後，該等孔之整個側壁表面經氧化以厚度約係1nm之所謂之原生氧化物結束。若乾燥/氧化執行於室溫下，則其通常花費一些時間(例如，高達一小時)，此乃因在氫氟酸浴之後，表面係由氫氣終止成疏水的。進一步氫氣逐漸自表面解吸以允許其氧化。清潔亦可執行於用於如RCA-清潔、食人魚(Piranha)清潔或臭氧水中之清潔之半導體工業之濕清潔溶液中。在此案例中，一化學氧化物形成於孔壁表面上，其通常厚於原生氧化物，高達幾奈米。
在一些實施例中，原生氧化層可進一步經氧化以形成一較厚氧化層。此可由此項技術中已知之手段實現，諸如熱氧化(其中暴露之半導體材料之一些部分將被消耗)、CVD氧化物沈積或電漿氧化物沈積。
在一些實施例中，包括孔之單晶半導體處置基板(例如，一單晶矽處置晶圓)可經熱氧化於一爐(諸如一ASM A400)中。溫度可於一氧化環境中自750℃至1200℃變動。氧化環境大氣可係惰性氣體(諸如Ar或N2)與O2之一混合物。氧含量可自1%至10%(或更高)變動。在一些實施例中，氧化環境大氣可高達100%(一「乾式氧化」)。在一例示性實施例中，半導體處置晶圓可負載至一垂直爐(諸如一A400)中。溫度由N2及O2之一混合物漸增至氧化溫度。在已獲得所要氧化物厚度之後，O2關閉且爐溫度減小且晶圓自爐取下。熱氧化可用於使具有低多 孔性之多孔膜填充有半導體氧化物(例如，二氧化矽)。
高度多孔膜之熱氧化係不期望的，此乃因其可導致介於相鄰孔之間之矽壁之斷裂，因此降低產率。電漿氧化可經使用，導致孔之側壁上之二氧化矽膜之厚度取決於電漿條件(如頻率及電力)而自10nm至20nm不等。電漿氧化由在一封閉室中(通常在真空下)產生一氧氣電漿組成。電漿可由微波、r.f.(射頻)或d.c.(直流)電漿產生器產生。電漿產生器亦可稱為電漿增強型化學汽相沈積反應器(PECVD反應器)。
在一些實施例中，多孔矽上之一氧化膜可由陽極氧化(anodic oxidation)(通常稱為陽極氧化(anodization)(例如鋁之陽極氧化))產生。使用相同多孔矽電化學電池完成此。然而，電解質經改變成稀釋硫酸(濃縮硫酸用於鋁陽極氧化)。對於多孔矽，文獻建議使用1M H2SO4。若電流極高，則酸化可發生。氧化電解質(諸如硫酸)中高電流下之孔之側壁及底部之表面之氧化稱為電漿電解氧化。然而，電流係直流，且不存在頻率。
在一些實施例中，其中前表面區域包括相對較低多孔性(諸如，介於約5%與約25%孔密度之間)，熱氧化可經執行以使整個孔填充有半導體氧化物(例如，二氧化矽)。因此所製備晶圓之表面經條件化以實現晶圓接合，如下文所描述，且無需填充有半導體材料的孔。此外，層轉移經執行產生SOI晶圓。此晶圓亦具有額外第四層，若RF晶片製造於此等晶圓上則其用作寄生抑制器。此寄生抑制器膜不具有高捕捉密度，然其仍在RF寄生抑制中係有效的，此乃因其具有極高電阻率，即，半絕緣性質。
根據本發明之方法之一些實施例，半導體材料經沈積於形成於單晶半導體處置晶圓之前表面區域中的孔中。參閱圖4B，其描繪包括填充有半導體材料104之孔之一單晶半導體處置基板100。該等孔之 表面(例如，側壁及底表面)可包括一原生氧化層或可由熱氧化或電漿氧化額外地氧化。適合於填充該等孔之半導體材料視情況具有相同於高電阻率單晶半導體處置基板之組合物。此等半導體材料可自由下列各物組成之群組選出：矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、銦鎵砷化物、鍺及其等之組合。此等材料包含多晶半導體材料及非晶半導體材料。在一些實施例中，可係多晶或非晶之該等材料包含矽(Si)、矽鍺(SiGe)、碳化矽(SiC)及鍺(Ge)。多晶材料(例如，多晶矽)標示包括具有隨機晶體取向之較小矽晶體之一材料。多晶矽晶粒在大小方面可小至約20奈米。根據本發明之方法，所沈積之多晶矽之晶粒大小愈小，則電荷捕捉層中之缺陷率愈高。非晶矽包括一非晶同素異形體之矽，其缺乏較短範圍及長範圍次序。具有不超過約10奈米之結晶度之矽晶粒亦可被認為本質上非晶。矽鍺包括呈矽與鍺之任何摩爾比之矽鍺之一合金。碳化矽包括矽與碳之一化合物，其可在矽與碳之摩爾比方面變動。較佳地，包括經填充孔之電荷捕捉層具有至少約1000Ohm-cm、或至少約3000Ohm-cm之一電阻率，諸如介於約1000Ohm-cm與約100,000Ohm-cm之間、介於約1000Ohm-cm與約10,000Ohm-cm之間、介於約2000Ohm-cm與約10,000Ohm-cm之間、介於約3000Ohm-cm與約10,000Ohm-cm之間或介於約3000Ohm-cm與約5000Ohm-cm之間。
用於填入單晶半導體處置晶圓之前表面區域中之孔之材料可由此項技術領域中已知之手段沈積。例如，可使用金屬有機化學汽相沈積(MOCVD)、物理汽相沈積(PVD)、化學汽相沈積(CVD)、低壓化學汽相沈積(LPCVD)、電漿增強型化學汽相沈積(PECVD)或分子束磊晶(MBE)來沈積半導體材料。用於LPCVD或PECVD之矽前驅體包含甲基矽烷、四氯化矽(矽烷)、三矽烷、二矽烷、正五矽烷、新聚矽烷、四矽烷、二氯矽烷(SiH2Cl2)、三氯矽烷(SiHCl3)、四氯化矽(SiCl4) 等。例如，多晶矽可藉由使矽烷(SiH4)在介於約550℃與約690℃之間(諸如介於約580℃與約650℃之間)變化之一溫度中熱解來沈積至表面氧化層。室壓可自約70mTorr至約400mTorr變化。非晶矽可由電漿增強型化學汽相沈積(PECVD)於通常介於約75℃與約300℃之間變化之溫度下沈積。矽鍺(特定言之，非晶矽鍺)可於高達約300℃之溫度下由化學汽相沈積藉由包含有機鍺化合物(諸如異丁基鍺烷、烷基三氯化鍺及三氯化二甲鍺)來沈積。碳化矽可由使用諸如四氯化矽及甲烷之前驅體之磊晶反應器中的熱電漿化學汽相沈積來沈積。適合於CVD或PECVD之碳前驅體包含甲基矽烷、甲烷、乙烷、乙烯等。對於LPCVD沈積，甲基矽烷係一尤其更佳前驅體，此乃因其提供碳及矽兩者。對於PECVD沈積，較佳前驅體包含矽烷及甲烷。在一些實施例中，矽層可包括以原子計至少約1%之一碳濃度，諸如介於約1%與約10%之間。
包括經填充孔之電荷捕捉層之總厚度由蝕刻程序指示，如上文所描述。據此，單晶半導體基板之前表面區域可包括一電荷捕捉層，其包括經填充孔，其具有如自單晶半導體處置基板之前表面朝向孔之底表面所量測之介於約0.1微米與約50微米之間之一平均深度，諸如介於約0.3微米與約20微米之間，諸如介於約1微米與約10微米之間，諸如介於約1微米與約5微米之間。
孔填充步驟用於達成若干目標。一個目標係實現進一步層轉移。即，層轉移至一多孔表面上係非所要的，因為其將難以對其執行晶圓接合。此外，當接合時，此晶圓應用作一補強板，因此在施體晶圓及最後層轉移及最後SOI晶圓中實現分裂。另一目標係建立一層，其不基於SOI晶圓完成中及半導體裝置製作中之進一步高溫退火步驟而演進。
在孔填充之後，包括經填充孔之單晶半導體處置基板可經受化 學機械拋光(「CMP」)。化學機械拋光可由此項技術中已知之方法發生。參閱圖4C，其描繪在晶圓表面上經受CMP拋光之一單晶半導體處置基板100。此步驟之目的係：(1)將表面粗糙度降低至當其可接合至施體晶圓之位準；及(2)移除多晶矽膜之非中斷部分，此乃因該非中斷部分不具有所要熱穩定性。
根據本發明之方法，包括經填充孔之處置基板之前表面可在CMP之後氧化。在一些實施例中，前表面可經熱氧化(其中經沈積半導體材料膜之一些部分將被消耗)或半導體氧化(例如，二氧化矽)膜可由CVD氧化沈積生長。氧化層可具有介於約0.1微米與約10微米之間之一厚度，諸如介於約0.1微米與約4微米之間、諸如介於約0.1微米與約2微米之間，或介於約0.1微米與約1微米之間。
在上文所描述之步驟之後，晶圓清潔係任選的。若須要，則晶圓可經清潔(例如)於一標準SC1/SC2溶液中。另外，晶圓(特定言之，電荷捕捉層上之二氧化矽層)可經受化學機械拋光(CMP)以減小表面粗糙度，較佳地至小於約5埃之RMS 2x2微米 2之位準，其中均方根
Figure 105108332-A0305-02-0023-1
，粗糙度輪廓包括沿跡線之有序等距間隔點且y i 係自平均線至資料點之垂直距離。
根據本文所描述之方法製備之包括一電荷捕捉層之單晶半導體處置晶圓緊接在後接合根據習知層轉移方法所製備之一單晶半導體施體基板(例如，一單晶半導體施體晶圓)。單晶半導體施體基板可係一單晶半導體晶圓。在較佳實施例中，半導體晶圓包括自由下列各物組成之群組中選出之一半導體材料：矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、銦鎵砷化物、鍺及其等之組合。取決於最後積體電路裝置之所要性質，單晶半導體(例如，矽)施體晶圓可包括自由下列各物組成之群組中選出之一摻雜劑：硼、砷及磷。單晶半導體(例如，矽) 施體晶圓之電阻率可自1Ohm-cm至50Ohm-cm(通常自5Ohm-cm至25Ohm-cm)變化。單晶半導體施體晶圓可經受包含氧化、植入及後植入清潔之標準程序步驟。據此，一半導體施體基板(諸如常規地用於多層半導體結構(例如，已經蝕刻且經拋光且視情況經氧化之一單晶矽施體晶圓)之製備之一材料一單晶半導體晶圓)經受離子植入以形成一破壞層於施體基板中。該破壞層形成最終分裂面。
在一些實施例中，半導體施體基板包括一介電層(即，一絕緣層)。適合介電層可包括自以下各物中選出之一材料：二氧化矽、氮化矽、氧氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之一組合。在一些實施例中，介電層具有至少約10奈米厚之一厚度，諸如介於約10奈米與約10,000奈米之間、介於約10奈米與約5,000奈米之間、介於50奈米與約400奈米之間或介於約100奈米與約400奈米之間，諸如約50奈米、約100奈米或約200奈米。
在一些實施例中，介電層包括自由下列各物組成之群組選出之一或多個絕緣材料：二氧化矽、氮化矽、氧氮化矽及其等之任何組合。在一些實施例中，介電層具有至少約10奈米厚之一厚度，諸如介於約10奈米與約10,000奈米之間、介於約10奈米與約5,000奈米之間、介於50奈米與約400奈米之間或介於約100奈米與約400奈米之間，諸如約50奈米、約100奈米或約200奈米。
在一些實施例中，介電層包括絕緣材料之多層。介電層可包括兩個絕緣層、三個絕緣層或三個以上絕緣層。各絕緣層可包括自以下各物中選出之一材料：二氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之任何組合。在一些實施例中，各絕緣層可包括自由下列各物組成之群組選出之一材料：二氧化矽、氮化矽、氧氮化矽及其等之任何組合。各絕緣層可具有至少約10奈米厚之一厚度，諸如介於約10奈米與約10,000奈米之間、介於約10奈米 與約5,000奈米之間、介於50奈米與約400奈米之間或介於約100奈米與約400奈米之間，諸如約50奈米、約100奈米或約200奈米。
在一些實施例中，單晶半導體施體基板(例如，一單晶矽施體基板)之前表面可經熱氧化(其中經沈積半導體材料膜之一些部分將被消耗)以製備半導體氧化膜，或半導體氧化(例如，二氧化矽)膜可由CVD氧化沈積生長。在一些實施例中，單晶半導體施體基板之前表面可依相同於上文所描經之方式熱氧化於諸如一ASM A400之一爐中。在一些實施例中，施體基板經氧化以提供一氧化層於至少約10奈米厚(諸如介於約10奈米與約10,000奈米之間、介於約10奈米與約5,000奈米之間或介於約100奈米與約800奈米之間，諸如約600奈米)之前表面層上。
離子植入可實施於一商業上可得儀器中，諸如一應用材料量子II、一量子LEAP或一量子X。植入離子包含He、H、H2或其等之組合。離子植入實施為足以形成一破壞層於半導體施體基板中之一密度及一持續時間。植入密度可自約1012ions/cm2至約1017ions/cm2變化，諸如自約1014ions/cm2至約1017ions/cm2，諸如自約1015ions/cm2至約1016ions/cm2。植入能量可自約1keV至約3,000keV變化，諸如自約5keV至約1,000keV或自約5keV至約200keV或自5keV至約100keV或自5keV至約80keV。植入深度判定最後SOI結構中之單晶半導體裝置層之厚度。在一些實施例中，可期望使單晶半導體施體晶圓(例如，單晶矽施體晶圓)在植入之後經受一清潔。在一些較佳實施例中，清潔可包含一食人魚清潔其後接著一DI水清洗及SC1/SC2清潔。
在本發明之一些實施例中，具有由氦離子及/或氫離子植入形成於其中之一離子植入區域之單晶半導體施體基板在足以形成一熱活化分裂面於單晶半導體施體基板中之一溫度下退火。一適合工具之一實例可係一簡單箱式爐(Box furnace)，諸如一藍色M模型。在一些較佳 實施例中，離子植入單晶半導體施體基板在自約200℃至約350℃、自約225℃至約350℃、較佳地約350℃之一溫度下退火。熱退火可發生持續自約2小時至約10小時之一持續時間，諸如自約2小時至約8小時。此等溫度範圍內之熱退火足以形成一熱活化分裂面。在熱退火以使分裂面活化之後，單晶半導體施體基板表面經較佳地清潔。
在一些實施例中，離子植入且視情況清潔且視情況退火單晶半導體施體基板經受氧氣電漿及/或氮氣電漿表面活化。在一些實施例中，氧氣電漿表面活化工具係一商業上可得工具，諸如可自EV Group購買之此等工具，諸如EVG®810LT低溫電漿活化系統。離子植入且視情況清潔之單晶半導體施體晶圓負載至室中。該室經抽空且再填充有O2或N2至小於大氣之一壓力以藉此產生電漿。單晶半導體施體晶圓經暴露至此電漿持續所要時間(其可自約1秒至約120秒)。氧氣電漿或氮氣電漿表面氧化經執行以呈現單晶半導體施體基板之前表面親水性且可接受接合至根據上文所描述之方法製備之一單晶半導體處置基板。在電漿活化之後，使用去離子水清洗活化表面。接著，晶圓在接合之前經旋轉乾燥。
單晶半導體施體基板之親水前表面層及視情況氧化之單晶半導體處置基板之前表面緊接著帶至親密接觸以藉此形成一經接合機構。經接合結構包括一介電層(例如，一掩埋氧化物)，該介電層具有由單晶半導體處置基板之經氧化前表面貢獻之介電層之一部分及由單晶半導體施體基板之經氧化前表面貢獻之介電層之一部分。在一些實施例中，介電層(例如，掩埋氧化層)具有至少約10奈米厚之一厚度，諸如介於約10奈米與10,000奈米之間、介於約10奈米與約5,000奈米之間或介於約100奈米與約800奈米之間，諸如約600奈米。
因為機械接合相對較弱(此歸因於由范德華力將其固持在一起)，故經接合結構經進一步退火以固化施體晶圓與處置晶圓之間之接合。 在本發明之一些實施例中，經接合結構在足以形成一熱活化分裂面於單晶半導體施體基板中之一溫度下退火。一適合工具之一實例可係一簡單箱式爐，諸如一藍色M模型。在一些較佳實施例中，經接合結構在自約200℃至約350℃、自約225℃至約350℃、較佳地約350℃之一溫度下退火。熱退火可發生持續自約0.5小時至約10小時之一持續時間，較佳地約2小時之一持續時間。此等溫度範圍內之熱退火足以形成一熱活化分裂面。在熱退火以活化分裂面之後，可分裂經接合結構。
在熱退火之後，單晶半導體施體基板與單晶半導體處置基板之間之接合足夠強以經由於該分裂面處分裂經接合結構來起始層轉移。可根據此項技術領域中已知之技術發生分裂。在一些實施例中，經接合結構可放置於一側上附裝至靜止吸力杯且另一側上由一鉸鏈臂上之額外吸力杯附裝之一習知分裂站中。起始近吸力杯附接處之一裂紋，且可移動臂繞使晶圓分裂開之鉸鏈樞轉。分裂移除半導體施體晶圓之一部分，藉此留下一半導體裝置層(較佳地一矽裝置層)於絕緣體上半導體複合結構上。
在分裂之後，經分裂結構可經受高溫退火以進一步增強經轉移裝置層與單晶半導體處置基板之間之接合。一適合工具之一實例可係一垂直爐，諸如一ASM A400。在一些較佳實施例中，經接合結構在自約1000℃至約1200℃、較佳地約1000℃之一溫度下退火。熱退火可發生持續自約0.5小時至約8小時之一持續時間，較佳地約2小時至約4小時之一持續時間。此等溫度範圍內的熱退火足以增強經轉移裝置層與單晶半導體處置基板之間之接合。
在分裂及高溫退火之後，經接合結構可經受經設計以自表面移除薄熱氧化物及清潔粒子之一清潔程序。在一些實施例中，單晶半導體施體晶圓可藉由在使用H2作為一載體氣體之一水平流單晶圓磊晶反 應器中經受一汽相HC1蝕刻程序而具有所要厚度及平滑度。在一些實施例中，一磊晶層可沈積於經轉移裝置層上。經完成SOI晶圓包括高電阻率單晶半導體處置基板(例如，一單晶矽處置基板)、一電荷捕捉層、自單晶半導體施體基板之氧化所製備之一介電層(例如，掩埋氧化層)及半導體裝置層(藉由使施體基板薄化所製備)，且接著經完成SOI晶圓可經受度量檢測及使用典型SC1至SC2程序之最後一次清潔以結束。
可自此SOI晶圓製作增強品質之射頻晶片。多孔矽中之散佈式氧化物壁防止多晶矽退火之後晶粒生長。因此，寄生抑制器膜保持高晶界區域且因此保持高電荷捕捉密度。最後，在RF晶片中，即使當高溫處理步驟用於RF晶片製作中時亦未誘發寄生導電通道。
通過詳細描述本發明，應明白，在不背離附隨申請專利範圍中所界定之本發明之範疇之情況下，修改及變動係可能的。
隨著在不背離本發明之範疇之情況下對上文組合物及程序作出各種改變，意欲含於上文描述中之所有事物解釋為繪示性的且不具有限制意義。
當引入本發明或其較佳實施例之元件時，冠詞「一(a/an)」及「該(the/said)」意欲意謂存在元件之一或多者。術語「包括」、「包含」及「具有」意欲係包含意義且意謂可能存在除所列元件之外之額外元件。
40‧‧‧絕緣體上半導體結構/絕緣體上矽結構/最後結構/絕緣體上半導體複合結構/絕緣體上矽複合結構
42‧‧‧單晶半導體處置基板/基板/處置基板/半導體處置基板
44‧‧‧多孔層/經填充孔之複合層/複合膜/多孔複合層區域
46‧‧‧介電層
48‧‧‧單晶半導體裝置層/半導體裝置層

Claims (64)

  1. 一種多層結構，其包括：一單晶半導體處置基板，其包括：兩個主要大體上平行表面，其中一者係該單晶半導體處置基板之一前表面，且另一者係該單晶半導體處置基板之一背表面；一圓周邊緣，其結合該單晶半導體處置基板之該前表面與該背表面；一中心面，其介於該單晶半導體處置基板之該前表面與該背表面之間；一前表面區域，其具有如自該前表面且朝向該中心面所量測之一深度D；及一塊體區域，其介於該單晶半導體處置基板之該前表面與該背表面之間，其中該前表面區域包括孔，該等孔之各者包括一底表面及一側壁表面，且進一步其中該等孔經填充有一非晶半導體材料、一多晶半導體材料或一半導體氧化物；一介電層，其與該單晶半導體處置基板之該前表面接觸；及一單晶半導體裝置層，其與該介電層接觸。
  2. 如請求項1之多層結構，其中該單晶半導體處置基板包括矽。
  3. 如請求項1之多層結構，其中該單晶半導體處置基板包括自藉由丘克拉斯基方法或浮區方法生長之一單晶矽錠切割之一矽晶圓。
  4. 如請求項1之多層結構，其中該單晶半導體裝置層包括單晶矽。
  5. 如請求項1之多層結構，其中該單晶半導體裝置層包括自藉由該丘克拉斯基方法或該浮區方法生長之一單晶矽錠切割之一單晶矽晶圓。
  6. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約500Ohm-cm與約100,000Ohm-cm之間之一塊體電阻率。
  7. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約 1000Ohm-cm與約100,000Ohm-cm之間之一塊體電阻率。
  8. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約1000Ohm-cm與約10,000Ohm-cm之間之一塊體電阻率。
  9. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約2000Ohm-cm與約10,000Ohm-cm之間之一塊體電阻率。
  10. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約3000Ohm-cm與約10,000Ohm-cm之間之一塊體電阻率。
  11. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約3000Ohm-cm與約5,000Ohm-cm之間之一塊體電阻率。
  12. 如請求項1之多層結構，其中該單晶半導體處置基板之該前表面區域具有介於約0.1微米與約50微米之間之一深度D。
  13. 如請求項1之多層結構，其中該單晶半導體處置基板之該前表面區域具有一深度D，其介於約0.3微米與約20微米之間。
  14. 如請求項1之多層結構，其中該單晶半導體處置基板之該前表面區域包括介於約5%與約80%之間之一孔密度的孔。
  15. 如請求項1之多層結構，其中該單晶半導體處置基板之該前表面區域包括介於約5%與約50%之間之一孔密度的孔。
  16. 如請求項1之多層結構，其中該等孔具有如自該單晶半導體處置基板之該前表面朝向該等孔之該等底表面所量測之介於約1微米與約10微米之間之一平均深度。
  17. 如請求項1之多層結構，其中該等孔具有如自該單晶半導體處置基板之該前表面朝向該等孔之該等底表面所量測之介於約1微米與約5微米之間之一平均深度。
  18. 如請求項1之多層結構，其中該等孔具有如在沿著該孔側壁之任何點處量測之介於約1奈米與約1000奈米之間之一平均直徑。
  19. 如請求項1之多層結構，其中該等孔具有如在沿著該孔側壁之任 何點處量測之介於約2奈米與約200奈米之間之一平均直徑。
  20. 如請求項1之多層結構，其中該等孔之各者之該底表面及該側壁表面包括一半導體氧化膜。
  21. 如請求項1之多層結構，其中該等孔經填充有非晶半導體材料。
  22. 如請求項1之多層結構，其中該等孔經填充有非晶矽。
  23. 如請求項1之多層結構，其中該等孔經填充有多晶半導體材料。
  24. 如請求項1之多層結構，其中該等孔經填充有多晶矽。
  25. 如請求項1之多層結構，其中該等孔經填充有一半導體氧化物。
  26. 如請求項1之多層結構，其中該等孔經填充有二氧化矽。
  27. 如請求項1之多層結構，其中該介電層包括自由下列各物組成之群組選出之一材料：二氧化矽、氮化矽、氧氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇或其等之一組合。
  28. 如請求項1之多層結構，其中該介電層包括自由下列各物組成之群組選出之一材料：二氧化矽、氧氮化矽、氮化矽及其等之任何組合。
  29. 如請求項1之多層結構，其中該介電層包括一多層，該多層內之各絕緣層包括自由下列各物組成之群組選出之一材料：二氧化矽、氧氮化矽及氮化矽。
  30. 如請求項1之多層結構，其中該介電層包括具有一厚度之一掩埋氧化層，該厚度介於約10奈米與約10,000奈米之間。
  31. 如請求項1之多層結構，其中該介電層包括二氧化矽。
  32. 如請求項31之多層結構，其中該二氧化矽具有一厚度介於約10奈米與約10,000奈米之間。
  33. 一種形成一多層結構之方法，該方法包括：使一單晶半導體處置基板之一前表面與一蝕刻溶液接觸，以藉此將孔蝕刻至該單晶半導體處置基板之一前表面區域中，其 中該單晶半導體處置基板包括：兩個主要大體上平行表面，其中一者係該單晶半導體處置基板之該前表面，且另一者係該單晶半導體處置基板之一背表面；一圓周邊緣，其結合該單晶半導體處置基板之該前表面與該背表面；一中心面，其介於該單晶半導體處置基板之該前表面與該背表面之間；該前表面區域，其具有如自該前表面且朝向該中心面所量測之一深度D；及一塊體區域，其介於該單晶半導體處置基板之該前表面與該背表面之間，其中該等孔之各者包括一底表面及一側壁表面；使該等孔之各者之該底表面與該側壁表面氧化；使具有該經氧化底表面與該經氧化側壁表面之該等孔之各者填充有非晶半導體材料、多晶半導體材料或一半導體氧化物；及將一單晶半導體施體基板之一前表面上之一介電層接合至該單晶半導體處置基板之該前表面，以藉此形成一經接合結構，其中該單晶半導體施體基板包括：兩個主要大體上平行表面，其中一者係該半導體施體基板之該前表面，且另一者係該半導體施體基板之一背表面；一圓周邊緣，其結合該半導體施體基板之該前表面與該背表面；及一中心面，其介於該半導體施體基板之該前表面與該背表面之間。
  34. 如請求項33之方法，其中該單晶半導體處置基板包括矽。
  35. 如請求項33之方法，其中該單晶半導體處置基板包括自藉由丘克拉斯基方法或浮區方法生長之一單晶矽錠切割之一矽晶圓。
  36. 如請求項33之方法，其中該單晶半導體施體基板包括單晶矽。
  37. 如請求項33之方法，其中該單晶半導體施體基板包括自藉由該丘克拉斯基方法或該浮區方法生長之一單晶矽錠切割之一單晶矽晶圓。
  38. 如請求項33之方法，其中該單晶半導體處置基板具有介於約500Ohm-cm與約100,000Ohm-cm之間之一塊體電阻率。
  39. 如請求項33之方法，其中該單晶半導體處置基板具有介於約1000Ohm-cm與約100,000Ohm-cm之間之一塊體電阻率。
  40. 如請求項33之方法，其中該單晶半導體處置基板具有介於約1000Ohm-cm與約10,000Ohm-cm之間之一塊體電阻率。
  41. 如請求項33之方法，其中該單晶半導體處置基板具有介於約2000Ohm-cm與約10,000Ohm-cm之間之一塊體電阻率。
  42. 如請求項33之方法，其中該單晶半導體處置基板具有介於約3000Ohm-cm與約10,000Ohm-cm之間之一塊體電阻率。
  43. 如請求項33之方法，其中該單晶半導體處置基板具有介於約3000Ohm-cm與約5,000Ohm-cm之間之一塊體電阻率。
  44. 如請求項33之方法，其中該單晶半導體處置基板之該前表面區域經蝕刻至介於約5%與約80%之間之一孔密度。
  45. 如請求項33之方法，其中該單晶半導體處置基板之該前表面區域經蝕刻至介於約5%與約50%之間之一孔密度。
  46. 如請求項33之方法，其中該單晶半導體處置基板之該前表面區域與該蝕刻溶液接觸一持續時間，該持續時間足以將孔蝕刻成如自該單晶半導體處置基板之該前表面朝向該等孔之該等底表面量測之介於約1微米與約10微米之間之一平均深度。
  47. 如請求項33之方法，其中該單晶半導體處置基板之該前表面區域與該蝕刻溶液接觸一持續時間，該持續時間足以將孔蝕刻成如自該單晶半導體處置基板之該前表面朝向該等孔之該等底表面量測之介於約1微米與約5微米之間之一平均深度。
  48. 如請求項33之方法，其中該單晶半導體處置基板之該前表面區域與該蝕刻溶液接觸一持續時間，該持續時間足以將孔蝕刻成 如在沿著該孔側壁之任何點處量測之介於約1奈米與約1000奈米之間之一平均直徑。
  49. 如請求項33之方法，其中該單晶半導體處置基板之該前表面區域與該蝕刻溶液接觸一持續時間，該持續時間足以將孔蝕刻成如在沿著該孔側壁之任何點處量測之介於約2奈米與約200奈米之間之一平均直徑。
  50. 如請求項33之方法，其中在蝕刻之後乾燥包括孔之該單晶半導體處置基板之該前表面區域。
  51. 如請求項33之方法，其中藉由使在其之該前表面區域中包括該等孔之該單晶半導體處置基板與包括氧氣之一環境大氣接觸來氧化該等孔之各者之該底表面與該側壁表面。
  52. 如請求項51之方法，其中包括氧氣之該環境大氣係空氣。
  53. 如請求項33之方法，其中該等孔之各者之該底表面與該側壁表面係藉由陽極氧化來氧化。
  54. 如請求項53之方法，其中陽極氧化發生於包括硫酸之一陽極氧化電解質中。
  55. 如請求項33之方法，其中該等孔經填充有非晶半導體材料。
  56. 如請求項33之方法，其中該等孔經填充有非晶矽。
  57. 如請求項33之方法，其中該等孔經填充有多晶半導體材料。
  58. 如請求項33之方法，其中該等孔經填充有多晶矽。
  59. 如請求項33之方法，其中該等孔經填充有一半導體氧化物。
  60. 如請求項33之方法，其中該等孔經填充有二氧化矽。
  61. 如請求項33之方法，進一步包括在一溫度下加熱該經接合結構並持續一持續時間，該溫度及該持續時間足以增強介於該半導體施體結構之該介電層與該單晶半導體處置基板之該前表面上之該半導體氧化物之間之該接合。
  62. 如請求項33之方法，其中該單晶半導體施體基板包括一分裂面。
  63. 如請求項62之方法，進一步包括在該單晶半導體施體基板之該分裂面處機械地分裂該經接合結構，以藉此製備包括該單晶半導體處置基板、該半導體氧化層、與該半導體氧化層接觸之該介電層及與該介電層接觸之一單晶半導體裝置層之一經分裂結構。
  64. 如請求項63之方法，進一步包括在一溫度下加熱該經分裂結構並持續一持續時間，該溫度及該持續時間足以增強介於該單晶半導體裝置層與該單晶半導體處置基板之間之該接合。
TW105108332A 2015-03-17 2016-03-17 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層 TWI694559B (zh)

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