TW201411810A - 薄膜型塊體聲波共振器之ｃｍｏｓ製作 - Google Patents

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Abstract

本發明提供一種使用互補式金氧半導體製作製程將薄膜型塊體聲波共振器裝置(130、914)形成在矽上氮化鋁薄膜上矽(SOFTANOS)基板(110)的製程。範例為高導熱性絕緣體上矽(SOI)基板的該SOFTANOS基板係包括氮化鋁層(114)及矽層(118)。該氮化鋁層係具有低導電性、高導熱性及良好的壓電特性。互補式金氧半導體裝置(140、910)係形成在該矽層處，並且該薄膜型塊體聲波共振器裝置係形成在該氮化鋁層處。

Description

薄膜型塊體聲波共振器之CMOS製作
本發明一般係涉及聲波共振器及半導體製造製程，而更具體係涉及包含使用互補式金氧半導體裝置製作製程之薄膜型塊體聲波共振器裝置及互補式金氧半導體裝置的積體電路結構之形成的製程。
薄膜型塊體聲波共振器裝置(FBAR或TFBAR)係一種基於聲波傳導的裝置。FBAR係塊體聲波(BAW)裝置的一種類型。BAW及FBAR裝置係常用作電子濾波器。FBAR係包括夾在與周圍介質聲學隔離之兩電極之間的壓電材料。FBAR係使用具有與約略為一億赫玆至一百億赫玆之頻率範圍共振的從數微米至十分之幾微米之厚度範圍的壓電膜。
FBAR裝置之一般應用係針對用於手機或其它無線應用的射頻(RF)濾波器。而在FBAR裝置中，從電能轉換成機械能係藉由使用壓電材料來完成。由於FBAR裝置係使用壓電材料，故其無法整合進傳統之未使用壓電材料的基於互補式金氧半導體之半導體製作製程 內。
本發明提供一種形成積體電路結構的方法，該方法係包括：設置具有氮化鋁層及矽層的基板，其中，該矽層係覆蓋該氮化鋁層的至少一部份；在該矽層中形成互補式金氧半導體(CMOS)裝置；以及在該氮化鋁層中形成薄膜型塊體聲波共振器(FBAR)裝置，從而該積體電路結構包含該互補式金氧半導體裝置及該薄膜型塊體聲波共振器裝置。
此外，本發明亦提供一種積體電路結構，係包括：氮化鋁層；矽膜，係覆蓋該氮化鋁層的一部份；一或多個互補式金氧半導體裝置，係形成在該氮化鋁層中；以及一或多個薄膜型塊體聲波共振器裝置，係形成在該氮化鋁層中。
100、900‧‧‧IC結構
110‧‧‧SOFTANOS基板
114‧‧‧氮化鋁層
118‧‧‧矽層
130、914‧‧‧FBAR裝置
134、938‧‧‧電極
138、930‧‧‧腔體
140、910‧‧‧CMOS裝置
210‧‧‧可移除之處理基板
410‧‧‧塊體矽基板
510‧‧‧氫物種
514‧‧‧植入層
518‧‧‧植入邊界
918‧‧‧金屬接觸件
922‧‧‧介電層
926‧‧‧鈍化層
934‧‧‧處理基板
942‧‧‧孔
1010、1310‧‧‧二氧化矽層
1014‧‧‧氮化矽層
1018、1818‧‧‧光阻層
1110、1410、1710、1910‧‧‧掩模圖案
1210‧‧‧場氧化層
1214‧‧‧裝置等級矽基板
1510‧‧‧閘極氧化層
1610‧‧‧多晶矽層
1810‧‧‧矽化層
1814‧‧‧覆蓋氧化物層
2010‧‧‧閘極結構
2110‧‧‧間隔件氧化物層
2210‧‧‧氧化物間隔件
2410、2414‧‧‧開口
2510‧‧‧金屬的毯覆層或鋁層
300、3300‧‧‧方法
310、314、318、322、326、330、3310、3314、3318‧‧‧步驟
D‧‧‧厚度
本發明之特徵及優點將由與附圖結合所得之以下描述而更加清楚明白，其中：第1圖係同時包括使用矽上氮化鋁薄膜上矽(SOFTANOS)基板形成之FBAR裝置及CMOS裝置的積體電路結構之廣義範例的剖示圖；第2圖係具有壓電特性之SOFTANOS基板的剖示圖；第3圖係第2圖所示之形成SOFTANOS基板的範例方法流程圖； 第4圖係包含有氫植入層之塊體矽基板的說明剖示圖；第5圖係進一步包含有氮化鋁層之第4圖基板的說明剖示圖；第6A圖係說明進一步包含有可移除之處理基板的第5圖基板；第6B圖係說明第6A圖之基板，其中，可移除之處理基板係與氮化鋁層弱接合；第7圖係說明第6B圖之具有部份移除的塊體矽層之一部份的基板；第8圖係說明第6B圖之具有完全移除的塊體矽層之一部份的基板；第9A圖係表示利用SOFTANOS基板之使用CMOS製作製程所形成的IC結構之範例的平面圖；第9B圖係表示第9A圖IC結構之範例的剖示圖；第10A圖係說明第2圖之進一步包含有二氧化矽、氮化矽層及光阻層之SOFTANOS基板的平面圖；第10B圖係說明第10A圖之基板的剖示圖；第11A圖係說明其中之掩模圖案已形成在光阻層中之第10A圖基板的平面圖；第11B圖係說明第11A圖之基板的剖示圖；第12A圖係說明其中之氮化矽層及二氧化矽層的一部份係通過掩模圖案而蝕刻去除之第11A圖基板的平面圖；第12B圖係說明第12A圖之基板的剖示圖； 第13A圖係說明其中之將二氧化矽層及氮化矽層移除的第12A圖之基板的平面圖；第13B圖係說明第13A圖之基板的剖示圖；第14A圖係說明其中之掩模圖案係形成在基板上的第13A圖之基板的平面圖；第14B圖係說明第14A圖之基板的剖示圖；第15A圖係說明其中之將二氧化層移除的第14A圖之基板的平面圖；第15B圖係說明第15A圖之基板的剖示圖；第16A圖係說明進一步包含有毯覆多晶矽層之第15A圖之基板的平面圖；第16B圖係說明第16A圖之基板的剖示圖；第17A圖係說明進一步包含有掩模圖案之第16A圖基板的平面圖；第17B圖係說明第17A圖之基板的剖示圖；第18A圖係說明其中將掩模圖案移除及形成有矽化物毯覆層之第17A圖基板的平面圖；第18B圖係說明第18A圖之基板的剖示圖；第19A圖係說明包括有進一步掩模圖案之第18A圖基板的平面圖；第19B圖係說明第19A圖之基板的剖示圖；第20A圖係說明其中依據進一步掩模圖案之已將層蝕刻之第19A圖基板的平面圖；第20B圖係說明第20A圖之基板的剖示圖； 第21A圖係說明進一步包括有二氧化矽之毯覆層之第20A圖基板的平面圖；第21B圖係說明第21A圖之基板的剖示圖；第22A圖係說明其中係將間隔件氧化物層蝕刻以在閘極結構的各個側上形成氧化物間隔件之第21A圖基板的平面圖；第22B圖係說明第22A圖之基板的剖示圖；第23A圖係說明進一步包括毯覆介電層之第22A圖基板的平面圖；第23B圖係說明第23A圖之基板的剖示圖；第24A圖係說明其中係將介電層係蝕刻以設置某些開口之第23A圖基板的平面圖；第24B圖係說明第24A圖之基板的剖示圖；第25A圖係說明進一步包括毯覆金屬層之第24A圖基板的平面圖；第25B圖係說明第25A圖之基板的剖示圖；第26A圖係說明其中係將毯覆金屬層蝕刻以定義金屬接觸件之第25A圖基板的平面圖；第26B圖係說明第26A圖之基板的剖示圖；第27A圖係說明進一步包括毯覆鈍化材料層之第26A圖基板的平面圖；第27B圖係說明第27A圖之基板的剖示圖；第28A圖係說明其中係將鈍化層蝕刻以圍繞電極重新建構開口之第27A圖基板的平面圖； 第28B圖係說明第28A圖之基板的剖示圖；第29A圖係說明其中係將鈍化層平坦化及將處理基板與鈍化層接合之第28A圖基板的平面圖；第29B圖係說明第29A圖之基板的剖示圖；第30A圖係說明其中的可移除之處理基板已從氮化鋁層移除之第29A圖基板的平面圖；第30B圖係說明第30A圖之基板的剖示圖；第31A圖係說明進一步包括孔及其中之基板已翻轉之第30A圖基板的平面圖；第31B圖係說明第31A圖之基板的剖示圖；第32A圖係說明進一步包括形成有FBAR裝置的電極之第31A圖基板的平面圖；第32B圖係說明第32A圖之基板的剖示圖；以及第33圖係使用SOFTANOS基板將CMOS裝置及FBAR裝置整合之方法的範例之流程圖。
第4圖至第8圖係選來說明依據第3圖之方法形成圖2中SOFTANOS基板的製程。
第10A圖及第10B圖至第32A圖及第32B圖係選來說明用以形成第9A圖及第9B圖所示之CMOS製作製程的步驟序列的範例，其中CMOS製作製程之起始基板係SOFTANOS基板。
一種形成積體電路(IC)結構的製程，該結構係包括薄膜型塊體聲波共振器(FBAR)裝置及使用提 供之互補式金氧半導體(CMOS)製作製程的CMOS裝置，其中，該CMOS裝置製作製程係使用矽上薄膜氮化鋁上矽(silicon-on-thin film aluminum-nitride on silicon)(SOFTANOS)基板。更具體地說，SOFTANOS基板係包括矽層(在暫時之矽基板上之氮化鋁的上方(atop))。SOFTANOS基板係與可移除之處理(handler)基板接合，以在CMOS製作製程的過程中便利該SOFTANOS基板的處理。該氮化鋁層係具有低導電性(例如為電性絕緣體)、高導熱性及良好的壓電特性。
由於SOFTANOS基板之氮化鋁層係具有壓電特性，故SOFTANOS基板係適合用於FBAR裝置。SOFTANOS基板之用處係支持CMOS製作製程，其中，該製作製程係使用SOFTANOS基板來形成CMOS裝置及FBAR裝置。舉例而言，CMOS裝置可以SOFTANOS基板之矽層的起始點而形成，因此FBAR裝置可使用與SOFTANOS基板相同的氮化鋁層而形成。
一種包括IC結構之本揭露的態樣，該IC結構係在矽層處包含有一或多個CMOS裝置及在SOFTANOS基板之氮化鋁層處形成的一或多個FBAR裝置。
更具體而言，FBAR裝置可藉由以下步驟形成：(1)將SOFTANOS基板之矽層的一部份移除以將氮化鋁層暴露；(2)在暴露的氮化鋁層上設置第一電極；(3)移除與SOFTANOS基板之氮化鋁層弱接合的處理基板，以將相同之氮化鋁層的反側暴露；以及(4)在相同之氮化鋁 層的反側上設置第二電極。另外，FBAR裝置之電極及壓電的材料係保持在大氣中，以使FBAR裝置之振動不受抑制，從而將與周圍介質中的聲學隔離基本實現。
FBAR裝置係可用來在適當的應用中產生熱的匯聚(sink)信號的無源裝置。然而，因為SOFTANOS基板之氮化鋁層允許的高散熱性，SOFTANOS基板提供較傳統基板(具有低的熱傳導性)為高的熱管理能力。因此，CMOS裝置及FBAR裝置皆可使用SOFTANOS基板整合。這是因為在SOFTANOS基板可同時提供高的熱傳導率及壓電特性。
因此，提供一種使用SOFTANOS基板後整合CMOS裝置及FBAR裝置的方法，與使用傳統基板及方法相比，該方法可減少實行CMOS技術及FBAR技術的成本及複雜性。進一步地，使用CMOS製造製程之FBAR裝置的實行係使該些FBAR裝置(具有在約30GHz以上之操作頻率)的形成成為可能，而該操作頻率係遠超過限制於約10GHz之最大操作頻率的傳統分立FBAR裝置。
第1圖係使用SOFTANOS基板110將FBAR裝置與CMOS裝置皆形成其中的IC結構100之廣義範例的剖視圖。SOFTANOS基板110包括氮化鋁(AlN)層114、矽層118及可移除之處理基板210。氮化鋁層114係具有低導電性、高導熱性及良好的壓電特性，而這是非常適合用於形成FBAR裝置。同時，矽層118係非常適合用於任何CMOS製作製程的起始層。SOFTANOS基板110之更多 細節係參照第2圖至第8圖而於以下描述。
可移除之處理基板210係依據應用而以例如為矽、金屬、石英或其它材料的塊體基板來形成。FBAR裝置130及CMOS裝置140係使用CMOS製作製程而形成在SOFTANOS基板上。進一步地，腔體138係設置在FBAR裝置130之位置處的可移除之處理基板210的上方。FBAR裝置130係藉由將SOFTANOS基板110之矽層118的一部份移除以使氮化鋁層114之一部份暴露而形成。第一電極134係設置於氮化鋁層114之一側(例如該暴露側)上，而第二電極134係設置於氮化鋁層114之反側(係在可移除之處理基板210的腔體138中)。由於腔體138係設置於第二電極134與可移除之處理基板210之間，因此，形成在FBAR裝置130之該些電極134及氮化鋁層的一部份係保持在大氣中並因此使FBAR裝置130係與周圍介質聲學隔離。
由於FBAR裝置130係使用CMOS的製造製程來製作，因此，FBAR裝置130可具有高達約30GHz的操作頻率。該CMOS製程之頻率限制係藉由電晶體的幾何結構來確定。對於目前的傳統0.25微米製程，操作頻率之實際限制條約15GHz。然而，使用深次微米製程(例如65奈米製程)係可使操作頻率超過60GHz，該操作頻率係遠超過最大操作頻率限制在約10GHz的傳統之分立的FBAR裝置。
如熟悉本領域之技術人員所容易理解的， IC結構100可容易擴充(extend)成包含複數個CMOS裝置140及/或複數個FBAR裝置130。
第2圖係SOFTANOS基板110之範例的剖示圖，該SOFTANOS基板110係具有壓電特性。SOFTANOS基板110係包括設置(mount)在移除之處理基板210上方的氮化鋁層114及矽層118。可移除之處理基板210係依據應用而以例如為矽、金屬、石英或其它材料的塊體基板來形成。舉例而言，可移除之處理基板210係與SOFTANOS基板110的氮化鋁層114弱接合。該可移除之處理基板210與氮化鋁層114之弱接合係有意地弱接合，以使可移除之處理基板210可在COMS製作製程中的某個點移除。
在本發明之範例中，氮化鋁層114之厚度係高達數微米，而在另一範例中則係從約50奈米到約1微米，而在又一範例中則係從約50奈米到約250奈米，或在又另一範例中則係約200奈米。氮化鋁層114係作用為須用於形成FBAR裝置之壓電材料，而同時矽層118係作用為用於形成CMOS電路之起始層。因此，矽層118係薄的矽層。舉例而言，在本發明之範例中矽層118的厚度係從約75奈米到約110奈米，而在另一範例中則係約100奈米。然而，矽層118及氮化鋁層114的厚度可依據不同的應用而變化。
可移除之處理基板210係作用為基礎基板，並且從而係具有適合的厚度以執行本發明之功能。可移除之處理基板210的厚度可依據SOFTANOS基板110的 直徑而變化。即，直徑越大則可移除之處理基板210越厚。若SOFTANOS基板110的直徑係150奈米，則本發明範例之可移除之處理基板210的厚度係從約600微米至約700微米，或在另一範例係約675微米。
再者，氮化鋁層114與可移除之處理基板210之間的接合係弱的，故該弱接合係使SOFTANOS基板110的可移除之處理基板210可從氮化鋁層114分離並如CMOS製作製程中所須要地移除。具體而言，其係須要在用於CMOS製作製程之製成FBAR裝置的製程中將可移除之處理基板210移除。在本發明範例中，SOFTANOS基板110係基於揭露於公開在2013年5月16日之世界知識產權組織(WIPO)公開號WO2013/067572，其標題為“A semiconductor-on-insulator structure and process for producing same”(其中的應用係藉由參考而納入本發明)的基板。而形成SOFTANOS基板110之方法的更多細節(包含氮化鋁層114與可移除之處理基板210之間的弱接合)係參照第3圖至第8圖而在目前描述。
第3圖係形成SOFTANOS基板(如第2圖及第4圖至第8圖所表示之依據第3圖之方法300所形成SOFTANOS基板110的製程)之範例方法300的流程圖。在本發明範例中，方法300係基於參照之前所述世界知識產權組織(WIPO)公開號WO2013/067572的所述方法。該方法300係包含以下步驟。
在步驟310中，將氫植入塊體矽基板中。 舉例而言並現在參照第4圖，係將氣態氫物種(species)510離子植入塊體矽基板410，以形成埋入的(buried)植入層514。在本發明範例中，約140千電子伏特之氫離子係以約每平方公分6×1016個的面積密度植入。該植入層514係具有深度D(係對應植入塊體矽基板410之物種的深度)。在本發明範例中，植入層514之深度D係從約1微米至約1.2微米。植入邊界518係指最深進入塊體矽基板410之植入層514的邊界。
在步驟314中，係在氫植入後再將氮化鋁層形成在塊體矽基板410上。舉例而言並現在參照第5圖，將氣態氫物種510植入後再將氮化鋁層114形成在塊體矽基板410上。氮化鋁層114係具有從約250奈米至約1微米的厚度。一般而言，氮化鋁層114之厚度將為可選地以提供足夠的熱傳導性，以使使用SOFTANOS基板110形成之半導體裝置可在FBAR裝置所欲的功率及操作頻率下操作。因此，在本發明其它實施例中之氮化鋁層114可為較厚。一般而言，氮化鋁層114之厚度不超過約1微米，但數微米之厚度係可要求用於某些高功率的應用。氮化鋁層114可藉由使用熟知本領域技術人員所習知之分子束外延(MBE)、反應性濺射法、金屬有機物化學氣相沉積(MOCVD)或氫化物氣相外延(HVPE)的標準方法形成在塊體矽基板410上。
在步驟318中，係將處理基板210與塊體矽基板上之氮化鋁層的暴露側弱接合。舉例而言並現在參照 第6A圖及第6B圖，氮化鋁層114(已生長在塊體矽基板410上)係與可移除之處理基板210弱接合。如此操作後，已將基板之疊合體(stack)形成。
在一範例中，可移除之處理基板210係具有表面粗糙度(即均方根(RMS))小於1奈米之拋光表面的標準矽晶圓。氮化鋁與矽之間的接合係通常較差，然而，在所述實施例之下文中，由於當CMOS製造製程中(之後在第30A圖及第30B圖中描述)使用的氮化鋁層114與可移除之處理基板210之間的接合將係翻轉的而使該較差接合係所欲的。在任何情況下，接合強度係藉由在低溫下持續短時間(例如約攝氏120度並持續2小時)而將基板之疊合體加熱，並且之後將溫度提升且持續較長時期(例如約攝氏300度並持續10小時)，以增加進一步之改進的接合強度。然而，對於熟悉本領域之技術人員而言將係顯而易見的是，可輕易地將其它溫度及時間的組合確定，以在直到氮化鋁層114與可移除之處理基板210分離之製程期間中提供足以維持接合的適合接合強度。
在步驟322，基板疊合體係以加熱處理以在植入的氫與塊體矽基板之間的邊界(如植入邊界518)處誘發斷面(fault plane)。舉例而言並再參照第6A圖及第6B圖，包括有可移除之處理基板210、氮化鋁層114及塊體矽基板410之基板疊合體係以足以在植入邊界518處誘發斷面的溫度進行熱處理，如此塊體矽基板410之主要部份可因此剝離及移除。在一範例中，基板疊合體係加熱至 攝氏400度至600度的溫度並持續約15分鐘。
在步驟326中，塊體矽基板之主要部分係在斷面處分離並移除，且脫離在氮化鋁層上矽之薄層的背面。舉例而言並在目前參照第7圖，塊體矽基板410之主要部份係在已形成於植入邊界518處的斷面處剝離並移除，且如第8圖表示地脫離在氮化鋁層114上的矽層118背面。在製程的該時間點時，矽層118係具有粗糙表面並將須要進一步處理。在塊體矽基板410(可重新使用)之未接合部份己移除後，保存的結構係以上限攝氏1100度的溫度持續退火約1小時，以將由植入的氫對矽層118所引起之殘留損傷退火並將氫從矽層118移除。
在步驟330中，矽層係經處理以提供適合用於CMOS製作製程的所欲厚度及平坦度。如熟悉本領域之技術人員所熟知的，“離子切割”製程係在留存的矽層上留下粗糙表面。舉例而言並在目前參照第8圖，在氮化鋁層114上之矽層118的表面係投入化學機械拋光/研磨(CMP)製程以將矽層118之厚度減少至例如依據製程參數而為約75奈米至約110奈米，從而形成如第2圖所示的SOFTANOS基板110。該SOFTANOS基板110係在氮化鋁層114上具有平坦的及裝置等級品質的半導體薄膜。SOFTANOS基板110係目前已在用於任何CMOS製作製程中就緒。
第9A圖表示使用如第2圖之SOFTANOS基板110的SOFTANOS基板110所形成之IC結構900的範例 平面圖。第9B圖係包括沿平面圖的線A-A所得之IC結構900的剖示圖。
在此範例中，IC結構900係包括使用SOFTANOS基板110所形成的CMOS裝置910及FBAR裝置914，即SOFTANOS基板110係用於CMOS製作製程的起始基板。舉例而言，CMOS裝置910係形成在SOFTANOS基板110之矽層118上或中，同時FBAR裝置914係使用SOFTANOS基板110之氮化鋁層114而形成。CMOS裝置910係包括金屬接觸件918(係由介電層922(例如硼磷矽化玻璃(boron phospho-silicate glass)(BPSG)層間介電層(ILD)氧化層)及鈍化層926支撐)。包含有兩FBAR裝置之氮化鋁層114的一部份係在兩側皆暴露於大氣(例如空氣)。舉例而言，氮化鋁層114之一側係直接暴露於大氣，同時氮化鋁層114之反側係面對腔體930(如空氣之腔體)。腔體930係藉由介電層922及鈍化層926而在四側上接合，因此腔體930之底面(floor)係藉由處理基板934接合。處理基板934係由依據應用之例如為矽、金屬、石英或其他材料所形成的塊體基板。
兩FBAR裝置914中之每個皆係包括一對電極938，其中如第9A圖及第9B圖所示，該對電極938之第一電極係在氮化鋁層114之一側上，且該對電極938之第二電極係在氮化鋁層114之反側上。以此方式，形成FBAR裝置914之該對電極938及氮化鋁層114的一部份係保持在大氣中並因此該FBAR裝置914係與周圍介質聲學 隔離。孔942係可選擇地貫通氮化鋁層114而設置，以提供到達腔體930之空氣路徑或可選地實質上將氮化鋁層114從其周圍結構中機構地隔離。
使用在低導電性、高導熱性及壓電性之基板上形成FBAR裝置的方法，即在SOFTANOS基板110上的FBAR裝置(如FBAR裝置914)，可將要使用先進之CMOS製程特徵來將可上達約30GHz之操作頻率製作出來。FBAR之操作頻率係主要藉由FBAR的電極938之間的氮化鋁層114厚度、該些電極之電阻及以相速度(例如可為5000公尺/秒至10000公尺/秒)項目表達之氮化鋁的品質來確定。
第10A圖及第10B圖至第32A圖及第32B圖係選來說明用於形成第9A圖及第9B圖之IC結構900的CMOS製作製程步驟之序列的範例，其中CMOS製作製程的起始基板係SOFTANOS基板110。示於第10A圖及第10B圖至第32A圖及第32B圖之CMOS製作製程的步驟係選來構成CMOS製作製程的範例，其將SOFTANOS基板110利用為起始基板。然而，該方法並不限於如示於第10A圖及第10B圖至第32A圖及第32B圖之CMOS製作製程的序列。任何CMOS製造者之任何CMOS製作製程可甪於在SOFTANOS基板110上形成FBAR裝置及CMOS裝置的任何布局(arrangement)。各第10A圖及第10B圖至第32A圖及第32B圖係包含IC結構900之部分的平面圖及沿對應平面圖之線A-A所得之IC結構900的剖示圖。
第10A圖及第10B圖及第11A圖及第11B圖係說明在SOFTANOS基板110之矽層118上形成有源裝置掩膜的製程(包括曝光顯影步驟)。在此步驟中，由於某些量之氧化物係在CMOS製作製程的開始前己發生在SOFTANOS基板110之矽層118的表面上，故任何在矽層118表面上的矽氧化物係使用例如為氫氟酸及去離子(DI)水的溶液而剝離。接著將例如約11奈米之二氧化矽層1010形成在SOFTANOS基板110的矽層118上。而後將氮化矽層1014(即例如約145奈米厚)形成在二氧化矽層1010上。隨後將氮化矽層1014以光阻層1018而如第10A圖及第10B圖所示地塗覆。
現在參照第11A圖及第11B圖，將對熟悉本領域之技術人員而言係熟知之曝光顯影製程執行以在光阻層1018中形成掩模圖案1110。即將光阻層1018暴露於通過對應掩模圖案1110之光掩模(未示出)的紫外(UV)光。接著將光阻層1018顯影並離開掩模圖案1110。掩模圖案1110係用於將SOFTANOS基板110之矽層118屏蔽，該屏蔽係用以將第9A圖及第9B圖之IC結構900的CMOS裝置910的特徵定義。在一範例中，形成的CMOS裝置910可為場效應電晶體(FET)。而在此範例中，掩模圖案1110提供了光阻層1018之矩形島區並將要如第12A圖及第12B圖所描述地將矩形島區以外之矽層118蝕刻去除。
參照第12A圖及第12B圖，如第11A圖及第11B圖所示之IC結構900係接下來進行如電漿蝕刻製程 的蝕刻製程，以將氮化矽層1014及二氧化矽層1010(係通過示於第11A圖及第11B圖之掩模圖案1110而暴露)蝕刻去除。在如此進行時，矽層118之一部份係通過示於第11A圖及第11B圖之掩模圖案1110而暴露。而暴露之矽層118的部份係接著受到氧化(例如接下來進行溼式氧化製程)，該氧化將矽層118之暴露部份轉化成二氧化矽，從而形成場氧化層1210。將矽轉化成二氧化矽之製程係導致最終之場氧化層1210的厚度增加至約原矽層118的兩倍(例如至約200奈米)。因此將最終之場氧化層1210蝕刻回所欲之厚度，例如約145奈米。此蝕刻及氧化步驟導致例如為裝置等級矽基板1214(係仍約100奈米厚並由場氧化層1210圍繞，而該場氧化層1210係例如約145奈米厚並形成在氮化鋁層114上)。場氧化層1210之一目的係在後續CMOS製作製程之期間保護氮化鋁層114的表面。蝕刻及氧化步驟後，將掩模圖案1110(例如為光阻島體)剝離。留存的裝置等級矽基板1214之上係二氧化矽層1010及氮化矽層1014。裝置等級矽基板1214係用作第9A圖及第9B圖之IC結構900的CMOS裝置910的起始基板。
本文揭露之利用SOFTANOS基板(例如，SOFTANOS基板110)的各種CMOS製作製程的步驟可利用將光阻塗覆、曝光及顯影(如第10A圖及第10B圖、第11A圖及第11B圖與第12A圖及第12B圖所述)的習知曝光顯影製程。然而，為了簡單起見，在下文所述之CMOS製作製程的某些步驟的期間所發生之習知曝光顯影製程可 不明確示於附圖中，然其對熟悉本領域之技術人員的理解而言係必須發生的。
參照第13A圖及第13B圖，由於一定量的污染可能存在，因此，二氧化矽層1010和氮化矽層1014係藉由例如為電漿刻蝕而從裝置等級矽基板1214剝離。接著，將新的二氧化矽層生長在該裝置等級矽基板1214上。舉例而言，二氧化矽層1310係生長在該裝置等級矽基板1214上。
參照第14A圖及第14B圖，將如第13圖所示之IC結構900進行曝光顯影製程以在光阻層中形成掩模圖案1410，在那之後執行植入製程。在一範例中，若CMOS裝置910係將要成為n型FET，則該掩模圖案1410係用以執行裝置等級矽基板1214之n通道臨界植入。在此範例中，掩模圖案1410係不使裝置等級矽基板1214受到曝光。在n型FET之範例中，將p型物種(例如硼，即二氟化硼)使用習知技術植入至裝置等級矽基板1214內以形成n通道。
同時參照第14A圖及第14B圖之所述操作係示例性用於形成n型有源裝置(如n型FET)，熟悉本領域之技術人員將理解的是將類似的操作執行以形成p型有源裝置(如p型FET)，但卻使用n型物種(例如磷)以執行裝置等級矽基板1214之p通道臨界植入。
此外，可能會發生依據第14A圖及第14B圖所須之任何數量的植入製程，例如正常(regular)n通 道電晶體(RN)的臨界植入、正常p通道電晶體(PN)的臨界植入、低n通道電晶體(NL)的臨界植入及低p通道電晶體(PL)的臨界植入。
參照第15A圖及第15B圖，其係接著表示於第14A圖及第14B圖中的植入操作，係將二氧化矽層1310藉由例如為液態氫氟酸之蝕刻而從裝置等級矽基板1214移除。接著將閘極氧化層1510(例如對0.25微米之電晶體而言約8.2奈米厚)形成在裝置等級矽基板1214上。
參照第16A圖及第16B圖，將毯覆式多晶矽層1610(例如約250奈米)實質在整個IC結構900的表面上形成。此係形成CMOS裝置910之多晶矽閘極的第一步驟。
參照第17A圖及第17B圖，將如第16A圖及第16B圖所示之IC結構900進行曝光顯影製程，以在光阻層中形成掩模圖案1710，此後執行n+多晶矽(n+poly)植入製程以摻雜CMOS裝置910(例如FET之閘極)。由於在CMOS裝置910之本發明範例中係將要成為n型FET，該掩模圖案1710係用以在裝置等級矽基板1214執行多晶矽層1610的n+植入製程。在此範例中，該掩模圖案1710係在裝置等級矽基板1214的位置處使多晶矽層1610暴露於植入之下，並且使用習知技術將n+物種(例如磷)植入到該多晶矽層1610的該部份內，從而形成n型FET的閘極。
同時參照第17A圖及第17B圖之所述n+植 入製程係示例性用於形成n型有源裝置(如n型FET)，熟悉本領域之技術人員將理解的是，可執行p+多晶矽(p+poly)植入製程以形成p型有源裝置(如p型FET)，但卻使用p+物種(例如硼)以用於摻雜多晶矽層1610。此外，接下來的任何摻雜製程中，摻雜物可藉由例如為退火步驟來激活。
參照第18A圖及第18B圖，第17A圖及第17B圖之掩模圖案係從多晶矽層1610剝離並將毯覆矽化層1810(在一範例係例如為鈷矽化物、或在另一範例中為鎢矽化物、又或在又一範例中為鎳矽化物，並且厚約150奈米)形成在多晶矽層1610上。矽化層1810係以例如為濺鍍方式形成。矽化層1810係加入以減少多晶矽層1610的電性電阻的電性傳導材料。接著IC結構900係以例如為二氧化矽形成之毯覆層而藉由電漿增強化學氣相沉積(PECVD)製程來覆蓋(cap)。舉例而言，將厚約170奈米之覆蓋氧化物層1814形成在矽化層1810上。接下來，在針對定義IC結構900之CMOS裝置910的閘極特徵時，將光阻層1818形成在覆蓋氧化物層1814上。
參照第19A圖及第19B圖，將如第18A圖及第18B圖所示之IC結構900進行曝光顯影製程以在第18A圖及第18B圖的光阻層1818中形成掩模圖案1910。
參照第20A圖及第20B圖，係依據掩模圖案1910對覆蓋氧化物層1814、矽化層1810、多晶矽層1610及閘極氧化物層1510蝕刻，例如藉由電漿蝕刻。以此方 式，形成了IC結構900之CMOS裝置910的閘極結構2010。更具體而言，通過該掩模圖案1910而暴露之覆蓋氧化物層1814、矽化層1810、多晶矽層1610及閘極氧化物層1510的一部份被一路蝕刻，直至場氧化層1210及裝置等級矽基板1214為止，從而形成IC結構900之CMOS裝置910的閘極結構2010。
參照第21A圖及第21B圖，在製備以在CMOS裝置910之閘極結構2010處形成輕摻雜汲極(LDD)間隔件時，將二氧化矽之毯覆層實質形成在第20A圖及第20B圖之IC結構900的整個表面上。舉例而言，將約200奈米之間隔件氧化物層2110如第21A圖及第21B圖所示地實質形成在IC結構900的整個表面上，但排除閘極結構2010上方的表面。將該間隔件氧化物層2110以例如使用PECVD製程來形成。
參照第22A圖及第22B圖，如第21A圖及第22B圖所示之將IC結構900進行曝光顯影製程及蝕刻製程，其中，將間隔件氧化物層2110蝕刻，以在CMOS裝置910之閘極結構2010的各側上形成氧化物間隔件2210。在閘極結構2010之各側上的氧化物間隔件2210寬度可例如約為0.14微米。氧化物間隔件2210之目的係針對在任何後續植入步驟的期間抑制閘極結構2010下之源極及汲極植入的擴散。即，當n及p通道電晶體之LDD投入到曝光顯影及植入步驟時，氧化物間隔件2210係作用為掩膜以防止物種撞擊接近閘極結構2010的邊緣。
參照第23A圖及第23B圖，在完成n及p通道LDD植入步驟及其它植入步驟後，將毯覆式介電層實質形成在第22A圖及第22B圖之IC結構900的整個表面上。舉例而言，介電層922係如第23A圖及第23B圖所示形成在IC結構900的表面上。在一範例中，介電層922係由硼磷矽玻璃(BPSG)ILD氧化物形成並厚約為1微米。舉例而言，介電層922係使用PECVD製程。介電層922可以一單一層或藉由沉積所欲總厚度的多層BPSG ILD氧化物層形成。閘極結構2010之覆蓋氧化物層1814(參見第20A圖及第20B圖)及氧化物間隔件2210係與介電層922一同變得均勻。當該步驟完成時，除了金屬接觸件918(係電性接觸件)之外的CMOS裝置910係完全形成。第24A圖及第24B圖、第25A圖及第25B圖與第26A圖及第26B圖描述了CMOS裝置910之金屬接觸件918的形成與FBAR裝置914之電極938的形成。
參照第24A圖及第24B圖，將如第23A圖及第23B圖所示的IC結構900進行曝光顯影及蝕刻製程，其中係將介電層922蝕刻以設置開口2410，該開口2410係如第24A圖及第24B圖所示而導通(lead)到裝置等級矽基板1214的某些部份及CMOS裝置910之閘極結構2010的某些部份。此外，將介電層922蝕刻以設置開口2414，氮化鋁層114中用於FBAR裝置914之一部份暴露於該開口2414。
參照第25A圖及第25B圖，將金屬的毯覆 層2510(在一範例中係鋁、或在另一範例中係鉬、又或在另一範例中係任何其它高聲學阻抗的金屬或導體)沉積以實質形成在第24A圖及第24B圖之IC結構900的整個表面上，並因此該金屬的毯覆層2510係將開口2410及在介電層922中之開口2414填充。舉例而言，例如厚度約1微米之鋁層2510係形成在IC結構900之表面上，並因此如第25A圖及第25B圖所示地，該鋁層2510係將開口2410及開口2414填充。舉例而言，鋁層2510係在一範例中使用濺鍍製程或在另一範例中使用蒸鍍製程。而鋁層2510可以一單一層或藉由沉積所欲總厚度的多層形成。藉由以鋁填充開口2410，係將電性路徑設置成通過介電層922而到形成CMOS裝置910的結構。舉例而言，電性路徑係設置成通過介電層922而到CMOS裝置910的源極、汲極及閘極。藉由以鋁填充開口2414，適於形成FBAR裝置914之電極938的金屬係設置成通過介電層922及到達氮化鋁層114的所有途徑。
參照第26A圖及第26B圖，將如第25A圖及第25B圖所示的IC結構900進行曝光顯影及蝕刻製程，其中，舉例而言係如第26A圖及第26B圖所示，將鋁層922蝕刻以將給裝置等級矽基板1214及給CMOS裝置910之柵極結構2010的個別金屬接觸件918定義。舉例而言，一金屬接觸件918係在CMOS裝置910之閘極處設置、兩金屬接觸件918係在CMOS裝置910之源極處設置，而兩金屬接觸件918係在CMOS裝置910之汲極處設置。類似地， 將鋁層2510蝕刻，以將將要形成兩FBAR裝置914之四電極中的兩個定義。各該些兩極938之一端部係與氮化鋁層114接觸。如第26A圖及第26B圖所示之兩電極938係形成兩FBAR裝置914之一半，其意謂如第26A圖及第26B圖所示之一電極938係第一FBAR裝置914的第一電極，而如第26A圖及第26B圖所示之另一電極938係第二FBAR裝置914的第一電極。該仍未形成之兩電極938將在之後的步驟中形成(見第32A圖及第32B圖)。
參照第26A圖及第26B圖，將鈍化材料之毯覆層實質形成在第26A圖及第26B圖之IC結構900的整個表面上。舉例而言，厚度約1200奈米之鈍化層926係如第27A圖及第27B圖所示而實質形成在IC結構900的整個表面上。在一範例中，鈍化層926可藉由兩材料層之組合而形成。舉例而言，鈍化層926可包含例如厚度約500奈米的磷矽化物玻璃(PSG)層及例如厚度約700奈米的氮化矽層。舉例而言，鈍化層926可使用PECVD製程來形成。任何CMOS裝置之間的電性接線是在鈍化層926下方實施。而在此製程階段，CMOS裝置的製作係實質完成。
參照第28A圖及第28B圖，將如第27A圖及第27B圖所示之IC結構900進行曝光顯影及蝕刻製程，其中，係將鈍化層926蝕刻，以重新建構圍繞FBAR裝置914之電極938的開口2414，並從而將電極938暴露。電極938係與具有壓電特性的氮化鋁層114實體接觸。
參照第29A圖及第29B圖，將鈍化層926 藉由例如為化學機械平坦化製程或某些低溫黏著接合而平坦化。之後，將處理基板934與鈍化層926藉由例如為融合接合製程而接合。如此操作後，將腔體930圍繞FBAR裝置914之電極938形成。腔體930之總高度係例如為約2.2微米。而在一範例中，處理基板934厚度係約600微米。
參照第30A圖及第30B圖，可移除之處理基板210係已從氮化鋁層114移除。在一範例中，可移除之處理基板210係藉由鋒利邊緣撬開而從氮化鋁層114移除。這是可能的，因為如參照第3圖中方法300的步驟318所述的可移除之處理基板210與氮化鋁層114之間是弱接合。在另一範例中，可移除之處理基板210係藉由通過在可移除之處理晶圓中之蝕刻孔而經由氟電漿蝕刻，以將二氧化矽形成的氮化鋁/矽鍵結削弱，而從氮化鋁層114移除。
參照第31A圖及第31B圖，現在將處理基板934用作基礎基板，而IC結構900係翻轉以準備用於形成FBAR裝置914之四電極938中仍未形成的兩個。即，將相對已形成兩電極938之氮化鋁層114的反側在製備中暴露，以用於形成仍未形成的兩電極938。在一範例中，在此製程階段中，孔942係經由蝕刻製程形成於氮化鋁層114中。孔942係通過氮化鋁層114之選擇性開口以使空氣進入腔體930並從而將氮化鋁層114兩側上的壓力平衡。或者，氮化鋁層114可藉由有效地微機電(MEMS)釋放(release)(其蝕刻貫通氮化鋁層114並將FBAR裝置與周圍結構隔離但仍留下足夠用於機構支持之氮化鋁層 114的圖案)而實質上與其周圍結構機構上及聲學上隔離。
參照第32A圖及第32B圖，將金屬毯覆層(未示出)(例如為鋁、鉬或任何其它高聲學阻抗的金屬)實質形成在暴露之氮化鋁層114的整個表面上。舉例而言，將例如為鋁之毯覆層使用濺鍍製程或在另一範例中的蒸鍍製程而形成。接著，將曝光顯影製程用於形成另二電極938。將示於第32A圖及第32B圖中之二電極938形成二FBAR裝置914之仍未形成的另一半電極938，這意謂示於第32A圖及第32B圖中之該些電極938的其中之一係第一FBAR裝置914的第二電極，而示於第32A圖及第32B圖中的另一電極938係第二FBAR裝置914的第二電極。而第一電極938係先前如第32A圖及第32B圖所述而形成。
一旦示於第32A圖及第32B圖的二電極938形成，則IC結構900係實質完成。在一範例中，各個四電極938之厚度或高度皆約小於1微米。由於腔體930的出現，因此包含在FBAR裝置914中之電極938及氮化鋁層114的一部份係完全暴露於大氣中，因此FBAR裝置914之振動係不受抑制，從而實質上達到與周圍介質聲學隔離。
通常，FBAR裝置914之接地(ground)面係在CMOS製作製程的第一金屬層時形成。FBAR裝置914係接著形成在氮化鋁層114上，並且給電極938與FBAR裝置914的接地面的連接係通過氮化鋁層114到CMOS電路形成(如CMOS裝置及其類似的)。
第33圖係使用SOFTANOS基板110之整合 式CMOS裝置及FBAR裝置的方法3300之範例的流程圖，該SOFTANOS基板110係低導電性、高導熱性及壓電性基板。該方法3300包括以下步驟。
在步驟3310中，係將SOFTANOS基板(如第2圖之SOFTANOS基板110，其係低導電性、高導熱性及壓電性基板)提供作為任何CMOS製造者之任何CMOS製作製程的起始基板。
在步驟3314中，係在SOFTANOS基板之矽層上形成CMOS裝置。CMOS裝置可包括任何積體電路的適合組合，並包括有源及/或無源裝置的布局。CMOS裝置可使用任何CMOS製造者之任何CMOS製作製程來形成。
在步驟3318中，係在相同之SOFTANOS基板的氮化鋁層114中形成將FBAR裝置(如FBAR裝置914)，並使用相同的CMOS製作製程。第10A圖及第10B圖到第32A圖及第32B圖係描述將CMOS裝置910(例n型FET)與FBAR裝置914一同形成在相同之SOFTANOS基板110上的範例。
結果，CMOS物件(例如積體電路)及至少一FBAR裝置914係形成在SOFTANOS基板上(如第2圖之SOFTANOS基板110)，其中，由於SOFTANOS基板係具有壓電特性之高熱傳導性的絕緣體上矽(SOI)基板而使CMOS物件提供高散熱性。形成在SOFTANOS基板上之CMOS物件及至少一FBAR裝置可包含CMOS積體電路或裝置，相較於傳統SOI基板上的CMOS積體電路或裝置， 該些CMOS積體電路或裝置可能是較高功率或具有較高性能。這是由於可能係通過SOFTANOS基板之氮化鋁層的高散熱性。因此與製作在傳統SOI基板上的CMOS積體電路(具有差的熱傳導性及差的壓電特性)相比，形成在SOFTANOS基板上之CMOS物件(例如積體電路)及至少一FBAR裝置提供了增加的熱管理能力。
因此，方法3300係使用CMOS製作製程(與使用傳統基板及方法相比係在CMOS技術及FBAR技術的實行上皆減少成本及複雜性)而將FBAR裝置形成在低導電性、高導熱性及壓電性基板上之製程的範例。行動電話係可從與在SOFTANOS基板上形成的FBAR裝置組合的CMOS積體電路得益之應用的範例。在傳統的行動電話中，通常安裝一或多個FBAR裝置，其中表現在行動電話中之各個FBAR裝置係製造並與其他CMOS積體電路分離安裝的分立組件。必須實行從其他CMOS積體電路裝置分離之FBAR裝置係對電話製造製程增加了顯著的成本及複雜性。此外，分立的FBAR裝置在行動電話內消耗了寶貴的實體空間。而使用在單一SOFTANOS基板上將CMOS裝置及FBAR裝置整合的方法，則一或多FBAR裝置可與CMOS積體電路裝置一同整合在行動電話中共同的SOFTANOS基板上，從而顯著減少成本、複雜性及尺寸。
3300‧‧‧方法
3310、3314、3318‧‧‧步驟

Claims (20)

  1. 一種形成積體電路結構的方法，該方法係包括：設置具有氮化鋁層及矽層的基板，其中，該矽層係覆蓋該氮化鋁層的至少一部份；在該矽層中形成互補式金氧半導體裝置；以及在該氮化鋁層中形成薄膜型塊體聲波共振器裝置，從而該積體電路結構包含該互補式金氧半導體裝置及該薄膜型塊體聲波共振器裝置。
  2. 如申請專利範圍第1項所述之方法，復包括：將該矽層之一部份移除，以暴露該氮化鋁層的一部份；其中，該薄膜型塊體聲波共振器裝置係形成在該氮化鋁層的該暴露部份中。
  3. 如申請專利範圍第1項所述之方法，其中，形成該薄膜型塊體聲波共振器裝置係包括：將第一電極設置在該氮化鋁層的第一側上；以及將第二電極設置在該氮化鋁層的第二側上。
  4. 如申請專利範圍第3項所述之方法，復包括：將可移除之處理基板與該氮化鋁層接合；以及將該可移除之處理基板的至少一部份移除，以暴露該氮化鋁層的至少一部份；其中，設置該第一電極係在移除該可移除之處理基板的該至少一部份之前實施，而設置該第二電極係接續在移除該可移除之處理基板的該至少一部份之後 實施。
  5. 如申請專利範圍第4項所述之方法，其中，該可移除之處理基板係包括選自矽、金屬及石英之材料。
  6. 如申請專利範圍第3項所述之方法，其中，該第一電極係暴露在大氣中。
  7. 如申請專利範圍第3項所述之方法，復包括：設置鄰近該第二電極的腔體，其中，該腔體係至少部份地由該氮化鋁層定義。
  8. 如申請專利範圍第7項所述之方法，復包括：於該氮化鋁層中設置孔洞，該孔洞係提供該腔體與該大氣之間的通道。
  9. 如申請專利範圍第1項所述之方法，其中，該氮化鋁層係在該薄膜型塊體聲波共振器裝置處至少部份地暴露於大氣中。
  10. 如申請專利範圍第1項所述之方法，其中，該氮化鋁層之厚度係介於50奈米與1微米之間。
  11. 如申請專利範圍第1項所述之方法，其中，該矽層之厚度係介於75奈米與110奈米之間。
  12. 如申請專利範圍第1項所述之方法，其中，設置具有該氮化鋁層及該矽層之該基板係包括：將該氮化鋁層藉由分子束外延(MBE)、反應性濺射法、金屬有機物化學氣相沉積(MOCVD)或氫化物氣相外延(HVPE)而形成在該矽層上。
  13. 如申請專利範圍第1項所述之方法，其中，設置具有 該氮化鋁層及該矽層之該基板係包括：在塊狀矽層上形成該氮化鋁層；將氣態氫物種植入該塊狀矽層內，該氣態氫物種係在該塊狀矽基板中形成植入邊界；以及移除該塊狀矽層在該植入邊界處的一部份。
  14. 如申請專利範圍第13項所述之方法，其中，移除該塊狀矽層在該植入邊界處的該部份係包括：熱處理將該塊狀矽層的至少一部份，以在該植入邊界處誘發斷面。
  15. 如申請專利範圍第14項所述之方法，其中，熱處理該塊狀矽層之該至少一部份係包含將該塊狀矽層加熱至介於攝氏400度與攝氏600度之間的溫度。
  16. 如申請專利範圍第13項所述之方法，復包括：將該積體電路結構之至少一部份加熱至約攝氏1100度的溫度並持續約1小時，從而將由植入之氫引起的殘留損傷退火，並且從而將氫從該矽層中移除。
  17. 一種積體電路結構，係包括：氮化鋁層；矽膜，係覆蓋該氮化鋁層的一部份；一或多個互補式金氧半導體裝置，係形成在該氮化鋁層中；以及一或多個薄膜型塊體聲波共振器裝置，係形成在該氮化鋁層中。
  18. 如申請專利範圍第17項所述之積體電路結構，其中， 該薄膜型塊體聲波共振器裝置係包含在該氮化鋁層之第一側上的第一電極及在該氮化鋁層之第二側上的第二電極。
  19. 如申請專利範圍第17項所述之積體電路結構，其中，該第一電極係暴露於大氣中。
  20. 如申請專利範圍第19項所述之積體電路結構，復包括：鄰近該第二電極的腔體，其中，該腔體係至少部份地由該氮化鋁層定義。
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