JP2017510080A - Ｓｏｉ基板の製造に適した半導体ウエハの製造方法及びその方法により得られたｓｏｉ基板ウエハ - Google Patents

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Abstract

【課題】 ＳＯＩ基板の製造に適した半導体ウエハの製造方法及びその方法で得られたＳＯＩ基板を提供する。【解決手段】 ＳＯＩ基板を製造するのに適した半導体ウエハを製造するプロセスが、以下のステップ、即ち、−半導体担体（１）の上部側（２）上に多結晶半導体の第１層（４）を製造すること、−前記第１層（４）の上部側（７）上に前記第１層（４）の結晶構造とは異なる構造を具備しているインターフェエースゾーン（１２）を形成すること、次いで、−前記インターフェースゾーン（１２）上に多結晶半導体の第２層（１４）を製造すること、を包含している。【選択図】 図４

Description

本発明はエレクトロニクスの分野に関するものであって、更に詳細には、電子回路、特に無線周波数適用例に特化した電子回路、を製造することを可能とする半導体基板の分野に関するものである。
特に、本発明の実施方法及び実施例はシリコン・オン・インシュレータ（ＳＯＩ）基板を製造するプロセス及びその様な基板に関するものである。
ＳＯＩ基板は、従来、それ自身が例えばバルク基板等の担体基板（carrier substrate）の上に位置される、通常、ＢＯＸ（埋込酸化物）という頭辞語で示される埋込絶縁層（一般的には、シリコン酸化物）の上に位置される半導体膜（即ち、上部半導体層）を有している。
高性能無線周波数（ＲＦ）集積回路は、一般的には、基板内の損失及び導通に起因する隣り合う部品間のクロストークを制限するために、高抵抗率（ＨＲ）のｐドープした半導体基板、即ち典型的に１ｋΩ・ｃｍよりも一層高い抵抗率を具備する基板、と呼称されるものの上に製造される。
更に、シリコン・オン・インシュレータ（ＳＯＩ）ＨＲ基板を使用することは一般的である。次いで、上部半導体層の内及び上に形成される受動的又は能動的な部品は埋込酸化物層によってバルク基板から隔離される。
しかしながら、この様な基板を使用することは基板に関連する損失を減少させるが、それを完全に防止するものではないことが観察されている。特に、この酸化物層の製造プロセスに起因してＢＯＸ内には不可避的に静止した正の電荷が存在している。該電荷は、導通チャンネルを形成することが可能な可動電荷（電子）のＢＯＸの近傍においての基板における蓄積に起因するものである。従って、ＨＲ基板が使用されたとしても、基板における寄生的な表面伝導が渦電流の結果としてジュール損失となる。
更に、絶縁されているシリコン／ＢＯＸ／基板の積層体は、金属酸化物半導体（ＭＯＳ）コンデンサとして動作する。第１近似では、このＭＯＳコンデンサと関連する反転層の厚さは基板のドーパント濃度の平方根で逆に変化すると考えられる。従って、この基板がＨＲ基板である場合、即ち弱くドープされている場合、にはその厚さはそれに対応して一層大きいものであると考えられる。このコンデンサの容量は、ＢＯＸの反対側及び上方の絶縁されているシリコン膜内又は上に形成されている部品へ印加される電位によって変調されるという特性を有している。この変調される寄生容量は、高調波歪み及びクロストークの原因となり、ＲＦ部品の性能を劣化させる態様で集積回路におけるＲＦ部品に影響を与える。この様な歪みは、特に、３次インターセプトポイント（ＴＯＩＰ又はＩＰ３と略称）方法によって定量化させることが可能である。
この影響を緩和させるために、自由キャリアをトラップすることが可能な高密度の表面状態をＢＯＸ近くに形成させるように担体基板の単結晶部分とＢＯＸとを分離させる特定の領域を組み込んでいる一層複雑な担体基板構造を使用することが知られている。この表面状態による自由キャリアのトラッピングは寄生表面伝導の影響を著しく減少させる。更に、それは、基板／ＢＯＸインターフェースにおける半導体内のフェルミレベルのピン止めとなり、それにより寄生ＭＯＳコンデンサの容量をＢＯＸの反対側、上方に形成されている部品へ印加される電位とは略独立的とさせ、従って高調波歪みを制限させる。この様な基板は「トラップリッチ（trap-rich）」と称される。
「ＳＯＩ技術：ＲＦ設計者のための好機、３０遠距離通信及び情報技術、０４／２００９（SOI technology: An Opportunity for RF Designers, Journal of 30 Telecommunications and Information Technology, 04/2009）」という文献は、ＳＯＩ基板のＢＯＸ下側にトラップリッチ層を形成するための特に効果的な方法を記載しており、それは担体基板の単結晶部分とＢＯＸとの間に挿入したポリシリコン層を有する担体基板を形成することからなっている。特に、ポリシリコンのグレイン境界、即ち粒界、における結晶構造における不連続部分が電荷トラップとして作用する。この様な層は、ＢＯＸを形成する前に、単結晶基板上に低圧化学蒸着（ＬＰＣＶＤ）又はプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）によってポリシリコン又は非晶質シリコン層を付着させることによって形成させることが可能であり、この付着操作に続いて安定化及び／又は再結晶化アニールが行われる。その単結晶基板から単純なエピタキシーではなく実際に多結晶層が得られることを確保するために、該シリコンを付着させる前に、エピタキシャル成長を阻止するインターフェース層を該基板上に形成することが必要である。化学的又は熱的酸化によって得られる厚さが１ｎｍ未満のシリコン酸化物層がこの目的のために十分である。
トラップの密度を増加させるために、ポリシリコン／ＢＯＸインターフェースにおける粒界の密度を増加させること、即ちこのインターフェースにおけるグレインの平均幅を減少させること、が望ましい。しかしながら、本発明者等が観察したところでは、ＣＶＤによって得られるポリシリコンの成長は「発散」擬似柱状型のものであり、即ち該グレインは、実質的に、該層の底部とその上部との間において幅が広がる反転円錐の形状を有している。従って、該グレインの平均幅は該ポリシリコン層の上部において、即ちポリシリコン／ＢＯＸインターフェースにおいて、最大であり、従って、このインターフェースにおける単位面積当たりのトラップの密度は最適なものではない。
しかしながら、担体基板の単結晶部分がＢＯＸ及び該ＢＯＸの上部上に位置されている薄い層上に製造されている部品から十分に大きな距離だけ離隔されていることを確保するために、該ポリシリコン層は少なくとも１０００ｎｍ乃至５０００ｎｍの厚さでなければならず、且つ、その結果、ポリシリコン／ＢＯＸインターフェースにおけるポリシリコングレインの平均幅は約２００ｎｍ乃至１０００ｎｍである。９０ｎｍ又は６５ｎｍ技術又はそれ以下におけるＲＦ部品の場合、このことは、ＢＯＸとのインターフェースにおけるポリシリコングレインの平均幅はＢＯＸ上方の基本的トランジスタの横方向寸法よりも一層大きいことを意味している。従って、ＢＯＸ上方の例えばトランジスタ等の部品の位置に依存して、前記部品はランダムに単一のグレイン又は複数個のグレインのいずれかと垂直状態にある。このことは該トランジスタの電気的パラメータのバラツキとなる。何故ならば、トランジスタの下側のトラップの密度はグレインに関してのその位置に依存するからである。
本発明者等が観察したところによると、非晶質シリコン層の制御した再結晶化によってポリシリコン層を形成することは、ポリシリコン／ＢＯＸインターフェースにおけるポリシリコンのグレインの平均寸法を実質的に減少させるものではない。特に、多層基板を十分に安定化させるため及びそれを集積回路の製造のための開始基板として使用することが可能であるのに十分に熱機械的に安定なものとさせるために、最小のサーマルバジェットが必要とされる。このサーマルバジェットは、そのグレイン寸法がバルク基板上に直接的にポリシリコン層を付着させることによって得られるものと同じか又はそれ以上であるポリシリコン層とさせる。
ＳＯＩ技術：ＲＦ設計者のための好機、３０遠距離通信及び情報技術、０４／２００９（SOI technology: An Opportunity for RF Designers, Journal of 30 Telecommunications and Information Technology, 04/2009）
従って、上述した欠点の全てか又はその幾つかを解消するＳＯＩ基板を製造する方法に対する必要性が存在している。
一つの具体化及び実施の方法によれば、特に、電気的に絶縁性の層（ＢＯＸ）とＳＯＩ基板の担体基板との間のインターフェースにおける電荷のトラッピングを改良させることを可能とさせるＳＯＩ基板を製造する方法が提供される。
一つの側面によれば、担体基板を製造すること、及びそれ自身が該担体基板の上に位置されている埋設型絶縁層の上に位置されている半導体膜を製造すること、を包含しているシリコン・オン・インシュレータ基板を製造するプロセスが提供される。
この側面によれば、該担体基板の製造は、半導体担体の一測部上に、前記半導体担体と前記埋設型絶縁層との間に位置されており且つ少なくとも１個の初期的な構造を包含している積層体（stack）を製造すること、を含んでいる。
前記初期的構造の製造は、以下の相次ぐステップ、即ち、
−前記半導体担体の前記側部上に、多結晶半導体の第１層を製造すること、
−前記第１層の上部側上に前記第１層の結晶構造とは異なる構造を具備しているインターフェースゾーンを形成すること、且つ
−前記インターフェースゾーン上に、多結晶半導体の第２層を製造すること、
を包含している。
これらの積層したインターフェースゾーン及び層は、一つの且つ同一の担体（carrier）から開始し且つそれを使用して、即ち前記同一の半導体担体から開始し且つそれを使用して、相次いで有益的に形成される。
一つの具体化の方法によれば、該インターフェースゾーンの形成は、前記上部側を酸化させるために、該第１層の該上部側を酸化環境に露呈させることを包含している。
一つの変形例として、該インターフェースゾーンの形成は前記第１層の該上部側を非晶質化させることを包含している。
前記積層体の製造は、更に、多結晶半導体の複数個の層の結晶構造とは異なる構造を具備しているインターフェースゾーンによって夫々分離されている多結晶半導体の複数個の層からなる積層体を形成するために、前記第２層の上に少なくとも一つの付加的な構造を製造することを含む場合があり、このことは、多結晶半導体の新たな層を上に載せた新たなインターフェースゾーンを製造することを包含している。
一つの具体化の方法によれば、前記積層体の多結晶半導体の最後の層は、前記積層体の多結晶半導体の複数個の層の全厚さの２０％よりも小さな厚さを有している。
別の側面によれば、それ自身が担体基板の上に位置されている埋設型絶縁層の上に位置されている半導体膜を有しているシリコン・オン・インシュレータ基板が提供される。
この側面によれば、該担体基板は、半導体担体と、該半導体担体の一側部と前記埋設型絶縁層との間に位置されている積層体と、を包含している。
前記積層体は、該半導体担体の前記側部と接触している多結晶半導体の第１層と多結晶半導体の第２層とを包含している少なくとも一つの初期的構造を包含しており、前記第２層は前記第１層の結晶構造とは異なる構造を具備しているインターフェースゾーンによって該第１層から分離されている。
該第２層の厚さは１００ｎｍと３００ｎｍとの間とすることが可能である。
一つの実施例によれば、該基板は、更に、多結晶物質の複数個の層の結晶構造とは異なる構造を具備しているインターフェースゾーンによって夫々分離されている多結晶半導体の複数個の層からなる積層体を形成するために、多結晶半導体の新たな層を上に載せた新たなインターフェースゾーンを包含している少なくとも１個の付加的な構造を前記第２層の上に有することが可能である。
該積層体の多結晶半導体の最後の層は、該積層体の多結晶半導体の複数個の層の全厚さの２０％よりも小さな厚さを有することが可能である。
本発明の或る側面は、単に例示として与えられる以下の説明を添付の図面を参照して読むことによりより良く理解されるものである。
製造過程中のＳＯＩ基板の担体基板を形成する半導体ウエハの部分側面図の簡略した概略図。 製造過程中のＳＯＩ基板の担体基板を形成する半導体ウエハの部分側面図の簡略した概略図。 製造過程中のＳＯＩ基板の担体基板を形成する半導体ウエハの部分側面図の簡略した概略図。 製造過程中のＳＯＩ基板の担体基板を形成する半導体ウエハの部分側面図の簡略した概略図。 この様な半導体ウエハの変形実施例の側面図の簡略した概略図。 製造過程中のＳＯＩ基板の担体基板を形成する半導体ウエハの部分側面図の簡略した概略図。
勿論、図面の理解を一層容易なものとさせるために、図示した種々の要素、及び、特に、半導体ウエハを構成している夫々の層は模式的に描いてあり、且つこれらの種々の要素の割合はそれらの実際の割合とは異なる場合がある。
以下の説明は、特に、ＳＯＩ基板の担体基板を形成する半導体ウエハを製造するプロセスの１例及び幾つかの変形実施例に関するものであって、この様なウエハの構造から得られる幾つかの効果及び利点を記載するものである。
読者を混乱させないために、この様なウエハの製造にとって重要なステップのみを詳説することとするが、当業者は、就中、準備、クリーニング及び仕上げ操作等に関する従来のプロセスを実施するものであるが、それらについてここで詳細に説明することの必要性は無いことが理解される。
本プロセスは、図１に例示したようなウエハとも呼称される半導体ベース担体の準備で開始する。この担体１は任意の半導体から製造することが可能であり、且つ、特に、シリコンに基づいている。従って、本記載の残部においては、ベース半導体はシリコンとして説明するが、それは任意のその他の既知の半導体で、特に、ゲルマニウム又はガリウム砒素、で置換させることが可能であることが理解される。
ここで記載する実施例は、高抵抗率半導体担体、即ち典型的に１ｋΩ・ｃｍよりも一層高い抵抗率を具備している比較的低いドーピングを有している担体、に対して特に有益的である。このタイプの基板は無線周波数部品の製造用に特に向いている。
従って、第１ステップにおいて、基板１の上部側２はポリシリコン層を付着させることを可能とさせるための準備がなされている。次いで、図２に例示されている如く、第１ポリシリコン層４を半導体担体１の上部側２上に形成させる。より詳細に説明すると、この第１層４は、ＣＶＤ技術によって担体１の上部側２の上に付着させて形成させるが、その厚さｅ４が典型的に５００ナノメートルと５０００ナノメートルとの間で且つ好適には１０００ナノメートルと２０００ナノメートルとの間である層４を形成させる（厚さｅ４は２つの層の間のインターフェースに対して垂直な方向において定義されている）。オプションとして、それを付着させた後に、第１層４は、それを結晶化させることによりその構造を安定化させるために、その厚さ及びその特性にとって適切な熱処理に露呈させることが可能である。この付着の前の基板層１の表面仕上げのために、シリコン原子は局所的な結晶配列に組織化し、図２に模式的に例示した如く、上部に向かって幅広となる実質的にピラミッド型形状のグレイン５，６を具備している発散性擬似柱状構造を与える。熱処理操作がグレイン及び或る幾つかのグレインのグループを一層大きな寸法のグレインへ修正させる場合がある。
勿論、この第１層を形成するためにその他の付着技術、例えば、低圧化学蒸着（ＬＰＣＶＤ）、又はより一般的にはポリシリコン層を製造することを可能とする任意のタイプの既知の付着技術、を使用することが可能である。
図３に例示したその後のステップにおいて、表面処理を実施してインターフェースゾーン１２を形成することが可能であり、その上に新たなポリシリコン層を付着させる。
特に、第１ポリシリコン層４の上部側７を種々の領域８，９へ分割させ、その各々は別個のグレインに属しており、各領域は正規の結晶構造を有している。この側部７上に直接的に付着されたシリコンはエピタキシャル的に成長し、従って下側の層のグレインの成長を継続させる。しかしながら、前述した目的の内の一つは、グレイン間の境界１１の密度を増加させることであり、従って、小さなグレインを維持することである。エピタキシャル成長を阻止するために、該第２ステップは、第１ポリシリコン層４の表面７上にインターフェースゾーンを形成することを包含しており、それによりエピタキシャル再成長無しで、従って別々のグレインが最大の状態で新たなポリシリコン層を成長させることを可能としている。
これを行うために、種々の技術を使用することが可能である。従って、ポリシリコンの第１層４の上部側７を酸化種からなる環境へ露呈させることが可能である。この酸化は、単に、第１ポリシリコン層４の付着に続いて未だに十分に高温であるウエハを周囲雰囲気又は或る百分率の酸素を含む雰囲気へ露呈させることによって得ることが可能である。自然酸化効果が、ポリシリコン層４の表面７上に略ナノメートルの程度の非常に小さな厚さｅ１２の層１２を形成し、その層はポリシリコングレインの結晶構造とは異なる構造を具備している（図３に示した層の厚さｅ１２は、勿論、それを視認することを可能とするために誇張して示されている）。この酸化は、酸化雰囲気の存在下において典型的に６００と９００℃との間へウエハを加熱することによって酸化率を増加させる迅速熱酸化（ＲＴＯ）等の制御型熱酸化を介して達成することも可能である。
この酸化は、又、従来の態様で化学的酸化処理を実施することによって行うことも可能である。
インターフェースゾーン１２を製造するその他の可能な態様の中で、アルゴン、ゲルマニウム又はいずれかその他の適切な重たいイオンなどの非ドーパントイオン種を注入させる操作を挙げることが可能である。この様なイオン衝撃は多結晶層４の表面７が少なくとも部分的に非晶質化することを可能とし、即ちグレインの表面上の結晶配列が崩され、それにより新たなポリシリコン層が付着される場合にエピタキシャル成長を回避することを可能とさせる。
図４に例示されているその後のステップにおいて、インターフェースゾーン１２上にシリコンの第２層１４を付着させる。この第２層１４は、層４について説明したものと同一の態様で効果的に製造させることが可能であり、従って厚さｅ１４の第２層１４を製造することを可能とし、ｅ１４は、典型的には、約数十ナノメートル乃至数百ナノメートルであって、好適には、約１００乃至３００ｎｍの間である。
層１４は、上述した如く、非晶質又は非構造型であるインターフェースゾーンの上に成長されるので、第２ポリシリコン層の結晶は第１層４の結晶上にエピタキシャル的に形成することは無い。即ち、第１層４の上部側は非構造型であり、従って第１層４の結晶は該第２層内に延長されたり拡大されたりすることはない。従って、寸法が小さなポリシリコングレイン１５，１６がインターフェースゾーン１２に最も近い領域内に表れることが観察される。その結果、単結晶基板層１（半導体担体）上方に位置されている全領域において、グレイン境界（粒界）、即ち種々のポリシリコングレインの間の境界、の単位体積当たりの濃度の全体的な増加となる。この単位体積当たりのグレイン境界の高い濃度は、ＢＯＸ下側に位置される領域において電荷トラップの密度を実質的に増加させることを可能とさせる。ここで注意すべきことであるが、インターフェース１２は前述したインターフェース２と同様の機能を有していることである。
この段階において、図４に例示されている如く、ＳＯＩ基板の担体基板が形成され、前記基板は、半導体担体１と、半導体担体１の側部２上に位置されており且つ、図６を参照して理解されるように、該担体の側部２とＳＯＩ基板の埋込型絶縁層（ＢＯＸ）との間に位置されることが意図されている積層体と、を包含している。
前記積層体は、ここでは、該半導体担体の前記側部２と接触している多結晶半導体の第１層４と、多結晶半導体の第２層１４とを含む初期的構造を包含しており、前記第２層１４は前記第１層の結晶構造とは異なる構造を具備しているインターフェースゾーン１２によって第１層４から離隔されている。
１変形例として、図５に例示した如く、インターフェースゾーン１２と機能的に類似した新たなインターフェースゾーン２２上に付加的なポリシリコン層２４を付着させる操作を繰り返し行うことも可能である。
この図５に示されている如く、多結晶半導体のこの新たな層２４が上に載っているこの新たなインターフェースゾーン２２を含んでいるこの付加的な構造は、多結晶半導体の複数個の層４，１４，２４の結晶構造とは異なる構造を具備しているインターフェースゾーン１２，２２によって夫々分離されている多結晶半導体の複数個の層４，１４，２４の積層体を形成することとなる。
勿論、単位体積当たりのグレイン境界の濃度を更に増加させることが所望される場合には、重畳されるポリシリコン層の数を増加させることが可能である。注意すべきことであるが、これらのポリシリコンゾーンの各々の厚さが小さければ小さいほど、ポリシリコンの反転されたピラミッド型成長のために、該層内のグレイン境界の密度は一層大きくなる。
又、ＢＯＸからの距離の関数として単位体積当たりのグレイン境界の濃度の予め設定した変化を確保するために該ポリシリコン層の各々の個別的な厚さを選択することも可能である。一つの好適な実施例においては、該積層体を形成している最後のポリシリコン層の厚さは前記ポリシリコン層の積層体の全厚さの２０％未満である。
次に、且つ図６に例示されている如く、その様にして得られたウエハ（担体基板）１，４，１２，１４は、埋込型絶縁層（ＢＯＸ）３６の上に位置されている半導体膜４０を有するＳＯＩ基板２”を製造するという観点からの既知の技術によって仕上げを行うことが可能である。従って、特に、厚いポリシリコン付着物の粗度が絶縁されたシリコン膜をボンドさせるために使用される直接的ボンディングプロセスと適合性が無い場合があるので、該積層体を、例えば、化学的機械的研磨ＣＭＰによって有益的に平坦化させる。一つの例示として、最後の特性ポリシリコン層１４上に酸化物層３６を製造する可能性もあり、その酸化物層は、次いで、ＳＯＩ基板の薄い層（半導体膜）を形成する単結晶膜４０へ直接的ボンディングによってボンドされる。ＳＯＩ基板の絶縁層３６（ＢＯＸ）を別のウエハ上に製造させ、次いで、最後のポリシリコン層上に製造した類似の酸化物層へ該薄い単結晶相と共に直接的ボンディングによってボンドさせることも可能である。その上に少なくとも２つのポリシリコン層が積層されている単結晶基板を有している上述したベース基板（担体基板）１，４，１２，１４に対してＳＯＩ基板を完成するためのその他の技術を適用させることが可能である。
上述したことから明らかなように、上述した如くに製造されたＳＯＩ基板は、ＢＯＸ下側に位置されているゾーンにおける単結晶基板においての寄生表面伝導の影響を減少させることを可能とし、該基板が高抵抗率基板である場合を包含している。特に、高濃度のグレイン境界は半導体の実効低効率を増加させることを可能とする。更に、高濃度のグレイン境界は、又、ＳＯＩ基板上に形成した電子部品へ印加されるバイアスに関して、ＢＯＸとその下側にある基板によって形成される寄生コンデンサの容量の潜在的な変動を制限させることを可能とさせる。補完的な態様において、ＢＯＸ下側に位置している領域におけるグレインの寸法が減少しているために、ＳＯＩ基板の薄い層（半導体膜）内に製造される種々の部品下側に存在するグレインの数が増加し、一つの部品から別の部品へのバラツキの危険性は制限される。
１：半導体ベース担体
２：上部側
４：第１ポリシリコン層
５，６：グレイン
１２：インターフェースゾーン
１４：第２層

Claims (9)

  1. シリコン・オン・インシュレータ基板を製造するプロセスにおいて、担体基板を製造すること及びそれ自身外担体基板（１，４，１２，１４）の上に位置されている埋込型絶縁層（３６）の上に位置されている半導体膜（４０）を製造することを包含しており、該担体基板の製造が半導体担体（１）の一つの側部（２）上に前記半導体担体と前記埋込型絶縁層との間に位置されており且つ少なくとも一つの初期的構造（４，１２，１４）を包含している積層体を製造することを含んでおり、前記初期的構造の製造が以下の相次ぐステップ、即ち、
    −前記半導体担体（１）の前記側部（２）上に多結晶半導体の第１層（４）を製造すること、
    −前記第１層（４）の上部側（７）上に前記第１層（４）の結晶構造とは異なる構造を具備しているインターフェースゾーン（１２）を形成すること、及び
    −前記インターフェースゾーン（１２）上に多結晶半導体の第２層（１４）を製造すること、
    を包含しているプロセス。
  2. 該インターフェエースゾーン（１２）の形成が、該第１層（４）の上部側（７）を前記上部側を酸化させるために酸化環境に露呈させることを包含している請求項１記載のプロセス。
  3. 該インターフェースゾーン（１２）の形成が前記第１層（４）の上部側（７）を非晶質化させることを包含している請求項１記載のプロセス。
  4. 前記積層体の製造が、更に、前記第２層（１４）の上に少なくとも１個の付加的な構造（２２，２４）を製造することを包含しており、このことは、多結晶半導体の複数個の層（４，１４，２４）の積層体を形成するために多結晶半導体の新たな層（２４）が上に載っている新たなインターフェースゾーン（２２）を製造することを包含しており、多結晶半導体の該層（４，１４，２４）は、多結晶半導体の前記層の結晶構造とは異なる構造を具備しているインターフェースゾーン（１２，２２）によって夫々分離されている請求項１乃至３の内のいずれか１項に記載のプロセス。
  5. 前記積層体の内の多結晶半導体の最後の層が前記積層体の多結晶半導体の該層の全厚さの２０％未満の厚さを有している請求項１乃至４の内のいずれか１項記載のプロセス。
  6. シリコン・オン・インシュレータ基板において、それ自身が担体基板（１，４，１２，１４）の上に位置している埋込型絶縁層（３６）の上に位置している半導体膜（４０）を有しており、該担体基板は半導体担体（１）を包含すると共に該半導体担体（１）の一つの側部（２）と前記埋込型絶縁層（３６）との間に位置しており且つ該半導体担体（１）の前記側部（２）と接触している多結晶半導体の第１層（４）と多結晶半導体の第２層（１４）とを含んでいる少なくとも１個の初期的構造（４，１２，１４）を含んでいる積層体を包含しており、前記第２層が前記第１層（４）の結晶構造とは異なる構造を具備しているインターフェースゾーン（１２）によって前記第１層（４）から離隔されている基板。
  7. 更に、多結晶半導体の複数個の層（４，１４，２４）の積層体を形成するために多結晶半導体の新たな層（２４）が上に載っている新たなインターフェースゾーン（２２）を含んでいる少なくとも１個の付加的な構造（２２，２４）を前記第２層の上に有しており、前記複数個の層は多結晶物質の前記層（４，１４，２４）の結晶構造とは異なる構造を具備しているインターフェースゾーン（１２，２２）によって夫々離隔されている請求項６記載の基板。
  8. 該積層体の多結晶半導体の最後の層が該積層体の多結晶半導体の複数個の層の全厚さの２０％未満の厚さを有している請求項６又は７記載の基板。
  9. 該第２層（１４）の厚さが１００ｎｍと３００ｎｍとの間である請求項６乃至８の内のいずれか１項記載の基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019239763A1 (ja) 2018-06-14 2019-12-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3062238A1 (fr) * 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice
US11063117B2 (en) * 2017-04-20 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having carrier-trapping layers with different grain sizes
FR3078436B1 (fr) * 2018-02-23 2020-03-20 Stmicroelectronics (Crolles 2) Sas Circuit integre comprenant un substrat equipe d'une region riche en pieges, et procede de fabrication
US10923503B2 (en) * 2018-07-02 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator (SOI) substrate comprising a trap-rich layer with small grain sizes
US11171015B2 (en) * 2019-09-11 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layered polysilicon and oxygen-doped polysilicon design for RF SOI trap-rich poly layer
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
CN112671363A (zh) * 2020-12-29 2021-04-16 济南晶正电子科技有限公司 复合衬底、复合薄膜及其制备方法，及射频声表面波器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03156917A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体装置の製造方法
JP2007507093A (ja) * 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
WO2012127006A1 (en) * 2011-03-22 2012-09-27 Soitec Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136633A1 (en) * 2003-12-18 2005-06-23 Taylor William J.Jr. Blocking layer for silicide uniformity in a semiconductor transistor
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US7271043B2 (en) * 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7868419B1 (en) * 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8318575B2 (en) * 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03156917A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体装置の製造方法
JP2007507093A (ja) * 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
WO2012127006A1 (en) * 2011-03-22 2012-09-27 Soitec Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019239763A1 (ja) 2018-06-14 2019-12-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
KR20210020024A (ko) 2018-06-14 2021-02-23 신에쯔 한도타이 가부시키가이샤 첩합soi웨이퍼의 제조방법 및 첩합soi웨이퍼
US11495488B2 (en) 2018-06-14 2022-11-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded SOI wafer and bonded SOI wafer

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