TWI633623B - 控制ｅＤＲＡＭ深溝槽上方的磊晶生長以及如此形成的ｅＤＲＡＭ - Google Patents

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Abstract

本發明提供形成eDRAM的多晶矽填充深溝槽的方法。該方法可包括在基板中形成多個多晶矽填充深溝槽。向該溝槽的上部引入磊晶抑制摻雜物。接著，在該基板上方形成多個鰭片，各多晶矽填充深溝槽包括延伸於其上方的相應鰭片。至少在該多晶矽填充深溝槽上方磊晶生長矽層。該多晶矽填充深溝槽中的該摻雜物用以控制該矽層的該磊晶生長，以消除或防止在先進技術節點與相鄰鰭片和/或深溝槽短路。

Description

控制eDRAM深溝槽上方的磊晶生長以及如此形成的eDRAM
本發明關於積體電路製造，尤其關於控制嵌入式動態隨機存取記憶體(embedded dynamic random access memory；eDRAM)的多晶矽填充深溝槽上方的磊晶生長的方法，以及如此形成的eDRAM。
積體電路(integrated circuit；IC)技術向更小導線寬度的持續發展不斷帶來挑戰。一種先前技術在絕緣體上半導體基板上采用“14奈米”線寬(對於不同結構，寬度不同；例如，鰭片為約10奈米寬，閘極為20奈米寬)。目前在IC形成期間帶來挑戰的此技術中的一種結構包括嵌入式動態隨機存取記憶體(eDRAM)。尤其，各eDRAM包括與相應finFET電晶體耦接的多晶矽填充深溝槽電容器。該多晶矽填充深溝槽形成於基板中，且該電晶體形成於該深溝槽上方並與其橫向相鄰。如所理解的那樣，各深溝槽充當電容器，其在與其耦接的電晶體的控制下提供記憶體單元。
請參照第1及2圖，其分別顯示示例eDRAM 8的部份形成的平面視圖及剖視圖。如圖1中所示，電晶體10作為鰭式場效應電晶體(fin type field effect transistor；finFET)形成，並因此包括薄的、緊密相間的半導體條或“鰭片”12，在該鰭片上形成閘極導體14。電晶體10的源/汲區(未標號)形成於n型電晶體鰭片12的端部，如多晶矽填充深溝槽電容器20那樣。深溝槽電容器20延伸進入第1圖的頁面中。如第2圖中所示，電晶體10的汲區22通常耦接其下方的多晶矽填充深溝槽電容器20。在該finFET製造期間，如圖2中所示，在多晶矽填充深溝槽20上方的汲區22中生長磊晶矽薄層24。如第2圖中所示，在該磊晶製程之前可稍微凹入多晶矽填充深溝槽20。形成該eDRAM的挑戰產生於：在深溝槽20的該多晶矽上方的磊晶矽24的該生長或成核與僅在單晶矽上方相比可更加快速且隨機(見第1圖中的磊晶矽24的隨機形狀)。在此情況下，由於電晶體10的鰭片12如此緊密相間，因此在多晶矽填充深溝槽20上方的磊晶矽24生長使沉積磊晶矽24將深溝槽20和/或相鄰鰭片12短路，也就是將相鄰鰭片和/或溝槽電性結合在一起並使該eDRAM無法操作。第1及2圖中以虛橢圓顯示潛在的短路區域。目前的情況導致eDRAM形成期間的良率損失並限制eDRAM在14奈米技術節點及以下的開發。
已提出若干方法來解决上述挑戰。在一種方法中，已提出向該鰭片中注入磷，但此方法負面影響裝 置性能。其它建議包括：對該汲區執行更長且更深的凹入，但已證明這在減少深溝槽短路方面無效並增加帶電阻；對該多晶矽執行回蝕刻，但這需要在溝槽形成以後的額外遮罩以及數個額外製程步驟；設置氧化物塞，其增加帶電阻並負面影響裝置性能；以及設置深溝槽套圈，其也趨向於增加電阻並減慢該eDRAM的讀/寫速度。
本發明的第一態樣涉及一種方法，該方法包括：在基板中形成多個多晶矽填充深溝槽；向該多個多晶矽填充深溝槽的上部引入磊晶抑制摻雜物；在該基板上方形成多個鰭片，各多晶矽填充深溝槽與延伸於其上方的相應鰭片連接；以及至少在該多晶矽填充深溝槽上方磊晶生長矽層。
本發明的第二態樣包括一種嵌入式動態隨機存取記憶體(eDRAM)，該eDRAM包括：基板；位於該基板中的多晶矽填充深溝槽，該多晶矽填充深溝槽包括摻雜上部，該摻雜上部包括磊晶抑制摻雜物；以及延伸於該多晶矽填充深溝槽上方的鰭式場效應電晶體(finFET)，該finFET包括延伸於該多晶矽填充深溝槽的該摻雜上部上方的磊晶矽層，該磊晶矽層具有與該多晶矽填充深溝槽的該摻雜上部的周邊基本相同的周邊。
本發明的第三態樣涉及一種方法，該方法包括：通過以下方式在基板中形成多個多晶矽填充深溝槽：圖案化位於該基板上方的遮罩，該遮罩具有由多個溝 槽開口構成的圖案，通過蝕刻將由該多個開口構成的該圖案轉移至該基板中，以形成多個深溝槽，以及在各深溝槽中填充多晶矽，以形成該多個多晶矽填充深溝槽；通過使用原位的該遮罩向該多個多晶矽填充深溝槽中注入磊晶抑制n型摻雜物；退火以驅動該磊晶抑制n型摻雜物進入該多個多晶矽填充深溝槽中；移除該遮罩；在該基板上方形成多個鰭片，各多晶矽填充深溝槽與延伸於其上方的相應鰭片連接；以及至少在該多晶矽填充深溝槽上方磊晶生長矽層。
通過下面有關本發明的實施例的更詳細說明，本發明的上述及其它特徵將變得清楚。
8‧‧‧eDRAM
10‧‧‧電晶體
12‧‧‧鰭片
14‧‧‧閘極導體
20‧‧‧電容器、深溝槽
22‧‧‧汲區
24‧‧‧磊晶矽薄層、磊晶矽
102‧‧‧多晶矽填充深溝槽
104‧‧‧基板
106‧‧‧塊體半導體層
108‧‧‧絕緣體層
110‧‧‧絕緣體上半導體層、SOI層
112‧‧‧遮罩
114‧‧‧深溝槽
116‧‧‧溝槽開口
118‧‧‧多晶矽
120‧‧‧摻雜物
122‧‧‧上部
130‧‧‧退火步驟
140‧‧‧鰭片
142‧‧‧鰭片
150‧‧‧矽層、磊晶生長
152‧‧‧矽層
154‧‧‧矽層
160‧‧‧鰭式場效應電晶體
162‧‧‧鰭式場效應電晶體
164‧‧‧eDRAM
166‧‧‧層間介電層
170‧‧‧周邊
172‧‧‧周邊
將通過參照下面的圖式來詳細說明本發明的實施例，該多個圖式中類似的元件符號表示類似的元件，以及其中：第1圖顯示嵌入式動態隨機存取記憶體(eDRAM)的傳統多晶矽填充深溝槽的平面視圖。
第2圖顯示沿第1圖中的線2-2的剖視圖。
第3及4圖顯示依據本發明的實施例形成eDRAM的多晶矽填充深溝槽的方法的剖視圖。
第5圖顯示依據本發明的實施例的eDRAM的多晶矽填充深溝槽的平面視圖。
第6圖顯示依據本發明的實施例的eDRAM的多晶矽填充深溝槽沿第5圖中線6-6的剖視圖。
該多個圖式並非按比例繪製。在該多個圖式中，類似的元件符號表示該多個圖式之間類似的特徵。
請參照附圖，提供依據本發明的實施例形成多晶矽填充深溝槽並控制其上方的磊晶生長的方法。本發明的實施例提供形成eDRAM的多晶矽深溝槽的方法，該多晶矽深溝槽具有摻雜上部(表面)以控制磊晶生長並避免在先進技術節點例如但不限於14奈米節點與相鄰鰭片和/或溝槽短路。
第3圖顯示依據本發明的實施例的方法的若干步驟的剖視圖。更具體地說，第3圖顯示在基板104中形成多個多晶矽填充深溝槽102(第3圖中顯示一個，見第4圖)。基板104在這裏被顯示為絕緣體上半導體(semiconductor-on-insulator；SOI)基板，其包括塊體半導體層106、絕緣體層108以及絕緣體上半導體(SOI)層110。(該多個層並非按比例顯示)。要強調的是，本發明的教導不限於SOI技術並可應用於任意基板，例如塊體半導體基板。塊體半導體層106和/或SOI層110可包括但不限於矽、鍺、矽鍺、碳化矽，以及基本由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定義的組成的一種或多種III-V族化合物半導體組成的物質，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例，分別大於或等於0且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總的相對摩爾量)。其它合適的基板包括具有組成ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中，A1、A2、 B1及B2是相對比例，分別大於或等於零，且A1+A2+B1+B2=1(1是總的摩爾量)。而且，可應變部份或全部半導體基板。例如，可應變SOI層110和/或塊體半導體層106。
絕緣體層108可包括但不限於：氮化矽(Si3N4)、氧化矽(SiO2)、氟化SiO2(FSG)、氫化氧碳化矽(SiCOH)、多孔SiCOH、硼-磷-矽酸鹽玻璃(BPSG)、倍半矽氧烷、包括矽(Si)、碳(C)、氧(O)和/或氫(H)原子的碳(C)摻雜氧化物(也就是有機矽酸鹽)、熱固性聚芳醚、SiLK(可從陶氏化學公司獲得的一種聚芳醚)、包含可從JSR公司獲得的聚合物材料的旋塗矽碳、其它低介電常數(<3.9)材料，或其層。基板104可通過使用任意當前已知或以後開發的技術例如沉積或晶圓接合形成。
多晶矽填充深溝槽102可以若干方式形成。在一個實施例中，所示基板104具有遮罩112形成於其上，以形成深溝槽114(在圖3中僅顯示一個)。在基板104上方圖案化遮罩112，以在其中設置多個溝槽開口116。可通過使用適於所使用材料的任意技術來沉積遮罩112。本文中所使用的術語“沉積”可包括適於該材料沉積的任意當前已知或以後開發的技術，包括但不限於：化學氣相沉積(chemical vapor dcposition；CVD)、低壓CVD(low-pressure CVD；LPCVD)、等離子體增强型CVD(plasma-enhanced CVD；PECVD)、半大氣壓CVD(semi-atmosphere CVD；SACVD)以及高密度等離子體CVD(high density plasma CVD；HDPCVD)、快速加熱CVD(rapid thermal CVD；RTCVD)、超 高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反應處理CVD(limited reaction processing CVD；LRPCVD)、金屬有機CVD(metalorganic CVD；MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、旋塗方法、物理氣相沉積(physical vapor desposition；PVD)、原子層沉積(atomic layer deposition；ALD)、分子束磊晶(molecular beam epitaxy；MBE)、電鍍，或物理蒸鍍。遮罩112可包括適於蝕刻基板104的任意當前已知或以後開發的遮罩材料，例如但不限於氮化矽遮罩。
第3圖還顯示通過利用遮罩112蝕刻來將由該多個開口構成的該圖案轉移至基板104中(為清楚起見僅顯示一個)，以形成深溝槽114。“蝕刻”通常指自基板(或形成於該基板上的結構)移除材料，且經常通過原位的遮罩112執行，從而可從該基板的特定區域選擇性移除材料，而使位於該基板的其它區域中的該材料基本不受影響。通常有兩類蝕刻，(i)濕式蝕刻以及(ii)乾式蝕刻。利用溶劑(例如酸)執行濕式蝕刻，該溶劑可經選擇以使其能够選擇性溶解給定材料(例如氧化物)，而使另一種材料(例如多晶矽)保持相對完好。選擇性蝕刻給定材料的能力對於許多半導體製程是重要的。濕式蝕刻通常會等向性地蝕刻均質材料(例如氧化物)，但濕式蝕刻也可非等向性地蝕刻單晶材料(例如矽晶圓)。利用等離子體可執行乾式蝕刻。通過調整該等離子體的參數，等離子體系統可以數種模式操作。普通等離子體蝕刻產生不帶電的高能自由基，其在晶 圓的表面反應。由於中性粒子從所有角度攻擊晶圓，因此此製程是等向性的。離子研磨(ion milling)或濺鍍蝕刻(sputter etching)用惰性氣體的高能離子轟擊晶圓，該高能離子大致從一個方向接近晶圓，因此此製程為高度非等向性。反應離子蝕刻(reactive-ion etching；RIE)操作於介於濺鍍與等離子體蝕刻之間的條件下，且可被用於產生深而窄的特徵，例如STI(淺溝槽隔離)溝槽。本文中所使用的“深溝槽”可為對於所采用的技術節點被認為深的任意深度。例如，對於14奈米技術節點，深溝槽可具有在約2000奈米(nm)至約3500奈米(nm)範圍內的深度。SOI層110可具有在約185奈米至約195奈米範圍內的厚度。本文中所使用的“約”可表示所述值的+/-10%。
深溝槽114一經形成，即可接著通過在該深溝槽中填充多晶矽118來形成多晶矽填充深溝槽102。可通過使用任意技術來填充多晶矽，例如但不限於本文中所列的各種沉積技術。
第3圖還顯示向該多個多晶矽填充深溝槽102的上部122引入磊晶抑制摻雜物120，本文中也可將該上部稱為摻雜上部122。此製程通常被稱為“摻雜”，但在任何情況下，包括向多晶矽填充深溝槽102中引入雜質(摻雜物)，或者向多晶矽填充深溝槽102的上部(表面)122上引入元素。摻雜較普遍地被用於形成FET的源汲區。在一個實施例中，例如通過在多晶矽沉積期間引入磊晶抑制摻雜物120，在上部122形成期間可引入摻雜物120。在另 一個實施例中，可采用離子注入以向上部122中注入磊晶抑制摻雜物120。在此情況下，可使用惰性載體氣體例如氮來帶入該雜質源(摻雜物)。依據本發明的實施例，與傳統製程相比，引入磊晶抑制摻雜物120以改變磊晶生長在多晶矽填充深溝槽102中的該多晶矽上發生的方式。尤其，且如本文中進一步所述，磊晶抑制摻雜物120用以減慢多晶矽填充深溝槽102的頂部上的半導體例如矽的磊晶生長的速度。磊晶抑制摻雜物120可包括n型摻雜物，其可包括但不限於：磷(P)以及砷(As)。如所理解的那樣，n型摻雜物通常被引入半導體以產生自由電子(通過向半導體“捐贈”電子)，但這裏被用以影響自多晶矽的磊晶生長。在一個實施例中，磊晶抑制摻雜物120包括磷。不過，在一個替代實施例中，磊晶抑制摻雜物120可包括砷。該注入可通過使用任意當前已知或以後開發的技術發生，例如定向注入、有角度注入等。在一個實施例中，對於14奈米技術，注入可使用約10千電子伏特(Kilo-electronVolts；KeV)的離子能量。另外，對於該14奈米技術節點，注入可使用每平方厘米約1×1015至約3×1015原子範圍內的離子劑量。多晶矽填充深溝槽102可具有由例如磷構成的摻雜上部122。
依據本發明的實施例，如第3圖中所示，在形成深溝槽114以後可保留遮罩112，以例如通過使用原位的遮罩112注入而在引入磊晶抑制摻雜物120期間遮擋多晶矽填充深溝槽102外部的區域。以此方式，可使用遮 罩112以相對該基板的周圍區域，基本僅向多個多晶矽填充深溝槽102中(例如通過注入)引入離子。若使用離子注入，則遮罩112理想地具有材料和/或足够的深度以防止離子穿過遮罩112進入與多晶矽填充深溝槽102相鄰的SOI層110中。
第3圖還顯示在該磊晶抑制摻雜物引入以後的可選退火步驟130，以希望進一步驅動磊晶抑制摻雜物120進入多晶矽填充深溝槽102中，也就是加厚摻雜上部122。該退火可能不是在所有情況下都必要。例如，在一些實施例中，僅多晶矽填充深溝槽102的薄上部122需要包括磊晶抑制摻雜物120以減慢磊晶生長。
第4圖顯示遮罩112(第3圖)移除後的該方法的實施例的剖視圖，其可通過使用任意當前已知或以後開發的技術發生，例如蝕刻，如RIE，如本文中所述。第4圖還顯示在基板104上方形成多個鰭片140、142，其最終將成為鰭式場效應電晶體(finFET)160、162(第6圖)以及eDRAM 164(第6圖)的部份。如圖所示，各多晶矽填充深溝槽102與延伸於其上方的鰭片142連接。應當理解，儘管在第4圖的特定剖視圖中未顯示鰭片140在多晶矽填充深溝槽102上方，但其實際在進或出頁面的位置延伸於多晶矽填充深溝槽上方-為進一步清楚起見，見第5圖。鰭片140、142可通過使用任意當前已知或以後開發的技術形成，例如在基板104上方沉積半導體層，沉積並圖案化遮罩(未顯示)以及蝕刻以移除鰭片140、142之間的該半導體層。
第5及6圖顯示至少在多晶矽填充深溝槽102上方磊晶生長矽層150。第5圖顯示在多晶矽填充深溝槽102上方相對相鄰鰭片140、142的磊晶生長的平面視圖，以及第6圖顯示沿第5圖中的線6-6的剖視圖。通過比較第5圖與第1圖以及第6圖與第2圖可看出，由於多晶矽填充深溝槽102的摻雜上部122(僅第6圖)中的磊晶抑制摻雜物120(第3圖)，與傳統技術相比，磊晶生長150更慢且更受控制。因此，减少相鄰多晶矽填充深溝槽102與鰭片140、142之間的短路，如相鄰多晶矽填充深溝槽102之間的短路那樣。不過，鰭片140、142上方的磊晶生長不受影響。也就是說，如第6圖中所示，磊晶生長還可形成位於鰭片142上方的矽層152，以及位於鰭片140上方的矽層154。在鰭片140上方的矽層154的磊晶生長如預期的那樣發生，從而導致傳統的菱形生長圍繞鰭片140。相反，在多晶矽填充深溝槽102上方的矽層150的磊晶生長因摻雜上部122而更慢且更受控制，從而導致在鰭片142上的磊晶層152更加方形或線形的生長。
後續製程可包括任意傳統的或後續開發的步驟，以分別自鰭片140、142形成finFET 160、162，以及eDRAM 164，例如源/汲摻雜、閘極形成、後端工藝互連形成等。作為這些製程的部份，第6圖顯示形成層間介電層166，其可包括本文針對絕緣體層108所列出的任意介電質。eDRAM 164可包括基板104(第4圖)，以及基板104中的一個或多個多晶矽填充深溝槽102。如所理解的那 樣，各多晶矽填充深溝槽102可位於finFET 162的汲區中，並提供由相應finFET控制的深溝槽電容器。如所指出的那樣，各多晶矽填充深溝槽102包括摻雜上部122，該摻雜上部122包括磊晶抑制摻雜物120(第3圖)。eDRAM 164還可包括延伸於多晶矽填充深溝槽102上方的finFET 160、162，其中，各finFET 160、162包括延伸於多晶矽填充深溝槽102的摻雜上部122上方的磊晶矽層150。最佳如第5圖中所示，與傳統結構相反，磊晶矽層150具有與多晶矽填充深溝槽102的摻雜上部122的周邊172基本相同的周邊170，其防止短路。本文中所使用的“基本相同”表示周邊170不會延伸超出周邊172多於約10奈米。
磊晶抑制摻雜物120(第3圖)的使用減少或防止eDRAM 164中的多晶矽填充深溝槽102之間的短路並可容易地實施於現有製程，因為它僅使用一個額外的摻雜物引入步驟，而無需額外遮罩。該製程不影響在鰭片140、142上的磊晶生長。
如上所述的方法用於積體電路芯片的製造中。製造者可以原始晶圓形式(也就是說，作為具有多個未封裝芯片的單個晶圓)、作為裸芯片，或者以封裝形式分配所得的積體電路芯片。在後一種情況中，該芯片設於單芯片封裝件中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引脚)或者多芯片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該芯片與其它芯片、分立電路元件和/或其它信號處 理裝置集成，作為(a)中間產品例如母板的部份，或者作為(b)最終產品的部份。該最終產品可為包括積體電路芯片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
對本發明的各種實施例所作的說明是出於說明目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋該多個實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能够理解本文中所揭示的實施例。

Claims (20)

  1. 一種用於形成嵌入式動態隨機存取記憶體的方法，該方法包括：在基板中形成多個多晶矽填充深溝槽；向該多個多晶矽填充深溝槽的上部引入磊晶抑制摻雜物；在該基板上方形成多個鰭片，各多晶矽填充深溝槽與延伸於其上方的相應鰭片連接；以及至少在該多晶矽填充深溝槽上方磊晶生長矽層。
  2. 如申請專利範圍第1項所述的方法，其中，該磊晶抑制摻雜物包括n型摻雜物。
  3. 如申請專利範圍第1項所述的方法，其中，該磊晶抑制摻雜物包括磷。
  4. 如申請專利範圍第1項所述的方法，其中，磊晶的該矽層包括與該多晶矽填充深溝槽的該上部的周邊基本相同的周邊，以及其中，該磊晶抑制摻雜物包括砷。
  5. 如申請專利範圍第1項所述的方法，其中，該引入包括向該多個多晶矽填充深溝槽的該上部注入該磊晶抑制摻雜物，還包括在該注入以後退火該多個多晶矽填充深溝槽。
  6. 如申請專利範圍第1項所述的方法，其中，所述磊晶生長該矽層包括在與各多晶矽填充深溝槽連接並位於其上方的該相應鰭片上生長矽。
  7. 如申請專利範圍第1項所述的方法，還包括通過使用 與各該多個多晶矽填充深溝槽連接並位於其上方的該相應鰭片針對各該多個多晶矽填充深溝槽形成鰭式場效應電晶體。
  8. 如申請專利範圍第1項所述的方法，其中，所述形成該多個多晶矽填充深溝槽包括：圖案化位於該基板上方的遮罩，以設置多個溝槽開口；通過使用該遮罩蝕刻該多個溝槽開口至該基板中，以形成多個深溝槽；以及在各深溝槽中填充多晶矽，以形成該多個多晶矽填充深溝槽。
  9. 如申請專利範圍第8項所述的方法，其中，該引入包括使用該遮罩以相對該基板的周圍區域，基本僅在該多個多晶矽填充深溝槽中注入該磊晶抑制摻雜物的離子。
  10. 如申請專利範圍第1項所述的方法，其中，該引入包括通過使用約10千電子伏特的離子能量注入該磊晶抑制摻雜物。
  11. 如申請專利範圍第1項所述的方法，其中，該引入包括以每平方厘米約1×1015至約3×1015原子範圍內的離子劑量注入該磊晶抑制摻雜物。
  12. 一種嵌入式動態隨機存取記憶體，包括：基板；位於該基板中的多晶矽填充深溝槽，該多晶矽填 充深溝槽包括摻雜上部，該摻雜上部包括磊晶抑制摻雜物；以及延伸於該多晶矽填充深溝槽上方的鰭式場效應電晶體，該鰭式場效應電晶體包括延伸於該多晶矽填充深溝槽的該摻雜上部上方的磊晶矽層，該磊晶矽層具有與該多晶矽填充深溝槽的該摻雜上部的周邊基本相同的周邊。
  13. 如申請專利範圍第12項所述的嵌入式動態隨機存取記憶體，其中，該磊晶抑制摻雜物包括n型摻雜物。
  14. 如申請專利範圍第12項所述的嵌入式動態隨機存取記憶體，其中，該磊晶抑制摻雜物包括磷。
  15. 如申請專利範圍第12項所述的嵌入式動態隨機存取記憶體，其中，該磊晶抑制摻雜物包括砷。
  16. 如申請專利範圍第12項所述的嵌入式動態隨機存取記憶體，其中，該磊晶矽層圍繞延伸於相應多晶矽填充深溝槽上方的該鰭式場效應電晶體的各鰭片。
  17. 一種用於形成嵌入式動態隨機存取記憶體的方法，該方法包括：通過以下方式在基板中形成多個多晶矽填充深溝槽：圖案化位於該基板上方的遮罩，該遮罩具有由多個溝槽開口構成的圖案，通過蝕刻將由該多個開口構成的該圖案轉移至該基板中，以形成多個深溝槽，以及 在各深溝槽中填充多晶矽，以形成該多個多晶矽填充深溝槽；通過使用原位的該遮罩向該多個多晶矽填充深溝槽中注入磊晶抑制n型摻雜物；退火以驅動該磊晶抑制n型摻雜物進入該多個多晶矽填充深溝槽中；移除該遮罩；在該基板上方形成多個鰭片，各多晶矽填充深溝槽與延伸於其上方的相應鰭片連接；以及至少在該多晶矽填充深溝槽上方磊晶生長矽層。
  18. 如申請專利範圍第17項所述的方法，其中，該磊晶抑制n型摻雜物選自由磷及砷所組成的群組。
  19. 如申請專利範圍第17項所述的方法，其中，該注入包括使用約10千電子伏特的離子能量。
  20. 如申請專利範圍第17項所述的方法，其中，該注入包括使用每平方厘米約1×1015至約3×1015範圍內的離子劑量。
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